半導体装置の製造方法
【課題】 本発明は、金属元素を有する絶縁膜の界面特性を向上させる半導体装置の製造方法を提供することを目的とする。
【解決手段】 本発明の半導体装置の製造方法は、下層、Ge層、Ge酸化物層、上層の順に積層された構造を形成する工程と、熱処理を用いてGe酸化物層及びGe層を除去して、上層と下層とを直接接合させる工程とを有し、上層及び下層の何れかは金属元素を有する絶縁物で形成されることを特徴とする。
【解決手段】 本発明の半導体装置の製造方法は、下層、Ge層、Ge酸化物層、上層の順に積層された構造を形成する工程と、熱処理を用いてGe酸化物層及びGe層を除去して、上層と下層とを直接接合させる工程とを有し、上層及び下層の何れかは金属元素を有する絶縁物で形成されることを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に係り、特に積層構造の製造方法に係る。
【背景技術】
【０００２】
半導体デバイスの高速化・高性能化が進められて来たが、今までのような単純なスケーリングによる方法ではもはや難しくなってきている。例えば、一般的にゲート絶縁膜(gate insulator film)として用いられているSiO2膜では、リーク電流(leakage current)が許容できないほど多くなるため、1nm以下の薄膜化は困難である。このリーク電流の正体は主に量子トンネル効果(quantum tunneling effect)によるものであり、物理膜厚が小さい膜ほどその影響が強くなる。
【０００３】
それゆえ、SiO2膜にかわるゲート絶縁膜として、金属元素を含む高誘電体膜(high dielectric film; high-k film)に期待が寄せられるようになった。ゲート絶縁膜の誘電率(dielectric constant)をSiO2膜の誘電率3.9よりも高くすれば、物理的に薄膜化する代わりに、電気的に薄膜化できるからである。
【０００４】
例えば、HfO2は、約18の誘電率を持つことが知られており、SiO2膜と同じキャパシタンスがSiO2膜よりも厚い物理膜厚(physical thickness)で得られる。ここで、SiO2の膜厚に換算したときの高誘電体膜の電気的膜厚EOT(Equivalent Oxide Thickness; 酸化膜換算膜厚)を用いて比較すると、同じEOTでHfO2膜はSiO2膜よりも約4.6倍（= 18/3.9）も物理的に厚くできることになる。絶縁膜が厚くなると、電子が絶縁膜のバンドギャップ中をトンネリングする距離が長くなり、トンネリング確率が小さくなるため、リーク電流が低く抑えられる。
【０００５】
しかし、実際には、Si基板上にHfO2膜を形成すると、その界面にいわゆる界面層(interfacial layer)が形成される傾向にある。これは主に成膜中の雰囲気にある酸素がHfO2膜を通り抜けて基板を酸化するからである。こうして形成された界面層は、誘電率がSiO2膜とほぼ同じ、あるいはわずかに大きい程度の低誘電体(low dielectric material; low-k material)である。まず、前処理したSi基板上に高誘電体膜の堆積を行う。するとSi基板上に界面層が形成される。その後、例えば、N2雰囲気で熱処理を行うと、条件によっては、界面層はほぼそのままの膜厚を維持することもあるが、雰囲気中、あるいは膜中の酸素がSi基板に到達して基板を酸化し、さらに増膜してしまうこともある。HfO2膜以外にも、チタニア膜(titania film)、ジルコニア膜(zirconia film)、Hfシリケート膜(hafnium silicate film)やHfアルミネート膜(hafnium aluminate film)などの他の膜でも、同様に界面層が形成される傾向にある。この界面層は、高誘電率化の大きな障害であった。
【０００６】
ここで、特定の材料、条件を満たせば界面層を除去できることが知られている（非特許文献１参照）。ZrO2をGe基板に熱処理なしに堆積すると、GeO2に近い組成と思われるGe酸化物界面層が形成される。この界面層は、熱処理すると
GeO2 + Ge → 2GeO(gas) (1)
の反応により熱分解され、GeO(gas)の状態で界面から脱離(desorption)する。すると、最初にあった界面層はなくなり、ZrO2/Ge構造が形成される。しかしながら、この現象はGe基板上のZrO2にしか生じず汎用性がない。さらに、Ge基板を用いたMIS構造は界面準位(interfacial state)が多いという問題や、Geの融点が低いため熱処理するとその界面で相互拡散などが起こり、高誘電体膜の改質をねらいとした高温熱処理（>700℃）ができないという問題があった。
【０００７】
そこで、近年、LaAlOに代表されるような、Si基板との間に界面層を生じない高誘電体膜を用いることが試みられている。La:Al:Oが1:1:3の組成の場合、物理膜厚(physical thickness)が2nmでEOT=0.31nmであることから、誘電率は約25である（非特許文献２参照）。
【０００８】
だが、直接接合するときに、LaAlOのLaやAlなどの金属がSi基板に拡散する問題がある。金属が基板に拡散すると、MISFET(metal insulator semiconductor field effect transistor)において移動度が劣化するなどの問題があるため、拡散を抑制する必要がある。また、直接接合すると界面付近のSi基板中の歪みが大きくなることも界面準位が多くなるという点で好ましくない。さらに、将来的にプロセスの低温化が求められていることを考えると、LaAlOをSi基板上に直接接合するために高温を必要とすることも今後問題になりうる。このような理由により、良好な界面を持ち、基板への金属の拡散がなく、界面近傍で基板の歪みが緩和されている絶縁膜と基板の直接接合は、従来までに実現されていない。
【０００９】
さらに、高誘電体膜／メタルゲート電極の界面でも、双方の層が相互拡散(inter-diffusion)して混合層が生じる問題がある。例えば、HfSiON膜の上にTiN電極を形成するとその界面において反応がおこり、900℃の熱処理を施すとEOTが増大し、1100℃の熱処理ではリーク電流が増大することが報告されている（非特許文献３参照）。
【００１０】
また、異種の高誘電体膜の積層でも、双方の層が相互拡散(inter-diffusion)して混合層が生じてしまい所望の絶縁膜が作成できないという問題がある。例えば、HfTiSiO/SiO2積層構造は、TiO2/HfSiO/SiO2積層構造よりも、EOTが厚くなるという報告がある（非特許文献４参照）。
【非特許文献１】Y. Kamata et al., Jpn. J. Appl. Phys. 44, 2323 (2005).
【非特許文献２】M. Suzuki et al., Tech. Dig. - Int. Electron Devices Meet. 2005, 445 (2005).
【非特許文献３】H. Watanabe et al., “Thermal degradation of HfSiON dielectrics caused by TiN gate electrodes and its impact on electrical properties”, Jpn. J. Appl. Phys. 45, 2933 (2006).
【非特許文献４】有村他「構造最適化によるHfTiSiO高誘電率ゲート絶縁膜の高性能化」第54回応用物理学会関係連合会講演予稿集 843 (2007春 青山学院大学)
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は、上記事情に鑑みて為されたものであり、金属元素を有する絶縁膜の界面特性を向上させる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の半導体装置の製造方法は、下層、Ge層、Ge酸化物層、上層の順に積層された構造を形成する工程と、熱処理を用いてGe酸化物層及びGe層を除去して、上層と下層とを直接接合させる工程とを有し、上層及び下層の何れかは金属元素を有する絶縁物で形成されることを特徴とする。
【発明の効果】
【００１３】
本発明は、金属元素を有する絶縁膜の界面特性を向上させる半導体装置の製造方法を提供することを目的とする。
【発明を実施するための最良の形態】
【００１４】
以下に、本発明の各実施の形態について図面を参照しながら説明する。なお、実施の形態を通して共通の構成には同一の符号を付すものとし、重複する説明は省略する。また、各図は発明の説明とその理解を促すための模式図であり、その形状や寸法、比などは実際の装置と異なる個所があるが、これらは以下の説明と公知の技術を参酌して適宜、設計変更することができる。
【００１５】
（第１の実施形態）
第１の実施形態は、Si基板と反応して界面層を形成しやすい高誘電体膜をSi基板の上に界面層なしに形成した半導体装置の製造方法に係る。図１は、第１の実施形態に係る半導体装置の製造方法を説明するための図である。
【００１６】
まず、Si基板1にSC2 (HCl/H2O2/H2O)洗浄、続いてHF処理を施す。続いて、純水により流水洗浄し、乾燥させた後、成膜装置に導入する。その上に、CVDによりGe層2を堆積する（図１（ａ）参照）。続いて、その上にCVDによりHf、Zr、Yなどの金属を有する高誘電体膜、例えばHfO2膜3を堆積する（図１（ｂ）参照）。すると、Ge層2上にHfO2膜3を形成するときに、Ge層2とHfO2膜3が反応してGeO2層4が形成される（図１（ｃ）参照）。そして熱処理を行うと、式（１）に示す反応が生じ、GeO2層4/Ge層2は反応してGeO(gas)として界面から脱離し、高誘電体膜を通り抜け、外方に拡散する。熱処理を続けることによって、すべてのGeO2とGeがGeO(gas)となって消失する（図１（ｄ）参照）。この結果、界面層のない、HfO2膜3／Si基板1の直接接合が形成される（図１（ｅ）参照）。
【００１７】
GeO2 + Ge → 2GeO(gas) (1)
第１の実施形態では、下層（Si基板1）の上にGeO2層4とGe層2の二層構造を挿入して、下層（Si基板1）と接することなしに上層（HfO2膜3）を形成することができ、Si基板と反応しやすい高誘電体膜であっても界面層の形成を抑制できる。その後、挿入したGeO2層4とGe層2の二層構造を、低温熱処理を用いて反応、消失させる。GeO2層4およびGe層2の消失に伴いHfO2膜3が下降し、界面特性に優れたHfO2膜3／Si基板1積層構造を形成できる。なお、前述したように、Si基板上にHfO2膜を直接堆積させる際には成膜雰囲気中の酸素によって界面層が生じてしまうが、第１の実施形態のように、予め成膜されたHfO2膜とSi基板とを接合させれば界面層を生じさせることなくHfO2/Si構造が形成できる。また、本実施形態では、HfO2膜を堆積させる際に同時にGeO2層4が形成されるため、プロセス簡略化に優れる。
【００１８】
第１の実施形態の変形例を説明する。図１（ａ）に示す工程の後にCVDによりHf層6を堆積する（図１（ｆ）参照）。そして、Hf層6を熱酸化してHfO2膜3を形成する。そのとき、Ge層2も酸化され、GeO2層4とGe層の二層構造となる（図１（ｇ）参照）。その後の工程は、図１（ｄ）、（ｅ）に示す通りである。本変形例では、Hf層5を酸化するプロセスにおいて、同時にGeO2層4とGe層の二層構造が形成されるため、プロセス簡略化に優れる。なお、本変形例では、基板の上にGe層2のみを堆積したが、Ge層2、GeO2層4を順次堆積してもかまわない。
【００１９】
（第２の実施形態）
第２の実施形態は、Si基板と反応して界面層を形成し難い高誘電体膜をSi基板の上に界面層なしに形成した半導体装置の製造方法に係る。図２は、第２の実施形態に係る半導体装置の製造方法を説明するための図である。
【００２０】
まず、Si基板1にSC2 (HCl/H2O2/H2O)洗浄、続いてHF処理を施す。続いて、純水により流水洗浄し、乾燥させた後、成膜装置に導入する。その上に、CVDによりGe層2を堆積する（図２（ａ）参照）。そして、Ge層2上にCVDでGeO2層4を形成する（図２（ｂ）参照）。このとき、Ge層2の上部を酸化してGeO2層4を形成しても良い。続いて、その上にCVDにより高誘電体膜であるLaAlO膜3を堆積する（図２（ｃ）参照）。すると、LaAlO膜3からLa、Al などの金属原子5がSi基板の方向に拡散するが、アモルファスのGeO2層4に取り込まれるため、Si基板1への拡散は抑えられる（図２（ｄ）参照）。熱処理を行うとGeO2はGeと反応して、GeO(g)となり高誘電体膜を通り抜け、外方に拡散する（図２（ｅ）参照）。そして、熱処理を続けると、すべてのGeO2とGeがGeO(g)となって消失する。熱処理中においては、La、AlはGeO2層4に取り込まれているため、拡散することはない。すべてのGeO2とGeがGeO(g)となって消失すると、La、AlはLaAlO/Si基板の界面に残置され、結果的にLaAlO膜側に取り込まれる。このように、GeO2層4およびGe層2の消失に伴いLaAlO膜3が下降し、LaもしくはAlの拡散を抑制しかつ界面層のない、LaAlO/Si基板の直接接合が形成される（図２（ｆ）参照）。
【００２１】
第２の実施形態においては、Si基板1中にLaやAlが基板中に拡散してないため、移動度の劣化を低減できる。また、第２の実施形態のLaAlO膜3成膜時の下層であるGeO2層4が消失してSi基板1と接合するため、Si基板1上に直接形成されたそれよりも歪が緩和し、従って界面準位も低減できる。
【００２２】
なお、Si基板と反応して界面層を形成し難い高誘電体膜としては、他にLa2O3,CeO2などが挙げられる。
【００２３】
（第３の実施形態）
第３の実施形態は、金属を有する絶縁膜の上に、直接金属電極を形成した半導体装置の製造方法に係る。図３は、第３の実施形態に係る半導体装置の製造方法を説明するための図である。
【００２４】
まず、図示しないSi基板などの上に高誘電体膜であるHfSiON膜3を形成する。その上に、CVDによりGe層2、GeO2層4を順次堆積する（図３（ａ）参照）。続いて、その上にCVDによりTiN電極6を堆積する（図３（ｂ）（ｃ）参照）。そして熱処理を行うと、式（１）に示す反応が生じ、GeO2層4/Ge層2は反応してGeO(gas)として界面から脱離し、TiN電極6を通り抜け、外方に拡散する。熱処理を続けることによって、すべてのGeO2とGeがGeO(gas)となって消失する（図３（ｄ）参照）。この結果、反応層のない、TiN/HfSiONの直接接合が形成される（図３（ｅ）参照）。
【００２５】
第３の実施形態によれば、TiN/HfSiON構造は、混合層もなく、TiやNなどがHfSiON膜中に拡散して、リーク電流を増大させることもない。したがって、リモートクーロン散乱(Remote Coulomb Scattering)による移動度劣化なども低減できる。なお、HfSiON膜の上にTiN電極を形成すると、成膜のときに反応して混合層が生じてしまうが、第３の実施形態のように、予め成膜されたTiN電極とHfSiON膜とが接するのであれば混合層は生じない。
【００２６】
（第４の実施形態）
第４の実施形態は、異種金属を有する絶縁膜同士の積層構造を形成した半導体装置の製造方法に係る。図４は、第４の実施形態に係る半導体装置の製造方法を説明するための図である。
【００２７】
まず、図示しないSi基板などの上に高誘電体膜であるHfSiON膜3aを形成する。その上に、CVDによりGe層2を堆積する（図４（ａ）参照）。あるいはこのときGe層2の上にGeO2層4を形成しても良い。続いて、その上にCVDによりZrO2膜3bを堆積する（図４（ｂ）参照）。すると、Ge層2がZrO2膜3bと反応し、Ge層2はGeO2層4とGe層2の二層構造となる（図４（ｃ）参照）。そして熱処理を行うと、式（１）に示す反応が生じ、GeO2層4/Ge層2は反応してGeO(gas)として界面から脱離し、ZrO2膜3bを通り抜け、外方に拡散する。熱処理を続けることによって、すべてのGeO2とGeがGeO(gas)となって消失する（図４（ｄ）参照）。この結果、反応層のない、異種絶縁膜同士のZrO2/HfSiO積層構造が形成される（図４（ｅ）参照）。
【００２８】
このようにできた異種絶縁膜同士の積層構造は、相互拡散を起こしておらず、両者の界面が平坦な所望の絶縁膜を形成することができた。これによって、EOTが増大する、リーク電流が増加するなどの不測の問題も生じがたい。それゆえ、異種絶縁膜のそれぞれの誘電率と物理膜厚を考慮することによって、望ましいEOTと物理膜厚の両方を満たした絶縁膜構造を容易に実現できる。通常、異種絶縁膜同士を順に成膜して積層すると混合層が生じてしまう。しかしながら、第４の実施形態は、成膜中の膜同士の混合化がなく、また成膜中における酸化等がない。このため、予め成膜された絶縁膜同士が接しても混合層は生じず、絶縁膜界面での組成の変化も抑えられる。また、将来的には、膜厚方向だけでなく膜の面積もスケーリングされる。このため、アスペクト比という観点からあまりに絶縁膜が厚いと実際の作製上で問題となる。そのため、絶縁膜は、リーク電流を抑えるために充分な厚さを確保しつつ、アスペクト比を大きくするために物理膜厚を調整しやすいことが好ましい。第４の実施形態の積層膜は、所望の異種絶縁膜の積層構造を容易に提供できる点で好ましい。
【００２９】
なお、第４の実施形態では、HfSiON膜3aの上にGe層2のみを堆積したが、Ge層2、GeO2層4を順次堆積してもかまわない。
【００３０】
（第５の実施形態）
第５の実施形態では、第１〜４の実施形態にて上述したGeO2層4とGe層2との反応についてより詳細に説明する。なお、便宜上、第１の実施形態を例にして説明するが、第２〜４実施形態でも同様である。
【００３１】
堆積するGe層2の物理膜厚T2は、上層（HfO2膜3）をGe層2に堆積したときに形成される、典型的なGeO2層4の物理膜厚T4及びそれぞれの数密度から規定することができる。GeO2層4とGe層2は式（１）に示す反応が生じる。このため、GeO(gas)としてGeO2層4とGe層2をすべて消失させるために、GeO2層4/Ge層2構造全体のOとGeの原子分率は、式（２）の関係に近いことが望ましい。
【００３２】
[O] / [Ge] = 1 (2)
ここで、[O], [Ge]はそれぞれO（酸素）, Geの原子分率のことであり、式（３）で規格化したものである。
【００３３】
[O] + [Ge] = 100 (at. %) (3)
また、GeO2層4とGe層2が各層において一様であり、それぞれの層における単位体積あたりのGeO2, Geの数をそれぞれN4, N2とすると、
N2 T2 = N4 T4 (4)
を満たすとき、それぞれの層のすべてが（１）式の反応をすることになるので、もっとも理想的に界面層を除去できる。ここでN2は、Geが単結晶の場合、4.42x10^22 (cm^-3)である（なお、基本的な物性値は、主にS. M. Sze, Physics of Semiconductor Devices, 2nd Ed. (Wiley-Interscience, New York, 1981を根拠にしている。また、N4は、反応の条件により様々な値を取る。このため、[O]/[Ge]が1よりも小さくても、つまり、GeO(gas)として消失するよりもGeが多くてもかまわない。熱酸化のときに酸化を行うことによって[O]を供給すれば、(2)式を容易に満たすことができる。そのような理由で、OとGeの原子分率の比として、
[O] / [Ge] ≦ 1 (5)
を満たすことが条件となる。しかしながら、望ましくは[O]/[Ge]が1に近い方が良い。必要とするGe層の厚さT2は、上層（HfO2膜3）により決定される典型的な界面層の厚さT4とGeO2の密度N4の情報がわかれば、(3)-(5)式から求められる。
【００３４】
次に、GeO2層4とGe層2とが（１）式の反応を起こすための熱処理温度について説明する。まず前提として、熱処理は、少なくともGeの融点938℃よりも低い温度で行わなければならない。より実際的には、上層および下層が、GeO2層4、Ge層2、熱処理雰囲気ガスなどと反応し始める温度未満が上限となる。例えば、下層に水素終端されたSi層を用いて酸素含有雰囲気において熱処理をした場合、Siが酸化し始める温度より低い必要があり、それは700℃である。また、一般に半導体装置に使用される材料同士でも、700℃以下程度であれば反応しがたく、700℃以下であることが好ましい。
【００３５】
一方、（１）式の反応を起こすための熱処理温度の下限350℃である。これを示す実験結果について詳細に説明する。まず、Ge基板上にメタルマスクを通してAuを熱蒸着し、円形のパターンを形成した。そして、H2/N2が5%の雰囲気で30分間、350℃の熱処理を施した。図５(a)、(b)は熱処理後のAuを光学顕微鏡で調べたものである。図５(a)中、一番大きな円形パターンの面積は1mm^2であり、図５(b)は図５(a)を20倍に拡大したものである。図５(a)、(b)に示すように、Auは、熱処理前には円形に一様に形成されていたが、熱処理後にはほとんどGe基板上から消失してしまう。尚、比較するため、同様の実験をSi基板上に対しても行ったが、その場合にはAuが消失することは無かった（図５(c),(d)参照）。したがって、この現象は、Auの特性によるものではなく、SiとGeの違いによって生じたものである。そして、これは、AuとGe基板との界面に存在したGeO2がGe基板と(1)式の反応を起こして脱離したためと考えられる。なお、このとき形成したAuは基板との反応性が低く剥離しやすいものだったので、GeO(g)ともにGe基板から脱離したものと考えられる。
【００３６】
Ge以外の下層の上に形成されたGe反応層とGe層が350℃という低温で除去できるということは、本実施形態の優れた点である。Ge層を除去するために下層が酸化されるようでは、上層と下層との反応層を防ぐことは難しいからである。350℃という温度では、大抵の場合下層を酸化することはない。例えば、下層がSi基板のとき、350℃の熱処理は、Ge反応層とGe層を除去するためだけに働き、Si基板の酸化を引き起こすことはない。
【００３７】
以上のことから、熱処理の温度は、938℃未満で可能であり、350℃かそれに近い温度であることが望ましい。
【００３８】
（第６の実施形態）
第６の実施形態では、第１〜４の実施形態にて上述した上層および下層についてより詳細に説明する。
【００３９】
第１〜４の実施形態では、GeO(gas)が高誘電体膜や電極、基板を通り抜けて外方拡散する例を示した。しかしながら、Ge酸化物層4とGe層2が除去されるのならば、GeO(gas)が全て通り抜けずにそれらの膜中に取り込まれてもかまわない。たとえ取り込まれたとしても、基板では半導体の性質は維持され、電極では導電性を劣化させることはない。
【００４０】
高誘電体膜の場合には、Geが膜中に入っても電気的に影響を及ぼさない膜と、そのままでは絶縁性の保持ができない膜に分類できる。
【００４１】
端的な例として、Si上とGe上にHfO2を堆積した場合を用いて説明する。Si上に比べGe上の場合、HfO2はリーク電流増大・CVヒステリシス等の顕著な電気的特性劣化を起こす。第一原理スピン分極非局所近似密度汎関数法（SP-GGA-DFT法：Spin-Polarized Generalized Gradient Approximation Density Functional Theory）による我々の計算によれば、その原因はSiあるいはGeがHf置換サイトを占めるような欠陥を生じるためである。Siの場合には、4価のHfを同じ4価のSiで置換することから予想されるように、gap中欠陥準位は生じない。ところが、同じ4価でもGeの場合には、gap中の伝導帯に近いところに非占有の“浅い”欠陥準位が出現する。Geの場合のこの欠陥準位の波動関数、およびSiの場合のこれに対応する波動関数をもつ準位を調べた結果、Siではまさに伝導帯下端に張り付いた準位とGeのgap中欠陥準位が対応していることがわかった。Siでは伝導帯下端に張り付いているので、伝導帯下端近傍を構成するHf 5d軌道起因の拡がった軌道と混ざり合っている。しかしながら、Geではこの混ざりが生じていないためgap中に下降してしまっているのである。GeおよびSiの周りの電子密度分布を詳細に調べた結果、この準位がGeあるいはSiからある酸素の方向に伸びたsp軌道に起因した反結合性軌道であることがわかった。
【００４２】
したがって、他の元素で構成される上層についても、Geの価電子軌道であるGe4p軌道との軌道混成のし易さによってGeが含有した場合の影響の有無を分類することができる。空間的な歪みは充分に緩和されると仮定して、軌道混成のし易さを原子軌道エネルギーで考える。
【００４３】
文献「鳥海、応用物理、1453(2006)」や文献「Y. Kamata et al., 2007MRS Spring Meeting, G4.2(2007)」等で報告されているように、Ge基板上にイットリア（Y2O3）やジルコニア(ZrO2)を堆積した場合には、Geが膜中に拡散してもリーク電流増大・CVヒステリシス等の顕著な電気的特性劣化は起こらないが、ハフニア（HfO2）では劣化が起こる。これらイットリアやジルコニア、ハフニアでの実験結果を考慮すると、Ge4p軌道からおおよそ1.3eV以上浅い（つまり、真空準位に近づく方向）位置に複数の電子で占有された価電子準位をもたない場合は軌道混成が十分に起こりgap中の準位は生じない。逆に、その位置において複数の電子が価電子準位を占めている場合は軌道混成が不十分になり、gap中の準位は生じてしまうことがわかった。
【００４４】
そこで、種々の原子について原子軌道エネルギーをSP-GGA-DFT法で計算した。その一部を図６に示す。図６は、O, Si, Ge, Y, Zr, La, Hfの原子軌道エネルギーについて示したものである。Zrでは5sの2個、4dの2個の電子いずれもGe4pから1eV以内にあるため、軌道混成が十分に起こり、gap中の準位は生じない。Yでは4d電子がこの範囲よりも浅いものの1個しか存在しないため、軌道混成が起こり、gap中の準位は生じない。一方Hfでは、6sの2個はGe4pよりむしろ深いものの5dの2個の電子がこの範囲より浅くなってしまうため、軌道混成が不十分になり、gap中の準位が生じる。Laは6sの2個と5dの1個がGe4pからおおよそ1eVの前後に分布しているため、軌道混成が十分に起こり、gap中の準位は生じない。
【００４５】
この基準にしたがって、酸化物、酸窒化物、酸弗化物、あるいはこれらの複合物として想定される構成元素を分類すると次のようにまとめられる。Geが膜中に取り込まれたとしても特別な後処理を施すことなく良好な電気的特性が得られる分類に入れられる元素として、Li、Na、K、Rb、Cs、B、Al、S、Ga、As、Se、In、Sn、Sb、Te、Tl、Pb、Bi、Po、Sc、Ti、V、Cr、Mn、Fe、Co、Ni、Zn、Y、Zr、Nb、Mo、La、Gd、Ta、W、Re、Os、Pt、Ce、Sm、Eu、が挙げられる。一方、Geが膜中に取り込まれた場合、酸化物では電子的欠陥が発生する分類に入れられる元素として、Tc、Ru、Rh、Pd、Pt、Lu、Hf、Pr、Nd、Pm、Tb、Cy、Er、Tm、Hoが挙げられる。
【００４６】
なお、軌道混成し易い元素を主たる構成元素として含む酸化物、酸窒化物、酸弗化物、あるいはこれらの複合物、などをGeの上層にもちいる場合は、特別な後処理工程を施さなくても電気的特性に影響はない。以下に説明するように、軌道混成が不充分な元素からなる上層の場合には、そのままでは電子的欠陥が発生するが、欠陥に起因する余剰電子を補償するための後処理工程（酸化・窒化）を施せば、電気的には完全にきれいに不活性化できる。そして、後処理は窒化より酸化であることが好ましい。
【００４７】
以下、ハフニア（HfO2）の場合について、我々のSP-GGA-DFT法計算で明らかにされた結果について、図１１を参照して説明する。
【００４８】
GeはSiに比べ凝集熱・格子間原子生成熱ともにGeが小さく、GeO生成も容易なためGe供給源は出来易い。このGe供給源からHfO2中へ拡散するGeの特徴を以下に列記する。列記したカッコ数字は、図７中の丸数字と対応している。
【００４９】
図７（ａ）は、生成エネルギーのフェルミ準位依存性を示す図である。ここで、Geの化学ポテンシャルμGeは、Ge基板／High-k界面を想定して結晶Geでの値μGe(bulk)に採った。また、酸素の化学ポテンシャルμOは酸素が十分に供給されている酸素リッチな状況を考え、酸素分子の値の半分1/2μO2とした。また、ハフニアの価電子帯上端VBMから測った伝導帯下端CBMのエネルギーには、計算で求められたバンドギャップEg:4.48eVを採った。この値は実測値5.68eVに対して1.2eV程度小さい。ただし、本実施形態において用いた第一原理バンド計算の理論枠組みの範囲内では、バンドギャップは実測値よりも過小評価されることが理論的に証明されている。また、その補正手法も理論的には示されている。だたし、補正には膨大な計算を要するため、実施はしていない。Ge単独（格子間ゲルマニウム（Gei））では生成熱が高くHfO2中へは溶解し難い（丸数字１参照）。格子間GeO（(GeO)i）は、生成熱が低下しHfO2中の拡散も容易になる（丸数字２参照）。格子間GeOは、電子構造的には、中性のGei(0)とOi(0)がHfO2格子中に押し込まれている状態ではなく、Gei2+とOi2-に解離している状態を採る。こうして出来たOi2-が格子酸素を押し出し、そして押し出された酸素が新たなOi2-となることが繰り返される、いわゆるinterstitialcy機構でOの拡散が起こり易くなる。したがってイオン性の欠陥対としてのGei(2+)も拡散し易くなる。Geiと(GeO)iの荷電状態のフェルミ準位依存性は、何れも「負のU」的振舞いを示し、共にそのままでは正孔捕獲に対して極めて活性である（丸数字３参照）。なお、本来はある準位に電子が２つ入る（電子の注入）と、電子間のクーロン反発（Charging Energy）でエネルギー損が生じるはずである。しかしながら、電子注入が引き起こす大きな格子緩和によるクーロンエネルギーの利得が電子間斥力を上回ると、ある準位に電子が２つ入っている方が得になる。このことを「負のU」的振舞いという。
【００５０】
そこで、Geを含むハフニアと、それに窒素を加えた場合や酸素を加えた場合の電子状態を比較した。図７（ｂ）は、電子エネルギーを横軸に、状態密度を縦軸に採り、種種の状態の原子についてハフニア中の電子状態を示す図である。VB（HfO2）はハフニアの価電子帯、CB（HfO2）はハフニアの伝導帯、VBM（Si）はシリコンの価電子帯上端、CBM（Si）はシリコンの伝導帯下端、黒矢印は占有準位、白矢印は非占有準位を示す。さらに、(GeO)i-2Noは、格子間GeO( (GeO)i )と酸素置換型窒素（No）２個が“対”を形成して、完全に電荷補償した構造を示す。Gei−4Noは、格子間Ge（Gei）と酸素置図換型窒素（No）４個が“対”を形成して、完全に電荷補償した構造を示す。No(3)は、単斜晶HfO2中の３配位酸素（O(3)）を置換した窒素を示す。Gei−2Oiは、格子間Ge（Gei）と格子間酸素（Oi）２個が“対”を形成して、完全に電荷補償した構造を示す。Gei−1No、Gei−2NoやGei−1Oiは、電荷補償が不完全でgap中に余剰電子による占有準位が残ってしまう構造を示す。Perfectは、欠陥のない完全な単斜晶HfO2を示す。
【００５１】
Geiと(GeO)iはともに酸素置換型窒素（NO）（1〜4個）と"対"を形成すると電気的不活性化に向かう（丸数字４参照）。ただし、価電子帯上端の上昇や伝導帯下端の直下に非占有準位をもたらすので注意は必要である。一方、酸素（Oi）との"対"形成（Gei-2Oi）により、Geiの余剰電子は完全に補償され、しかも伝導帯下端の直下に非占有準位を形成することなく不活性化できる（丸数字５参照）。このため、Ge混入により生じる電気的特性の悪化は、酸素や窒素の導入により解消することが可能であり、酸素を導入した方がより好ましいことがわかる。
【００５２】
（第７の実施形態）
第７の実施形態では、第１〜４の実施形態を適用したＣＭＯＳＦＥＴの製造方法、特にゲートファーストプロセスについて説明する。ここでは、便宜上、第１および第３の実施形態の高誘電体膜をゲート絶縁膜とする例を用いて説明するが、無論、第２および第４の実施形態も同様に適用できる。
【００５３】
図８に示すように、シリコン基板１に素子分離層7を形成する。素子分離層7は、局所酸化法や、ＳＴＩ(Shallow Trench Isolation)法を用いてもよいし、メサ型でも構わない。素子分離層7を形成した後、通常のイオン注入によりｐ型ウェル領域8及びｎ型ウェル領域9をそれぞれに形成する。つづいて、素子分離層7、ウェル領域8,9を含むシリコン基板の表面の自然酸化膜を通常のウェットエッチングにより除去した後、直ちに成膜装置に搬送する。
【００５４】
ここで、第１の実施形態にて述べたように、Si基板1上に高誘電体膜、例えば非晶質のHfO2膜とGeO2層とGe層の積層構造を形成する。その後、低温アニールすることにより、GeO2層とGe層が消失するので、ゲート絶縁膜10,11を界面層無しに形成できる。また、p型ウェル8あるいはn型ウェル9の一方にだけGe層を形成してから高誘電体膜を堆積すれば、高誘電体と基板1の積層構造において、界面層のあるものとないものをつくりわけできる。
【００５５】
その後、第３の実施形態にて述べた方法を用いて、ゲート絶縁膜10,11上にゲート電極となる単層又は多層の導電膜を界面層無しに形成できる。ここで、例えば、ｎチャネルＭＩＳトランジスター用にタンタルカーバイドを、ｐ-MISFET用にタングステンをそれぞれＣＶＤにより１０ｎｍ成膜し、その上部にチタンナイトライドをＣＶＤにより１０ｎｍ成膜し、その上部に多結晶シリコン層を減圧ＣＶＤにより５０ｎｍ成膜する。
【００５６】
ｎ-MISFET用導電膜には、タンタルシリサイド、窒化タンタルシリサイド、窒化チタンシリサイド、タングステンシリサイド、窒化タングステンシリサイド等を用いることができる。また、ｐ-MISFET用導電膜には、ルテニウム、窒化チタン、窒化チタンアルミニウム、白金、白金イリジウムなどを用いることができる。
【００５７】
引き続き、フォトリソグラフィ技術によるパターニングを行い、異方性エッチングにより不要な膜を削除し、それぞれゲート電極12,13を形成する。さらに、ゲート電極12,13を用いて自己整合的に、リンとボロンのイオン注入によりｎ-及びｐ-MISFETの高不純物濃度の浅いエクステンション層14,15を形成する。エクステンション層14,15の形成には、選択エピタキシャル成長法を用いデバイス特性としても短チャンネル効果の抑制が可能であるエレベート型ソース・ドレイン構造を用いてもよい。また、エレベート型ソース・ドレイン構造の形成の際に、同時に不純物を導入してもよい。
【００５８】
次に、ゲート電極12,13とソース・ドレイン領域（エクステンション層14,15および深い拡散層18,19）の絶縁のための側壁16,17を形成する。エクステンション層14,15の場合よりも大きな加速電圧によりリン及びボロンのイオン注入を行い、深い拡散層18,19を形成する。ここまでの工程で、ソース・ドレインの活性化プロセス温度としては、例えば、ゲート絶縁膜であるHfO2膜10,11が結晶化しない温度、例えば９００℃で行う。
【００５９】
また、ソース・ドレイン領域の活性化プロセス条件としては、フラッシュランプアニール、レーザーアニールなどを用いることができる。これらによれば、より短時間の処理で半導体中不純物の活性化を実現できるので、ゲート電極／絶縁膜／半導体構造の耐熱性を維持しやすくなる。
【００６０】
その後、減圧ＣＶＤにより層間絶縁膜20となるシリコン酸化膜を堆積し、ＣＭＰ(chemical mechanical planarization)によりゲート電極の上端を露出させたのち、スパッター法などによりニッケル層を５０ｎｍ成膜する。その後、５００℃の低温熱処理を行うことで、ニッケルと多結晶Ｓｉの界面領域からシリサイドが形成されＮｉ２Ｓｉが形成する。ここで、本実施例においては多結晶Ｓｉが全てシリサイドへと変換されている。もちろん、Ｎｉの膜厚をより薄くすることで多結晶Ｓｉの一部をシリサイド化するにとどめても良い。この後、硫酸と過酸化水素水の混合溶液などで未反応のＮｉを除去する。
【００６１】
以上説明した製造工程により、図８に示す構造のＣＭＯＳＦＥＴ半導体装置が作製できる。第７の実施形態の半導体装置の構造では、ゲート絶縁膜10とｐ型ウェル領域8、ゲート絶縁膜11とｎ型ウェル領域9は界面低誘電率層を挟まずに直接接触している。さらに、ゲート絶縁膜10とゲート電極12、ゲート絶縁膜11とゲート電極13は界面低誘電率層を挟まずに直接接触している。このため、絶縁膜容量を極めて高い値に設定することが可能であり、トランジスターの電流駆動力が高くなる。
【００６２】
（第８の実施形態）
第８の実施形態では、第１〜４の実施形態を適用したＣＭＯＳＦＥＴの製造方法、特にリプレースメントゲートプロセスについて説明する。ここでは、便宜上、第１および第３の実施形態の高誘電体膜をゲート絶縁膜とする例を用いて説明するが、無論、第２および第４の実施形態も同様に適用できる。
【００６３】
前述した第７の実施形態では、ゲート絶縁膜及びゲート電極の加工を行った後に、不純物を導入してソース・ドレイン領域を形成する工程を用いて図８に示す構造の半導体装置を作製した。これに対し、第８の実施形態では、多結晶シリコンなどからなるダミーゲートを用いて、自己整合的にソース・ドレイン領域を形成する。この際、ソース・ドレイン領域の形成は、１０００℃以上の高温で行われる。その後、ダミーゲートをウェットエッチング又は、ドライエッチング等の既存の製造方法によりダミーゲートを除去する（図９参照）。
【００６４】
ここで、ダミーゲートを除去した後にできる溝21の内部に、第１および第３の実施形態にて述べたように、その界面に反応層を形成すること無しに、ゲート絶縁膜及びゲート電極を形成する。例えば、高誘電体膜としてHfO2膜を形成し、Ge層2、GeO2層4を順次堆積し、ゲート電極を堆積後、アニールによりGe層2およびGeO2層4を除去する。n-MISFETにはn-MISFET用ゲート電極12、例えば窒素を添加したハフニウムシリサイドを、ｐ-MISFETにはｐ-MISFET用ゲート電極13、例えばニッケルリッチなニッケルシリサイドをゲート電極として形成する。
【００６５】
他にも、n-MISFETのゲート電極には、希土類金属のシリサイド（ハフニウムシリサイド、エルビウム・イットリウム等）、金属のシリサイド（チタンシリサイド・ジルコニウム・タンタル等）、金属のシリサイドに窒素を添加した窒化金属シリサイド、タンタルカーバイド・タンタルナイトライド、及び、これらにエルビウムなどからなる希土類金属を添加した合金、等を用いることができる。
【００６６】
また、ｐ-MISFETのゲート電極には、白金族元素（白金・イリジウム・ルテニウム・パラジウム・オスミウム等）、白金族元素どうしの合金あるいはシリサイド、ルテニウム及び、イリジウムの酸化物、ＳｒＲｕＯ、金、銀、窒化チタンアルミニウム、タングステン及びその窒化物、モリブデン及びその窒化物あるいは酸化物等を用いることができる。
【００６７】
さらに、全面上にタングステン等の金属薄膜を、例えばＣＶＤ法によって被覆性よく堆積する。その後、ＣＭＰなどによりデバイス平坦化を実施することにより、CMOSFETを得ることができる。
【００６８】
第８の実施形態では、ゲート電極／ゲート絶縁膜界面形成後には、約１０００℃にも達する高温工程がなく、せいぜい５００℃以下の熱プロセスしか必要ない。従って、両構造の熱的な安定性に対する危惧が少なくて済み、５００℃程度に耐える金属材料、例えば窒素添加ハフニウムシリサイド、ニッケルリッチなニッケルシリサイドなどを用いることができる。これらの材料は仕事関数がシリコンバンドエッジに近いためトランジスターのしきい値電圧を低くできる。すなわち、第８の実施形態では、原理的な耐熱性不良の懸念無くこれらの低閾値ゲート電極材料を用いることが可能となる。
【００６９】
（第９の実施形態）
第９の実施形態では、第１〜４の実施形態を適用したＦＧ型不揮発性メモリの製造方法ついて、図１０（ａ）〜（ｅ）を参照しつつ説明する。図１０（ａ）〜（ｅ）の左側と右側の図面は互いに直交する断面を示している。ここでは、便宜上、第１の実施形態の高誘電体膜をゲート絶縁膜とする例を用いて説明するが、無論、第２〜第４の実施形態も同様に適用できる。
【００７０】
まず、図１０（ａ）に示すように、所望の不純物をドーピングしたｐ型シリコン基板１の表面に、第１の実施形態にて述べたように、その界面に反応層を形成すること無しに、Si基板1の上にトンネル膜24を形成できる。例えば、Si基板、Ge層、GeO2層、HfO2膜の積層構造を形成後、低温アニールすることにより、GeO2層とGe層が消失するので、HfO2/Si基板構造が界面層無しに形成できる。
【００７１】
つづいて、浮遊ゲート電極となる厚さ６０ｎｍの浮遊ゲート電極（リンドープの結晶性シリコン層）23をＣＶＤ（chemical vapor deposition）法で堆積する。
【００７２】
その後、レジストマスク（図示せず）を用いた反応性イオンエッチング（ＲＩＥ、reactive ion etching）法により、マスク材22、浮遊ゲート電極23、トンネル絶縁膜24を順次エッチング加工し、さらにシリコン基板1の露出領域をエッチングして、深さ１００ｎｍの素子分離溝を形成する。
【００７３】
次いで、図１０（ｂ）に示すように、全面に素子分離用のシリコン酸化膜26を堆積して、素子分離溝を完全に埋め込む。その後、表面部分のシリコン酸化膜26をＣＭＰ（chemical mechanical polishing）法で除去して、表面を平坦化する。このとき、マスク材であるシリコン窒化膜22の上面が露出する。ついで、露出したマスク材22を選択的にエッチング除去した後、シリコン酸化膜７の露出表面を希フッ酸溶液等でエッチング除去し、浮遊ゲート電極23の側壁面を露出させる。
【００７４】
次いで、図１０（ｃ）に示すように、第１の実施形態で述べた方法により、電極間絶縁膜27として高誘電体膜を界面層無しに形成する。例えば、浮遊ゲート電極（リンドープの結晶性シリコン層）23、Ge層、GeO2層、HfAlO膜の積層構造を形成し、低温アニールすることにより、GeO2層とGe層を消失させる。
【００７５】
次いで、図１０（ｄ）に示すように、制御ゲート電極としてＣＶＤ法でリンドープのｎ＋型多結晶シリコン層28を６２０℃で堆積して形成し、その上にタングステンシリサイド（ＷＳｉ）層29を形成することにより、ＷＳｉ層／多結晶Ｓｉ層からなる２層構造の厚さ１００ｎｍの導電層を形成する。ここで、ＷＳｉ層29は、Ｗ（ＣＯ）６を原料ガスとするＣＶＤ法を用いてＷを堆積し、その後の熱工程で多結晶シリコン層をＷＳｉｘに変換することにより形成する。
【００７６】
なお、これらの膜の製造方法はここに示した方法に限らず、他の原料ガスを用いてもよい。また、ＡＬＤ，ＣＶＤ法以外の例えばスパッター法，蒸着法，レーザーアブレーション法，ＭＢＥ法、またこれらの手法を組み合わせた成膜方法も可能である。
【００７７】
その後、レジストマスク（図示せず）を用いたＲＩＥ法により、ＷＳｉ層29，多結晶シリコン層28、トンネル膜27、単結晶シリコン浮遊ゲート電極23ｂ、トンネル絶縁膜24を順次エッチング加工して、ワード線方向のスリット部を形成する。これにより、浮遊ゲート電極及び制御ゲート電極の形状が確定する。
【００７８】
最後に、図１０（ｅ）に示すように、露出面に電極側壁酸化膜と呼ばれるシリコン酸化膜30を熱酸化法で形成後、イオン注入法を用いてｎ型＋のソース／ドレイン拡散層31を形成する。さらに、全面を覆うようにシリコン酸化膜などの層間絶縁膜32をＣＶＤ法で形成する。その後は、周知の方法で配線層等を形成して不揮発性メモリセルが完成する。
【００７９】
（第１０の実施形態）
第１０の実施形態では、第１〜４の実施形態を適用したＳＯＮＯＳ型不揮発性メモリの製造方法ついて、図１１（ａ）〜（ｅ）を参照しつつ説明する。図１１（ａ）〜（ｅ）の左側と右側の図面は互いに直交する断面を示している。ここでは、便宜上、第１の実施形態の高誘電体膜をゲート絶縁膜とする例を用いて説明するが、無論、第２〜第４の実施形態も同様に適用できる。
【００８０】
まず、図１１（ａ）に示すように、所望の不純物をドーピングしたｐ型Si基板１の表面に、第１の実施形態で述べた方法を用いることにより、高誘電体膜のトンネル絶縁膜34を界面層無しに形成できる。上から順に、高誘電体膜例えばHfAlO膜、GeO2層、Ge層、Si基板1の積層構造を形成し、低温アニールすることにより、GeO2層とGe層を消失させる。
【００８１】
つづいて、電荷蓄積層となる厚さ６０ｎｍのシリコン窒化膜33をＣＶＤ（chemical vapor deposition）法で堆積する。このとき使用するガスは、例えばジクロルシラン（ＳｉＨ２Ｃｌ２）とアンモニア（ＮＨ３）、もしくはヘキサクロルジシラン（Ｓｉ２Ｃｌ６）とアンモニア（ＮＨ３）を用いて行い、成膜温度は約４５０℃から８００℃である。
【００８２】
その後、レジストマスク（図示せず）を用いたＲＩＥ法により、電荷蓄積層であるシリコン窒化膜33、トンネル絶縁膜34を順次エッチング加工し、さらにＳｉ基板１の露出領域をエッチングして、深さ１００ｎｍの素子分離溝を形成する。
【００８３】
次いで、図１１（ｂ）に示すように、全面に素子分離用のシリコン酸化膜26を堆積して、素子分離溝を完全に埋め込む。その後、表面部分のシリコン酸化膜26をＣＭＰ法で除去して、表面を平坦化する。このとき、シリコン窒化膜33の上面が露出する。
【００８４】
次いで、図１１（ｃ）に示すように、シリコン酸化膜26の露出表面を希フッ酸溶液でエッチング除去し、シリコン窒化膜33の側壁面を露出させる。その後、全面にブロック絶縁膜35となる厚さ１５ｎｍのＨｆＡｌＯ膜を第１の実施形態で述べた方法により形成する。実施形態では下地はSi基板であったが、SiN膜でも適用可能である。成膜中に表面が酸化されるとSiON膜となり電荷保持特性が劣化するが、第１の実施形態の方法を用いれば、SiN膜の特性を維持しながらその上にHfAlO膜を形成できる。ここで、本実施例では、素子分離用シリコン酸化膜26の表面を少しエッチングして、ブロック絶縁膜35に段差を持たせるような構造を用いているが、これに限定されるものではなく、ブロック絶縁膜35を平坦になるように構成しても良く、これはトンネル絶縁膜および電荷蓄積層との所望の容量比に応じて選択が可能である。
【００８５】
次いで、制御ゲート電極としてＣＶＤ法でリンドープのｎ＋型シリコン層28を４２０℃で堆積して形成し、その上にＷＳｉ層29を形成することにより、ＷＳｉ層29/シリコン層28からなる２層構造の厚さ１００ｎｍの電極層を形成する。ここで、ＷＳｉ層29は、Ｗ（ＣＯ）６を原料ガスとするＣＶＤ法を用いてＷを堆積し、その後の熱工程で多結晶シリコン層をＷＳｉｘに変換することにより形成する。
【００８６】
なお、これらの膜の製造方法はここに示した方法に限らず、他の原料ガスを用いてもよい。また、ＡＬＤ，ＣＶＤ法以外の例えばスパッター法，蒸着法，レーザーアブレーション法，ＭＢＥ法、またこれらの手法を組み合わせた成膜方法も可能である。
【００８７】
続いて、該制御ゲート電極となるＷＳｉ層上にマスク材となるシリコン窒化膜22を堆積する。その後、レジストマスク（図示せず）を用いたＲＩＥ法により、シリコン窒化膜22、ＷＳｉ層29、非晶質シリコン層28、ブロック層35であるＨｆＡｌＯｘ膜、電荷蓄積層33であるシリコン窒化膜層、トンネル絶縁膜34であるＳｉＯＮ膜を順次エッチング加工して、図１１（ｄ）に示すように、ワード線方向のスリット部を形成する。
【００８８】
最後に、図１１（ｅ）に示すように、露出面に電極側壁酸化膜と呼ばれるシリコン酸化膜30を熱酸化法で形成後、イオン注入法を用いてｎ＋型のソース／ドレイン拡散層31を形成する。さらに、全面を覆うようにシリコン酸化膜などの層間絶縁膜32をＣＶＤ法で形成する。その後は、周知の方法で配線層等を形成してＳＯＮＯＳ型不揮発性メモリセルが完成する。
【００８９】
以上、各実施形態では、絶縁膜としてHfAlO膜、HfSiON膜、HfO2膜など、電極としてTiN、TaCなど、基板としてSi基板の例を示したが、本実施形態はそれらの材料に限定されるものではない。絶縁膜、基板、電極の間で反応したり、絶縁膜を構成する元素が基板に拡散したりするすべての場合に適用できる。例えば、基板としては、Si, SixGe1-x (1≧x>0)、III-V族化合物などでも良い。例えば、電極としては、Mo, Al, Ti, Ta, Au, Pt, Wなどの金属、TiN, TaNなどの導電性金属窒化物、TaCなどの導電性金属炭化物、NiSi、PtSiなどの導電性金属珪化物、RuOなどの導電性酸化物ジャーマナイドなどの二元化合物、TiAlN, TaAlNなどの三元化合物、それ以上の元素を含む化合物、でも、導電性の低い材料であれば何でも良い。それらの積層構造、多層構造でも構わない。
【００９０】
また、GeO2層4やHfO2膜3など化学組成について、本実施形態では化学量論比を用いて説明したが、酸素欠損型等の非化学量論比を採っても無論かまわない。
【００９１】
また、例えば絶縁膜と絶縁膜、電極と電極のように、異種同士の組み合わせにも適用できるし、電極と絶縁膜と基板のように、二種類以上の組み合わせも可能である。また、絶縁膜や電極の形成法は、CVDでもスパッターでも構わない。
【００９２】
また、SOI (silicon on insulator)構造や縦型トランジスター構造などにも適用可能である。
【００９３】
また、第７の実施形態のCMOSFETの製造方法で述べたように、反応させるGeは下地表面全体に堆積しても良いし、選択的に堆積しても良い。さらに、これはCMOSFETに限らない。一般に、基板の上にGeがある領域とない領域を形成してから高誘電体膜を堆積すれば、高誘電体と基板の積層構造において、界面層がないものとあるものを作りわけできる。
【００９４】
以上、本発明の実施の形態を説明したが、本発明はこれらに限られず、特許請求の範囲に記載の発明の要旨の範疇において様々に変更可能である。また、本発明は、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記実施形態に開示されている複数の構成要素を適宜組み合わせることにより種々の発明を形成できる。
【図面の簡単な説明】
【００９５】
【図１】第１の実施形態およびその変形例を説明するための断面模式図
【図２】第２の実施形態を説明するための断面模式図
【図３】第３の実施形態を説明するための断面模式図
【図４】第４の実施形態を説明するための断面模式図
【図５】熱処理した(a),(b)Au/Ge構造および(c),(d)Au/Si構造の光学顕微鏡像
【図６】各種元素のエネルギー準位図
【図７】ハフニア内におけるGe等の電子状態を示す図
【図８】第７の実施形態のCMOSFETを説明するための断面模式図
【図９】第８の実施形態のCMOSFETを説明するための断面模式図
【図１０】第９の実施形態のFG型メモリを説明するための断面模式図
【図１１】第１０の実施形態のSONOS型メモリを説明するための断面模式図
【符号の説明】
【００９６】
1 Si基板
2 Ge層
3, 3a, 3b 高誘電体膜
4 GeO2層（Ge反応層）
5 金属原子
6 金属層
7 素子分離
8 p型ウェル
9 n型ウェル
10, 11 ゲート絶縁膜
12, 13 ゲート電極
14, 15 浅いエクステンション層
16, 17 側壁
18, 19 深い拡散層
20 層間絶縁膜
21 溝
22 マスク材
23 浮遊電極
24 トンネル絶縁膜
26 シリコン酸化膜
27 電極間絶縁膜
28 制御電極
29 WSi層
30 電極間側壁酸化膜
31 ソース・ドレイン拡散層
32 層間絶縁膜
33 シリコン窒化膜
34 トンネル絶縁膜
35 ブロック層（HfAlO膜）
【技術分野】
【０００１】
本発明は半導体装置の製造方法に係り、特に積層構造の製造方法に係る。
【背景技術】
【０００２】
半導体デバイスの高速化・高性能化が進められて来たが、今までのような単純なスケーリングによる方法ではもはや難しくなってきている。例えば、一般的にゲート絶縁膜(gate insulator film)として用いられているSiO2膜では、リーク電流(leakage current)が許容できないほど多くなるため、1nm以下の薄膜化は困難である。このリーク電流の正体は主に量子トンネル効果(quantum tunneling effect)によるものであり、物理膜厚が小さい膜ほどその影響が強くなる。
【０００３】
それゆえ、SiO2膜にかわるゲート絶縁膜として、金属元素を含む高誘電体膜(high dielectric film; high-k film)に期待が寄せられるようになった。ゲート絶縁膜の誘電率(dielectric constant)をSiO2膜の誘電率3.9よりも高くすれば、物理的に薄膜化する代わりに、電気的に薄膜化できるからである。
【０００４】
例えば、HfO2は、約18の誘電率を持つことが知られており、SiO2膜と同じキャパシタンスがSiO2膜よりも厚い物理膜厚(physical thickness)で得られる。ここで、SiO2の膜厚に換算したときの高誘電体膜の電気的膜厚EOT(Equivalent Oxide Thickness; 酸化膜換算膜厚)を用いて比較すると、同じEOTでHfO2膜はSiO2膜よりも約4.6倍（= 18/3.9）も物理的に厚くできることになる。絶縁膜が厚くなると、電子が絶縁膜のバンドギャップ中をトンネリングする距離が長くなり、トンネリング確率が小さくなるため、リーク電流が低く抑えられる。
【０００５】
しかし、実際には、Si基板上にHfO2膜を形成すると、その界面にいわゆる界面層(interfacial layer)が形成される傾向にある。これは主に成膜中の雰囲気にある酸素がHfO2膜を通り抜けて基板を酸化するからである。こうして形成された界面層は、誘電率がSiO2膜とほぼ同じ、あるいはわずかに大きい程度の低誘電体(low dielectric material; low-k material)である。まず、前処理したSi基板上に高誘電体膜の堆積を行う。するとSi基板上に界面層が形成される。その後、例えば、N2雰囲気で熱処理を行うと、条件によっては、界面層はほぼそのままの膜厚を維持することもあるが、雰囲気中、あるいは膜中の酸素がSi基板に到達して基板を酸化し、さらに増膜してしまうこともある。HfO2膜以外にも、チタニア膜(titania film)、ジルコニア膜(zirconia film)、Hfシリケート膜(hafnium silicate film)やHfアルミネート膜(hafnium aluminate film)などの他の膜でも、同様に界面層が形成される傾向にある。この界面層は、高誘電率化の大きな障害であった。
【０００６】
ここで、特定の材料、条件を満たせば界面層を除去できることが知られている（非特許文献１参照）。ZrO2をGe基板に熱処理なしに堆積すると、GeO2に近い組成と思われるGe酸化物界面層が形成される。この界面層は、熱処理すると
GeO2 + Ge → 2GeO(gas) (1)
の反応により熱分解され、GeO(gas)の状態で界面から脱離(desorption)する。すると、最初にあった界面層はなくなり、ZrO2/Ge構造が形成される。しかしながら、この現象はGe基板上のZrO2にしか生じず汎用性がない。さらに、Ge基板を用いたMIS構造は界面準位(interfacial state)が多いという問題や、Geの融点が低いため熱処理するとその界面で相互拡散などが起こり、高誘電体膜の改質をねらいとした高温熱処理（>700℃）ができないという問題があった。
【０００７】
そこで、近年、LaAlOに代表されるような、Si基板との間に界面層を生じない高誘電体膜を用いることが試みられている。La:Al:Oが1:1:3の組成の場合、物理膜厚(physical thickness)が2nmでEOT=0.31nmであることから、誘電率は約25である（非特許文献２参照）。
【０００８】
だが、直接接合するときに、LaAlOのLaやAlなどの金属がSi基板に拡散する問題がある。金属が基板に拡散すると、MISFET(metal insulator semiconductor field effect transistor)において移動度が劣化するなどの問題があるため、拡散を抑制する必要がある。また、直接接合すると界面付近のSi基板中の歪みが大きくなることも界面準位が多くなるという点で好ましくない。さらに、将来的にプロセスの低温化が求められていることを考えると、LaAlOをSi基板上に直接接合するために高温を必要とすることも今後問題になりうる。このような理由により、良好な界面を持ち、基板への金属の拡散がなく、界面近傍で基板の歪みが緩和されている絶縁膜と基板の直接接合は、従来までに実現されていない。
【０００９】
さらに、高誘電体膜／メタルゲート電極の界面でも、双方の層が相互拡散(inter-diffusion)して混合層が生じる問題がある。例えば、HfSiON膜の上にTiN電極を形成するとその界面において反応がおこり、900℃の熱処理を施すとEOTが増大し、1100℃の熱処理ではリーク電流が増大することが報告されている（非特許文献３参照）。
【００１０】
また、異種の高誘電体膜の積層でも、双方の層が相互拡散(inter-diffusion)して混合層が生じてしまい所望の絶縁膜が作成できないという問題がある。例えば、HfTiSiO/SiO2積層構造は、TiO2/HfSiO/SiO2積層構造よりも、EOTが厚くなるという報告がある（非特許文献４参照）。
【非特許文献１】Y. Kamata et al., Jpn. J. Appl. Phys. 44, 2323 (2005).
【非特許文献２】M. Suzuki et al., Tech. Dig. - Int. Electron Devices Meet. 2005, 445 (2005).
【非特許文献３】H. Watanabe et al., “Thermal degradation of HfSiON dielectrics caused by TiN gate electrodes and its impact on electrical properties”, Jpn. J. Appl. Phys. 45, 2933 (2006).
【非特許文献４】有村他「構造最適化によるHfTiSiO高誘電率ゲート絶縁膜の高性能化」第54回応用物理学会関係連合会講演予稿集 843 (2007春 青山学院大学)
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は、上記事情に鑑みて為されたものであり、金属元素を有する絶縁膜の界面特性を向上させる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の半導体装置の製造方法は、下層、Ge層、Ge酸化物層、上層の順に積層された構造を形成する工程と、熱処理を用いてGe酸化物層及びGe層を除去して、上層と下層とを直接接合させる工程とを有し、上層及び下層の何れかは金属元素を有する絶縁物で形成されることを特徴とする。
【発明の効果】
【００１３】
本発明は、金属元素を有する絶縁膜の界面特性を向上させる半導体装置の製造方法を提供することを目的とする。
【発明を実施するための最良の形態】
【００１４】
以下に、本発明の各実施の形態について図面を参照しながら説明する。なお、実施の形態を通して共通の構成には同一の符号を付すものとし、重複する説明は省略する。また、各図は発明の説明とその理解を促すための模式図であり、その形状や寸法、比などは実際の装置と異なる個所があるが、これらは以下の説明と公知の技術を参酌して適宜、設計変更することができる。
【００１５】
（第１の実施形態）
第１の実施形態は、Si基板と反応して界面層を形成しやすい高誘電体膜をSi基板の上に界面層なしに形成した半導体装置の製造方法に係る。図１は、第１の実施形態に係る半導体装置の製造方法を説明するための図である。
【００１６】
まず、Si基板1にSC2 (HCl/H2O2/H2O)洗浄、続いてHF処理を施す。続いて、純水により流水洗浄し、乾燥させた後、成膜装置に導入する。その上に、CVDによりGe層2を堆積する（図１（ａ）参照）。続いて、その上にCVDによりHf、Zr、Yなどの金属を有する高誘電体膜、例えばHfO2膜3を堆積する（図１（ｂ）参照）。すると、Ge層2上にHfO2膜3を形成するときに、Ge層2とHfO2膜3が反応してGeO2層4が形成される（図１（ｃ）参照）。そして熱処理を行うと、式（１）に示す反応が生じ、GeO2層4/Ge層2は反応してGeO(gas)として界面から脱離し、高誘電体膜を通り抜け、外方に拡散する。熱処理を続けることによって、すべてのGeO2とGeがGeO(gas)となって消失する（図１（ｄ）参照）。この結果、界面層のない、HfO2膜3／Si基板1の直接接合が形成される（図１（ｅ）参照）。
【００１７】
GeO2 + Ge → 2GeO(gas) (1)
第１の実施形態では、下層（Si基板1）の上にGeO2層4とGe層2の二層構造を挿入して、下層（Si基板1）と接することなしに上層（HfO2膜3）を形成することができ、Si基板と反応しやすい高誘電体膜であっても界面層の形成を抑制できる。その後、挿入したGeO2層4とGe層2の二層構造を、低温熱処理を用いて反応、消失させる。GeO2層4およびGe層2の消失に伴いHfO2膜3が下降し、界面特性に優れたHfO2膜3／Si基板1積層構造を形成できる。なお、前述したように、Si基板上にHfO2膜を直接堆積させる際には成膜雰囲気中の酸素によって界面層が生じてしまうが、第１の実施形態のように、予め成膜されたHfO2膜とSi基板とを接合させれば界面層を生じさせることなくHfO2/Si構造が形成できる。また、本実施形態では、HfO2膜を堆積させる際に同時にGeO2層4が形成されるため、プロセス簡略化に優れる。
【００１８】
第１の実施形態の変形例を説明する。図１（ａ）に示す工程の後にCVDによりHf層6を堆積する（図１（ｆ）参照）。そして、Hf層6を熱酸化してHfO2膜3を形成する。そのとき、Ge層2も酸化され、GeO2層4とGe層の二層構造となる（図１（ｇ）参照）。その後の工程は、図１（ｄ）、（ｅ）に示す通りである。本変形例では、Hf層5を酸化するプロセスにおいて、同時にGeO2層4とGe層の二層構造が形成されるため、プロセス簡略化に優れる。なお、本変形例では、基板の上にGe層2のみを堆積したが、Ge層2、GeO2層4を順次堆積してもかまわない。
【００１９】
（第２の実施形態）
第２の実施形態は、Si基板と反応して界面層を形成し難い高誘電体膜をSi基板の上に界面層なしに形成した半導体装置の製造方法に係る。図２は、第２の実施形態に係る半導体装置の製造方法を説明するための図である。
【００２０】
まず、Si基板1にSC2 (HCl/H2O2/H2O)洗浄、続いてHF処理を施す。続いて、純水により流水洗浄し、乾燥させた後、成膜装置に導入する。その上に、CVDによりGe層2を堆積する（図２（ａ）参照）。そして、Ge層2上にCVDでGeO2層4を形成する（図２（ｂ）参照）。このとき、Ge層2の上部を酸化してGeO2層4を形成しても良い。続いて、その上にCVDにより高誘電体膜であるLaAlO膜3を堆積する（図２（ｃ）参照）。すると、LaAlO膜3からLa、Al などの金属原子5がSi基板の方向に拡散するが、アモルファスのGeO2層4に取り込まれるため、Si基板1への拡散は抑えられる（図２（ｄ）参照）。熱処理を行うとGeO2はGeと反応して、GeO(g)となり高誘電体膜を通り抜け、外方に拡散する（図２（ｅ）参照）。そして、熱処理を続けると、すべてのGeO2とGeがGeO(g)となって消失する。熱処理中においては、La、AlはGeO2層4に取り込まれているため、拡散することはない。すべてのGeO2とGeがGeO(g)となって消失すると、La、AlはLaAlO/Si基板の界面に残置され、結果的にLaAlO膜側に取り込まれる。このように、GeO2層4およびGe層2の消失に伴いLaAlO膜3が下降し、LaもしくはAlの拡散を抑制しかつ界面層のない、LaAlO/Si基板の直接接合が形成される（図２（ｆ）参照）。
【００２１】
第２の実施形態においては、Si基板1中にLaやAlが基板中に拡散してないため、移動度の劣化を低減できる。また、第２の実施形態のLaAlO膜3成膜時の下層であるGeO2層4が消失してSi基板1と接合するため、Si基板1上に直接形成されたそれよりも歪が緩和し、従って界面準位も低減できる。
【００２２】
なお、Si基板と反応して界面層を形成し難い高誘電体膜としては、他にLa2O3,CeO2などが挙げられる。
【００２３】
（第３の実施形態）
第３の実施形態は、金属を有する絶縁膜の上に、直接金属電極を形成した半導体装置の製造方法に係る。図３は、第３の実施形態に係る半導体装置の製造方法を説明するための図である。
【００２４】
まず、図示しないSi基板などの上に高誘電体膜であるHfSiON膜3を形成する。その上に、CVDによりGe層2、GeO2層4を順次堆積する（図３（ａ）参照）。続いて、その上にCVDによりTiN電極6を堆積する（図３（ｂ）（ｃ）参照）。そして熱処理を行うと、式（１）に示す反応が生じ、GeO2層4/Ge層2は反応してGeO(gas)として界面から脱離し、TiN電極6を通り抜け、外方に拡散する。熱処理を続けることによって、すべてのGeO2とGeがGeO(gas)となって消失する（図３（ｄ）参照）。この結果、反応層のない、TiN/HfSiONの直接接合が形成される（図３（ｅ）参照）。
【００２５】
第３の実施形態によれば、TiN/HfSiON構造は、混合層もなく、TiやNなどがHfSiON膜中に拡散して、リーク電流を増大させることもない。したがって、リモートクーロン散乱(Remote Coulomb Scattering)による移動度劣化なども低減できる。なお、HfSiON膜の上にTiN電極を形成すると、成膜のときに反応して混合層が生じてしまうが、第３の実施形態のように、予め成膜されたTiN電極とHfSiON膜とが接するのであれば混合層は生じない。
【００２６】
（第４の実施形態）
第４の実施形態は、異種金属を有する絶縁膜同士の積層構造を形成した半導体装置の製造方法に係る。図４は、第４の実施形態に係る半導体装置の製造方法を説明するための図である。
【００２７】
まず、図示しないSi基板などの上に高誘電体膜であるHfSiON膜3aを形成する。その上に、CVDによりGe層2を堆積する（図４（ａ）参照）。あるいはこのときGe層2の上にGeO2層4を形成しても良い。続いて、その上にCVDによりZrO2膜3bを堆積する（図４（ｂ）参照）。すると、Ge層2がZrO2膜3bと反応し、Ge層2はGeO2層4とGe層2の二層構造となる（図４（ｃ）参照）。そして熱処理を行うと、式（１）に示す反応が生じ、GeO2層4/Ge層2は反応してGeO(gas)として界面から脱離し、ZrO2膜3bを通り抜け、外方に拡散する。熱処理を続けることによって、すべてのGeO2とGeがGeO(gas)となって消失する（図４（ｄ）参照）。この結果、反応層のない、異種絶縁膜同士のZrO2/HfSiO積層構造が形成される（図４（ｅ）参照）。
【００２８】
このようにできた異種絶縁膜同士の積層構造は、相互拡散を起こしておらず、両者の界面が平坦な所望の絶縁膜を形成することができた。これによって、EOTが増大する、リーク電流が増加するなどの不測の問題も生じがたい。それゆえ、異種絶縁膜のそれぞれの誘電率と物理膜厚を考慮することによって、望ましいEOTと物理膜厚の両方を満たした絶縁膜構造を容易に実現できる。通常、異種絶縁膜同士を順に成膜して積層すると混合層が生じてしまう。しかしながら、第４の実施形態は、成膜中の膜同士の混合化がなく、また成膜中における酸化等がない。このため、予め成膜された絶縁膜同士が接しても混合層は生じず、絶縁膜界面での組成の変化も抑えられる。また、将来的には、膜厚方向だけでなく膜の面積もスケーリングされる。このため、アスペクト比という観点からあまりに絶縁膜が厚いと実際の作製上で問題となる。そのため、絶縁膜は、リーク電流を抑えるために充分な厚さを確保しつつ、アスペクト比を大きくするために物理膜厚を調整しやすいことが好ましい。第４の実施形態の積層膜は、所望の異種絶縁膜の積層構造を容易に提供できる点で好ましい。
【００２９】
なお、第４の実施形態では、HfSiON膜3aの上にGe層2のみを堆積したが、Ge層2、GeO2層4を順次堆積してもかまわない。
【００３０】
（第５の実施形態）
第５の実施形態では、第１〜４の実施形態にて上述したGeO2層4とGe層2との反応についてより詳細に説明する。なお、便宜上、第１の実施形態を例にして説明するが、第２〜４実施形態でも同様である。
【００３１】
堆積するGe層2の物理膜厚T2は、上層（HfO2膜3）をGe層2に堆積したときに形成される、典型的なGeO2層4の物理膜厚T4及びそれぞれの数密度から規定することができる。GeO2層4とGe層2は式（１）に示す反応が生じる。このため、GeO(gas)としてGeO2層4とGe層2をすべて消失させるために、GeO2層4/Ge層2構造全体のOとGeの原子分率は、式（２）の関係に近いことが望ましい。
【００３２】
[O] / [Ge] = 1 (2)
ここで、[O], [Ge]はそれぞれO（酸素）, Geの原子分率のことであり、式（３）で規格化したものである。
【００３３】
[O] + [Ge] = 100 (at. %) (3)
また、GeO2層4とGe層2が各層において一様であり、それぞれの層における単位体積あたりのGeO2, Geの数をそれぞれN4, N2とすると、
N2 T2 = N4 T4 (4)
を満たすとき、それぞれの層のすべてが（１）式の反応をすることになるので、もっとも理想的に界面層を除去できる。ここでN2は、Geが単結晶の場合、4.42x10^22 (cm^-3)である（なお、基本的な物性値は、主にS. M. Sze, Physics of Semiconductor Devices, 2nd Ed. (Wiley-Interscience, New York, 1981を根拠にしている。また、N4は、反応の条件により様々な値を取る。このため、[O]/[Ge]が1よりも小さくても、つまり、GeO(gas)として消失するよりもGeが多くてもかまわない。熱酸化のときに酸化を行うことによって[O]を供給すれば、(2)式を容易に満たすことができる。そのような理由で、OとGeの原子分率の比として、
[O] / [Ge] ≦ 1 (5)
を満たすことが条件となる。しかしながら、望ましくは[O]/[Ge]が1に近い方が良い。必要とするGe層の厚さT2は、上層（HfO2膜3）により決定される典型的な界面層の厚さT4とGeO2の密度N4の情報がわかれば、(3)-(5)式から求められる。
【００３４】
次に、GeO2層4とGe層2とが（１）式の反応を起こすための熱処理温度について説明する。まず前提として、熱処理は、少なくともGeの融点938℃よりも低い温度で行わなければならない。より実際的には、上層および下層が、GeO2層4、Ge層2、熱処理雰囲気ガスなどと反応し始める温度未満が上限となる。例えば、下層に水素終端されたSi層を用いて酸素含有雰囲気において熱処理をした場合、Siが酸化し始める温度より低い必要があり、それは700℃である。また、一般に半導体装置に使用される材料同士でも、700℃以下程度であれば反応しがたく、700℃以下であることが好ましい。
【００３５】
一方、（１）式の反応を起こすための熱処理温度の下限350℃である。これを示す実験結果について詳細に説明する。まず、Ge基板上にメタルマスクを通してAuを熱蒸着し、円形のパターンを形成した。そして、H2/N2が5%の雰囲気で30分間、350℃の熱処理を施した。図５(a)、(b)は熱処理後のAuを光学顕微鏡で調べたものである。図５(a)中、一番大きな円形パターンの面積は1mm^2であり、図５(b)は図５(a)を20倍に拡大したものである。図５(a)、(b)に示すように、Auは、熱処理前には円形に一様に形成されていたが、熱処理後にはほとんどGe基板上から消失してしまう。尚、比較するため、同様の実験をSi基板上に対しても行ったが、その場合にはAuが消失することは無かった（図５(c),(d)参照）。したがって、この現象は、Auの特性によるものではなく、SiとGeの違いによって生じたものである。そして、これは、AuとGe基板との界面に存在したGeO2がGe基板と(1)式の反応を起こして脱離したためと考えられる。なお、このとき形成したAuは基板との反応性が低く剥離しやすいものだったので、GeO(g)ともにGe基板から脱離したものと考えられる。
【００３６】
Ge以外の下層の上に形成されたGe反応層とGe層が350℃という低温で除去できるということは、本実施形態の優れた点である。Ge層を除去するために下層が酸化されるようでは、上層と下層との反応層を防ぐことは難しいからである。350℃という温度では、大抵の場合下層を酸化することはない。例えば、下層がSi基板のとき、350℃の熱処理は、Ge反応層とGe層を除去するためだけに働き、Si基板の酸化を引き起こすことはない。
【００３７】
以上のことから、熱処理の温度は、938℃未満で可能であり、350℃かそれに近い温度であることが望ましい。
【００３８】
（第６の実施形態）
第６の実施形態では、第１〜４の実施形態にて上述した上層および下層についてより詳細に説明する。
【００３９】
第１〜４の実施形態では、GeO(gas)が高誘電体膜や電極、基板を通り抜けて外方拡散する例を示した。しかしながら、Ge酸化物層4とGe層2が除去されるのならば、GeO(gas)が全て通り抜けずにそれらの膜中に取り込まれてもかまわない。たとえ取り込まれたとしても、基板では半導体の性質は維持され、電極では導電性を劣化させることはない。
【００４０】
高誘電体膜の場合には、Geが膜中に入っても電気的に影響を及ぼさない膜と、そのままでは絶縁性の保持ができない膜に分類できる。
【００４１】
端的な例として、Si上とGe上にHfO2を堆積した場合を用いて説明する。Si上に比べGe上の場合、HfO2はリーク電流増大・CVヒステリシス等の顕著な電気的特性劣化を起こす。第一原理スピン分極非局所近似密度汎関数法（SP-GGA-DFT法：Spin-Polarized Generalized Gradient Approximation Density Functional Theory）による我々の計算によれば、その原因はSiあるいはGeがHf置換サイトを占めるような欠陥を生じるためである。Siの場合には、4価のHfを同じ4価のSiで置換することから予想されるように、gap中欠陥準位は生じない。ところが、同じ4価でもGeの場合には、gap中の伝導帯に近いところに非占有の“浅い”欠陥準位が出現する。Geの場合のこの欠陥準位の波動関数、およびSiの場合のこれに対応する波動関数をもつ準位を調べた結果、Siではまさに伝導帯下端に張り付いた準位とGeのgap中欠陥準位が対応していることがわかった。Siでは伝導帯下端に張り付いているので、伝導帯下端近傍を構成するHf 5d軌道起因の拡がった軌道と混ざり合っている。しかしながら、Geではこの混ざりが生じていないためgap中に下降してしまっているのである。GeおよびSiの周りの電子密度分布を詳細に調べた結果、この準位がGeあるいはSiからある酸素の方向に伸びたsp軌道に起因した反結合性軌道であることがわかった。
【００４２】
したがって、他の元素で構成される上層についても、Geの価電子軌道であるGe4p軌道との軌道混成のし易さによってGeが含有した場合の影響の有無を分類することができる。空間的な歪みは充分に緩和されると仮定して、軌道混成のし易さを原子軌道エネルギーで考える。
【００４３】
文献「鳥海、応用物理、1453(2006)」や文献「Y. Kamata et al., 2007MRS Spring Meeting, G4.2(2007)」等で報告されているように、Ge基板上にイットリア（Y2O3）やジルコニア(ZrO2)を堆積した場合には、Geが膜中に拡散してもリーク電流増大・CVヒステリシス等の顕著な電気的特性劣化は起こらないが、ハフニア（HfO2）では劣化が起こる。これらイットリアやジルコニア、ハフニアでの実験結果を考慮すると、Ge4p軌道からおおよそ1.3eV以上浅い（つまり、真空準位に近づく方向）位置に複数の電子で占有された価電子準位をもたない場合は軌道混成が十分に起こりgap中の準位は生じない。逆に、その位置において複数の電子が価電子準位を占めている場合は軌道混成が不十分になり、gap中の準位は生じてしまうことがわかった。
【００４４】
そこで、種々の原子について原子軌道エネルギーをSP-GGA-DFT法で計算した。その一部を図６に示す。図６は、O, Si, Ge, Y, Zr, La, Hfの原子軌道エネルギーについて示したものである。Zrでは5sの2個、4dの2個の電子いずれもGe4pから1eV以内にあるため、軌道混成が十分に起こり、gap中の準位は生じない。Yでは4d電子がこの範囲よりも浅いものの1個しか存在しないため、軌道混成が起こり、gap中の準位は生じない。一方Hfでは、6sの2個はGe4pよりむしろ深いものの5dの2個の電子がこの範囲より浅くなってしまうため、軌道混成が不十分になり、gap中の準位が生じる。Laは6sの2個と5dの1個がGe4pからおおよそ1eVの前後に分布しているため、軌道混成が十分に起こり、gap中の準位は生じない。
【００４５】
この基準にしたがって、酸化物、酸窒化物、酸弗化物、あるいはこれらの複合物として想定される構成元素を分類すると次のようにまとめられる。Geが膜中に取り込まれたとしても特別な後処理を施すことなく良好な電気的特性が得られる分類に入れられる元素として、Li、Na、K、Rb、Cs、B、Al、S、Ga、As、Se、In、Sn、Sb、Te、Tl、Pb、Bi、Po、Sc、Ti、V、Cr、Mn、Fe、Co、Ni、Zn、Y、Zr、Nb、Mo、La、Gd、Ta、W、Re、Os、Pt、Ce、Sm、Eu、が挙げられる。一方、Geが膜中に取り込まれた場合、酸化物では電子的欠陥が発生する分類に入れられる元素として、Tc、Ru、Rh、Pd、Pt、Lu、Hf、Pr、Nd、Pm、Tb、Cy、Er、Tm、Hoが挙げられる。
【００４６】
なお、軌道混成し易い元素を主たる構成元素として含む酸化物、酸窒化物、酸弗化物、あるいはこれらの複合物、などをGeの上層にもちいる場合は、特別な後処理工程を施さなくても電気的特性に影響はない。以下に説明するように、軌道混成が不充分な元素からなる上層の場合には、そのままでは電子的欠陥が発生するが、欠陥に起因する余剰電子を補償するための後処理工程（酸化・窒化）を施せば、電気的には完全にきれいに不活性化できる。そして、後処理は窒化より酸化であることが好ましい。
【００４７】
以下、ハフニア（HfO2）の場合について、我々のSP-GGA-DFT法計算で明らかにされた結果について、図１１を参照して説明する。
【００４８】
GeはSiに比べ凝集熱・格子間原子生成熱ともにGeが小さく、GeO生成も容易なためGe供給源は出来易い。このGe供給源からHfO2中へ拡散するGeの特徴を以下に列記する。列記したカッコ数字は、図７中の丸数字と対応している。
【００４９】
図７（ａ）は、生成エネルギーのフェルミ準位依存性を示す図である。ここで、Geの化学ポテンシャルμGeは、Ge基板／High-k界面を想定して結晶Geでの値μGe(bulk)に採った。また、酸素の化学ポテンシャルμOは酸素が十分に供給されている酸素リッチな状況を考え、酸素分子の値の半分1/2μO2とした。また、ハフニアの価電子帯上端VBMから測った伝導帯下端CBMのエネルギーには、計算で求められたバンドギャップEg:4.48eVを採った。この値は実測値5.68eVに対して1.2eV程度小さい。ただし、本実施形態において用いた第一原理バンド計算の理論枠組みの範囲内では、バンドギャップは実測値よりも過小評価されることが理論的に証明されている。また、その補正手法も理論的には示されている。だたし、補正には膨大な計算を要するため、実施はしていない。Ge単独（格子間ゲルマニウム（Gei））では生成熱が高くHfO2中へは溶解し難い（丸数字１参照）。格子間GeO（(GeO)i）は、生成熱が低下しHfO2中の拡散も容易になる（丸数字２参照）。格子間GeOは、電子構造的には、中性のGei(0)とOi(0)がHfO2格子中に押し込まれている状態ではなく、Gei2+とOi2-に解離している状態を採る。こうして出来たOi2-が格子酸素を押し出し、そして押し出された酸素が新たなOi2-となることが繰り返される、いわゆるinterstitialcy機構でOの拡散が起こり易くなる。したがってイオン性の欠陥対としてのGei(2+)も拡散し易くなる。Geiと(GeO)iの荷電状態のフェルミ準位依存性は、何れも「負のU」的振舞いを示し、共にそのままでは正孔捕獲に対して極めて活性である（丸数字３参照）。なお、本来はある準位に電子が２つ入る（電子の注入）と、電子間のクーロン反発（Charging Energy）でエネルギー損が生じるはずである。しかしながら、電子注入が引き起こす大きな格子緩和によるクーロンエネルギーの利得が電子間斥力を上回ると、ある準位に電子が２つ入っている方が得になる。このことを「負のU」的振舞いという。
【００５０】
そこで、Geを含むハフニアと、それに窒素を加えた場合や酸素を加えた場合の電子状態を比較した。図７（ｂ）は、電子エネルギーを横軸に、状態密度を縦軸に採り、種種の状態の原子についてハフニア中の電子状態を示す図である。VB（HfO2）はハフニアの価電子帯、CB（HfO2）はハフニアの伝導帯、VBM（Si）はシリコンの価電子帯上端、CBM（Si）はシリコンの伝導帯下端、黒矢印は占有準位、白矢印は非占有準位を示す。さらに、(GeO)i-2Noは、格子間GeO( (GeO)i )と酸素置換型窒素（No）２個が“対”を形成して、完全に電荷補償した構造を示す。Gei−4Noは、格子間Ge（Gei）と酸素置図換型窒素（No）４個が“対”を形成して、完全に電荷補償した構造を示す。No(3)は、単斜晶HfO2中の３配位酸素（O(3)）を置換した窒素を示す。Gei−2Oiは、格子間Ge（Gei）と格子間酸素（Oi）２個が“対”を形成して、完全に電荷補償した構造を示す。Gei−1No、Gei−2NoやGei−1Oiは、電荷補償が不完全でgap中に余剰電子による占有準位が残ってしまう構造を示す。Perfectは、欠陥のない完全な単斜晶HfO2を示す。
【００５１】
Geiと(GeO)iはともに酸素置換型窒素（NO）（1〜4個）と"対"を形成すると電気的不活性化に向かう（丸数字４参照）。ただし、価電子帯上端の上昇や伝導帯下端の直下に非占有準位をもたらすので注意は必要である。一方、酸素（Oi）との"対"形成（Gei-2Oi）により、Geiの余剰電子は完全に補償され、しかも伝導帯下端の直下に非占有準位を形成することなく不活性化できる（丸数字５参照）。このため、Ge混入により生じる電気的特性の悪化は、酸素や窒素の導入により解消することが可能であり、酸素を導入した方がより好ましいことがわかる。
【００５２】
（第７の実施形態）
第７の実施形態では、第１〜４の実施形態を適用したＣＭＯＳＦＥＴの製造方法、特にゲートファーストプロセスについて説明する。ここでは、便宜上、第１および第３の実施形態の高誘電体膜をゲート絶縁膜とする例を用いて説明するが、無論、第２および第４の実施形態も同様に適用できる。
【００５３】
図８に示すように、シリコン基板１に素子分離層7を形成する。素子分離層7は、局所酸化法や、ＳＴＩ(Shallow Trench Isolation)法を用いてもよいし、メサ型でも構わない。素子分離層7を形成した後、通常のイオン注入によりｐ型ウェル領域8及びｎ型ウェル領域9をそれぞれに形成する。つづいて、素子分離層7、ウェル領域8,9を含むシリコン基板の表面の自然酸化膜を通常のウェットエッチングにより除去した後、直ちに成膜装置に搬送する。
【００５４】
ここで、第１の実施形態にて述べたように、Si基板1上に高誘電体膜、例えば非晶質のHfO2膜とGeO2層とGe層の積層構造を形成する。その後、低温アニールすることにより、GeO2層とGe層が消失するので、ゲート絶縁膜10,11を界面層無しに形成できる。また、p型ウェル8あるいはn型ウェル9の一方にだけGe層を形成してから高誘電体膜を堆積すれば、高誘電体と基板1の積層構造において、界面層のあるものとないものをつくりわけできる。
【００５５】
その後、第３の実施形態にて述べた方法を用いて、ゲート絶縁膜10,11上にゲート電極となる単層又は多層の導電膜を界面層無しに形成できる。ここで、例えば、ｎチャネルＭＩＳトランジスター用にタンタルカーバイドを、ｐ-MISFET用にタングステンをそれぞれＣＶＤにより１０ｎｍ成膜し、その上部にチタンナイトライドをＣＶＤにより１０ｎｍ成膜し、その上部に多結晶シリコン層を減圧ＣＶＤにより５０ｎｍ成膜する。
【００５６】
ｎ-MISFET用導電膜には、タンタルシリサイド、窒化タンタルシリサイド、窒化チタンシリサイド、タングステンシリサイド、窒化タングステンシリサイド等を用いることができる。また、ｐ-MISFET用導電膜には、ルテニウム、窒化チタン、窒化チタンアルミニウム、白金、白金イリジウムなどを用いることができる。
【００５７】
引き続き、フォトリソグラフィ技術によるパターニングを行い、異方性エッチングにより不要な膜を削除し、それぞれゲート電極12,13を形成する。さらに、ゲート電極12,13を用いて自己整合的に、リンとボロンのイオン注入によりｎ-及びｐ-MISFETの高不純物濃度の浅いエクステンション層14,15を形成する。エクステンション層14,15の形成には、選択エピタキシャル成長法を用いデバイス特性としても短チャンネル効果の抑制が可能であるエレベート型ソース・ドレイン構造を用いてもよい。また、エレベート型ソース・ドレイン構造の形成の際に、同時に不純物を導入してもよい。
【００５８】
次に、ゲート電極12,13とソース・ドレイン領域（エクステンション層14,15および深い拡散層18,19）の絶縁のための側壁16,17を形成する。エクステンション層14,15の場合よりも大きな加速電圧によりリン及びボロンのイオン注入を行い、深い拡散層18,19を形成する。ここまでの工程で、ソース・ドレインの活性化プロセス温度としては、例えば、ゲート絶縁膜であるHfO2膜10,11が結晶化しない温度、例えば９００℃で行う。
【００５９】
また、ソース・ドレイン領域の活性化プロセス条件としては、フラッシュランプアニール、レーザーアニールなどを用いることができる。これらによれば、より短時間の処理で半導体中不純物の活性化を実現できるので、ゲート電極／絶縁膜／半導体構造の耐熱性を維持しやすくなる。
【００６０】
その後、減圧ＣＶＤにより層間絶縁膜20となるシリコン酸化膜を堆積し、ＣＭＰ(chemical mechanical planarization)によりゲート電極の上端を露出させたのち、スパッター法などによりニッケル層を５０ｎｍ成膜する。その後、５００℃の低温熱処理を行うことで、ニッケルと多結晶Ｓｉの界面領域からシリサイドが形成されＮｉ２Ｓｉが形成する。ここで、本実施例においては多結晶Ｓｉが全てシリサイドへと変換されている。もちろん、Ｎｉの膜厚をより薄くすることで多結晶Ｓｉの一部をシリサイド化するにとどめても良い。この後、硫酸と過酸化水素水の混合溶液などで未反応のＮｉを除去する。
【００６１】
以上説明した製造工程により、図８に示す構造のＣＭＯＳＦＥＴ半導体装置が作製できる。第７の実施形態の半導体装置の構造では、ゲート絶縁膜10とｐ型ウェル領域8、ゲート絶縁膜11とｎ型ウェル領域9は界面低誘電率層を挟まずに直接接触している。さらに、ゲート絶縁膜10とゲート電極12、ゲート絶縁膜11とゲート電極13は界面低誘電率層を挟まずに直接接触している。このため、絶縁膜容量を極めて高い値に設定することが可能であり、トランジスターの電流駆動力が高くなる。
【００６２】
（第８の実施形態）
第８の実施形態では、第１〜４の実施形態を適用したＣＭＯＳＦＥＴの製造方法、特にリプレースメントゲートプロセスについて説明する。ここでは、便宜上、第１および第３の実施形態の高誘電体膜をゲート絶縁膜とする例を用いて説明するが、無論、第２および第４の実施形態も同様に適用できる。
【００６３】
前述した第７の実施形態では、ゲート絶縁膜及びゲート電極の加工を行った後に、不純物を導入してソース・ドレイン領域を形成する工程を用いて図８に示す構造の半導体装置を作製した。これに対し、第８の実施形態では、多結晶シリコンなどからなるダミーゲートを用いて、自己整合的にソース・ドレイン領域を形成する。この際、ソース・ドレイン領域の形成は、１０００℃以上の高温で行われる。その後、ダミーゲートをウェットエッチング又は、ドライエッチング等の既存の製造方法によりダミーゲートを除去する（図９参照）。
【００６４】
ここで、ダミーゲートを除去した後にできる溝21の内部に、第１および第３の実施形態にて述べたように、その界面に反応層を形成すること無しに、ゲート絶縁膜及びゲート電極を形成する。例えば、高誘電体膜としてHfO2膜を形成し、Ge層2、GeO2層4を順次堆積し、ゲート電極を堆積後、アニールによりGe層2およびGeO2層4を除去する。n-MISFETにはn-MISFET用ゲート電極12、例えば窒素を添加したハフニウムシリサイドを、ｐ-MISFETにはｐ-MISFET用ゲート電極13、例えばニッケルリッチなニッケルシリサイドをゲート電極として形成する。
【００６５】
他にも、n-MISFETのゲート電極には、希土類金属のシリサイド（ハフニウムシリサイド、エルビウム・イットリウム等）、金属のシリサイド（チタンシリサイド・ジルコニウム・タンタル等）、金属のシリサイドに窒素を添加した窒化金属シリサイド、タンタルカーバイド・タンタルナイトライド、及び、これらにエルビウムなどからなる希土類金属を添加した合金、等を用いることができる。
【００６６】
また、ｐ-MISFETのゲート電極には、白金族元素（白金・イリジウム・ルテニウム・パラジウム・オスミウム等）、白金族元素どうしの合金あるいはシリサイド、ルテニウム及び、イリジウムの酸化物、ＳｒＲｕＯ、金、銀、窒化チタンアルミニウム、タングステン及びその窒化物、モリブデン及びその窒化物あるいは酸化物等を用いることができる。
【００６７】
さらに、全面上にタングステン等の金属薄膜を、例えばＣＶＤ法によって被覆性よく堆積する。その後、ＣＭＰなどによりデバイス平坦化を実施することにより、CMOSFETを得ることができる。
【００６８】
第８の実施形態では、ゲート電極／ゲート絶縁膜界面形成後には、約１０００℃にも達する高温工程がなく、せいぜい５００℃以下の熱プロセスしか必要ない。従って、両構造の熱的な安定性に対する危惧が少なくて済み、５００℃程度に耐える金属材料、例えば窒素添加ハフニウムシリサイド、ニッケルリッチなニッケルシリサイドなどを用いることができる。これらの材料は仕事関数がシリコンバンドエッジに近いためトランジスターのしきい値電圧を低くできる。すなわち、第８の実施形態では、原理的な耐熱性不良の懸念無くこれらの低閾値ゲート電極材料を用いることが可能となる。
【００６９】
（第９の実施形態）
第９の実施形態では、第１〜４の実施形態を適用したＦＧ型不揮発性メモリの製造方法ついて、図１０（ａ）〜（ｅ）を参照しつつ説明する。図１０（ａ）〜（ｅ）の左側と右側の図面は互いに直交する断面を示している。ここでは、便宜上、第１の実施形態の高誘電体膜をゲート絶縁膜とする例を用いて説明するが、無論、第２〜第４の実施形態も同様に適用できる。
【００７０】
まず、図１０（ａ）に示すように、所望の不純物をドーピングしたｐ型シリコン基板１の表面に、第１の実施形態にて述べたように、その界面に反応層を形成すること無しに、Si基板1の上にトンネル膜24を形成できる。例えば、Si基板、Ge層、GeO2層、HfO2膜の積層構造を形成後、低温アニールすることにより、GeO2層とGe層が消失するので、HfO2/Si基板構造が界面層無しに形成できる。
【００７１】
つづいて、浮遊ゲート電極となる厚さ６０ｎｍの浮遊ゲート電極（リンドープの結晶性シリコン層）23をＣＶＤ（chemical vapor deposition）法で堆積する。
【００７２】
その後、レジストマスク（図示せず）を用いた反応性イオンエッチング（ＲＩＥ、reactive ion etching）法により、マスク材22、浮遊ゲート電極23、トンネル絶縁膜24を順次エッチング加工し、さらにシリコン基板1の露出領域をエッチングして、深さ１００ｎｍの素子分離溝を形成する。
【００７３】
次いで、図１０（ｂ）に示すように、全面に素子分離用のシリコン酸化膜26を堆積して、素子分離溝を完全に埋め込む。その後、表面部分のシリコン酸化膜26をＣＭＰ（chemical mechanical polishing）法で除去して、表面を平坦化する。このとき、マスク材であるシリコン窒化膜22の上面が露出する。ついで、露出したマスク材22を選択的にエッチング除去した後、シリコン酸化膜７の露出表面を希フッ酸溶液等でエッチング除去し、浮遊ゲート電極23の側壁面を露出させる。
【００７４】
次いで、図１０（ｃ）に示すように、第１の実施形態で述べた方法により、電極間絶縁膜27として高誘電体膜を界面層無しに形成する。例えば、浮遊ゲート電極（リンドープの結晶性シリコン層）23、Ge層、GeO2層、HfAlO膜の積層構造を形成し、低温アニールすることにより、GeO2層とGe層を消失させる。
【００７５】
次いで、図１０（ｄ）に示すように、制御ゲート電極としてＣＶＤ法でリンドープのｎ＋型多結晶シリコン層28を６２０℃で堆積して形成し、その上にタングステンシリサイド（ＷＳｉ）層29を形成することにより、ＷＳｉ層／多結晶Ｓｉ層からなる２層構造の厚さ１００ｎｍの導電層を形成する。ここで、ＷＳｉ層29は、Ｗ（ＣＯ）６を原料ガスとするＣＶＤ法を用いてＷを堆積し、その後の熱工程で多結晶シリコン層をＷＳｉｘに変換することにより形成する。
【００７６】
なお、これらの膜の製造方法はここに示した方法に限らず、他の原料ガスを用いてもよい。また、ＡＬＤ，ＣＶＤ法以外の例えばスパッター法，蒸着法，レーザーアブレーション法，ＭＢＥ法、またこれらの手法を組み合わせた成膜方法も可能である。
【００７７】
その後、レジストマスク（図示せず）を用いたＲＩＥ法により、ＷＳｉ層29，多結晶シリコン層28、トンネル膜27、単結晶シリコン浮遊ゲート電極23ｂ、トンネル絶縁膜24を順次エッチング加工して、ワード線方向のスリット部を形成する。これにより、浮遊ゲート電極及び制御ゲート電極の形状が確定する。
【００７８】
最後に、図１０（ｅ）に示すように、露出面に電極側壁酸化膜と呼ばれるシリコン酸化膜30を熱酸化法で形成後、イオン注入法を用いてｎ型＋のソース／ドレイン拡散層31を形成する。さらに、全面を覆うようにシリコン酸化膜などの層間絶縁膜32をＣＶＤ法で形成する。その後は、周知の方法で配線層等を形成して不揮発性メモリセルが完成する。
【００７９】
（第１０の実施形態）
第１０の実施形態では、第１〜４の実施形態を適用したＳＯＮＯＳ型不揮発性メモリの製造方法ついて、図１１（ａ）〜（ｅ）を参照しつつ説明する。図１１（ａ）〜（ｅ）の左側と右側の図面は互いに直交する断面を示している。ここでは、便宜上、第１の実施形態の高誘電体膜をゲート絶縁膜とする例を用いて説明するが、無論、第２〜第４の実施形態も同様に適用できる。
【００８０】
まず、図１１（ａ）に示すように、所望の不純物をドーピングしたｐ型Si基板１の表面に、第１の実施形態で述べた方法を用いることにより、高誘電体膜のトンネル絶縁膜34を界面層無しに形成できる。上から順に、高誘電体膜例えばHfAlO膜、GeO2層、Ge層、Si基板1の積層構造を形成し、低温アニールすることにより、GeO2層とGe層を消失させる。
【００８１】
つづいて、電荷蓄積層となる厚さ６０ｎｍのシリコン窒化膜33をＣＶＤ（chemical vapor deposition）法で堆積する。このとき使用するガスは、例えばジクロルシラン（ＳｉＨ２Ｃｌ２）とアンモニア（ＮＨ３）、もしくはヘキサクロルジシラン（Ｓｉ２Ｃｌ６）とアンモニア（ＮＨ３）を用いて行い、成膜温度は約４５０℃から８００℃である。
【００８２】
その後、レジストマスク（図示せず）を用いたＲＩＥ法により、電荷蓄積層であるシリコン窒化膜33、トンネル絶縁膜34を順次エッチング加工し、さらにＳｉ基板１の露出領域をエッチングして、深さ１００ｎｍの素子分離溝を形成する。
【００８３】
次いで、図１１（ｂ）に示すように、全面に素子分離用のシリコン酸化膜26を堆積して、素子分離溝を完全に埋め込む。その後、表面部分のシリコン酸化膜26をＣＭＰ法で除去して、表面を平坦化する。このとき、シリコン窒化膜33の上面が露出する。
【００８４】
次いで、図１１（ｃ）に示すように、シリコン酸化膜26の露出表面を希フッ酸溶液でエッチング除去し、シリコン窒化膜33の側壁面を露出させる。その後、全面にブロック絶縁膜35となる厚さ１５ｎｍのＨｆＡｌＯ膜を第１の実施形態で述べた方法により形成する。実施形態では下地はSi基板であったが、SiN膜でも適用可能である。成膜中に表面が酸化されるとSiON膜となり電荷保持特性が劣化するが、第１の実施形態の方法を用いれば、SiN膜の特性を維持しながらその上にHfAlO膜を形成できる。ここで、本実施例では、素子分離用シリコン酸化膜26の表面を少しエッチングして、ブロック絶縁膜35に段差を持たせるような構造を用いているが、これに限定されるものではなく、ブロック絶縁膜35を平坦になるように構成しても良く、これはトンネル絶縁膜および電荷蓄積層との所望の容量比に応じて選択が可能である。
【００８５】
次いで、制御ゲート電極としてＣＶＤ法でリンドープのｎ＋型シリコン層28を４２０℃で堆積して形成し、その上にＷＳｉ層29を形成することにより、ＷＳｉ層29/シリコン層28からなる２層構造の厚さ１００ｎｍの電極層を形成する。ここで、ＷＳｉ層29は、Ｗ（ＣＯ）６を原料ガスとするＣＶＤ法を用いてＷを堆積し、その後の熱工程で多結晶シリコン層をＷＳｉｘに変換することにより形成する。
【００８６】
なお、これらの膜の製造方法はここに示した方法に限らず、他の原料ガスを用いてもよい。また、ＡＬＤ，ＣＶＤ法以外の例えばスパッター法，蒸着法，レーザーアブレーション法，ＭＢＥ法、またこれらの手法を組み合わせた成膜方法も可能である。
【００８７】
続いて、該制御ゲート電極となるＷＳｉ層上にマスク材となるシリコン窒化膜22を堆積する。その後、レジストマスク（図示せず）を用いたＲＩＥ法により、シリコン窒化膜22、ＷＳｉ層29、非晶質シリコン層28、ブロック層35であるＨｆＡｌＯｘ膜、電荷蓄積層33であるシリコン窒化膜層、トンネル絶縁膜34であるＳｉＯＮ膜を順次エッチング加工して、図１１（ｄ）に示すように、ワード線方向のスリット部を形成する。
【００８８】
最後に、図１１（ｅ）に示すように、露出面に電極側壁酸化膜と呼ばれるシリコン酸化膜30を熱酸化法で形成後、イオン注入法を用いてｎ＋型のソース／ドレイン拡散層31を形成する。さらに、全面を覆うようにシリコン酸化膜などの層間絶縁膜32をＣＶＤ法で形成する。その後は、周知の方法で配線層等を形成してＳＯＮＯＳ型不揮発性メモリセルが完成する。
【００８９】
以上、各実施形態では、絶縁膜としてHfAlO膜、HfSiON膜、HfO2膜など、電極としてTiN、TaCなど、基板としてSi基板の例を示したが、本実施形態はそれらの材料に限定されるものではない。絶縁膜、基板、電極の間で反応したり、絶縁膜を構成する元素が基板に拡散したりするすべての場合に適用できる。例えば、基板としては、Si, SixGe1-x (1≧x>0)、III-V族化合物などでも良い。例えば、電極としては、Mo, Al, Ti, Ta, Au, Pt, Wなどの金属、TiN, TaNなどの導電性金属窒化物、TaCなどの導電性金属炭化物、NiSi、PtSiなどの導電性金属珪化物、RuOなどの導電性酸化物ジャーマナイドなどの二元化合物、TiAlN, TaAlNなどの三元化合物、それ以上の元素を含む化合物、でも、導電性の低い材料であれば何でも良い。それらの積層構造、多層構造でも構わない。
【００９０】
また、GeO2層4やHfO2膜3など化学組成について、本実施形態では化学量論比を用いて説明したが、酸素欠損型等の非化学量論比を採っても無論かまわない。
【００９１】
また、例えば絶縁膜と絶縁膜、電極と電極のように、異種同士の組み合わせにも適用できるし、電極と絶縁膜と基板のように、二種類以上の組み合わせも可能である。また、絶縁膜や電極の形成法は、CVDでもスパッターでも構わない。
【００９２】
また、SOI (silicon on insulator)構造や縦型トランジスター構造などにも適用可能である。
【００９３】
また、第７の実施形態のCMOSFETの製造方法で述べたように、反応させるGeは下地表面全体に堆積しても良いし、選択的に堆積しても良い。さらに、これはCMOSFETに限らない。一般に、基板の上にGeがある領域とない領域を形成してから高誘電体膜を堆積すれば、高誘電体と基板の積層構造において、界面層がないものとあるものを作りわけできる。
【００９４】
以上、本発明の実施の形態を説明したが、本発明はこれらに限られず、特許請求の範囲に記載の発明の要旨の範疇において様々に変更可能である。また、本発明は、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記実施形態に開示されている複数の構成要素を適宜組み合わせることにより種々の発明を形成できる。
【図面の簡単な説明】
【００９５】
【図１】第１の実施形態およびその変形例を説明するための断面模式図
【図２】第２の実施形態を説明するための断面模式図
【図３】第３の実施形態を説明するための断面模式図
【図４】第４の実施形態を説明するための断面模式図
【図５】熱処理した(a),(b)Au/Ge構造および(c),(d)Au/Si構造の光学顕微鏡像
【図６】各種元素のエネルギー準位図
【図７】ハフニア内におけるGe等の電子状態を示す図
【図８】第７の実施形態のCMOSFETを説明するための断面模式図
【図９】第８の実施形態のCMOSFETを説明するための断面模式図
【図１０】第９の実施形態のFG型メモリを説明するための断面模式図
【図１１】第１０の実施形態のSONOS型メモリを説明するための断面模式図
【符号の説明】
【００９６】
1 Si基板
2 Ge層
3, 3a, 3b 高誘電体膜
4 GeO2層（Ge反応層）
5 金属原子
6 金属層
7 素子分離
8 p型ウェル
9 n型ウェル
10, 11 ゲート絶縁膜
12, 13 ゲート電極
14, 15 浅いエクステンション層
16, 17 側壁
18, 19 深い拡散層
20 層間絶縁膜
21 溝
22 マスク材
23 浮遊電極
24 トンネル絶縁膜
26 シリコン酸化膜
27 電極間絶縁膜
28 制御電極
29 WSi層
30 電極間側壁酸化膜
31 ソース・ドレイン拡散層
32 層間絶縁膜
33 シリコン窒化膜
34 トンネル絶縁膜
35 ブロック層（HfAlO膜）
【特許請求の範囲】
【請求項１】
下層、Ge層、Ge酸化物層、上層の順に積層された構造を形成する工程と、
熱処理を用いて前記Ge酸化物層及び前記Ge層を除去して、前記上層と前記下層とを直接接合させる工程とを有し、
前記上層及び前記下層の何れかは金属元素を有する絶縁物で形成されることを特徴とする半導体装置の製造方法。
【請求項２】
前記上層および前記下層のうち一方は前記金属元素を有する絶縁物で形成され、他方はSi、SixGe1-x (1≧x>0)およびIII-V族化合物のいずれかで形成されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記上層および前記下層のうち一方は金属、導電性金属酸化物、導電性金属窒化物、導電金属珪化物および導電性金属炭化物のいずれかで形成され、他方は前記金属元素を有する絶縁物で形成されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記上層および前記下層は何れも前記金属元素を有する絶縁物で形成され、それぞれ有する金属元素が異なることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
下記式（１）を満たすことを特徴とする請求項１に記載の半導体装置の製造方法。
[O] / [Ge] ≦ 1 ・・・式（１）
ただし、[Ge]は前記Ge酸化物層および前記Ge層中におけるGeの原子分率であり、および[O]は前記Ge酸化物層および前記Ge層中における酸素の原子分率である。
【請求項６】
前記熱処理は350℃以上であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項７】
前記金属元素を有する絶縁物は、Tc、Ru、Rh、Pd、Pt、Lu、Hf、Pr、Nd、Pm、Tb、Cy、Er、TmおよびHoの何れかの金属元素を有する絶縁物から選ばれ、
前記上層と前記下層を直接接合させる工程の後に、酸化処理を行うことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項１】
下層、Ge層、Ge酸化物層、上層の順に積層された構造を形成する工程と、
熱処理を用いて前記Ge酸化物層及び前記Ge層を除去して、前記上層と前記下層とを直接接合させる工程とを有し、
前記上層及び前記下層の何れかは金属元素を有する絶縁物で形成されることを特徴とする半導体装置の製造方法。
【請求項２】
前記上層および前記下層のうち一方は前記金属元素を有する絶縁物で形成され、他方はSi、SixGe1-x (1≧x>0)およびIII-V族化合物のいずれかで形成されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記上層および前記下層のうち一方は金属、導電性金属酸化物、導電性金属窒化物、導電金属珪化物および導電性金属炭化物のいずれかで形成され、他方は前記金属元素を有する絶縁物で形成されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記上層および前記下層は何れも前記金属元素を有する絶縁物で形成され、それぞれ有する金属元素が異なることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
下記式（１）を満たすことを特徴とする請求項１に記載の半導体装置の製造方法。
[O] / [Ge] ≦ 1 ・・・式（１）
ただし、[Ge]は前記Ge酸化物層および前記Ge層中におけるGeの原子分率であり、および[O]は前記Ge酸化物層および前記Ge層中における酸素の原子分率である。
【請求項６】
前記熱処理は350℃以上であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項７】
前記金属元素を有する絶縁物は、Tc、Ru、Rh、Pd、Pt、Lu、Hf、Pr、Nd、Pm、Tb、Cy、Er、TmおよびHoの何れかの金属元素を有する絶縁物から選ばれ、
前記上層と前記下層を直接接合させる工程の後に、酸化処理を行うことを特徴とする請求項１に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図５】
【図２】
【図３】
【図４】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図５】
【公開番号】特開２００９−５９９６４（Ｐ２００９−５９９６４Ａ）
【公開日】平成２１年３月１９日（２００９．３．１９）
【国際特許分類】
【出願番号】特願２００７−２２６９９１（Ｐ２００７−２２６９９１）
【出願日】平成１９年８月３１日（２００７．８．３１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２１年３月１９日（２００９．３．１９）
【国際特許分類】
【出願日】平成１９年８月３１日（２００７．８．３１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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