半導体装置及び半導体装置の製造方法
【課題】ゲート絶縁膜の信頼性が高く、かつ、チャネル長が充分に確保された半導体装置およびその製造方法を提供する。
【解決手段】半導体基板1に設けられてなる溝21と、ゲート絶縁膜22を介して溝21に形成されたゲート電極25と、溝21の近傍に形成された拡散層26とが少なくとも備えられ、溝21が、半導体基板1の一面上に位置する開口部21aと、断面輪郭線が略円弧状である凹曲面部21cと、凹曲面部21cと開口部21aとを連結する連結曲面部21dとから構成され、連結曲面部21dと凹曲面部21cとの間に稜線部が介在することなく両曲面部21c、21dが連続した曲面で一体化されてなるトレンチゲートトランジスタTrを採用する。
【解決手段】半導体基板1に設けられてなる溝21と、ゲート絶縁膜22を介して溝21に形成されたゲート電極25と、溝21の近傍に形成された拡散層26とが少なくとも備えられ、溝21が、半導体基板1の一面上に位置する開口部21aと、断面輪郭線が略円弧状である凹曲面部21cと、凹曲面部21cと開口部21aとを連結する連結曲面部21dとから構成され、連結曲面部21dと凹曲面部21cとの間に稜線部が介在することなく両曲面部21c、21dが連続した曲面で一体化されてなるトレンチゲートトランジスタTrを採用する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は半導体装置及びその製造方法に関するものである。
【背景技術】
【0002】
半導体基板表面にn型拡散層、ゲート絶縁膜、ゲート電極が形成されてなる半導体装置が知られている。図16は、従来の溝埋め込み型のゲート電極を備えた半導体装置の断面構造を示す断面模式図である。図16に示す半導体装置101には、一対の溝型素子分離部102の間にトランジスタ構造Tが形成されている。具体的には、p型ウェル層103aとチャネルドープ層103bを有する半導体基板103の表面に、ソース領域とドレイン領域とを有するn型拡散層104が形成されている。また、半導体基板103及びn型拡散層104には溝105が形成されており、この溝105によってn型拡散層104のソース領域とドレイン領域とが分断されている。更に、溝105の内面を含むn型拡散層104と素子分離部102の上にはゲート絶縁膜106が形成されている。また、溝105にはゲート電極107が埋め込まれている。ゲート電極107はゲート絶縁膜106を介して溝105に埋め込まれている。このようにして、n型拡散層104のソース領域とドレイン領域との間に、ゲート絶縁膜106を介してゲート電極107が形成されている。また、ソース領域、ドレイン領域上には夫々電極108、109が形成されている。さらに、ゲート絶縁膜106上にはシリコン酸化膜110が形成されており、電極108、109及びゲート電極107はこのシリコン酸化膜110中に埋め込まれるようにして配置されている。
【0003】
図16に示す半導体装置101によれば、溝105にゲート電極107が埋め込まれた構造とすることで、実効的なチャネル長を溝の深さによって制御することが可能になり、従来のプレナー型の半導体装置と比べて、より高い閾値電圧Vthを得ることが可能になっている。
【0004】
このような埋め込み型の半導体装置として、特許文献1には、一導電型の半導体基板と、その半導体基板に設けられた溝と、その溝の底面部での膜厚がその溝の側面部での膜厚よりも小さいゲート絶縁膜と、その溝内にそのゲート絶縁膜を介して設けられたゲート電極と、その溝に隣接するその半導体基板内にその溝よりも深く設けられた逆導電型の低濃度拡散層と、そのゲート電極に隣接するその低濃度拡散層内に設けられた、その溝よりも浅い逆導電型の高濃度拡散層とを有する絶縁ゲート型半導体装置が開示されている。
【0005】
また、特許文献2には、シリコン細線にU字型溝が切られた構造に加工され、熱酸化が行われると、ストレスの加わるU字状溝の底部中央付近の酸化速度が溝側壁付近よりも遅いために酸化膜厚に不均一が発生し、この酸化膜上にゲート電極が作成されて正のゲート電圧が加えられると、酸化膜が薄くなっているU字型溝の底部中央部に電子が蓄積され、溝側壁付近の酸化膜が厚い部分にはトンネル障壁が形成される単一電子トンネル素子が記載されている。
【0006】
しかしながら、更なる配線の微細化が進むと、このような埋めこみ型の半導体装置でも所望の閾値電圧Vthを得ることが困難になるという問題がある。
【0007】
これに対して、図17に示すように、ゲート絶縁膜206を介してゲート電極207が埋め込まれる溝205の形状として、上部205aの断面が矩形であり、下部205bの断面が略円形である半導体装置201が提案されている。尚、図17に示す構成要素のうち、図16に示す構成要素と同一の構成要素には、図16と同一の符号を付してその説明を省略する。図17に示すような構造の半導体装置201を、以下においては丸底型と記載する。丸底型の半導体装置としては、例えば非特許文献1に記載のものが挙げられる。
非特許文献1に記載された半導体装置によれば、ゲート電極が埋め込まれる溝の下部を、断面が円形となるように加工することで、実効的なチャネル長を通常の溝埋めこみ型トランジスタよりも長くできる。よって、トランジスタの微細化を進めても所望の閾値電圧を得ることが可能になる。更に、溝底が曲部を有していることから、その部分でゲート電極から受ける電界を大きくでき、サブスレッショルド係数を小さくすることが可能になり、トランジスタのON電流が大きくなるという利点がある。
【特許文献1】特開平4−306881号公報
【特許文献2】特開平8−306904号公報
【非特許文献1】ジェイ.ワイ.キム その他(J.Y.Kim et.al.),エス−アールシーエイティ テクノロジー フォー 70ナノメートル ディーラム フューチャー サイズ アンド ビョンド((S−RCAT(Sphere−shaped−Recess−Channe1−Array−Transisitor)Technology for 70nm DRAM feature size and beyond),2005 シンポジウム オン ブイエルエスアイ テクノロジー ダイジェスト オブ テクニカル ペーパース(2005 Symposium on VLSI Technology Digest of Technical Papers),p.34−p.35
【発明の開示】
【発明が解決しようとする課題】
【0008】
しかし、図17に示す従来の丸底型の半導体装置201においては、溝205の上部205aと下部205bとの境界部が溝205の内側に向けて鋭角に突出した稜線状の形状を有しているため、この境界部のゲート絶縁膜206に電界が集中してリークが増加してしまい、これによりゲート絶縁膜206の信頼性が低下するという問題があった。
【0009】
本発明は、上記事情に鑑みてなされたものであって、ゲート絶縁膜の信頼性が高く、かつ、チャネル長が充分に確保された半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0010】
上記の目的を達成するために、本発明は以下の構成を採用した。
本発明の半導体装置は、半導体基板に設けられてなる溝と、ゲート絶縁膜を介して前記溝に形成されたゲート電極と、前記溝の近傍に形成された拡散層とが少なくとも備えられ、前記溝が、前記半導体基板の一面上に位置する開口部と、断面輪郭線が略円弧状である凹曲面部と、前記凹曲面部と前記開口部とを連結する連結曲面部とから構成され、前記連結曲面部と前記凹曲面部との間に稜線部が介在することなく両曲面部が連続した曲面で一体化されてなるトレンチゲートトランジスタを具備してなることを特徴とする。
また、本発明の半導体装置においては、前記連結曲面部の開口幅が前記溝の最狭幅とされていることが好ましい。
【0011】
また、本発明の半導体装置は、半導体基板に設けられてなる溝と、ゲート絶縁膜を介して前記溝に形成されたゲート電極と、前記溝の近傍に形成された拡散層とが少なくとも備えられ、前記溝の断面輪郭線が略U字状であるとともに前記溝の開口部側の幅が前記溝の底部側の幅に対して狭幅とされ、かつ前記開口部から前記底部に至る面が曲面で構成されてなるトレンチゲートトランジスタを具備してなることを特徴とする。
また、本発明の半導体装置においては、前記開口部から前記底部に至る面には稜線部が介在されていないことが好ましい。
【0012】
更に、本発明の半導体装置は、前記トレンチゲートトランジスタをメモリセルのトランスファゲートトランジスタとして使用したダイナミックランダムアクセスメモリであることが好ましい。
【0013】
次に、本発明の半導体装置の製造方法は、半導体基板に溝を形成する工程と、前記溝の内部にゲート絶縁膜を形成するとともに前記溝にゲート電極を形成する工程とを少なくとも具備してなる、トレンチゲートトランジスタを備えた半導体装置の製造方法であり、前記半導体基板に溝を形成する工程が、前記半導体基板に第1凹部を形成する工程と、前記第1凹部の内面に酸化膜を形成してから前記第1凹部の底面にある前記酸化膜を除去する工程と、第1凹部の側面に残存した前記酸化膜をマスクにして、前記第1凹部の底面をエッチングすることにより、前記第1凹部に連通する第2凹部を形成する工程と、水素アニールにより前記第2凹部の断面輪郭線を略円弧状にする工程と、犠牲酸化処理と酸化膜除去処理とを行う工程と、から構成されることを特徴とする。
また、本発明の半導体装置の製造方法においては、前記犠牲酸化処理を、有機ハロゲン化ガスを含む雰囲気中で行うことが好ましい。
また、本発明の半導体装置の製造方法においては、前記第1凹部に形成する酸化膜を熱酸化法によって形成することが好ましい。
【発明の効果】
【0014】
本発明によれば、ゲート絶縁膜の信頼性が高く、かつ、チャネル長が充分に確保された半導体装置およびその製造方法を提供することができる。
すなわち、上記の半導体装置によれば、溝を構成する連結曲面部と凹曲面部との間に稜線部が介在することなく両曲面部が連続した曲面で一体化されているので、この溝にゲート酸化膜を形成した場合でも、ゲート絶縁膜に鋭角に突出した形状が形成されることがない。これにより、ゲート絶縁膜に電界が集中してリークが増加するおそれがなく、ゲート絶縁膜の信頼性を高めることができる。
また、上記の半導体装置によれば、連結曲面部の開口幅が前記溝の最狭幅とされているので、溝が開口部側で窄まった形状になり、これによりチャネル長をより長くすることができ、半導体装置の配線の微細化が進んだ場合でも、所望の閾値電圧Vthを得ることが可能になる。
【0015】
また、上記の半導体装置によれば、溝の断面輪郭線が略U字状であるとともに開口部から底部に至る面が曲面で構成されているので、この溝にゲート酸化膜を形成した場合でも、ゲート絶縁膜に鋭角に突出した形状が形成されることがない。これにより、ゲート絶縁膜に電界が集中してリークが増加するおそれがなく、ゲート絶縁膜の信頼性を高めることができる。
また、溝の開口部側の幅が溝の底部側の幅に対して狭幅とされているので、溝が開口部側で窄まった形状になり、これによりチャネル長をより長くすることができ、半導体装置の配線の微細化が進んだ場合でも、所望の閾値電圧Vthを得ることが可能になる。
更に、開口部から底部に至る面に稜線部が介在されていないので、ゲート絶縁膜に鋭角に突出した形状が形成されず、ゲート絶縁膜に電界が集中してリークが増加するおそれがなく、ゲート絶縁膜の信頼性を更に高めることができる。
【0016】
更に、上記の半導体装置の製造方法によれば、溝を形成する工程において、高温水素アニール後に犠牲酸化処理と酸化膜除去処理とを行うことで、内面がなめらかな曲面である溝が形成される。これにより、この溝にゲート酸化膜を形成しても、ゲート絶縁膜に鋭角に突出した形状が形成されることがない。このため、ゲート絶縁膜に電界が集中してリークが増加するおそれがなく、ゲート絶縁膜の信頼性を高めることができる。
また、犠牲酸化処理を、有機ハロゲン化ガスを含む雰囲気中で行うので、形成される溝の内面のほぼ全面がなめらかな曲面となり、これにより、ゲート絶縁膜に鋭角に突出した形状が形成されず、ゲート絶縁膜の信頼性を更に高めることができる。
更に、第1凹部に形成する酸化膜を熱酸化法によって形成することで、酸化膜の形成領域が第1凹部の外側に広がるため、第2凹部を形成する際に酸化膜がエッチングされつつも第1凹部に残るので、犠牲酸化処理の直前まで第1凹部の形状を保つことができ、これにより、開口部側の幅が窄まった形状の溝を形成することができ、チャネル長が充分に確保された半導体装置を製造できる。
【発明を実施するための最良の形態】
【0017】
以下、本発明の実施の形態である半導体装置及びその製造方法を図面を参照して説明する。尚、以下の説明において参照する図は、本実施形態の半導体装置及びその製造方法を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置及びその製造方法における各部の寸法関係とは異なる場合がある。
【0018】
「半導体装置の製造方法」
図1〜図14に、本実施形態の半導体装置を製造方法を説明するための工程図を示す。
本実施形態の半導体装置の製造方法は、半導体基板に溝を形成する工程(溝形成工程)と、溝の内部にゲート絶縁膜を形成するとともに溝にゲート電極を形成する工程(ゲート電極形成工程)と、溝の近傍に拡散層を形成する工程(拡散層形成工程)とから概略構成されている。以下、各工程について順次説明する。
【0019】
[溝形成工程]
溝形成工程は更に、第1凹部形成工程、側面酸化膜形成工程、第2凹部形成工程、水素アニール工程、犠牲酸化及び酸化膜除去工程とから構成されている。
(第1凹部形成工程)
第1凹部形成工程を行うにあたり、まず図1及び図2に示すように、半導体基板1上に、STI(Shallow Trench Isolation)法により深さが200〜350nm程度の素子分離領域2を形成する。素子分離領域2は、凹部に素子分離用のシリコン酸化膜2aを形成することによって構成される。この素子分離領域2の形成によって、半導体基板1上に島状の活性領域3が形成される。
【0020】
次に、半導体基板1の活性領域3と素子分離領域2を覆うように、厚みが10〜20nmのシリコン酸化膜4を例えばCVD法により形成し、その後、ボロンを注入してp型ウェル層5を形成する。ボロン注入の条件としては、シリコン酸化膜4を通して、250keVで注入濃度1×1013cm−2、150keVで注入濃度5×1012cm−2、及び80keVで注入濃度3×1012cm−2という条件が例示される。ボロンを注入した後に、損傷回復のために熱処理が実施される。この時の熱処理の条件としては、1000℃、1分間という条件が例示される。
更に、シリコン酸化膜4を通してボロンが注入されて、p型ウェル層5の上にチャネルドープ層6が形成される。この時のボロン注入の条件としては、30keVで2×1012cm−2という条件が例示される。
更に図2に示すように、シリコン酸化膜4を覆うように、厚みが100〜200nm程度のシリコン窒化膜7を例えばCVD法により積層する。
【0021】
次に図3に示すように、ゲート電極を形成すべき所定の領域にあるシリコン窒化膜7及びシリコン酸化膜4をフォトリソグラフィ技術及びドライエッチング技術により選択的に除去して開口部8を形成し、ゲートトレンチ形成用のマスクパターンMを形成する。そして、このマスクパターンMを用いてチャネルドープ層6をドライエッチングすることにより、図4に示すように、2つの第1凹部11を所定の間隔を隔てて形成する。第1凹部11の深さは例えば40nm程度が好ましい。
【0022】
(側面酸化膜形成工程)
側面酸化膜形成工程では、第1凹部11の内面に酸化膜12を形成してから、第1凹部11の底面11aに位置する酸化膜12を除去することで、第1凹部11の側面に酸化膜12の一部を残存させ、これにより側面酸化膜13を形成する。
すなわち、図5及び図6に示すように、シリコン窒化膜7及びシリコン酸化膜4を残した状態で熱酸化を行うことにより、第1凹部11の内面に厚みが6〜8nm程度のシリコン熱酸化膜12(酸化膜)を選択的に形成する。シリコン熱酸化膜12は、熱酸化処理によって形成されるため、シリコン熱酸化膜12のうちの厚みにして40〜50%程度の部分が、熱酸化処理前の第1凹部11の内面よりも外側に形成される。このため、外側に広がった厚みにして40〜50%程度の部分が、開口部8に対して隠れる位置に形成されることになる。
【0023】
熱酸化処理は、例えば、800℃〜900℃程度の温度で酸化性雰囲気で行うことが望ましい。また、雰囲気中にジクロルエチレンなどの有機ハロゲン化ガスを添加すると、第1凹部11の側面11bにおける膜厚に対して底面11aにおける膜厚が薄いシリコン熱酸化膜12が形成される。このため、有機ハロゲン化ガスを添加しつつ熱酸化処理を行うことで、後工程における側面酸化膜13の形成が容易になる。
【0024】
次に、図7に示すように、第1凹部11に対して深さ方向に異方性エッチングする。異方性エッチングとしては、反応性イオンエッチング等が例示される。これにより、第1凹部11内に形成されたシリコン熱酸化膜12のうち、第1凹部11の底面11aに位置する部分が除去されて、チャネルドープ層6の一部が露出される。一方、第1凹部11の側面11bにあるシリコン熱酸化膜12は異方性エッチングの影響を受けることなくそのまま残存する。以下の説明では、側面11bに残存したシリコン熱酸化膜12を側面酸化膜13と称する。
【0025】
(第2凹部形成工程)
第2凹部形成工程では、図8に示すように、第1凹部11の側面に残存した側面酸化膜13をマスクにして、第1凹部11の底面11aをエッチングすることにより、第1凹部11に連通する第2凹部14を形成する。エッチング手段としては、異方性エッチングと等方性エッチングとを同時に行うことが望ましい。異方性エッチングによって、図8(a)に示すように第2凹部14の深さ方向に深く掘り下げられる。また、等方性エッチングによって、図8(a)に示すように第2凹部14で最大となる幅が第1凹部11の幅よりも広げられる。
尚、第1凹部11は側面酸化膜13がマスクとして機能するので、第1凹部11は殆どエッチングされることがない。
【0026】
更に、等方性エッチングによって、図8(b)に示すように第2凹部14と素子分離領域2との間にあるチャネルドープ層6の残存シリコン6aがエッチングされて、残存シリコン6aの先端部6bが半導体基板1の表面から後退される。残存シリコンの先端部6bが半導体基板1の表面近傍に位置したままでは、後工程で形成するソース領域とドレイン領域がこの残存シリコン6aを介して短絡する可能性があるので好ましくない。このようなことからも、異方性エッチングとともに等方性エッチングを必ず行う必要がある。異方性エッチングと同時に等方性エッチングを行うには、異方性エッチングとして反応性イオンエッチングを行う際に、反応ガスにフッ素ガス等を混合すればよい。
【0027】
第2凹部14の深さは、最終的に得られる溝の断面形状に影響する。よって、最終的に得られる溝の深さを深くしてチャネル長を充分に確保するためには、第2凹部14の深さdを70〜150nm程度にすることが望ましい。
【0028】
(水素アニール工程)
続いて、ウエットエッチングによって自然酸化膜を除去してから、水素アニール処理を行う。水素アニールによって、図9に示すように第2凹部14の断面輪郭線が略円弧状になり、第2凹部14の断面形状が略円形になる。水素アニールの条件としては、850℃、60〜180秒という条件が例示される。このように、チャネルドープ層6のシリコンが露出した状態の第2凹部14に対して水素アニール処理を行うと、シリコンが表面エネルギーを最小にする方向ヘマイグレートし、これにより第2凹部14の断面形状が自然と略円形になる。
【0029】
(犠牲酸化及び酸化膜除去工程)
次に、犠牲酸化処理により、第1、第2凹部14内に犠牲酸化膜を形成する。犠牲酸化処理は、例えば、850〜950℃の温度で、ジクロルエチレンなどの有機ハロゲン化ガスを含む酸化性雰囲気で行う条件を例示できる。
次に、熱燐酸により、シリコン窒化膜7を剥離し、続いてウエットエッチングにより、犠牲酸化膜、側面酸化膜13及びシリコン酸化膜4を除去する。
これにより、図10に示すような溝21が形成される。
【0030】
形成された溝21は、図10に示すように、断面輪郭線が略U字状であるとともに溝21の開口部21a側の幅が溝の底部21b側の幅に対して狭幅とされている。また、開口部21aから底部21bに至る面が曲面で構成されており、溝21の内面には稜線部のような角張った形状が存在していない。また、溝21の底部21bは、断面輪郭線が略円弧状である凹曲面部21cになっている。そして、この凹曲面部21cは、半導体基板1の表面上に位置している開口部21aと、連結曲面部21dを介して連結されている。連結曲面部21dと凹曲面部21cとの間には、上述のように稜線部が介在することがなく、両曲面部21c、21dが連続した曲面で一体化されている。
このような溝21の特異的な内面形状は、第1、第2凹部11、14の形成と、水素アニールによる第2凹部14の略円形化と、その後の犠牲酸化処理を一貫して行うことによって得られるものである。
【0031】
[ゲート電極形成工程]
次に図11に示すように、熱酸化を行ってゲート絶縁膜22を形成する。ゲート絶縁膜22は、半導体基板1上に、溝21に追従して形成される。ゲート絶縁膜22の厚みは10nm程度がよい。
更に図12に示すように、モノシラン(SiH4)を主たる原料ガスとするCVD(Chemical Vapor Deposition)法により多結晶シリコン膜23を形成する。多結晶シリコン膜23は、溝21を埋め込むように形成される。また、半導体基板1の表面にも多結晶シリコン膜23が形成される。このとき、溝21の底部21b側には、す(空間)が形成される場合があるが、溝21の内面において既にゲート絶縁膜22が形成され、そのゲート絶縁膜22の内側を覆う形で多結晶シリコン膜23が埋め込まれるので、特性に対して影響は与えない。
【0032】
更に、多結晶シリコン膜23上に、タングステンシリサイド等のシリサイド膜24を形成する。この時の膜厚は、例えば10nm程度がよい。
【0033】
そして、多結晶シリコン膜23及びシリサイド膜24をエッチングすることにより、図13に示すようにゲート電極25を形成する。
【0034】
[拡散層形成工程]
次に、半導体基板1にリン及び砒素を注入して、n型拡散層26を形成する。リンの注入条件としては、50keVで注入濃度が1×1014cm−2という条件が例示される。また、砒素注入の条件としては、20keVで注入濃度が1×1015cm−2という条件が例示される。また、これらの注入後には、活性化のために1000℃で10秒程度の熱処理が施される。
【0035】
以上により、図14に示すような、トレンチ構造のゲート電極を有するトレンチゲートトランジスタTr(半導体装置)が完成する。
【0036】
その後、上記のトレンチゲートトランジスタTrを備えたダイナミックランダムアクセスメモリ(以下、DRAMという。)を製造するには、一般的な方法を用いて各種配線やセルキャパシタを積層する。すなわち、図15に示すように、トレンチゲートトランジスタTr上に複数の層間絶縁膜31を形成し、各層間絶縁膜31を貫通するコンタクトプラグ32(ビット線コンタクト32a、ストレージノードコンタクト32bを含む〉、ビット線33、セルキャパシタ34、配線35等を形成することにより、トレンチゲート型のセルトランジスタをメモリセルのトランスファゲートトランジスタとして使用したDRAM(半導体装置)が完成する。
【0037】
上記のトレンチゲートトランジスタTrの製造方法によれば、溝21を形成する工程において、高温水素アニール後に犠牲酸化処理と酸化膜除去処理とを行うことにより、内面がなめらかな曲面である溝21が形成される。これにより、この溝21にゲート絶縁膜22を形成しても、ゲート絶縁膜22に鋭角に突出した形状が形成されることがない。このため、ゲート絶縁膜22に電界が集中してリークが増加するおそれがなく、ゲート絶縁膜22の信頼性を高めることができる。
また、犠牲酸化処理を、有機ハロゲン化ガスを含む雰囲気中で行うので、形成される溝21の内面のほぼ全面が曲面となり、これにより、ゲート絶縁膜22に鋭角に突出した形状が形成されず、ゲート絶縁膜22の信頼性を更に高めることができる。
【0038】
更に、第1凹部11に形成する酸化膜12を熱酸化法によって形成することで、シリコン熱酸化膜12の形成領域が元の第1凹部11の外側に広がるため、第2凹部14を形成する際に側面酸化膜13がエッチングされつつも第1凹部11に残るので、犠牲酸化処理の直前まで第1凹部11の形状を保つことができ、これにより、開口部21a側の幅が窄まった形状の溝21を形成することができ、チャネル長が充分に確保されたトレンチゲートトランジスタTrを製造できる。
また、シリコン熱酸化膜12の形成領域が第1凹部11の外側に広がることで、側面酸化膜13の一部が開口部8よりも外側に位置するため、第2凹部14を形成する際に側面酸化膜13がエッチングされにくくなる。これにより、側面酸化膜13の形状保持性が向上する。このため、側面酸化膜13を最初から薄く形成することができる。これにより、配線の微細化を更に進めることができる。
【0039】
「半導体装置」
図14及び図15に示すように、本実施形態のトレンチゲートトランジスタ(半導体装置)は、半導体基板1に設けられてなる溝21と、ゲート絶縁膜22を介して溝21に形成されたゲート電極25と、溝21の近傍に形成されたn型拡散層26とから概略構成されている。
【0040】
半導体基板1の表面近傍には素子分離領域2が設けられており、半導体基板1上を複数の活性領域3に分割している。素子分離領域2よりも深い部分にはp型ウェル層5が設けられている。p型ウェル層5よりも浅い部分にはチャネルドープ層6が設けられている。
n型拡散層26は、チャネルドープ層6よりも更に浅い部分で、且つ、一対の素子分離領域2に挟まれた部分に設けられている。
【0041】
溝21は、半導体基板1の表面から、n型拡散層26を貫通するように形成されている。溝21の形状は、断面輪郭線が略U字状であるとともに溝21の開口部21a側の幅が溝21の底部21b側の幅に対して狭幅とされている。溝21の底部21bは、チャネルドープ層6に接している。
【0042】
ゲート絶縁膜22は、半導体基板1の表面に設けられている。ゲート絶縁膜22は、溝21にも追従するように設けられている。また、ゲート電極25は、下部が溝21に埋め込まれるように形成されている。溝21に埋めこまれた部分では、ゲート絶縁膜22を介してゲート電極25が配置されている。尚、ゲート電極25の上部は、半導体基板1上に突き出している。更にn型拡散層26は、溝21を挟むようにしてソース領域とドレイン領域とを有している。
【0043】
溝21の形状について更に詳しく説明する。既述のように、溝21の断面形状は、断面輪郭線が略U字状であるとともに溝の開口部21a側の幅が溝の底部21b側の幅に対して狭幅とされている。この溝21は、開口部21aから底部21bに至る面が曲面で構成されており、溝21の内面には稜線部のような角張った形状が存在していない。また、溝21の底部21bは、断面輪郭線が略円弧状である凹曲面部21cになっている。そして、この凹曲面部21cは、半導体基板1の表面上に位置している開口部21aと、連結曲面部21dを介して連結されている。連結曲面部21dと凹曲面部21cとの間には、上述のように稜線部が介在することがなく、両曲面部21c、21dが連続した曲面で一体化されている。
【0044】
このようなトレンチゲートトランジスタTrでは、溝21の底部21bが略円形状なので、ゲートに電圧をかけた際に、トランジスタTrのON電流を最大化することができる。また、この部分で、ゲート電極25から受ける電界が大きくなるので、サブスレッショルド係数を小さくすることができる。
【0045】
また、上記のトレンチゲートトランジスタTrによれば、溝21を構成する連結曲面部21dと凹曲面部21cとの間に稜線部が介在することなく両曲面部21c、21dが連続した曲面で一体化されているので、この溝21にゲート絶縁膜22を形成した場合でも、ゲート絶縁膜22に鋭角に突出した形状が形成されることがない。これにより、ゲート絶縁膜22に電界が集中してリークが増加するおそれがなく、ゲート絶縁膜22の信頼性を高めることができる。
また、上記のトレンチゲートトランジスタTrによれば、連結曲面部21dの開口幅が溝21の最狭幅とされているので、溝21が開口部21a側で窄まった形状になり、これによりチャネル長をより長くすることができ、トレンチゲートトランジスタTrの配線の微細化が進んだ場合でも、所望の閾値電圧Vthを得ることが可能になる。
【図面の簡単な説明】
【0046】
【図1】図1は本発明の実施形態である半導体装置を製造する際の工程図であって、素子分離絶縁膜を形成した状態を示す平面模式図である。
【図2】図2は本発明の実施形態である半導体装置を製造する際の工程図であって、図1のA−A’線に対応する断面模式図である。
【図3】図3は本発明の実施形態である半導体装置を製造する際の工程図であって、第1凹部を形成する工程を示す断面模式図である。
【図4】図4は本発明の実施形態である半導体装置を製造する際の工程図であって、第1凹部を形成する工程を示す断面模式図である。
【図5】図5は本発明の実施形態である半導体装置を製造する際の工程図であって、第1凹部に酸化膜を形成する工程を示す平面模式図である。
【図6】図6は本発明の実施形態である半導体装置を製造する際の工程図であって、(a)は図5のB−B’線に対応する断面模式図であり、(b)は図5のC−C’線に対応する断面模式図である。
【図7】図7は本発明の実施形態である半導体装置を製造する際の工程図であって、(a)は図5のB−B’線に対応して第2凹部の形成工程を示す面模式図であり、(b)は図5のC−C’線に対応して第2凹部の形成工程を示す断面模式図である。
【図8】図8は本発明の実施形態である半導体装置を製造する際の工程図であって、(a)は図5のB−B’線に対応して第2凹部の形成工程を示す面模式図であり、(b)は図5のC−C’線に対応して第2凹部の形成工程を示す断面模式図である。
【図9】図9は本発明の実施形態である半導体装置を製造する際の工程図であって、高温水素アニール工程を示す断面模式図である。
【図10】図10は本発明の実施形態である半導体装置を製造する際の工程図であって、犠牲酸化処理工程を示す断面模式図である。
【図11】図11は本発明の実施形態である半導体装置を製造する際の工程図であって、ゲート絶縁膜の形成工程を示す断面模式図である。
【図12】図12は本発明の実施形態である半導体装置を製造する際の工程図であって、ゲート電極の形成工程を示す断面模式図である。
【図13】図13は本発明の実施形態である半導体装置を製造する際の工程図であって、ゲート電極の形成工程を示す断面模式図である。
【図14】図14は本発明の実施形態である半導体装置を製造する際の工程図であって、拡散層の形成工程を示す断面模式図である。
【図15】図15は本発明の実施形態である半導体装置を示す断面模式図である。
【図16】図16は従来の半導体装置を示す断面模式図である。
【図17】図17は従来の半導体装置を示す断面模式図である。
【符号の説明】
【0047】
1…半導体基板、11…第1凹部、12…シリコン熱酸化膜(酸化膜)、11a…第1凹部の底面(内面)、11b…第1凹部の側面(内面)、13…側面酸化膜(酸化膜)、14…第2凹部、21…溝、21a…開口部、21b…底部、21c…凹曲面部、21d…連結曲面部、22…ゲート絶縁膜、25…ゲート電極、26…n型拡散層(拡散層)、Tr…トレンチゲートトランジスタ(半導体装置)
【技術分野】
【0001】
本発明は半導体装置及びその製造方法に関するものである。
【背景技術】
【0002】
半導体基板表面にn型拡散層、ゲート絶縁膜、ゲート電極が形成されてなる半導体装置が知られている。図16は、従来の溝埋め込み型のゲート電極を備えた半導体装置の断面構造を示す断面模式図である。図16に示す半導体装置101には、一対の溝型素子分離部102の間にトランジスタ構造Tが形成されている。具体的には、p型ウェル層103aとチャネルドープ層103bを有する半導体基板103の表面に、ソース領域とドレイン領域とを有するn型拡散層104が形成されている。また、半導体基板103及びn型拡散層104には溝105が形成されており、この溝105によってn型拡散層104のソース領域とドレイン領域とが分断されている。更に、溝105の内面を含むn型拡散層104と素子分離部102の上にはゲート絶縁膜106が形成されている。また、溝105にはゲート電極107が埋め込まれている。ゲート電極107はゲート絶縁膜106を介して溝105に埋め込まれている。このようにして、n型拡散層104のソース領域とドレイン領域との間に、ゲート絶縁膜106を介してゲート電極107が形成されている。また、ソース領域、ドレイン領域上には夫々電極108、109が形成されている。さらに、ゲート絶縁膜106上にはシリコン酸化膜110が形成されており、電極108、109及びゲート電極107はこのシリコン酸化膜110中に埋め込まれるようにして配置されている。
【0003】
図16に示す半導体装置101によれば、溝105にゲート電極107が埋め込まれた構造とすることで、実効的なチャネル長を溝の深さによって制御することが可能になり、従来のプレナー型の半導体装置と比べて、より高い閾値電圧Vthを得ることが可能になっている。
【0004】
このような埋め込み型の半導体装置として、特許文献1には、一導電型の半導体基板と、その半導体基板に設けられた溝と、その溝の底面部での膜厚がその溝の側面部での膜厚よりも小さいゲート絶縁膜と、その溝内にそのゲート絶縁膜を介して設けられたゲート電極と、その溝に隣接するその半導体基板内にその溝よりも深く設けられた逆導電型の低濃度拡散層と、そのゲート電極に隣接するその低濃度拡散層内に設けられた、その溝よりも浅い逆導電型の高濃度拡散層とを有する絶縁ゲート型半導体装置が開示されている。
【0005】
また、特許文献2には、シリコン細線にU字型溝が切られた構造に加工され、熱酸化が行われると、ストレスの加わるU字状溝の底部中央付近の酸化速度が溝側壁付近よりも遅いために酸化膜厚に不均一が発生し、この酸化膜上にゲート電極が作成されて正のゲート電圧が加えられると、酸化膜が薄くなっているU字型溝の底部中央部に電子が蓄積され、溝側壁付近の酸化膜が厚い部分にはトンネル障壁が形成される単一電子トンネル素子が記載されている。
【0006】
しかしながら、更なる配線の微細化が進むと、このような埋めこみ型の半導体装置でも所望の閾値電圧Vthを得ることが困難になるという問題がある。
【0007】
これに対して、図17に示すように、ゲート絶縁膜206を介してゲート電極207が埋め込まれる溝205の形状として、上部205aの断面が矩形であり、下部205bの断面が略円形である半導体装置201が提案されている。尚、図17に示す構成要素のうち、図16に示す構成要素と同一の構成要素には、図16と同一の符号を付してその説明を省略する。図17に示すような構造の半導体装置201を、以下においては丸底型と記載する。丸底型の半導体装置としては、例えば非特許文献1に記載のものが挙げられる。
非特許文献1に記載された半導体装置によれば、ゲート電極が埋め込まれる溝の下部を、断面が円形となるように加工することで、実効的なチャネル長を通常の溝埋めこみ型トランジスタよりも長くできる。よって、トランジスタの微細化を進めても所望の閾値電圧を得ることが可能になる。更に、溝底が曲部を有していることから、その部分でゲート電極から受ける電界を大きくでき、サブスレッショルド係数を小さくすることが可能になり、トランジスタのON電流が大きくなるという利点がある。
【特許文献1】特開平4−306881号公報
【特許文献2】特開平8−306904号公報
【非特許文献1】ジェイ.ワイ.キム その他(J.Y.Kim et.al.),エス−アールシーエイティ テクノロジー フォー 70ナノメートル ディーラム フューチャー サイズ アンド ビョンド((S−RCAT(Sphere−shaped−Recess−Channe1−Array−Transisitor)Technology for 70nm DRAM feature size and beyond),2005 シンポジウム オン ブイエルエスアイ テクノロジー ダイジェスト オブ テクニカル ペーパース(2005 Symposium on VLSI Technology Digest of Technical Papers),p.34−p.35
【発明の開示】
【発明が解決しようとする課題】
【0008】
しかし、図17に示す従来の丸底型の半導体装置201においては、溝205の上部205aと下部205bとの境界部が溝205の内側に向けて鋭角に突出した稜線状の形状を有しているため、この境界部のゲート絶縁膜206に電界が集中してリークが増加してしまい、これによりゲート絶縁膜206の信頼性が低下するという問題があった。
【0009】
本発明は、上記事情に鑑みてなされたものであって、ゲート絶縁膜の信頼性が高く、かつ、チャネル長が充分に確保された半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0010】
上記の目的を達成するために、本発明は以下の構成を採用した。
本発明の半導体装置は、半導体基板に設けられてなる溝と、ゲート絶縁膜を介して前記溝に形成されたゲート電極と、前記溝の近傍に形成された拡散層とが少なくとも備えられ、前記溝が、前記半導体基板の一面上に位置する開口部と、断面輪郭線が略円弧状である凹曲面部と、前記凹曲面部と前記開口部とを連結する連結曲面部とから構成され、前記連結曲面部と前記凹曲面部との間に稜線部が介在することなく両曲面部が連続した曲面で一体化されてなるトレンチゲートトランジスタを具備してなることを特徴とする。
また、本発明の半導体装置においては、前記連結曲面部の開口幅が前記溝の最狭幅とされていることが好ましい。
【0011】
また、本発明の半導体装置は、半導体基板に設けられてなる溝と、ゲート絶縁膜を介して前記溝に形成されたゲート電極と、前記溝の近傍に形成された拡散層とが少なくとも備えられ、前記溝の断面輪郭線が略U字状であるとともに前記溝の開口部側の幅が前記溝の底部側の幅に対して狭幅とされ、かつ前記開口部から前記底部に至る面が曲面で構成されてなるトレンチゲートトランジスタを具備してなることを特徴とする。
また、本発明の半導体装置においては、前記開口部から前記底部に至る面には稜線部が介在されていないことが好ましい。
【0012】
更に、本発明の半導体装置は、前記トレンチゲートトランジスタをメモリセルのトランスファゲートトランジスタとして使用したダイナミックランダムアクセスメモリであることが好ましい。
【0013】
次に、本発明の半導体装置の製造方法は、半導体基板に溝を形成する工程と、前記溝の内部にゲート絶縁膜を形成するとともに前記溝にゲート電極を形成する工程とを少なくとも具備してなる、トレンチゲートトランジスタを備えた半導体装置の製造方法であり、前記半導体基板に溝を形成する工程が、前記半導体基板に第1凹部を形成する工程と、前記第1凹部の内面に酸化膜を形成してから前記第1凹部の底面にある前記酸化膜を除去する工程と、第1凹部の側面に残存した前記酸化膜をマスクにして、前記第1凹部の底面をエッチングすることにより、前記第1凹部に連通する第2凹部を形成する工程と、水素アニールにより前記第2凹部の断面輪郭線を略円弧状にする工程と、犠牲酸化処理と酸化膜除去処理とを行う工程と、から構成されることを特徴とする。
また、本発明の半導体装置の製造方法においては、前記犠牲酸化処理を、有機ハロゲン化ガスを含む雰囲気中で行うことが好ましい。
また、本発明の半導体装置の製造方法においては、前記第1凹部に形成する酸化膜を熱酸化法によって形成することが好ましい。
【発明の効果】
【0014】
本発明によれば、ゲート絶縁膜の信頼性が高く、かつ、チャネル長が充分に確保された半導体装置およびその製造方法を提供することができる。
すなわち、上記の半導体装置によれば、溝を構成する連結曲面部と凹曲面部との間に稜線部が介在することなく両曲面部が連続した曲面で一体化されているので、この溝にゲート酸化膜を形成した場合でも、ゲート絶縁膜に鋭角に突出した形状が形成されることがない。これにより、ゲート絶縁膜に電界が集中してリークが増加するおそれがなく、ゲート絶縁膜の信頼性を高めることができる。
また、上記の半導体装置によれば、連結曲面部の開口幅が前記溝の最狭幅とされているので、溝が開口部側で窄まった形状になり、これによりチャネル長をより長くすることができ、半導体装置の配線の微細化が進んだ場合でも、所望の閾値電圧Vthを得ることが可能になる。
【0015】
また、上記の半導体装置によれば、溝の断面輪郭線が略U字状であるとともに開口部から底部に至る面が曲面で構成されているので、この溝にゲート酸化膜を形成した場合でも、ゲート絶縁膜に鋭角に突出した形状が形成されることがない。これにより、ゲート絶縁膜に電界が集中してリークが増加するおそれがなく、ゲート絶縁膜の信頼性を高めることができる。
また、溝の開口部側の幅が溝の底部側の幅に対して狭幅とされているので、溝が開口部側で窄まった形状になり、これによりチャネル長をより長くすることができ、半導体装置の配線の微細化が進んだ場合でも、所望の閾値電圧Vthを得ることが可能になる。
更に、開口部から底部に至る面に稜線部が介在されていないので、ゲート絶縁膜に鋭角に突出した形状が形成されず、ゲート絶縁膜に電界が集中してリークが増加するおそれがなく、ゲート絶縁膜の信頼性を更に高めることができる。
【0016】
更に、上記の半導体装置の製造方法によれば、溝を形成する工程において、高温水素アニール後に犠牲酸化処理と酸化膜除去処理とを行うことで、内面がなめらかな曲面である溝が形成される。これにより、この溝にゲート酸化膜を形成しても、ゲート絶縁膜に鋭角に突出した形状が形成されることがない。このため、ゲート絶縁膜に電界が集中してリークが増加するおそれがなく、ゲート絶縁膜の信頼性を高めることができる。
また、犠牲酸化処理を、有機ハロゲン化ガスを含む雰囲気中で行うので、形成される溝の内面のほぼ全面がなめらかな曲面となり、これにより、ゲート絶縁膜に鋭角に突出した形状が形成されず、ゲート絶縁膜の信頼性を更に高めることができる。
更に、第1凹部に形成する酸化膜を熱酸化法によって形成することで、酸化膜の形成領域が第1凹部の外側に広がるため、第2凹部を形成する際に酸化膜がエッチングされつつも第1凹部に残るので、犠牲酸化処理の直前まで第1凹部の形状を保つことができ、これにより、開口部側の幅が窄まった形状の溝を形成することができ、チャネル長が充分に確保された半導体装置を製造できる。
【発明を実施するための最良の形態】
【0017】
以下、本発明の実施の形態である半導体装置及びその製造方法を図面を参照して説明する。尚、以下の説明において参照する図は、本実施形態の半導体装置及びその製造方法を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置及びその製造方法における各部の寸法関係とは異なる場合がある。
【0018】
「半導体装置の製造方法」
図1〜図14に、本実施形態の半導体装置を製造方法を説明するための工程図を示す。
本実施形態の半導体装置の製造方法は、半導体基板に溝を形成する工程(溝形成工程)と、溝の内部にゲート絶縁膜を形成するとともに溝にゲート電極を形成する工程(ゲート電極形成工程)と、溝の近傍に拡散層を形成する工程(拡散層形成工程)とから概略構成されている。以下、各工程について順次説明する。
【0019】
[溝形成工程]
溝形成工程は更に、第1凹部形成工程、側面酸化膜形成工程、第2凹部形成工程、水素アニール工程、犠牲酸化及び酸化膜除去工程とから構成されている。
(第1凹部形成工程)
第1凹部形成工程を行うにあたり、まず図1及び図2に示すように、半導体基板1上に、STI(Shallow Trench Isolation)法により深さが200〜350nm程度の素子分離領域2を形成する。素子分離領域2は、凹部に素子分離用のシリコン酸化膜2aを形成することによって構成される。この素子分離領域2の形成によって、半導体基板1上に島状の活性領域3が形成される。
【0020】
次に、半導体基板1の活性領域3と素子分離領域2を覆うように、厚みが10〜20nmのシリコン酸化膜4を例えばCVD法により形成し、その後、ボロンを注入してp型ウェル層5を形成する。ボロン注入の条件としては、シリコン酸化膜4を通して、250keVで注入濃度1×1013cm−2、150keVで注入濃度5×1012cm−2、及び80keVで注入濃度3×1012cm−2という条件が例示される。ボロンを注入した後に、損傷回復のために熱処理が実施される。この時の熱処理の条件としては、1000℃、1分間という条件が例示される。
更に、シリコン酸化膜4を通してボロンが注入されて、p型ウェル層5の上にチャネルドープ層6が形成される。この時のボロン注入の条件としては、30keVで2×1012cm−2という条件が例示される。
更に図2に示すように、シリコン酸化膜4を覆うように、厚みが100〜200nm程度のシリコン窒化膜7を例えばCVD法により積層する。
【0021】
次に図3に示すように、ゲート電極を形成すべき所定の領域にあるシリコン窒化膜7及びシリコン酸化膜4をフォトリソグラフィ技術及びドライエッチング技術により選択的に除去して開口部8を形成し、ゲートトレンチ形成用のマスクパターンMを形成する。そして、このマスクパターンMを用いてチャネルドープ層6をドライエッチングすることにより、図4に示すように、2つの第1凹部11を所定の間隔を隔てて形成する。第1凹部11の深さは例えば40nm程度が好ましい。
【0022】
(側面酸化膜形成工程)
側面酸化膜形成工程では、第1凹部11の内面に酸化膜12を形成してから、第1凹部11の底面11aに位置する酸化膜12を除去することで、第1凹部11の側面に酸化膜12の一部を残存させ、これにより側面酸化膜13を形成する。
すなわち、図5及び図6に示すように、シリコン窒化膜7及びシリコン酸化膜4を残した状態で熱酸化を行うことにより、第1凹部11の内面に厚みが6〜8nm程度のシリコン熱酸化膜12(酸化膜)を選択的に形成する。シリコン熱酸化膜12は、熱酸化処理によって形成されるため、シリコン熱酸化膜12のうちの厚みにして40〜50%程度の部分が、熱酸化処理前の第1凹部11の内面よりも外側に形成される。このため、外側に広がった厚みにして40〜50%程度の部分が、開口部8に対して隠れる位置に形成されることになる。
【0023】
熱酸化処理は、例えば、800℃〜900℃程度の温度で酸化性雰囲気で行うことが望ましい。また、雰囲気中にジクロルエチレンなどの有機ハロゲン化ガスを添加すると、第1凹部11の側面11bにおける膜厚に対して底面11aにおける膜厚が薄いシリコン熱酸化膜12が形成される。このため、有機ハロゲン化ガスを添加しつつ熱酸化処理を行うことで、後工程における側面酸化膜13の形成が容易になる。
【0024】
次に、図7に示すように、第1凹部11に対して深さ方向に異方性エッチングする。異方性エッチングとしては、反応性イオンエッチング等が例示される。これにより、第1凹部11内に形成されたシリコン熱酸化膜12のうち、第1凹部11の底面11aに位置する部分が除去されて、チャネルドープ層6の一部が露出される。一方、第1凹部11の側面11bにあるシリコン熱酸化膜12は異方性エッチングの影響を受けることなくそのまま残存する。以下の説明では、側面11bに残存したシリコン熱酸化膜12を側面酸化膜13と称する。
【0025】
(第2凹部形成工程)
第2凹部形成工程では、図8に示すように、第1凹部11の側面に残存した側面酸化膜13をマスクにして、第1凹部11の底面11aをエッチングすることにより、第1凹部11に連通する第2凹部14を形成する。エッチング手段としては、異方性エッチングと等方性エッチングとを同時に行うことが望ましい。異方性エッチングによって、図8(a)に示すように第2凹部14の深さ方向に深く掘り下げられる。また、等方性エッチングによって、図8(a)に示すように第2凹部14で最大となる幅が第1凹部11の幅よりも広げられる。
尚、第1凹部11は側面酸化膜13がマスクとして機能するので、第1凹部11は殆どエッチングされることがない。
【0026】
更に、等方性エッチングによって、図8(b)に示すように第2凹部14と素子分離領域2との間にあるチャネルドープ層6の残存シリコン6aがエッチングされて、残存シリコン6aの先端部6bが半導体基板1の表面から後退される。残存シリコンの先端部6bが半導体基板1の表面近傍に位置したままでは、後工程で形成するソース領域とドレイン領域がこの残存シリコン6aを介して短絡する可能性があるので好ましくない。このようなことからも、異方性エッチングとともに等方性エッチングを必ず行う必要がある。異方性エッチングと同時に等方性エッチングを行うには、異方性エッチングとして反応性イオンエッチングを行う際に、反応ガスにフッ素ガス等を混合すればよい。
【0027】
第2凹部14の深さは、最終的に得られる溝の断面形状に影響する。よって、最終的に得られる溝の深さを深くしてチャネル長を充分に確保するためには、第2凹部14の深さdを70〜150nm程度にすることが望ましい。
【0028】
(水素アニール工程)
続いて、ウエットエッチングによって自然酸化膜を除去してから、水素アニール処理を行う。水素アニールによって、図9に示すように第2凹部14の断面輪郭線が略円弧状になり、第2凹部14の断面形状が略円形になる。水素アニールの条件としては、850℃、60〜180秒という条件が例示される。このように、チャネルドープ層6のシリコンが露出した状態の第2凹部14に対して水素アニール処理を行うと、シリコンが表面エネルギーを最小にする方向ヘマイグレートし、これにより第2凹部14の断面形状が自然と略円形になる。
【0029】
(犠牲酸化及び酸化膜除去工程)
次に、犠牲酸化処理により、第1、第2凹部14内に犠牲酸化膜を形成する。犠牲酸化処理は、例えば、850〜950℃の温度で、ジクロルエチレンなどの有機ハロゲン化ガスを含む酸化性雰囲気で行う条件を例示できる。
次に、熱燐酸により、シリコン窒化膜7を剥離し、続いてウエットエッチングにより、犠牲酸化膜、側面酸化膜13及びシリコン酸化膜4を除去する。
これにより、図10に示すような溝21が形成される。
【0030】
形成された溝21は、図10に示すように、断面輪郭線が略U字状であるとともに溝21の開口部21a側の幅が溝の底部21b側の幅に対して狭幅とされている。また、開口部21aから底部21bに至る面が曲面で構成されており、溝21の内面には稜線部のような角張った形状が存在していない。また、溝21の底部21bは、断面輪郭線が略円弧状である凹曲面部21cになっている。そして、この凹曲面部21cは、半導体基板1の表面上に位置している開口部21aと、連結曲面部21dを介して連結されている。連結曲面部21dと凹曲面部21cとの間には、上述のように稜線部が介在することがなく、両曲面部21c、21dが連続した曲面で一体化されている。
このような溝21の特異的な内面形状は、第1、第2凹部11、14の形成と、水素アニールによる第2凹部14の略円形化と、その後の犠牲酸化処理を一貫して行うことによって得られるものである。
【0031】
[ゲート電極形成工程]
次に図11に示すように、熱酸化を行ってゲート絶縁膜22を形成する。ゲート絶縁膜22は、半導体基板1上に、溝21に追従して形成される。ゲート絶縁膜22の厚みは10nm程度がよい。
更に図12に示すように、モノシラン(SiH4)を主たる原料ガスとするCVD(Chemical Vapor Deposition)法により多結晶シリコン膜23を形成する。多結晶シリコン膜23は、溝21を埋め込むように形成される。また、半導体基板1の表面にも多結晶シリコン膜23が形成される。このとき、溝21の底部21b側には、す(空間)が形成される場合があるが、溝21の内面において既にゲート絶縁膜22が形成され、そのゲート絶縁膜22の内側を覆う形で多結晶シリコン膜23が埋め込まれるので、特性に対して影響は与えない。
【0032】
更に、多結晶シリコン膜23上に、タングステンシリサイド等のシリサイド膜24を形成する。この時の膜厚は、例えば10nm程度がよい。
【0033】
そして、多結晶シリコン膜23及びシリサイド膜24をエッチングすることにより、図13に示すようにゲート電極25を形成する。
【0034】
[拡散層形成工程]
次に、半導体基板1にリン及び砒素を注入して、n型拡散層26を形成する。リンの注入条件としては、50keVで注入濃度が1×1014cm−2という条件が例示される。また、砒素注入の条件としては、20keVで注入濃度が1×1015cm−2という条件が例示される。また、これらの注入後には、活性化のために1000℃で10秒程度の熱処理が施される。
【0035】
以上により、図14に示すような、トレンチ構造のゲート電極を有するトレンチゲートトランジスタTr(半導体装置)が完成する。
【0036】
その後、上記のトレンチゲートトランジスタTrを備えたダイナミックランダムアクセスメモリ(以下、DRAMという。)を製造するには、一般的な方法を用いて各種配線やセルキャパシタを積層する。すなわち、図15に示すように、トレンチゲートトランジスタTr上に複数の層間絶縁膜31を形成し、各層間絶縁膜31を貫通するコンタクトプラグ32(ビット線コンタクト32a、ストレージノードコンタクト32bを含む〉、ビット線33、セルキャパシタ34、配線35等を形成することにより、トレンチゲート型のセルトランジスタをメモリセルのトランスファゲートトランジスタとして使用したDRAM(半導体装置)が完成する。
【0037】
上記のトレンチゲートトランジスタTrの製造方法によれば、溝21を形成する工程において、高温水素アニール後に犠牲酸化処理と酸化膜除去処理とを行うことにより、内面がなめらかな曲面である溝21が形成される。これにより、この溝21にゲート絶縁膜22を形成しても、ゲート絶縁膜22に鋭角に突出した形状が形成されることがない。このため、ゲート絶縁膜22に電界が集中してリークが増加するおそれがなく、ゲート絶縁膜22の信頼性を高めることができる。
また、犠牲酸化処理を、有機ハロゲン化ガスを含む雰囲気中で行うので、形成される溝21の内面のほぼ全面が曲面となり、これにより、ゲート絶縁膜22に鋭角に突出した形状が形成されず、ゲート絶縁膜22の信頼性を更に高めることができる。
【0038】
更に、第1凹部11に形成する酸化膜12を熱酸化法によって形成することで、シリコン熱酸化膜12の形成領域が元の第1凹部11の外側に広がるため、第2凹部14を形成する際に側面酸化膜13がエッチングされつつも第1凹部11に残るので、犠牲酸化処理の直前まで第1凹部11の形状を保つことができ、これにより、開口部21a側の幅が窄まった形状の溝21を形成することができ、チャネル長が充分に確保されたトレンチゲートトランジスタTrを製造できる。
また、シリコン熱酸化膜12の形成領域が第1凹部11の外側に広がることで、側面酸化膜13の一部が開口部8よりも外側に位置するため、第2凹部14を形成する際に側面酸化膜13がエッチングされにくくなる。これにより、側面酸化膜13の形状保持性が向上する。このため、側面酸化膜13を最初から薄く形成することができる。これにより、配線の微細化を更に進めることができる。
【0039】
「半導体装置」
図14及び図15に示すように、本実施形態のトレンチゲートトランジスタ(半導体装置)は、半導体基板1に設けられてなる溝21と、ゲート絶縁膜22を介して溝21に形成されたゲート電極25と、溝21の近傍に形成されたn型拡散層26とから概略構成されている。
【0040】
半導体基板1の表面近傍には素子分離領域2が設けられており、半導体基板1上を複数の活性領域3に分割している。素子分離領域2よりも深い部分にはp型ウェル層5が設けられている。p型ウェル層5よりも浅い部分にはチャネルドープ層6が設けられている。
n型拡散層26は、チャネルドープ層6よりも更に浅い部分で、且つ、一対の素子分離領域2に挟まれた部分に設けられている。
【0041】
溝21は、半導体基板1の表面から、n型拡散層26を貫通するように形成されている。溝21の形状は、断面輪郭線が略U字状であるとともに溝21の開口部21a側の幅が溝21の底部21b側の幅に対して狭幅とされている。溝21の底部21bは、チャネルドープ層6に接している。
【0042】
ゲート絶縁膜22は、半導体基板1の表面に設けられている。ゲート絶縁膜22は、溝21にも追従するように設けられている。また、ゲート電極25は、下部が溝21に埋め込まれるように形成されている。溝21に埋めこまれた部分では、ゲート絶縁膜22を介してゲート電極25が配置されている。尚、ゲート電極25の上部は、半導体基板1上に突き出している。更にn型拡散層26は、溝21を挟むようにしてソース領域とドレイン領域とを有している。
【0043】
溝21の形状について更に詳しく説明する。既述のように、溝21の断面形状は、断面輪郭線が略U字状であるとともに溝の開口部21a側の幅が溝の底部21b側の幅に対して狭幅とされている。この溝21は、開口部21aから底部21bに至る面が曲面で構成されており、溝21の内面には稜線部のような角張った形状が存在していない。また、溝21の底部21bは、断面輪郭線が略円弧状である凹曲面部21cになっている。そして、この凹曲面部21cは、半導体基板1の表面上に位置している開口部21aと、連結曲面部21dを介して連結されている。連結曲面部21dと凹曲面部21cとの間には、上述のように稜線部が介在することがなく、両曲面部21c、21dが連続した曲面で一体化されている。
【0044】
このようなトレンチゲートトランジスタTrでは、溝21の底部21bが略円形状なので、ゲートに電圧をかけた際に、トランジスタTrのON電流を最大化することができる。また、この部分で、ゲート電極25から受ける電界が大きくなるので、サブスレッショルド係数を小さくすることができる。
【0045】
また、上記のトレンチゲートトランジスタTrによれば、溝21を構成する連結曲面部21dと凹曲面部21cとの間に稜線部が介在することなく両曲面部21c、21dが連続した曲面で一体化されているので、この溝21にゲート絶縁膜22を形成した場合でも、ゲート絶縁膜22に鋭角に突出した形状が形成されることがない。これにより、ゲート絶縁膜22に電界が集中してリークが増加するおそれがなく、ゲート絶縁膜22の信頼性を高めることができる。
また、上記のトレンチゲートトランジスタTrによれば、連結曲面部21dの開口幅が溝21の最狭幅とされているので、溝21が開口部21a側で窄まった形状になり、これによりチャネル長をより長くすることができ、トレンチゲートトランジスタTrの配線の微細化が進んだ場合でも、所望の閾値電圧Vthを得ることが可能になる。
【図面の簡単な説明】
【0046】
【図1】図1は本発明の実施形態である半導体装置を製造する際の工程図であって、素子分離絶縁膜を形成した状態を示す平面模式図である。
【図2】図2は本発明の実施形態である半導体装置を製造する際の工程図であって、図1のA−A’線に対応する断面模式図である。
【図3】図3は本発明の実施形態である半導体装置を製造する際の工程図であって、第1凹部を形成する工程を示す断面模式図である。
【図4】図4は本発明の実施形態である半導体装置を製造する際の工程図であって、第1凹部を形成する工程を示す断面模式図である。
【図5】図5は本発明の実施形態である半導体装置を製造する際の工程図であって、第1凹部に酸化膜を形成する工程を示す平面模式図である。
【図6】図6は本発明の実施形態である半導体装置を製造する際の工程図であって、(a)は図5のB−B’線に対応する断面模式図であり、(b)は図5のC−C’線に対応する断面模式図である。
【図7】図7は本発明の実施形態である半導体装置を製造する際の工程図であって、(a)は図5のB−B’線に対応して第2凹部の形成工程を示す面模式図であり、(b)は図5のC−C’線に対応して第2凹部の形成工程を示す断面模式図である。
【図8】図8は本発明の実施形態である半導体装置を製造する際の工程図であって、(a)は図5のB−B’線に対応して第2凹部の形成工程を示す面模式図であり、(b)は図5のC−C’線に対応して第2凹部の形成工程を示す断面模式図である。
【図9】図9は本発明の実施形態である半導体装置を製造する際の工程図であって、高温水素アニール工程を示す断面模式図である。
【図10】図10は本発明の実施形態である半導体装置を製造する際の工程図であって、犠牲酸化処理工程を示す断面模式図である。
【図11】図11は本発明の実施形態である半導体装置を製造する際の工程図であって、ゲート絶縁膜の形成工程を示す断面模式図である。
【図12】図12は本発明の実施形態である半導体装置を製造する際の工程図であって、ゲート電極の形成工程を示す断面模式図である。
【図13】図13は本発明の実施形態である半導体装置を製造する際の工程図であって、ゲート電極の形成工程を示す断面模式図である。
【図14】図14は本発明の実施形態である半導体装置を製造する際の工程図であって、拡散層の形成工程を示す断面模式図である。
【図15】図15は本発明の実施形態である半導体装置を示す断面模式図である。
【図16】図16は従来の半導体装置を示す断面模式図である。
【図17】図17は従来の半導体装置を示す断面模式図である。
【符号の説明】
【0047】
1…半導体基板、11…第1凹部、12…シリコン熱酸化膜(酸化膜)、11a…第1凹部の底面(内面)、11b…第1凹部の側面(内面)、13…側面酸化膜(酸化膜)、14…第2凹部、21…溝、21a…開口部、21b…底部、21c…凹曲面部、21d…連結曲面部、22…ゲート絶縁膜、25…ゲート電極、26…n型拡散層(拡散層)、Tr…トレンチゲートトランジスタ(半導体装置)
【特許請求の範囲】
【請求項1】
半導体基板に設けられてなる溝と、ゲート絶縁膜を介して前記溝に形成されたゲート電極と、前記溝の近傍に形成された拡散層とが少なくとも備えられ、前記溝が、前記半導体基板の一面上に位置する開口部と、断面輪郭線が略円弧状である凹曲面部と、前記凹曲面部と前記開口部とを連結する連結曲面部とから構成され、前記連結曲面部と前記凹曲面部との間に稜線部が介在することなく両曲面部が連続した曲面で一体化されてなるトレンチゲートトランジスタを具備してなることを特徴とする半導体装置。
【請求項2】
前記連結曲面部の開口幅が前記溝の最狭幅とされていることを特徴とする請求項1に記載の半導体装置。
【請求項3】
半導体基板に設けられてなる溝と、ゲート絶縁膜を介して前記溝に形成されたゲート電極と、前記溝の近傍に形成された拡散層とが少なくとも備えられ、前記溝の断面輪郭線が略U字状であるとともに前記溝の開口部側の幅が前記溝の底部側の幅に対して狭幅とされ、かつ前記開口部から前記底部に至る面が曲面で構成されてなるトレンチゲートトランジスタを具備してなることを特徴とする半導体装置。
【請求項4】
前記開口部から前記底部に至る面には稜線部が介在されていないことを特徴とする請求項3に記載の半導体装置。
【請求項5】
前記半導体装置が、前記トレンチゲートトランジスタをメモリセルのトランスファゲートトランジスタとして使用したダイナミックランダムアクセスメモリであることを特徴とする請求項1乃至請求項4のいずれかに記載の半導体装置。
【請求項6】
半導体基板に溝を形成する工程と、前記溝の内部にゲート絶縁膜を形成するとともに前記溝にゲート電極を形成する工程とを少なくとも具備してなる、トレンチゲートトランジスタを備えた半導体装置の製造方法であり、
前記半導体基板に溝を形成する工程が、前記半導体基板に第1凹部を形成する工程と、
前記第1凹部の内面に酸化膜を形成してから前記第1凹部の底面にある前記酸化膜を除去する工程と、
第1凹部の側面に残存した前記酸化膜をマスクにして、前記第1凹部の底面をエッチングすることにより、前記第1凹部に連通する第2凹部を形成する工程と、
水素アニールにより前記第2凹部の断面輪郭線を略円弧状にする工程と、
犠牲酸化処理と酸化膜除去処理とを行う工程と、から構成されることを特徴とする半導体装置の製造方法。
【請求項7】
前記犠牲酸化処理を、有機ハロゲン化ガスを含む雰囲気で行うことを特徴とする請求項6に記載の半導体装置の製造方法。
【請求項8】
前記第1凹部に形成する酸化膜を熱酸化法によって形成することを特徴とする請求項6または請求項7に記載の半導体装置の製造方法。
【請求項1】
半導体基板に設けられてなる溝と、ゲート絶縁膜を介して前記溝に形成されたゲート電極と、前記溝の近傍に形成された拡散層とが少なくとも備えられ、前記溝が、前記半導体基板の一面上に位置する開口部と、断面輪郭線が略円弧状である凹曲面部と、前記凹曲面部と前記開口部とを連結する連結曲面部とから構成され、前記連結曲面部と前記凹曲面部との間に稜線部が介在することなく両曲面部が連続した曲面で一体化されてなるトレンチゲートトランジスタを具備してなることを特徴とする半導体装置。
【請求項2】
前記連結曲面部の開口幅が前記溝の最狭幅とされていることを特徴とする請求項1に記載の半導体装置。
【請求項3】
半導体基板に設けられてなる溝と、ゲート絶縁膜を介して前記溝に形成されたゲート電極と、前記溝の近傍に形成された拡散層とが少なくとも備えられ、前記溝の断面輪郭線が略U字状であるとともに前記溝の開口部側の幅が前記溝の底部側の幅に対して狭幅とされ、かつ前記開口部から前記底部に至る面が曲面で構成されてなるトレンチゲートトランジスタを具備してなることを特徴とする半導体装置。
【請求項4】
前記開口部から前記底部に至る面には稜線部が介在されていないことを特徴とする請求項3に記載の半導体装置。
【請求項5】
前記半導体装置が、前記トレンチゲートトランジスタをメモリセルのトランスファゲートトランジスタとして使用したダイナミックランダムアクセスメモリであることを特徴とする請求項1乃至請求項4のいずれかに記載の半導体装置。
【請求項6】
半導体基板に溝を形成する工程と、前記溝の内部にゲート絶縁膜を形成するとともに前記溝にゲート電極を形成する工程とを少なくとも具備してなる、トレンチゲートトランジスタを備えた半導体装置の製造方法であり、
前記半導体基板に溝を形成する工程が、前記半導体基板に第1凹部を形成する工程と、
前記第1凹部の内面に酸化膜を形成してから前記第1凹部の底面にある前記酸化膜を除去する工程と、
第1凹部の側面に残存した前記酸化膜をマスクにして、前記第1凹部の底面をエッチングすることにより、前記第1凹部に連通する第2凹部を形成する工程と、
水素アニールにより前記第2凹部の断面輪郭線を略円弧状にする工程と、
犠牲酸化処理と酸化膜除去処理とを行う工程と、から構成されることを特徴とする半導体装置の製造方法。
【請求項7】
前記犠牲酸化処理を、有機ハロゲン化ガスを含む雰囲気で行うことを特徴とする請求項6に記載の半導体装置の製造方法。
【請求項8】
前記第1凹部に形成する酸化膜を熱酸化法によって形成することを特徴とする請求項6または請求項7に記載の半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【公開番号】特開2008−103689(P2008−103689A)
【公開日】平成20年5月1日(2008.5.1)
【国際特許分類】
【出願番号】特願2007−217162(P2007−217162)
【出願日】平成19年8月23日(2007.8.23)
【出願人】(500174247)エルピーダメモリ株式会社 (2,599)
【Fターム(参考)】
【公開日】平成20年5月1日(2008.5.1)
【国際特許分類】
【出願日】平成19年8月23日(2007.8.23)
【出願人】(500174247)エルピーダメモリ株式会社 (2,599)
【Fターム(参考)】
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