【課題】キャリアの異なる２種類のトランジスタについてエクステンション層の構造を最適化することにより、２種類のトランジスタについて不純物の拡散を同等に抑制した半導体装置およびその製造方法を提供する。
【解決手段】ｐＭＯＳトランジスタは、半導体基板１上にゲート絶縁膜４を介して形成されたゲート電極５と、ゲート電極５の両側における半導体基板１上に形成され、ｐ型不純物を含有するｐ型エクステンション層１１ｐとを有する。ｎＭＯＳトランジスタは、半導体基板１上にゲート絶縁膜４を介して形成されたゲート電極５と、ゲート電極５の両側における半導体基板１上に形成され、ｎ型不純物を含有するｎ型エクステンション層とを有する。ｐ型エクステンション層１１ｐは、ｎ型エクステンション層１１ｎに比べて厚く形成されている。 （もっと読む）

【課題】埋め込み絶縁膜の形成によって応力が発生した場合であっても、この応力に起因した欠陥の発生を防止することが可能な半導体装置の製造方法を提供する。
【解決手段】半導体基板１上に無機マスク３ａからなるマスクパターンを形成し、無機マスク３ａ上からのエッチングにより半導体基板１の表面側を複数の活性化領域１ａに分離する状態で溝パターン４を形成する。等方性エッチングにより無機マスク３ａを後退させ、溝パターン４ａの外周となる上方肩部を露出させる。無機マスク３ａパターン上からのイオン注入により、溝パターン４の上方肩部Ａから内壁に掛けての半導体基板１の露出表面層に非晶質層５を連続的に形成する。酸化処理を行うことにより非晶質層５をその表面側から酸化させて内壁酸化膜６を形成する。内壁酸化膜６を介して溝パターン４内を埋め込み絶縁膜７で埋め込に、ＣＭＰを行うことにより溝パターン４内のみに埋め込み絶縁膜７を残した溝型素子分離８を形成する。 （もっと読む）

【課題】フルシリサイド化されたゲート電極における容量を低減できるようにする。
【解決手段】半導体装置は、半導体基板１１に形成された素子分離領域１２と、該素子分離領域１２に囲まれた半導体基板１１からなる活性領域１１ａと、該活性領域１１ａの上に形成されたゲート絶縁膜１３と、活性領域１１ａ及び隣接する素子分離領域１２の上に跨って形成されたゲート電極１５とを備えている。ゲート電極１５は、活性領域１１ａ上にゲート絶縁膜１３を介して設けられ、厚さ方向における全領域がシリサイド領域からなる第１の部分と、素子分離領域１２の上に設けられ、シリコン領域及び該シリコン領域を覆うように形成されたシリサイド領域からなる第２の部分とを有している。 （もっと読む）

【課題】ポリメタル構造のゲート電極の形成に際して、バーズピーク酸化層を適度な膜厚に形成しつつ、バーズピーク酸化層の端部の尖りを抑制できる半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板１１の表面にゲート絶縁膜１５ａを形成する工程と、ゲート絶縁膜上に、ポリシリコン層１６及びタングステン層１７を順次に堆積する工程と、ポリシリコン層１６及びタングステン層１７をパターニングする工程と、水及び水素を含む酸化性雰囲気中でポリシリコン層１６を酸化する熱酸化工程とをこの順に有する。熱酸化工程は、基板表面温度を８５０℃以上とし、水分濃度が７％以上で２０％以下の雰囲気下で行う。 （もっと読む）

【課題】素子間における特性のミスマッチが少ない半導体装置を提供する。
【解決手段】基板１の上に形成した絶縁膜２の上に、平均粒径が０．０２μｍ以上０．３５μｍ以下であるシリコン結晶粒１０を有するポリシリコン層３を形成した。不純物をイオン注入にてポリシリコン層３に導入した後に、熱処理することによりＩＰＯ酸化を行い、ポリシリコン層３の表面にＩＰＯ酸化膜４を形成し、さらにＩＰＯ酸化膜４の上に第二のポリシリコン層を形成した。そして、レジストマスクパターンによりエッチングして、ポリシリコン層３の一部で、ＭＯＳトランジスタ７のゲート電極７ａ及び容量素子８の下部電極８ａを構成した。 （もっと読む）

【課題】トランジスタのゲート電極をフルシリサイド化する際に、ゲート長又はゲート面積等のパターン依存性により、未反応のポリシリコン領域又はシリサイドの組成が局所的に異なる領域がゲート電極に生じないようにする。
【解決手段】半導体装置は、半導体基板１００の第１の領域Ａに順次形成され、第１のゲート絶縁膜１０４Ａ及びフルシリサイド化された第１のゲート電極１１５Ａを有する第１のＮ型ＭＩＳトランジスタ５１と、半導体基板１００の第２の領域Ｂに順次形成され、第２のゲート絶縁膜１０４Ｂ及びフルシリサイド化された第２のゲート電極１１５Ｂを有する第２のＮ型ＭＩＳトランジスタ５２とを備えている。第２のゲート電極１１５Ｂのゲート長は、第１のゲート電極１１５Ａのゲート長よりも大きく、且つ、第２のゲート電極１１５Ｂにおけるゲート長方向の中央部の厚さは、第１のゲート電極１１５Ａの厚さよりも小さい。 （もっと読む）

【課題】 金属ゲート電極層に望まれる特性は、微細加工を施された半導体立体構造体上に段差被覆率良く被覆されていることである。またもう一つの特性は、堆積された電極層の表面が１ナノメートルのスケールで平坦であり、電極層の堆積後に特別な平坦化処理を施すことなく電気的な絶縁を目的とした誘電体層を被服することが可能なことである。また、金属ゲート電極層に望まれる更なる特性の一つは、通常の半導体プロセスと同様のエッチング加工性を有していることである。また、金属ゲート電極層に望まれるもうひとつの特性は、結晶粒界がなく均一であり、不純物拡散が抑制された構造であることである。
【解決手段】 上記特性を満たす最良の金属ゲート電極としてアモルファス構造の金属電極が優れていることを見出し、本発明に至った。 （もっと読む）

【課題】均一なシリサイド相を有するＦＵＳＩゲート電極を含む半導体装置およびその製造方法を提供する。
【解決手段】シリコンゲート２０２を含む基板全面上にＮｉ膜２０５を堆積後、ＣＭＰ処理等によってシリコンゲート２０２の一部を除去し、上面が平坦で膜厚が均一なＮｉ層２０６をシリコンゲート２０２の直上に残す。続いて、シリサイド反応を行わせることにより、均一なシリサイド相を有するゲート電極２０７を形成することができる。 （もっと読む）

【課題】製造工程を複雑にすることなく、金属シリサイドよりなるゲート電極及びこのゲート電極を覆うストレッサ膜を形成しうる半導体装置及びその製造方法を提供する。
【解決手段】 半導体基板１０内にチャネル領域を挟んで形成されたソース／ドレイン領域３８と、チャネル領域上にゲート絶縁膜１２を介して形成された金属シリサイドよりなるゲート電極４４とを有するＮ型ＭＩＳＦＥＴと、ゲート電極４４を内包するようにゲート電極４４の側壁部から上面部に渡って形成され、１ＧＰａ〜２ＧＰａの引張り応力を有し、チャネル領域に引っ張り応力を印加する絶縁膜４６とを有する。 （もっと読む）

【課題】 ゲート電極間の短絡の防止、及びキャパシタ下部電極に起因する容量絶縁膜のリーク電流増大防止が可能な半導体装置の製造方法を提供する。
【解決手段】 半導体基板１００上にアモルファスシリコン膜１０２を形成し、アモルファスシリコン膜１０２の表面に、アモルファスシリコン膜１０２の表面のマイグレーションを防止するストッパ膜１０を形成し、その後、アモルファスシリコン膜１０２の表面からストッパ膜１０を除去する。ストッパ膜１０により、アモルファスシリコン膜１２０形成後に、低圧の反応室内で長時間保持されても、アモルファスシリコン膜の表面マイグレーションを防止し、表面上の微小なシリコン核が２次成長することを抑制する。 （もっと読む）

【課題】シリコン基板の表面から非常に浅い領域に高濃度の不純物を導入することができる半導体装置の製造方法を提供する。
【解決手段】ｐ型シリコン基板１上の所定の位置に形成された所定形状のゲート絶縁膜４とゲート電極５を含むゲート構造のゲート長方向両側に浅い接合のソース／ドレイン領域を形成する半導体装置の製造方法であって、ソース／ドレイン領域の形成領域を、所定の深さにエッチングするエッチング工程と、ｐ型シリコン基板１上に所定の組成の³⁰Ｓｉ層を堆積させ、ソース／ドレイン領域の形成領域に³⁰Ｓｉ層２１を選択エピタキシャル成長させる³⁰Ｓｉ層形成工程と、ｐ型シリコン基板１に中性子線５０を照射して、³⁰Ｓｉ層２１中に所定の濃度の³¹Ｐを形成する中性子線照射工程と、を含む。 （もっと読む）

【課題】 ゲート絶縁膜のＳｉＯ₂換算膜厚の薄膜化を達成した半導体装置を提供する。
【解決手段】 半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、アモルファスもしくは多結晶のＳｉ_1-xＧｅ_x（０≦ｘ＜０．２５）を主成分とし、シリコン原子を置換する配置にあるようなｐ型不純物を含有するゲート電極とを具備する半導体装置である。前記ゲート電極における前記シリコン原子を置換する配置にあるようなｐ型不純物は、５×１０¹⁹個／ｃｍ³以上５×１０²⁰個／ｃｍ³以下の濃度で含有された第一のｐ型不純物と、前記第一のｐ型不純物より原子半径が小さい第二のｐ型の不純物とを含み、しかも第一のｐ型不純物と第二のｐ型不純物とが共有結合していることを特徴とする。 （もっと読む）

【課題】電気的特性の優れた絶縁層や半導体層を備えた高品質のＭＯＳ型半導体等の電子デバイス材料の製造方法。
【解決手段】単結晶シリコンを主成分とする被処理基体上にＣＶＤ処理を施して絶縁膜を形成する工程と、前記被処理基体を、複数のスロットを有する平面アンテナ部材（ＳＰＡ）を介して処理ガスにマイクロ波を照射することにより生成したプラズマに晒し、このプラズマを用いて前記絶縁膜を改質する工程と、を含む。 （もっと読む）

【課題】チャネル層に応力が付加され、かつ高信頼なＭＯＳＦＥＴを実現する。
【解決手段】半導体基板と、前記半導体基板の表面に対向して設けられ、単結晶または多結晶構造を有する一対のソース・ドレイン電極と、前記ソース・ドレイン電極の間の前記半導体基板の表面に形成された単結晶チャネル領域と、前記チャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、前記ソース・ドレイン電極の上部に形成された金属化合物層と、前記ソース・ドレイン電極の下部に位置し、前記ソース・ドレイン電極を構成する物質の固有の格子間隔とは異なる格子間隔を保持した結晶構造を有する応力付与層と、前記応力付与層の下部に位置する第１の絶縁層とを具備する。 （もっと読む）

【課題】 逆狭チャネル効果やキンク特性を防止でき、ＬＳＩの微細化に対応することができ、しかも、少ない工程で製造できるトランジスタを提供すること。
【解決手段】 素子形成領域１０のシリコン基板１０１上に形成したゲート酸化膜１１２と、このゲート酸化膜１１２に接する素子分離膜１１０との境界において、ゲート電極１１４の厚みＤ’を、ゲート酸化膜１１２上のゲート電極１１４均一な厚みＤよりも大きくする。ゲート酸化膜１１２の表面と、素子分離膜１１０の表面との高低差Ａと、素子分離膜の段部１１０ｂの幅Ｂと、厚みが均一な部分のゲート電極１１４の厚みＤとが、Ｄ＞Ｂ、かつ、Ａ／Ｄ＋（（１−（Ｂ／Ｄ）^２）^０．５＞１の関係を満たす。ゲート電極１１４及びゲート酸化膜１１２を介したイオン注入によって、素子形成領域の端部１１におけるシリコン基板１０１の表面部分に、素子形成領域の電極均一部１２におけるシリコン基板１０１の表面部分よりも高い濃度の不純物を添加する。 （もっと読む）

【課題】極めて薄い（例えば２．５ｎｍ以下）膜厚を有する絶縁膜としてＳｉＯ_２膜およびＳｉＯＮ膜を用い、電極としてポリシリコン、アモルファスシリコン、ＳｉＧｅを用いた良好な電気特性を有する電子デバイス（例えば高性能ＭＯＳ型半導体装置）構造の製造方法を提供する。
【解決手段】酸素、および希ガスを含む処理ガスの存在下で、ウエハＷ上に平面アンテナ部材ＳＰＡを介してマイクロ波を照射することにより、酸素と希ガスとを含むプラズマ（ないし窒素と希ガスとを含むプラズマ、または窒素と希ガスと水素を含むプラズマ）を形成する。このプラズマを用いて前記ウエハ表面に酸化膜（ないし酸窒化膜）を形成し、必要に応じてポリシリコン等の電極を形成して電子デバイス構造を形成する。 （もっと読む）

【課題】 ＭＩＳＦＥＴを有する半導体装置の性能を向上させる。
【解決手段】 半導体基板１のｐ型ウエル７上にゲート絶縁膜８を介してゲート電極１５が形成され、ｐ型ウエル７にはソース・ドレインとしてのｎ^＋型半導体領域３５が形成されている。ゲート電極１５の両側壁上にはオフセットスペーサ２３を介してサイドウォールスペーサ３３が形成され、サイドウォールスペーサ３３の側面３４ａには凹部３４ｂが形成されている。ゲート電極１５上およびｎ^＋型半導体領域３５上に金属シリサイド膜４３ａ，４３ｂが形成され、金属シリサイド膜４３ａはゲート電極１５の上面上だけでなく、サイドウォールスペーサ３３の側面３４ａうちの凹部３４ｂよりも上部の領域上にも延在している。金属シリサイド膜４３ｂは、ｎ^＋型半導体領域３５の上に形成されている。 （もっと読む）

【課題】 ゲートドレイン電流の低減をはかり、ホットキャリア寿命の長い半導体装置を提供する。
【解決手段】 ゲート電極の側壁に形成されるサイドウォールが、ゲート絶縁膜に対してエッチング選択性をもつ材料で構成されたストッパ層を含むようにし、サイドウォールの形成に際し、ゲート絶縁膜を除去することなく形成でき、ゲート絶縁膜へのプラズマダメージを防ぐ。 （もっと読む）

【課題】 ポリメタルゲート構造及びデュアルゲート構造のゲート電極を有する半導体装置において、ポリシリコン層中の不純物の相互拡散を防止すると共に、Ｎ型ポリメタルゲート電極とＰ型ポリメタルゲート電極の抵抗を共に低くすることが可能な半導体装置の製造方法を提供する。
【解決手段】 Ｐ型ポリメタルゲート電極１０ｐが、Ｐ型ポリシリコン層１０４ｐと、Ｐ型ポリシリコン層１０４ｐ上に不連続に配置された複数のタングステンシリサイド（ＷＳｉ_２）粒子１０５ｇからなるＷＳｉ_２層１０５と、ＷＳｉ_２層１０５の不連続部分に露出したＰ型シリコン層１０４ｐ上及びＷＳｉ_２層１０５（ＷＳｉ_２粒子１０５ｇ）表面に連続的に形成されたシリコン膜１０６と、窒化タングステン（ＷＮ）層１０７と、タングステン（Ｗ）層１０８とを備えて構成される。 （もっと読む）

シリコンオキシナイトライドゲート誘電体の形成方法である。この方法は、シリコンオキシナイトライド膜を形成するために、プラズマ窒化処理を使用して誘電体膜内に窒素を組み込むステップを含む。シリコンオキシナイトライド膜は、第１環境内でアニーリングされる。第１環境は、第１温度にある第1酸素部分圧を伴った不活性環境を備える。次に、シリコンオキシナイトライド膜は、第２温度にある第２酸素部分圧を備える第２環境内でアニーリングされる。第２酸素部分圧は第１酸素部分圧よりも高い。 （もっと読む）