【課題】組成バラツキや接合リークが発生しにくいＦＵＳＩ電極構造を有する半導体装置及びその製造方法を提供する。
【解決手段】シリコン基板300に、HDP-NSG301を形成し、ゲート絶縁膜302とポリシリコン膜303とハードマスク膜とを形成し電極形状にパターニングし、イオン注入し、ポリシリコン膜303とハードマスク膜の側面にサイドウォール（306，307）を形成し、シリコン基板300にさらにイオン注入し、ハードマスク膜304を除去し、ポリシリコン膜303の上面の端部に当該ポリシリコン膜303の形状を規整するためのストッパ312を形成する（図中の(a)までの工程）。その後に、ポリシリコン膜303上にニッケル金属膜314を形成し、熱処理を施すことにより、シリサイド化されたゲート電極315を形成する（図中の(b)〜(d)の工程）。シリサイド化反応の際の膨張がストッパ312によって抑制されるので、接合リークの発生を防止することが可能となる。 （もっと読む）

【課題】シリコン酸化膜換算膜厚が薄く且つリーク電流密度等の電気的特性に優れたＭＯＳ型半導体装置を実現できるようにする。
【解決手段】半導体装置は、半導体基板１１と、半導体基板１１の上に形成され、少なくとも一層が窒素を含み、誘電率が互いに異なる複数の高誘電体膜が積層されてなるゲート絶縁膜１５ａと、ゲート絶縁膜１５ａの上に形成されたフルシリサイドゲート電極２４とを備えている。複数の高誘電体膜のうちゲート電極側の高誘電体膜３２ａは、基板側の高誘電体膜３１ａと比べて窒素の組成が高い。 （もっと読む）

【課題】上述した積み上げソース／ドレイン構造とブースター技術とを両立させることが可能で、これによりキャリア移動度を向上させた素子構造の微細化を図ることができ、これにより更なる高機能化を達成することが可能な半導体装置およびその製造方法を提供する。
【解決手段】シリコン基板１上にゲート絶縁膜３を介して設けられたゲート電極４ａと、ゲート電極４ａの側壁に形成された絶縁性のオフセットスペーサ６と、オフセットスペーサ６との間に間隔を保った状態でシリコン基板１１の表面側に設けられた掘り込みパターンａ内にエピタキシャル成長によって形成された化合物半導体層１１と、オフセットスペーサ６によってゲート電極４ａと絶縁された状態でシリコン基板１上および化合物半導体層１１上にエピタキシャル成長によって積上げ形成されたシリコン層１３とを備えたことを特徴とする半導体装置Ｔｒ１。 （もっと読む）

【課題】寄生抵抗の問題が生じることのないソース・ドレイン領域を有する。
【解決手段】半導体装置２５は、半導体基板１０上に一定間隔で列状に形成された多数のＭＯＳＦＥＴ用の複数の柱状ゲート電極１６と、複数の柱状ゲート電極１６のうちの隣接する２つの柱状ゲート電極間の一部分に形成されるＭＯＳＦＥＴのチャネルに相当する半導体領域１９と、を備える。この半導体装置の製造方法は、半導体基板を含む基層１０〜１２の表面に複数の穴１４を列状に形成し、これら列状の複数の穴１４に半導体を埋め込んで柱状ゲート電極１６を列状に複数形成し、ゲート電極１６の少なくとも一部を露出させて半導体基板１０，１１の表面に複数の柱状ゲート電極１６を露出させ、隣接する２つの前記柱ゲート電極の離隔する距離の半分の長さよりも厚い絶縁物からなるゲート側壁膜１７を成膜し、列状で複数の柱状ゲート電極１６の上端を平坦面としてから金属膜により橋絡して第２ゲート電極２３を形成し、ゲート電極を製造する。 （もっと読む）

【課題】ＭＯＳＦＥＴにおいて、ショートチャネル効果の抑制と移動度向上を両立させることを可能とする。
【解決手段】第１半導体面１１とこの面につながる面であり、かつ該第1半導体面に対して傾斜を有する第２半導体面１２を有する半導体領域１０と、第１、第２半導体面１１、１２上にゲート絶縁膜２１を介して第１、第２半導体面１１、１２境界上に設けられたゲート電極２２と、ゲート絶縁膜２１を挟んでゲート電極２２と第１半導体面１１内でオーバーラップするように半導体領域１０に形成されたソース不純物領域２３と、少なくとも第２半導体面１２直下の半導体領域１０に設けられたドレイン不純物領域２４と、ドレイン不純物領域２４と半導体領域１０との接合界面Ｊｄが、ソース不純物領域２３と半導体領域１０との接合界面Ｊｓより、第１、第２半導体面１１、１２の境界Ｂに近い状態に形成されている。 （もっと読む）

【課題】ゲート長の微細化に対応し、完全空乏化素子として動作させることができ、ジュール熱に起因した発熱や基板浮遊効果が低減できる半導体装置を提供する。
【解決手段】ｐ型半導体基板１１上に形成された基板突起部３１Ａと、突起部３１Ａ上にゲート絶縁膜１３を介して形成されたゲート電極１４と、ゲート電極１４を挟むように突起部３１Ａに形成されたソース領域１５及びドレイン領域１６と、基板突起部３１Ａを挟む半導体基板１１上に形成された素子分離絶縁膜１２と、素子分離絶縁膜１２下の半導体基板１１内に形成された第１、第２不純物領域１７とを有する。第１及び第２不純物領域１７同士が基板突起部３１Ａ下の半導体基板１１内で接続され、ゲート電極１４がその側面上に形成されている基板突起部３１Ａの高さ及び幅方向の長さは、ソース領域１５及びドレイン領域１６が形成される基板突起部３１Ａの高さ及び幅方向の長さよりそれぞれ短い。 （もっと読む）

【課題】改善されたリセスチャンネルトランジスタを備えた半導体素子及びその製造方法に関するものである。
【解決手段】本発明は、半導体素子及びその製造方法に関し、特に３次元リセスチャンネル構造を埋め込む下部ゲート電極を第１下部ゲート導電層、リセスチャンネル構造の埋込み時に発生するシームとその移動を防止する支持層及び第２下部ゲート導電層の積層構造で形成するように半導体素子を設計することで、３次元リセスチャンネル構造のトポロジー特性により、リセスチャンネル構造内に生成するシームと後続する熱処理工程によるシームの移動現象を最小化し、素子の動作特性を向上させることのできる技術である。 （もっと読む）

【課題】ゲート電極を埋め込み形成する製造方法において、膜厚の異なるゲート絶縁膜を形成する際に、半導体基板への掘り込みを防止する半導体装置の製造方法と半導体装置を提供する。
【解決手段】まず、半導体基板１１上に、半導体基板１１に達する凹部１９が設けられた層間絶縁膜１８を形成する工程を行う。次に、凹部１９の底部に露出された半導体基板１１上に、第１の半導体層３１をエピタキシャル成長させる工程を行う。次いで、第１の半導体層３１の少なくとも表面側を酸化することで、第１のゲート絶縁膜２０を形成する工程を行う。その後、第１のゲート絶縁膜２０が設けられた凹部１９にゲート電極２３’を埋め込み形成する工程を行うことを特徴とする半導体装置の製造方法およびこれにより得られる半導体装置である。 （もっと読む）

【課題】 半導体装置の微細化に伴うトランジスタのショートチャネル対策として、トレンチゲートＴｒが開発されている。しかしながら、トレンチゲートＴｒはゲート電極と基板間の対向面積が増加するため、ゲート電極の寄生容量が大きくなるという問題がある。
【解決手段】 本発明のトレンチゲートＴｒは、溝の内部に第１のゲート電極と第２のゲート電極とを備えている。Ｔｒのチャネルとなる溝下部には、基板との間にゲート酸化膜を介した第１のゲート電極を備える。Ｔｒの不純物拡散層と対向する溝部上部には、ゲート酸化膜と溝サイドウォール膜とを介した第２のゲート電極を備える。溝部上部のゲート電極と基板間をゲート酸化膜と溝サイドウォールとの複合膜とすることでゲート電極の寄生容量を小さくできる。 （もっと読む）

【課題】ＣＶＤ法により上部電極を成膜する際の下地層へのダメージを防止する半導体装置の製造方法および半導体装置を提供する。
【解決手段】半導体基板１１上の層間絶縁膜１６に設けられた凹部１７の内壁を覆う状態で、層間絶縁膜１６上にゲート絶縁膜１８を形成する工程と、ゲート絶縁膜１８上に、仕事関数を制御する第１ゲート電極層１９ａを形成する第１工程と、第１ゲート電極層１９ａ上に、下地層へのバリア性を有する第２ゲート電極層１９ｂを形成する第２工程と、第２ゲート電極層１９ｂが設けられた凹部１７を埋め込む状態で、第２ゲート電極層１９ｂ上に、化学的気相成長法により、第１ゲート電極層１９ａよりも抵抗の低い第３ゲート電極層１９ｃを形成する第３工程とを行うことを特徴とする半導体装置の製造方法と半導体装置である。 （もっと読む）

【課題】ゲート電極を埋め込み形成する際の埋め込み特性を改善する半導体装置の製造方法および半導体装置を提供する。
【解決手段】半導体基板１上にゲート絶縁膜２を介して、第１ゲート電極層３ａと第２ゲート電極層３ｂとをこの順に積層してなるゲート電極３を形成する半導体装置の製造方法であって、まず、半導体基板１上に、ゲート絶縁膜２と、ゲート電極３の仕事関数を規定する金属含有材料からなる第１ゲート電極層３ａとをこの順に積層する工程を行う。次に、第１ゲート電極層３ａ上に、第１ゲート電極層３ａに達する凹部８を有する絶縁層７を形成する工程を行う。次いで、凹部８に、第１ゲート電極層３ａよりも抵抗値の低い金属含有材料からなる第２ゲート電極層３ｂを埋め込む工程を行う。その後、第２ゲート電極層３ｂをマスクとして、第１ゲート電極層３ａをパターンニングする工程を行うことを特徴とする半導体装置の製造方法と半導体装置である。 （もっと読む）

【課題】 ポケット領域を有するＭＯＳトランジスタにおいて、ポケット不純物の濃度ゆらぎを低減し、ＭＯＳトランジスタの特性を改善する。またＭＯＳトランジスタのチャネル領域に応力を加え、結晶格子を歪ませることによりＭＯＳトランジスタの特性を向上させる。
【解決手段】 シリコン基板上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上にアモルファスシリコン層を堆積する工程と、アモルファスシリコン層をＭＯＳトランジスタのゲート電極形状に加工する工程と、ゲート電極形状に加工されたアモルファスシリコン層をマスクとしてシリコン基板表面に対して斜め方向からポケット不純物の注入を行なう工程とからなる。 （もっと読む）

【課題】短チャネル効果を抑制できる構造であり、しきい値電圧を制御でき、電流駆動力に優れ、高速動作が可能なマルチフィンＦＥＴを有する半導体装置を提供することである。
【解決手段】上記の課題を解決した半導体装置の１態様は、半導体基板上に設けられたソース領域及びドレイン領域と、前記ソース領域及びドレイン領域を接続する複数のフィンと、前記半導体基板の上方に設けられ、前記各フィンを覆って設けられたゲート電極と、前記ソース領域若しくはドレイン領域から前記ゲート電極に向けて張り出し、隣接するフィンに接続して形成された張出し領域と、前記ゲート電極に接続する複数のパッド電極と、前記複数のパッド電極を接続する配線とを具備する。 （もっと読む）

【課題】チャネル層に歪みシリコンを用い、エクステンション領域にシリコンゲルマニウム層を用いることで、エクステンション領域の浅い接合を可能とする。
【解決手段】基板１１上に形成されたもので該基板１１側より徐々に応力が緩和されている応力緩和シリコンゲルマニウム層１２と、前記応力緩和シリコンゲルマニウム層１２に形成された歪みシリコンからなるチャネル層１３と、前記チャネル層１３上にゲート絶縁膜１４を介して形成されたゲート電極１５と、前記チャネル層１３の両側に形成された応力を持たないシリコンゲルマニウム層１６，１７と、前記チャネル層１３の両側の前記応力を持たないシリコンゲルマニウム層１６，１７およびその下部の前記応力緩和シリコンゲルマニウム層１２に形成された不純物領域１８，１９とを有することを特徴とする。 （もっと読む）

【課題】所望の仕事関数を有するフルシリサイドゲート電極を形成する。
【解決手段】半導体基板上にゲート絶縁膜を介してポリシリコンを形成して（ステップＳ１）、ボロンやヒ素等の不純物をイオン注入した後（ステップＳ２）、そのポリシリコンにレーザを照射する（ステップＳ３）。このレーザ照射後のポリシリコンをフルシリサイド化し（ステップＳ４）、フルシリサイドゲート電極を形成する。イオン注入後のレーザ照射により、不純物を固溶限界の制限を受けずにゲート電極材料内に分布させることが可能になるため、導入した不純物の量に応じた仕事関数を有するフルシリサイドゲート電極を形成することが可能になる。 （もっと読む）

【課題】ゲート絶縁膜の極部への電界集中による絶縁破壊が防止されて信頼性が高く、かつゲート絶縁膜の膜厚が均一でトランジスタ特性が良好な半導体装置を得る。
【解決手段】ダミーゲート電極４脇の半導体基板１上にエピタキシャル成長層からなるソース・ドレインのエクステンション領域７を積み上げ形成する。次に、エクステンション領域７の表面角部を除去してラウンド形状にする。その後、ダミーゲート電極４の側壁にエクステンション領域７の端縁に重なる程度に厚膜のサイドウォールを形成し、これらを埋め込む状態で層間絶縁膜を成膜する。次いで、層間絶縁膜からダミーゲート電極４および厚膜のサイドウォールを露出させてこれらを除去し、エクステンション領域７の端縁および半導体基板１の一部を露出させ、露出面にゲート絶縁膜を成長させゲート電極を埋込形成する。 （もっと読む）

【課題】 仕事関数が調節され、ゲート抵抗が低いシリサイドゲート電極を有する半導体装置およびその製造方法を提供する。
【解決手段】 半導体基板１１に形成されたｐ型ウェル領域１３と、ｐ型ウェル領域１３上に形成された第１ゲート絶縁膜１７と、第１ゲート絶縁膜１７上に、ＮｉＳｉ_２を主成分とする第１シリサイド膜１８ａと、導電膜１８ｂと、ＮｉＳｉを主成分とする第２シリサイド膜１８ｃとがこの順に形成された第１ゲート電極１８と、第１ソース・ドレイン領域１９、２０とを備えたｎ−ＭＯＳトランジスタ１５と、ｐ型ウェル領域１３と離間して形成されたｎ型ウェル領域１４と、ｎ型ウェル領域１４上に形成された第２ゲート絶縁膜２１と、第２ゲート絶縁膜２１上に形成され、ＮｉＳｉを主成分とする第３シリサイド膜２２ａを有する第２ゲート電極２２と、第２ソース・ドレイン領域２３、２４とを備えたｐ−ＭＯＳトランジスタ１６とを具備する。 （もっと読む）

エピタキシャル層を含まない基板においてさまざまな半導体装置を製造するために全低温プロセスが用いられる。装置は分離されていないラテラルＤＭＯＳ、分離されていない拡張されたドレインまたはドリフトされたＭＯＳ装置、ラテラルトレンチＤＭＯＳ、分離されたラテラルＤＭＯＳ、ＪＦＥＴおよび空乏モード装置、ならびにＰ−Ｎダイオードクランプおよびレクチファイヤおよび接合端子を含む。プロセスが高温処理の必要をなくし、「注入されたままの」ドーパントプロファイルを使用するので、残りの装置を生成するのに使用されるプロセスを変更する必要なしに、装置がＩＣに加えられたり省略されたりすることを可能にするモジュール式アーキテクチャを構成する。
（もっと読む）

【課題】不純物濃度を抑えることなくエピタキシャル成長層の端面での垂直成長面の発生を防止でき、これにより特性の優れた半導体装置を得ることが可能な製造方法を提供する。
【解決手段】ゲート電極脇の半導体基板上にエピタキシャル成長層からなるソース・ドレインを備えた半導体装置の製造方法であって、シリコンからなる半導体基板１上にゲート絶縁膜２ａを介してゲート電極３ａを形成し、ゲート絶縁膜２ａおよびゲート電極３ａの側壁にＴＥＯＳサイドウォール５を形成する。ゲート電極３ａおよびＴＥＯＳサイドウォール５から露出された半導体基板１の表面層に対して、フッ酸ガスとアンモニアガスとを供給する処理とその後の熱処理とを行う表面ガスエッチング反応による前処理を行い、自然酸化膜６を除去する。その後、前処理された半導体基板１の露出表面上に、ソース・ドレインのエクステンション領域７をエピタキシャル成長させる。 （もっと読む）

トランジスタゲートは、表面上に配置された一対のスペーサを有する基板と、スペーサ間で基板上にコンフォーマルに堆積された高ｋ誘電体と、高ｋ誘電体上とスペーサの側壁の一部に沿ってコンフォーマルに堆積されたリセスされた仕事関数金属と、リセスされた仕事関数金属上にコンフォーマルに堆積された第２の仕事関数金属と、第２の仕事関数金属上に堆積された電極金属とを含む。トランジスタゲートは、高ｋ誘電体を基板上のスペーサ間にあるトレンチ内にコンフォーマルに堆積し、高ｋ誘電体上に仕事関数金属をコンフォーマルに堆積し、仕事関数金属上に犠牲マスクを堆積し、仕事関数金属の一部を露出すべく犠牲マスクの一部をエッチングし、リセスされた仕事関数金属を形成すべく仕事関数金属の露出された一部をエッチングすることにより形成されうる。第２の仕事関数金属及び電極金属が、リセスされた仕事関数金属上に堆積されうる。 （もっと読む）