CMOSトランジスタゲートにおいてリセスされた仕事関数金属
トランジスタゲートは、表面上に配置された一対のスペーサを有する基板と、スペーサ間で基板上にコンフォーマルに堆積された高k誘電体と、高k誘電体上とスペーサの側壁の一部に沿ってコンフォーマルに堆積されたリセスされた仕事関数金属と、リセスされた仕事関数金属上にコンフォーマルに堆積された第2の仕事関数金属と、第2の仕事関数金属上に堆積された電極金属とを含む。トランジスタゲートは、高k誘電体を基板上のスペーサ間にあるトレンチ内にコンフォーマルに堆積し、高k誘電体上に仕事関数金属をコンフォーマルに堆積し、仕事関数金属上に犠牲マスクを堆積し、仕事関数金属の一部を露出すべく犠牲マスクの一部をエッチングし、リセスされた仕事関数金属を形成すべく仕事関数金属の露出された一部をエッチングすることにより形成されうる。第2の仕事関数金属及び電極金属が、リセスされた仕事関数金属上に堆積されうる。
【発明の詳細な説明】
【背景技術】
【0001】
次世代集積回路の製作において相補型金属酸化膜半導体(CMOS)トランジスタ用のゲート電極の製造は進歩し、二酸化ケイ素及びポリシリコンは高k誘電率材料及び金属に置き換えられている。多くの場合、置換金属ゲートプロセスを用いてゲート電極が形成されうる。一般的な置換金属ゲートプロセスは、半導体基板上の一対のスペーサ間に高k誘電率材料及びの犠牲ゲートを形成することにより開始する。アニールプロセスといった幾つかの更なる処理ステップの後、犠牲ゲートが除去され、結果として得られるトレンチには1以上の金属層が充填される。これらの金属層には、仕事関数金属及び電極金属層が含まれる。
【0002】
原子層堆積(ALD)、化学気相堆積(CVD)、物理気相堆積(PVD)、電気めっき(EP)、及び無電解めっき(EL)といったプロセスを用いて、金属ゲート電極を形成する1以上の金属層を堆積しうる。不都合なことに、CMOSトランジスタの寸法が減少するにつれて(例えば、トランジスタゲートの長さが45nm以下となると)、トレンチのオーバハング(突出)部やボイドの形成といった問題がより顕著且つ頻繁に発生するようになり、これは、特にデュアル金属ゲート電極が必要である場合に言える。これは、小さい寸法では、金属ゲート電極の形成に使用するトレンチのアスペクト比が、二重の金属層が堆積されるので非常に高くなることによる。当業者は理解するであろうが、このような高アスペクト比を有するトレンチのメタライゼーションは、多くの場合、ボイドを形成してしまう。
【0003】
したがって、45nmのノードレベル以上におけるCMOSトランジスタ用のデュアル金属ゲート電極を形成する改善されたプロセスが必要である。
【図面の簡単な説明】
【0004】
【図1A−1D】従来のデュアル金属ゲート電極製造プロセスを示す図である。
【0005】
【図2】本発明の一実施形態によるデュアル金属ゲート電極製造方法を示す図である。
【0006】
【図3A−3J】図2の方法を実行する際に形成される構造を示す図である。
【詳細な説明】
【0007】
本願において、デュアル金属ゲート電極を形成するシステム及び方法を記載する。以下の説明では、例示的な実施形態の様々な側面を、当業者によって一般的に用いられる用語を用いて説明し、それにより当業者の仕事の実質的内容を他の当業者に伝えるものとする。しかし、当業者は、本発明は、記載する側面の一部のみを用いても実施しうることは理解されよう。説明の便宜上、特定の番号、材料、及び構造を、例示的な実施形態の完全なる理解を与えるべく記載する。しかし、当業者は、本発明はこれらの特定の詳細なしでも実施しうることは理解されよう。また、周知の特徴は省略又は簡略化して例示的な実施形態を曖昧にすることを回避している。
【0008】
様々な作業工程を、複数の離散的な作業工程として、本発明の理解に最も有用であるような順番で説明するが、説明の順番は、これらの作業工程が必ず順序に依存することを示すと解釈すべきではない。特に、これらの作業工程は提示する順序で実行される必要はない。
【0009】
本発明の実施形態によって、CMOSトランジスタ(45nm以下のゲート長を有するトランジスタを含む)用のボイドのないデュアル金属ゲート電極を製造することができる。デュアル金属ゲート電極は、トレンチ内に形成され、また、少なくとも2つの仕事関数金属層と少なくとも1つの電極金属層(充填金属層とも知られる)を有する複数の金属層を含む。本発明の一実施形態では、複数の仕事関数金属層のうちの1つは、トレンチの入口をより幅広とすることを可能にするリセスされた(recessed)仕事関数金属層から構成され、それにより、トレンチのアスペクト比を厳しくないものとする。続けて行われるトレンチのメタライゼーションによって、ボイドのないデュアル金属ゲート電極を作成することができる。
【0010】
図1A−1Dを参照するに、高k誘電率材料上にデュアル金属ゲート電極を形成する従来のプロセスを示す。図1Aは、基板100を示し、その上にデュアル金属ゲート電極が形成されうる。基板100は、様々な材料のうちバルクシリコン又はシリコン・オン・インシュレータ下部構造でありうる。基板100は、当該技術において周知である複数のスペーサ102と複数のアイソレーション構造104を含む。例えば、スペーサ102は、窒化ケイ素を用いて形成されえ、また、アイソレーション構造104は、層間絶縁膜(ILD、図1に示す)、二酸化ケイ素層、又はシャロートレンチアイソレーション(STI)構造といった構造でありうる。スペーサ102間には、ゲート電極が形成されうるトレンチ領域106がある。
【0011】
図1Bは、基板100の上とトレンチ106内への高kゲート誘電体層108の堆積を示す。図示するように、高kゲート誘電体層108は、自身がその上に堆積される表面(トレンチ106の底面及び側壁を含む)全体を一致するように覆う。高kゲート誘電体層108の堆積の後には、高k誘電体層108の質を高めるべくアニールプロセスが後に続く犠牲ゲートの堆積といった1以上のプロセスが続きうる。犠牲ゲートが使用される場合、犠牲ゲートは次に除去されて1以上の金属層により置換されうる。
【0012】
例えば、オプションの犠牲ゲートの除去後、図1Cは、トレンチ106内への1以上の仕事関数金属層の堆積を示す。ここでは、2つの仕事関数金属層、即ち、第1の仕事関数金属層110と第2の仕事関数金属層112を使用する。これらの2つの仕事関数金属層110及び112がデュアル金属ゲート電極を形成する。図示するように、トレンチ106のアスペクト比は、層が堆積されるごとに増加する。2つの仕事関数層110及び112が堆積された後、充填すべく残されているトレンチの空隙のアスペクト比は非常に高い。
【0013】
図1Dは、トレンチ106内への電極金属層114の堆積を示す。電極金属層114によってデュアル金属ゲート電極の形成が完了する。電極金属層114は、多くの場合、従来において仕事関数金属として使用されてきた金属よりも容易に研磨される充填金属を用いて形成される。図1Dに示すように、トレンチ106のアスペクト比が高いことにより、電極金属層114の堆積時にトレンチのオーバハングが発生し、その結果、トレンチ106内にボイド116が形成される。ボイド116があることによって、デュアル金属ゲート電極の電気抵抗が増加し、また、その信頼性が低下する。
【0014】
この問題に対処すべく、本発明の方法は、ボイドのないデュアル金属ゲート電極を形成可能とする製造プロセスを提供する。図2は、本発明の一実施形態によるデュアル金属ゲート電極の形成方法200を示す。図3A−3Jは、図2の方法200を実行した際に形成される構造を示す。明確とすることを目的として、図3A−3Jの構造を方法200の説明をする際に参照する。当業者は、方法200は、必要に応じて置換金属ゲートプロセスと統合されてもよいことは認識するであろう。
【0015】
方法200を開始するに、トレンチによって離間される少なくとも一対のスペーサを含む基板が提供される(図2のプロセス202)。上述したように、基板は、バルクシリコン又はシリコン・オン・インシュレータ構造といった半導体プロセスにおいて一般的に使用される構造から構成されうる。他の実施形態では、基板は、ケイ素と組み合わされても組み合わされなくてもよい別の材料を用いて形成されてもよい。この材料には、次に限定しないが、ゲルマニウム、アンチモン化インジウム、テルル化鉛、ヒ化インジウム、リン化インジウム、ヒ化ガリウム、又はアンチモン化ガリウムが含まれる。基板を形成しうる材料の幾つかの例をここに記載したが、その上に半導体デバイスが構築されうる基盤として機能しうる任意の材料が、本発明の精神及び範囲内である。スペーサは、窒化ケイ素、酸化ケイ素、炭化ケイ素、又は、様々な低k窒化物又は酸化物材料のうちのいずれかの材料から形成されうる。
【0016】
図3Aを参照するに、一対のスペーサ302を含む基板300を示す。これらのスペーサは、トレンチ304により離間される。基板300には、ILD層306及びSTI構造(図示せず)といった他の構造も含まれうる。
【0017】
次に、高kゲート誘電体層がトレンチ内に堆積される(図2のプロセス204)。CVD又はALDプロセスといったコンフォーマル堆積プロセスを用いて、高kゲート誘電体層を堆積しうる。高kゲート誘電体層に使用しうる材料には、次に限定しないが、酸化ハフニウム、ケイ酸ハフニウム、酸化ランタン、アルミン酸ランタン、酸化ジルコニウム、ケイ酸ジルコニウム、酸化タンタル、酸化チタン、チタン酸バリウムストロンチウム、チタン酸バリウム、チタン酸ストロンチウム、酸化イットリウム、酸化アルミニウム、タンタル酸鉛スカンジウム、及びニオブ酸鉛亜鉛を含む。高kゲート誘電体層を形成するために用いうる材料の幾つかの例をここに記載したが、当該層は他の材料から形成してもよい。方法200が置換金属ゲートプロセスに組み込まれる実施形態では、高k誘電体層の質を改善すべくアニールプロセスといった追加のプロセスが高k誘電体層に対して行われうる。
【0018】
図3Bは、トレンチ304内にコンフォーマルに堆積された高kゲート誘電体層308を示す。図示するように、高kゲート誘電体層308はコンフォーマルに堆積されるので、層308は、トレンチ304の底部だけでなくトレンチ304の側壁上にも形成される。高kゲート誘電体層308は更に、ILD層306上にも形成される。一部の実施形態では、高kゲート誘電体層308の厚さは、約60オングストローム(Å)未満でありえ、多くの場合、約5Å乃至約40Åである。高k誘電体層308の厚さは、形成されるゲート電極の要件に依存して異なりうる。
【0019】
代替のプロセスフローでは、高kゲート誘電体層は、スペーサが形成される前に減算プロセスにより形成されうる。例えば、高kゲート誘電体層が基板上に形成され、エッチバックされることにより、平面の高kゲート誘電体層が形成されうる。次に、スペーサが高kゲート誘電体層の両側に形成されうる。この代替の実施形態では、高kゲート誘電体層は、トレンチの底部だけにあり、トレンチの側壁上にはない。
【0020】
高kゲート誘電体層が堆積された後、第1の仕事関数金属層が、堆積されうる(図2のプロセス206)。CVD、ALD、PVD、スパッタリング、電気めっき、又は無電解めっきといった仕事関数金属用の従来の堆積プロセスを用いてよい。本発明の一部の実施形態では、第1の仕事関数金属層の厚さは、約25Å乃至約200Åでありうる。
【0021】
図3Cを参照するに、高k誘電体層308上に堆積された第1の仕事関数金属層310を示す。第1の仕事関数金属層310は、トランジスタがPMOSトランジスタとして形成されるのかNMOSトランジスタとして形成されるのかに依存してp型金属又はn型金属から構成されうる。ある実施形態では、PMOSトランジスタが形成され、p型仕事関数金属層を形成すべく使用されうる材料は、次に限定しないが、ルテニウム、パラジウム、プラチナ、コバルト、ニッケル、及び、酸化ルテニウムといった導電性金属酸化物を含む。p型金属層は、約4.9eV乃至約5.2eVである仕事関数を有するPMOSゲート電極の形成を可能にする。或いは、ある実施形態では、NMOSトランジスタが形成され、n型仕事関数金属層を形成すべく使用されうる材料は、次に限定しないが、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、及び、これらの元素を含む金属炭化物、即ち、炭化ハフニウム、炭化ジルコニウム、炭化チタン、炭化タンタル、及び炭化アルミニウムといった上記の元素の合金を含む。n型金属層は、約3.9eV乃至約4.2eVである仕事関数を有するNMOSゲート電極の形成を可能にする。
【0022】
次に、犠牲マスキング材料が、トレンチ内で第1の仕事関数金属の上に堆積される(図2のプロセス208)。犠牲マスキング材料を用いて、リセスされる仕事関数金属層を画成しうる。本発明の一部の実施形態では、犠牲マスキング材料は、スピン・オン・ガラス(SOG)材料、例えば、犠牲光吸収材料(SLAM)から構成されうる。別の実施形態では、犠牲マスキング材料は、底部反射防止コーティング材料(BARC)から構成されうる。SLAM及びBARCは、半導体プロセスにおいて一般的に使用され、このプロセスにおいて必要な機能を提供する。なお、SLAM及びBARCの光吸収特性は、本発明の実施には関連がないことに留意されたい。SOG材料が使用される場合、スピン・オン堆積(SOD)プロセスを用いて、第1の仕事関数金属層上にSOG材料を堆積し平坦化しうる。用いられうる2つの具体的なSOG材料は、193nmSLAM及び248nmSLAMといった有機スピン・オン材料でありうる。
【0023】
図3Dは、第1の仕事関数金属層310上への犠牲マスキング材料312の堆積を示す。犠牲マスキング材料312は、トレンチを完全に充填し、また、SODプロセスを用いて堆積されうる。上述したように、SOD堆積プロセスを用いることによって犠牲マスキング材料312を平坦化しうる。
【0024】
犠牲マスクの堆積後、エッチングプロセスを行い、犠牲マスキング材料を部分的にエッチバックしうる(図2のプロセス210)。本発明の様々な実施形態において、ウェットエッチング化学反応又はドライエッチング化学反応を用いうる。使用される特定のウェット又はドライエッチング化学反応は、使用される犠牲マスキング材料に適していなければならない。例えば、SLAM材料が犠牲マスキング材料に使用される場合、適切なウェットエッチング化学反応には、フッ素系のウェットエッチング化学反応が含まれうる。一実施形態では、このようなフッ素系ウェットエッチングは、フッ化水素(HF)、フッ化アンモニウム(NH4F)、及び蒸留水の混合液を用いてSLAM層をエッチングしうる。別の実施形態では、ヒドロキシル基系ウェットエッチング化学反応を用いてSLAMをエッチングしうる。例えば、極性溶媒媒体中の水酸化テトラメチルアンモニウム(TMAH)及び水酸化カリウム(KOH)の混合液を用いてエッチングしうる。或いは、SLAM材料用の適切なドライエッチング化学反応は、CH2F2ドライエッチング化学反応、SF6ドライエッチング化学反応、又はNF3ドライエッチング化学反応が含まれうる。
【0025】
図3Eは、エッチング化学反応を用いてエッチダウンされた後の犠牲マスキング材料312を示す。本発明の一部の実施形態では、犠牲マスキング材料312は、トレンチの高さの約2分1から4分の3となるまでエッチダウンされる。犠牲マスキング材料312のエッチングプロセスは、一般に、第1の仕事関数金属層310にはほとんど影響がない。
【0026】
次に、別の部分エッチングプロセスを実行する。今回は、第1の仕事関数金属層に対して実行する(図2のプロセス212)。第1の仕事関数層の部分エッチングにより、金属の露出された部分だけが除去される。第1の仕事関数層の犠牲マスキング材料により依然として覆われている部分はエッチングされない。この部分エッチングによって、図3Fに示すように「U」字型のリセスされた仕事関数金属層310が形成される。一部の実施形態では、ウェットエッチング化学反応を用いて、第1の仕事関数金属層をエッチングしうる。例えば、一実施形態では、蒸留水、水酸化アンモニウム(NH4OH)、及び過酸化水素(H2O2)の組み合わせ(標準の洗浄液とも知られる)を用いて、第1の仕事関数金属層をエッチングしうる。用いうる別のウェットエッチング化学反応は、蒸留水中の硫酸及び過酸化物の混合液によるものである。本発明の実施形態に用いうる更なるウェットエッチング化学反応には、リン酸、酢酸、及び硝酸の混合液と、塩酸、過酸化水素、及び水の混合液と、塩酸、硝酸、及び水の混合液とが含まれる。更なる実施形態では、ドライエッチング化学反応を用いて第1の仕事関数金属層を部分的にエッチングしてもよい。
【0027】
図3Fに示すように、仕事関数金属層310のエッチングによって、仕事関数金属層310は複数のスペーサ302に対してリセスした状態となるので、トレンチ304の開口部が広がり、それにより、トレンチのアスペクト比は減少し、また、続けて堆積される金属がより容易にトレンチ304内に入ることを可能にする。トレンチ304の開口部を広げることによって、トレンチのオーバハングの発生を実質的に減少又は排除する。例えば、第1の仕事関数金属層310の厚さが約25Åである実施形態では、第1の仕事関数金属層310をリセスした状態とすることにより、トレンチ304を約50Å分広げることになる。
【0028】
第1の仕事関数金属層310がリセスされた後、残りの犠牲マスキング材料が除去されうる(図2のプロセス214)。本発明の実施形態に従って、ここでも、プロセス段210において犠牲マスキング材料を部分エッチングするために用いたものと同じウェット化学反応プロセスを用いて、残りの犠牲マスキング材料を除去しうる。他の実施形態では、別のエッチングプロセスを用いてもよい。図3Gは、残りの犠牲マスキング材料312が除去された後のリセスされた仕事関数金属層310を示す。
【0029】
次に、第2の仕事関数金属層を堆積して、デュアル金属ゲート電極(図2のプロセス216)を形成する。ここでも、CVD、ALD、PVD、スパッタリング、電気めっき、又は無電解めっきといった仕事関数金属用の従来の堆積プロセスを用いてよい。本発明の一部の実施形態では、第2の仕事関数金属層の厚さは、約25Å乃至約200Åでありうる。
【0030】
第2の仕事関数金属は、p型金属又はn型金属でありうる。一部の実施形態では、第1の仕事関数金属及び第2の仕事関数金属はともに同じタイプでありうる(即ち、2つのn型金属又は2つのp型金属)。他の実施形態では、第1の仕事関数金属及び第2の仕事関数金属は、異なる型であってもよい(すなわち、1つのn型金属と1つのp型金属の組み合わせ)。第2の仕事関数金属層に用いうるp型仕事関数金属は、次に限定しないが、ルテニウム、パラジウム、プラチナ、コバルト、ニッケル、及び、酸化ルテニウムといった導電性金属酸化物を含む。第2の仕事関数金属層に用いるn型仕事関数金属は、次に限定しないが、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、及び、これらの元素を含む金属炭化物、即ち、炭化ハフニウム、炭化ジルコニウム、炭化チタン、炭化タンタル、及び炭化アルミニウムといった上記の元素の合金を含む。
【0031】
図3Hは、リセスされた仕事関数金属310上にコンフォーマルに堆積された第2の仕事関数金属層314を示す。図示するように、第1の仕事関数金属層310及び第2の仕事関数金属層314の両方が堆積されているが、トレンチ304は、後続のメタライゼーションに適した広い開口部を依然として有している。トレンチ304のアスペクト比は、その最も狭い部分においても、従来のデュアル金属ゲートプロセスにおいて形成されるトレンチのアスペクト比よりはるかに低い。
【0032】
第2の仕事関数金属層が堆積された後、充填金属としても知られる電極金属が、金属でトレンチを完全に充填するよう堆積される(図2のプロセス218)。充填金属は、一般に、例えば、タングステン、アルミニウム、銅、又は他の低抵抗率を有する金属といった容易に研磨しうる材料である。図3Iは、実質的にボイドがないようにトレンチ304を完全に充填する充填金属316の堆積を示す。
【0033】
最後に、化学的機械的研磨(CMP)プロセスを実施して、余剰の材料層を除去して、本発明によるデュアル金属ゲート電極の製造を完了する(図2のプロセス220)。図3Jは、CMPプロセスによって余剰の材料が除去された後の最終的なデュアル金属ゲート電極318を示す。例えば、CMPプロセスは、余剰の充填金属316を除去するだけでなく、第2の仕事関数金属層314及び高k誘電体層308の余剰部分も除去しうる。
【0034】
本発明の実施形態において、デュアル金属ゲート電極318は、CMOSトランジスタの形成に用いうる。例えば、ソース領域及びドレイン領域が、スペーサ302に隣接して基板300内に形成されうる。基板300のスペーサ302に隣接する領域は、イオン注入プロセスを用いてドーピングされて上述したようなソース領域及びドレイン領域が形成されうる。更に、デュアル金属ゲート電極318の下にチャネル領域が形成されうる。ソース領域、ドレイン領域、及びデュアル金属ゲート電極318に電気接点を形成して、形成されたCMOSトランジスタを有効にしうる。
【0035】
このように、従来のデュアル金属ゲート製造プロセスより低いアスペクト比で幅広のトレンチ開口を有するデュアル金属ゲート電極を製造可能にする本発明の実施形態を説明した。結果として、トレンチのオーバハングが少なくなり、ボイドが形成されることも少なくなり、従って、低抵抗及び高い信頼性を有する金属ゲート電極が得られる。なお、第1及び第2の仕事関数金属層、並びに充填金属層を形成するために用いられる材料の幾つかの例を本願に記載したが、これらの金属層は、当業者には明らかなように多くの他の材料からも形成されうることに留意されたい。
【0036】
本発明の例示的な実施形態の上記の説明、及び要約書の記載は、網羅的ではなく、発明を開示した形式に厳密に限定することを意図していない。発明の具体的な実施形態及び実施例を本願において例示目的として記載したが、当業者は本発明の範囲内で様々な等価の変更が可能であることは認識されよう。
【0037】
これらの変更は、上述した詳細な説明を鑑みて本発明に対して行いうる。請求項に用いる用語は、発明を明細書及び請求項に開示した具体的な実施形態に限定するものと解釈すべきではない。むしろ、本発明の範囲は、確立されている請求項の解釈の理論に従って解釈されるべき請求項によってのみ決定されるものとする。
【図1A】
【図1B】
【図1C】
【図1D】
【背景技術】
【0001】
次世代集積回路の製作において相補型金属酸化膜半導体(CMOS)トランジスタ用のゲート電極の製造は進歩し、二酸化ケイ素及びポリシリコンは高k誘電率材料及び金属に置き換えられている。多くの場合、置換金属ゲートプロセスを用いてゲート電極が形成されうる。一般的な置換金属ゲートプロセスは、半導体基板上の一対のスペーサ間に高k誘電率材料及びの犠牲ゲートを形成することにより開始する。アニールプロセスといった幾つかの更なる処理ステップの後、犠牲ゲートが除去され、結果として得られるトレンチには1以上の金属層が充填される。これらの金属層には、仕事関数金属及び電極金属層が含まれる。
【0002】
原子層堆積(ALD)、化学気相堆積(CVD)、物理気相堆積(PVD)、電気めっき(EP)、及び無電解めっき(EL)といったプロセスを用いて、金属ゲート電極を形成する1以上の金属層を堆積しうる。不都合なことに、CMOSトランジスタの寸法が減少するにつれて(例えば、トランジスタゲートの長さが45nm以下となると)、トレンチのオーバハング(突出)部やボイドの形成といった問題がより顕著且つ頻繁に発生するようになり、これは、特にデュアル金属ゲート電極が必要である場合に言える。これは、小さい寸法では、金属ゲート電極の形成に使用するトレンチのアスペクト比が、二重の金属層が堆積されるので非常に高くなることによる。当業者は理解するであろうが、このような高アスペクト比を有するトレンチのメタライゼーションは、多くの場合、ボイドを形成してしまう。
【0003】
したがって、45nmのノードレベル以上におけるCMOSトランジスタ用のデュアル金属ゲート電極を形成する改善されたプロセスが必要である。
【図面の簡単な説明】
【0004】
【図1A−1D】従来のデュアル金属ゲート電極製造プロセスを示す図である。
【0005】
【図2】本発明の一実施形態によるデュアル金属ゲート電極製造方法を示す図である。
【0006】
【図3A−3J】図2の方法を実行する際に形成される構造を示す図である。
【詳細な説明】
【0007】
本願において、デュアル金属ゲート電極を形成するシステム及び方法を記載する。以下の説明では、例示的な実施形態の様々な側面を、当業者によって一般的に用いられる用語を用いて説明し、それにより当業者の仕事の実質的内容を他の当業者に伝えるものとする。しかし、当業者は、本発明は、記載する側面の一部のみを用いても実施しうることは理解されよう。説明の便宜上、特定の番号、材料、及び構造を、例示的な実施形態の完全なる理解を与えるべく記載する。しかし、当業者は、本発明はこれらの特定の詳細なしでも実施しうることは理解されよう。また、周知の特徴は省略又は簡略化して例示的な実施形態を曖昧にすることを回避している。
【0008】
様々な作業工程を、複数の離散的な作業工程として、本発明の理解に最も有用であるような順番で説明するが、説明の順番は、これらの作業工程が必ず順序に依存することを示すと解釈すべきではない。特に、これらの作業工程は提示する順序で実行される必要はない。
【0009】
本発明の実施形態によって、CMOSトランジスタ(45nm以下のゲート長を有するトランジスタを含む)用のボイドのないデュアル金属ゲート電極を製造することができる。デュアル金属ゲート電極は、トレンチ内に形成され、また、少なくとも2つの仕事関数金属層と少なくとも1つの電極金属層(充填金属層とも知られる)を有する複数の金属層を含む。本発明の一実施形態では、複数の仕事関数金属層のうちの1つは、トレンチの入口をより幅広とすることを可能にするリセスされた(recessed)仕事関数金属層から構成され、それにより、トレンチのアスペクト比を厳しくないものとする。続けて行われるトレンチのメタライゼーションによって、ボイドのないデュアル金属ゲート電極を作成することができる。
【0010】
図1A−1Dを参照するに、高k誘電率材料上にデュアル金属ゲート電極を形成する従来のプロセスを示す。図1Aは、基板100を示し、その上にデュアル金属ゲート電極が形成されうる。基板100は、様々な材料のうちバルクシリコン又はシリコン・オン・インシュレータ下部構造でありうる。基板100は、当該技術において周知である複数のスペーサ102と複数のアイソレーション構造104を含む。例えば、スペーサ102は、窒化ケイ素を用いて形成されえ、また、アイソレーション構造104は、層間絶縁膜(ILD、図1に示す)、二酸化ケイ素層、又はシャロートレンチアイソレーション(STI)構造といった構造でありうる。スペーサ102間には、ゲート電極が形成されうるトレンチ領域106がある。
【0011】
図1Bは、基板100の上とトレンチ106内への高kゲート誘電体層108の堆積を示す。図示するように、高kゲート誘電体層108は、自身がその上に堆積される表面(トレンチ106の底面及び側壁を含む)全体を一致するように覆う。高kゲート誘電体層108の堆積の後には、高k誘電体層108の質を高めるべくアニールプロセスが後に続く犠牲ゲートの堆積といった1以上のプロセスが続きうる。犠牲ゲートが使用される場合、犠牲ゲートは次に除去されて1以上の金属層により置換されうる。
【0012】
例えば、オプションの犠牲ゲートの除去後、図1Cは、トレンチ106内への1以上の仕事関数金属層の堆積を示す。ここでは、2つの仕事関数金属層、即ち、第1の仕事関数金属層110と第2の仕事関数金属層112を使用する。これらの2つの仕事関数金属層110及び112がデュアル金属ゲート電極を形成する。図示するように、トレンチ106のアスペクト比は、層が堆積されるごとに増加する。2つの仕事関数層110及び112が堆積された後、充填すべく残されているトレンチの空隙のアスペクト比は非常に高い。
【0013】
図1Dは、トレンチ106内への電極金属層114の堆積を示す。電極金属層114によってデュアル金属ゲート電極の形成が完了する。電極金属層114は、多くの場合、従来において仕事関数金属として使用されてきた金属よりも容易に研磨される充填金属を用いて形成される。図1Dに示すように、トレンチ106のアスペクト比が高いことにより、電極金属層114の堆積時にトレンチのオーバハングが発生し、その結果、トレンチ106内にボイド116が形成される。ボイド116があることによって、デュアル金属ゲート電極の電気抵抗が増加し、また、その信頼性が低下する。
【0014】
この問題に対処すべく、本発明の方法は、ボイドのないデュアル金属ゲート電極を形成可能とする製造プロセスを提供する。図2は、本発明の一実施形態によるデュアル金属ゲート電極の形成方法200を示す。図3A−3Jは、図2の方法200を実行した際に形成される構造を示す。明確とすることを目的として、図3A−3Jの構造を方法200の説明をする際に参照する。当業者は、方法200は、必要に応じて置換金属ゲートプロセスと統合されてもよいことは認識するであろう。
【0015】
方法200を開始するに、トレンチによって離間される少なくとも一対のスペーサを含む基板が提供される(図2のプロセス202)。上述したように、基板は、バルクシリコン又はシリコン・オン・インシュレータ構造といった半導体プロセスにおいて一般的に使用される構造から構成されうる。他の実施形態では、基板は、ケイ素と組み合わされても組み合わされなくてもよい別の材料を用いて形成されてもよい。この材料には、次に限定しないが、ゲルマニウム、アンチモン化インジウム、テルル化鉛、ヒ化インジウム、リン化インジウム、ヒ化ガリウム、又はアンチモン化ガリウムが含まれる。基板を形成しうる材料の幾つかの例をここに記載したが、その上に半導体デバイスが構築されうる基盤として機能しうる任意の材料が、本発明の精神及び範囲内である。スペーサは、窒化ケイ素、酸化ケイ素、炭化ケイ素、又は、様々な低k窒化物又は酸化物材料のうちのいずれかの材料から形成されうる。
【0016】
図3Aを参照するに、一対のスペーサ302を含む基板300を示す。これらのスペーサは、トレンチ304により離間される。基板300には、ILD層306及びSTI構造(図示せず)といった他の構造も含まれうる。
【0017】
次に、高kゲート誘電体層がトレンチ内に堆積される(図2のプロセス204)。CVD又はALDプロセスといったコンフォーマル堆積プロセスを用いて、高kゲート誘電体層を堆積しうる。高kゲート誘電体層に使用しうる材料には、次に限定しないが、酸化ハフニウム、ケイ酸ハフニウム、酸化ランタン、アルミン酸ランタン、酸化ジルコニウム、ケイ酸ジルコニウム、酸化タンタル、酸化チタン、チタン酸バリウムストロンチウム、チタン酸バリウム、チタン酸ストロンチウム、酸化イットリウム、酸化アルミニウム、タンタル酸鉛スカンジウム、及びニオブ酸鉛亜鉛を含む。高kゲート誘電体層を形成するために用いうる材料の幾つかの例をここに記載したが、当該層は他の材料から形成してもよい。方法200が置換金属ゲートプロセスに組み込まれる実施形態では、高k誘電体層の質を改善すべくアニールプロセスといった追加のプロセスが高k誘電体層に対して行われうる。
【0018】
図3Bは、トレンチ304内にコンフォーマルに堆積された高kゲート誘電体層308を示す。図示するように、高kゲート誘電体層308はコンフォーマルに堆積されるので、層308は、トレンチ304の底部だけでなくトレンチ304の側壁上にも形成される。高kゲート誘電体層308は更に、ILD層306上にも形成される。一部の実施形態では、高kゲート誘電体層308の厚さは、約60オングストローム(Å)未満でありえ、多くの場合、約5Å乃至約40Åである。高k誘電体層308の厚さは、形成されるゲート電極の要件に依存して異なりうる。
【0019】
代替のプロセスフローでは、高kゲート誘電体層は、スペーサが形成される前に減算プロセスにより形成されうる。例えば、高kゲート誘電体層が基板上に形成され、エッチバックされることにより、平面の高kゲート誘電体層が形成されうる。次に、スペーサが高kゲート誘電体層の両側に形成されうる。この代替の実施形態では、高kゲート誘電体層は、トレンチの底部だけにあり、トレンチの側壁上にはない。
【0020】
高kゲート誘電体層が堆積された後、第1の仕事関数金属層が、堆積されうる(図2のプロセス206)。CVD、ALD、PVD、スパッタリング、電気めっき、又は無電解めっきといった仕事関数金属用の従来の堆積プロセスを用いてよい。本発明の一部の実施形態では、第1の仕事関数金属層の厚さは、約25Å乃至約200Åでありうる。
【0021】
図3Cを参照するに、高k誘電体層308上に堆積された第1の仕事関数金属層310を示す。第1の仕事関数金属層310は、トランジスタがPMOSトランジスタとして形成されるのかNMOSトランジスタとして形成されるのかに依存してp型金属又はn型金属から構成されうる。ある実施形態では、PMOSトランジスタが形成され、p型仕事関数金属層を形成すべく使用されうる材料は、次に限定しないが、ルテニウム、パラジウム、プラチナ、コバルト、ニッケル、及び、酸化ルテニウムといった導電性金属酸化物を含む。p型金属層は、約4.9eV乃至約5.2eVである仕事関数を有するPMOSゲート電極の形成を可能にする。或いは、ある実施形態では、NMOSトランジスタが形成され、n型仕事関数金属層を形成すべく使用されうる材料は、次に限定しないが、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、及び、これらの元素を含む金属炭化物、即ち、炭化ハフニウム、炭化ジルコニウム、炭化チタン、炭化タンタル、及び炭化アルミニウムといった上記の元素の合金を含む。n型金属層は、約3.9eV乃至約4.2eVである仕事関数を有するNMOSゲート電極の形成を可能にする。
【0022】
次に、犠牲マスキング材料が、トレンチ内で第1の仕事関数金属の上に堆積される(図2のプロセス208)。犠牲マスキング材料を用いて、リセスされる仕事関数金属層を画成しうる。本発明の一部の実施形態では、犠牲マスキング材料は、スピン・オン・ガラス(SOG)材料、例えば、犠牲光吸収材料(SLAM)から構成されうる。別の実施形態では、犠牲マスキング材料は、底部反射防止コーティング材料(BARC)から構成されうる。SLAM及びBARCは、半導体プロセスにおいて一般的に使用され、このプロセスにおいて必要な機能を提供する。なお、SLAM及びBARCの光吸収特性は、本発明の実施には関連がないことに留意されたい。SOG材料が使用される場合、スピン・オン堆積(SOD)プロセスを用いて、第1の仕事関数金属層上にSOG材料を堆積し平坦化しうる。用いられうる2つの具体的なSOG材料は、193nmSLAM及び248nmSLAMといった有機スピン・オン材料でありうる。
【0023】
図3Dは、第1の仕事関数金属層310上への犠牲マスキング材料312の堆積を示す。犠牲マスキング材料312は、トレンチを完全に充填し、また、SODプロセスを用いて堆積されうる。上述したように、SOD堆積プロセスを用いることによって犠牲マスキング材料312を平坦化しうる。
【0024】
犠牲マスクの堆積後、エッチングプロセスを行い、犠牲マスキング材料を部分的にエッチバックしうる(図2のプロセス210)。本発明の様々な実施形態において、ウェットエッチング化学反応又はドライエッチング化学反応を用いうる。使用される特定のウェット又はドライエッチング化学反応は、使用される犠牲マスキング材料に適していなければならない。例えば、SLAM材料が犠牲マスキング材料に使用される場合、適切なウェットエッチング化学反応には、フッ素系のウェットエッチング化学反応が含まれうる。一実施形態では、このようなフッ素系ウェットエッチングは、フッ化水素(HF)、フッ化アンモニウム(NH4F)、及び蒸留水の混合液を用いてSLAM層をエッチングしうる。別の実施形態では、ヒドロキシル基系ウェットエッチング化学反応を用いてSLAMをエッチングしうる。例えば、極性溶媒媒体中の水酸化テトラメチルアンモニウム(TMAH)及び水酸化カリウム(KOH)の混合液を用いてエッチングしうる。或いは、SLAM材料用の適切なドライエッチング化学反応は、CH2F2ドライエッチング化学反応、SF6ドライエッチング化学反応、又はNF3ドライエッチング化学反応が含まれうる。
【0025】
図3Eは、エッチング化学反応を用いてエッチダウンされた後の犠牲マスキング材料312を示す。本発明の一部の実施形態では、犠牲マスキング材料312は、トレンチの高さの約2分1から4分の3となるまでエッチダウンされる。犠牲マスキング材料312のエッチングプロセスは、一般に、第1の仕事関数金属層310にはほとんど影響がない。
【0026】
次に、別の部分エッチングプロセスを実行する。今回は、第1の仕事関数金属層に対して実行する(図2のプロセス212)。第1の仕事関数層の部分エッチングにより、金属の露出された部分だけが除去される。第1の仕事関数層の犠牲マスキング材料により依然として覆われている部分はエッチングされない。この部分エッチングによって、図3Fに示すように「U」字型のリセスされた仕事関数金属層310が形成される。一部の実施形態では、ウェットエッチング化学反応を用いて、第1の仕事関数金属層をエッチングしうる。例えば、一実施形態では、蒸留水、水酸化アンモニウム(NH4OH)、及び過酸化水素(H2O2)の組み合わせ(標準の洗浄液とも知られる)を用いて、第1の仕事関数金属層をエッチングしうる。用いうる別のウェットエッチング化学反応は、蒸留水中の硫酸及び過酸化物の混合液によるものである。本発明の実施形態に用いうる更なるウェットエッチング化学反応には、リン酸、酢酸、及び硝酸の混合液と、塩酸、過酸化水素、及び水の混合液と、塩酸、硝酸、及び水の混合液とが含まれる。更なる実施形態では、ドライエッチング化学反応を用いて第1の仕事関数金属層を部分的にエッチングしてもよい。
【0027】
図3Fに示すように、仕事関数金属層310のエッチングによって、仕事関数金属層310は複数のスペーサ302に対してリセスした状態となるので、トレンチ304の開口部が広がり、それにより、トレンチのアスペクト比は減少し、また、続けて堆積される金属がより容易にトレンチ304内に入ることを可能にする。トレンチ304の開口部を広げることによって、トレンチのオーバハングの発生を実質的に減少又は排除する。例えば、第1の仕事関数金属層310の厚さが約25Åである実施形態では、第1の仕事関数金属層310をリセスした状態とすることにより、トレンチ304を約50Å分広げることになる。
【0028】
第1の仕事関数金属層310がリセスされた後、残りの犠牲マスキング材料が除去されうる(図2のプロセス214)。本発明の実施形態に従って、ここでも、プロセス段210において犠牲マスキング材料を部分エッチングするために用いたものと同じウェット化学反応プロセスを用いて、残りの犠牲マスキング材料を除去しうる。他の実施形態では、別のエッチングプロセスを用いてもよい。図3Gは、残りの犠牲マスキング材料312が除去された後のリセスされた仕事関数金属層310を示す。
【0029】
次に、第2の仕事関数金属層を堆積して、デュアル金属ゲート電極(図2のプロセス216)を形成する。ここでも、CVD、ALD、PVD、スパッタリング、電気めっき、又は無電解めっきといった仕事関数金属用の従来の堆積プロセスを用いてよい。本発明の一部の実施形態では、第2の仕事関数金属層の厚さは、約25Å乃至約200Åでありうる。
【0030】
第2の仕事関数金属は、p型金属又はn型金属でありうる。一部の実施形態では、第1の仕事関数金属及び第2の仕事関数金属はともに同じタイプでありうる(即ち、2つのn型金属又は2つのp型金属)。他の実施形態では、第1の仕事関数金属及び第2の仕事関数金属は、異なる型であってもよい(すなわち、1つのn型金属と1つのp型金属の組み合わせ)。第2の仕事関数金属層に用いうるp型仕事関数金属は、次に限定しないが、ルテニウム、パラジウム、プラチナ、コバルト、ニッケル、及び、酸化ルテニウムといった導電性金属酸化物を含む。第2の仕事関数金属層に用いるn型仕事関数金属は、次に限定しないが、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、及び、これらの元素を含む金属炭化物、即ち、炭化ハフニウム、炭化ジルコニウム、炭化チタン、炭化タンタル、及び炭化アルミニウムといった上記の元素の合金を含む。
【0031】
図3Hは、リセスされた仕事関数金属310上にコンフォーマルに堆積された第2の仕事関数金属層314を示す。図示するように、第1の仕事関数金属層310及び第2の仕事関数金属層314の両方が堆積されているが、トレンチ304は、後続のメタライゼーションに適した広い開口部を依然として有している。トレンチ304のアスペクト比は、その最も狭い部分においても、従来のデュアル金属ゲートプロセスにおいて形成されるトレンチのアスペクト比よりはるかに低い。
【0032】
第2の仕事関数金属層が堆積された後、充填金属としても知られる電極金属が、金属でトレンチを完全に充填するよう堆積される(図2のプロセス218)。充填金属は、一般に、例えば、タングステン、アルミニウム、銅、又は他の低抵抗率を有する金属といった容易に研磨しうる材料である。図3Iは、実質的にボイドがないようにトレンチ304を完全に充填する充填金属316の堆積を示す。
【0033】
最後に、化学的機械的研磨(CMP)プロセスを実施して、余剰の材料層を除去して、本発明によるデュアル金属ゲート電極の製造を完了する(図2のプロセス220)。図3Jは、CMPプロセスによって余剰の材料が除去された後の最終的なデュアル金属ゲート電極318を示す。例えば、CMPプロセスは、余剰の充填金属316を除去するだけでなく、第2の仕事関数金属層314及び高k誘電体層308の余剰部分も除去しうる。
【0034】
本発明の実施形態において、デュアル金属ゲート電極318は、CMOSトランジスタの形成に用いうる。例えば、ソース領域及びドレイン領域が、スペーサ302に隣接して基板300内に形成されうる。基板300のスペーサ302に隣接する領域は、イオン注入プロセスを用いてドーピングされて上述したようなソース領域及びドレイン領域が形成されうる。更に、デュアル金属ゲート電極318の下にチャネル領域が形成されうる。ソース領域、ドレイン領域、及びデュアル金属ゲート電極318に電気接点を形成して、形成されたCMOSトランジスタを有効にしうる。
【0035】
このように、従来のデュアル金属ゲート製造プロセスより低いアスペクト比で幅広のトレンチ開口を有するデュアル金属ゲート電極を製造可能にする本発明の実施形態を説明した。結果として、トレンチのオーバハングが少なくなり、ボイドが形成されることも少なくなり、従って、低抵抗及び高い信頼性を有する金属ゲート電極が得られる。なお、第1及び第2の仕事関数金属層、並びに充填金属層を形成するために用いられる材料の幾つかの例を本願に記載したが、これらの金属層は、当業者には明らかなように多くの他の材料からも形成されうることに留意されたい。
【0036】
本発明の例示的な実施形態の上記の説明、及び要約書の記載は、網羅的ではなく、発明を開示した形式に厳密に限定することを意図していない。発明の具体的な実施形態及び実施例を本願において例示目的として記載したが、当業者は本発明の範囲内で様々な等価の変更が可能であることは認識されよう。
【0037】
これらの変更は、上述した詳細な説明を鑑みて本発明に対して行いうる。請求項に用いる用語は、発明を明細書及び請求項に開示した具体的な実施形態に限定するものと解釈すべきではない。むしろ、本発明の範囲は、確立されている請求項の解釈の理論に従って解釈されるべき請求項によってのみ決定されるものとする。
【図1A】
【図1B】
【図1C】
【図1D】
【特許請求の範囲】
【請求項1】
基板と、
前記基板の表面上に配置された一対のスペーサと、
前記一対のスペーサ間で前記基板の前記表面上と前記スペーサの側壁上にコンフォーマルに堆積された高k誘電体層と、
前記一対のスペーサ間で前記基板の前記表面に沿って、且つ、前記スペーサの前記側壁の一部に沿って前記高k誘電体層上にコンフォーマルに堆積された、リセスされた仕事関数金属層と、
前記リセスされた仕事関数金属層と前記一対のスペーサ上にコンフォーマルに堆積された第2の仕事関数金属層と、
前記第2の仕事関数金属層上に堆積された電極金属層と、
を含む装置。
【請求項2】
前記基板は、半導体材料を含み、
前記スペーサは、窒化ケイ素を含む、請求項1に記載の装置。
【請求項3】
前記高k誘電体層は、酸化ハフニウム、ケイ酸ハフニウム、酸化ランタン、アルミン酸ランタン、酸化ジルコニウム、ケイ酸ジルコニウム、酸化タンタル、酸化チタン、チタン酸バリウムストロンチウム、チタン酸バリウム、チタン酸ストロンチウム、酸化イットリウム、酸化アルミニウム、タンタル酸鉛スカンジウム、又はニオブ酸鉛亜鉛を含む、請求項1に記載の装置。
【請求項4】
前記リセスされた仕事関数金属層は、「U」字型である、請求項1に記載の装置。
【請求項5】
前記リセスされた仕事関数金属層及び前記第2の仕事関数金属層は、それぞれ、ルテニウム、パラジウム、プラチナ、コバルト、ニッケル、導電性金属酸化物、酸化ルテニウム、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、炭化ハフニウム、炭化ジルコニウム、炭化チタン、炭化タンタル、及び炭化アルミニウムからなる群から選択される少なくとも1つの金属を含む、請求項1に記載の装置。
【請求項6】
前記電極金属は、タングステン、アルミニウム、銅、又は低抵抗率の金属を含む、請求項1に記載の装置。
【請求項7】
前記スペーサのうち一方に隣接するソース領域と、
前記スペーサのうち他方に隣接するドレイン領域と、
前記高k誘電体層の下のチャネル領域と、
を更に含む、請求項1に記載の装置。
【請求項8】
トレンチにより離間される一対のスペーサを有する基板を提供することと、
前記スペーサ間の前記トレンチ内に高k誘電体層をコンフォーマルに堆積することと、
前記トレンチ内で前記高k誘電体層上に第1の仕事関数金属層をコンフォーマルに堆積することと、
前記トレンチ内で前記第1の仕事関数金属層上に犠牲マスキング材料を堆積することと、
前記第1の仕事関数金属層の一部を露出すべく前記トレンチの高さの約2分の1乃至4分の3となるまで前記犠牲マスキング材料の一部をエッチングすることと、
リセスされた仕事関数金属層を形成すべく前記第1の仕事関数金属層の前記露出された一部をエッチングすることと、
残っている犠牲マスキング材料をエッチングすることと、
前記リセスされた仕事関数金属層上に第2の仕事関数金属層をコンフォーマルに堆積することと、
前記第2の仕事関数金属層上に電極金属層を堆積することと、
少なくとも前記電極金属層を平坦化することと、
を含む方法。
【請求項9】
前記第1の仕事関数金属層及び前記第2の仕事関数金属層は、それぞれ、ルテニウム、パラジウム、プラチナ、コバルト、ニッケル、導電性金属酸化物、酸化ルテニウム、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、炭化ハフニウム、炭化ジルコニウム、炭化チタン、炭化タンタル、及び炭化アルミニウムからなる群から選択される少なくとも1つの金属を含む、請求項8に記載の方法。
【請求項10】
前記犠牲マスキング材料は、SOG材料、SLAM材料、又はBARC材料を含む、請求項8に記載の方法。
【請求項11】
前記犠牲マスキング材料の前記エッチングは、前記犠牲マスキング材料にフッ素系ウェットエッチング化学反応を施すことを含む、請求項8に記載の方法。
【請求項12】
前記犠牲マスキング材料の前記エッチングは、前記犠牲マスキング材料にドライエッチング化学反応を施すことを含み、
前記ドライエッチング化学反応は、CH2F2ドライエッチング化学反応、SF6ドライエッチング化学反応、又はNF3ドライエッチング化学反応を含む、請求項8に記載の方法。
【請求項13】
前記第1の仕事関数金属層の前記エッチングは、前記第1の仕事関数金属層にウェットエッチング化学反応を施すことを含み、
前記ウェットエッチング化学反応は、蒸留水、NH4OH、及びH2O2の組み合わせと、硫酸、過酸化物、及び蒸留水の組み合わせと、リン酸、酢酸、及び硝酸の組み合わせと、塩酸、H2O2、及び水の組み合わせと、塩酸、硝酸、及び水の組み合わせのうちの少なくとも1つを含む、請求項8に記載の方法。
【請求項14】
前記第1の仕事関数金属層の前記エッチングは、前記第1の仕事関数金属層にドライエッチング化学反応を施すことを含む、請求項8に記載の方法。
【請求項15】
基板を提供することと、
前記基板上に高k誘電体層を形成することと、
高kゲート誘電体層を形成すべく前記高k誘電体層をエッチングすることと、
前記高kゲート誘電体層の両端に一対のスペーサを形成することと、
前記スペーサ間のトレンチ内及び前記高kゲート誘電体層上に第1の仕事関数金属層をコンフォーマルに堆積することと、
前記トレンチ内で前記第1の仕事関数金属層上に犠牲マスキング材料を堆積することと、
前記第1の仕事関数金属層の一部を露出すべく前記犠牲マスキング材料の一部をエッチングすることと、
リセスされた仕事関数金属層を形成すべく前記第1の仕事関数金属層の前記露出された一部をエッチングすることと、
残っている犠牲マスキング材料をエッチングすることと、
前記リセスされた仕事関数金属層上に第2の仕事関数金属層をコンフォーマルに堆積することと、
前記第2の仕事関数金属層上に電極金属層を堆積することと、
少なくとも前記電極金属層を平坦化することと、
を含む方法。
【請求項16】
前記第1の仕事関数金属層及び前記第2の仕事関数金属層は、それぞれ、ルテニウム、パラジウム、プラチナ、コバルト、ニッケル、導電性金属酸化物、酸化ルテニウム、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、炭化ハフニウム、炭化ジルコニウム、炭化チタン、炭化タンタル、及び炭化アルミニウムのうち少なくとも1つを含む、請求項15に記載の方法。
【請求項17】
前記犠牲マスキング材料の前記エッチングは、フッ素系ウェットエッチング化学反応を施すことを含む、請求項15に記載の方法。
【請求項18】
前記犠牲マスキング材料の前記エッチングは、CH2F2ドライエッチング化学反応、SF6ドライエッチング化学反応、又はNF3ドライエッチング化学反応を施すことを含む、請求項15に記載の方法。
【請求項19】
前記第1の仕事関数金属層の前記エッチングは、蒸留水、NH4OH、及びH2O2の組み合わせと、硫酸、過酸化物、及び蒸留水の組み合わせと、リン酸、酢酸、及び硝酸の組み合わせと、塩酸、H2O2、及び水の組み合わせと、塩酸、硝酸、及び水の組み合わせのうちの少なくとも1つを施すことを含む、請求項15に記載の方法。
【請求項20】
前記第1の仕事関数金属層の前記エッチングは、前記第1の仕事関数金属層にドライエッチング化学反応を施すことを含む、請求項15に記載の方法。
【請求項1】
基板と、
前記基板の表面上に配置された一対のスペーサと、
前記一対のスペーサ間で前記基板の前記表面上と前記スペーサの側壁上にコンフォーマルに堆積された高k誘電体層と、
前記一対のスペーサ間で前記基板の前記表面に沿って、且つ、前記スペーサの前記側壁の一部に沿って前記高k誘電体層上にコンフォーマルに堆積された、リセスされた仕事関数金属層と、
前記リセスされた仕事関数金属層と前記一対のスペーサ上にコンフォーマルに堆積された第2の仕事関数金属層と、
前記第2の仕事関数金属層上に堆積された電極金属層と、
を含む装置。
【請求項2】
前記基板は、半導体材料を含み、
前記スペーサは、窒化ケイ素を含む、請求項1に記載の装置。
【請求項3】
前記高k誘電体層は、酸化ハフニウム、ケイ酸ハフニウム、酸化ランタン、アルミン酸ランタン、酸化ジルコニウム、ケイ酸ジルコニウム、酸化タンタル、酸化チタン、チタン酸バリウムストロンチウム、チタン酸バリウム、チタン酸ストロンチウム、酸化イットリウム、酸化アルミニウム、タンタル酸鉛スカンジウム、又はニオブ酸鉛亜鉛を含む、請求項1に記載の装置。
【請求項4】
前記リセスされた仕事関数金属層は、「U」字型である、請求項1に記載の装置。
【請求項5】
前記リセスされた仕事関数金属層及び前記第2の仕事関数金属層は、それぞれ、ルテニウム、パラジウム、プラチナ、コバルト、ニッケル、導電性金属酸化物、酸化ルテニウム、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、炭化ハフニウム、炭化ジルコニウム、炭化チタン、炭化タンタル、及び炭化アルミニウムからなる群から選択される少なくとも1つの金属を含む、請求項1に記載の装置。
【請求項6】
前記電極金属は、タングステン、アルミニウム、銅、又は低抵抗率の金属を含む、請求項1に記載の装置。
【請求項7】
前記スペーサのうち一方に隣接するソース領域と、
前記スペーサのうち他方に隣接するドレイン領域と、
前記高k誘電体層の下のチャネル領域と、
を更に含む、請求項1に記載の装置。
【請求項8】
トレンチにより離間される一対のスペーサを有する基板を提供することと、
前記スペーサ間の前記トレンチ内に高k誘電体層をコンフォーマルに堆積することと、
前記トレンチ内で前記高k誘電体層上に第1の仕事関数金属層をコンフォーマルに堆積することと、
前記トレンチ内で前記第1の仕事関数金属層上に犠牲マスキング材料を堆積することと、
前記第1の仕事関数金属層の一部を露出すべく前記トレンチの高さの約2分の1乃至4分の3となるまで前記犠牲マスキング材料の一部をエッチングすることと、
リセスされた仕事関数金属層を形成すべく前記第1の仕事関数金属層の前記露出された一部をエッチングすることと、
残っている犠牲マスキング材料をエッチングすることと、
前記リセスされた仕事関数金属層上に第2の仕事関数金属層をコンフォーマルに堆積することと、
前記第2の仕事関数金属層上に電極金属層を堆積することと、
少なくとも前記電極金属層を平坦化することと、
を含む方法。
【請求項9】
前記第1の仕事関数金属層及び前記第2の仕事関数金属層は、それぞれ、ルテニウム、パラジウム、プラチナ、コバルト、ニッケル、導電性金属酸化物、酸化ルテニウム、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、炭化ハフニウム、炭化ジルコニウム、炭化チタン、炭化タンタル、及び炭化アルミニウムからなる群から選択される少なくとも1つの金属を含む、請求項8に記載の方法。
【請求項10】
前記犠牲マスキング材料は、SOG材料、SLAM材料、又はBARC材料を含む、請求項8に記載の方法。
【請求項11】
前記犠牲マスキング材料の前記エッチングは、前記犠牲マスキング材料にフッ素系ウェットエッチング化学反応を施すことを含む、請求項8に記載の方法。
【請求項12】
前記犠牲マスキング材料の前記エッチングは、前記犠牲マスキング材料にドライエッチング化学反応を施すことを含み、
前記ドライエッチング化学反応は、CH2F2ドライエッチング化学反応、SF6ドライエッチング化学反応、又はNF3ドライエッチング化学反応を含む、請求項8に記載の方法。
【請求項13】
前記第1の仕事関数金属層の前記エッチングは、前記第1の仕事関数金属層にウェットエッチング化学反応を施すことを含み、
前記ウェットエッチング化学反応は、蒸留水、NH4OH、及びH2O2の組み合わせと、硫酸、過酸化物、及び蒸留水の組み合わせと、リン酸、酢酸、及び硝酸の組み合わせと、塩酸、H2O2、及び水の組み合わせと、塩酸、硝酸、及び水の組み合わせのうちの少なくとも1つを含む、請求項8に記載の方法。
【請求項14】
前記第1の仕事関数金属層の前記エッチングは、前記第1の仕事関数金属層にドライエッチング化学反応を施すことを含む、請求項8に記載の方法。
【請求項15】
基板を提供することと、
前記基板上に高k誘電体層を形成することと、
高kゲート誘電体層を形成すべく前記高k誘電体層をエッチングすることと、
前記高kゲート誘電体層の両端に一対のスペーサを形成することと、
前記スペーサ間のトレンチ内及び前記高kゲート誘電体層上に第1の仕事関数金属層をコンフォーマルに堆積することと、
前記トレンチ内で前記第1の仕事関数金属層上に犠牲マスキング材料を堆積することと、
前記第1の仕事関数金属層の一部を露出すべく前記犠牲マスキング材料の一部をエッチングすることと、
リセスされた仕事関数金属層を形成すべく前記第1の仕事関数金属層の前記露出された一部をエッチングすることと、
残っている犠牲マスキング材料をエッチングすることと、
前記リセスされた仕事関数金属層上に第2の仕事関数金属層をコンフォーマルに堆積することと、
前記第2の仕事関数金属層上に電極金属層を堆積することと、
少なくとも前記電極金属層を平坦化することと、
を含む方法。
【請求項16】
前記第1の仕事関数金属層及び前記第2の仕事関数金属層は、それぞれ、ルテニウム、パラジウム、プラチナ、コバルト、ニッケル、導電性金属酸化物、酸化ルテニウム、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、炭化ハフニウム、炭化ジルコニウム、炭化チタン、炭化タンタル、及び炭化アルミニウムのうち少なくとも1つを含む、請求項15に記載の方法。
【請求項17】
前記犠牲マスキング材料の前記エッチングは、フッ素系ウェットエッチング化学反応を施すことを含む、請求項15に記載の方法。
【請求項18】
前記犠牲マスキング材料の前記エッチングは、CH2F2ドライエッチング化学反応、SF6ドライエッチング化学反応、又はNF3ドライエッチング化学反応を施すことを含む、請求項15に記載の方法。
【請求項19】
前記第1の仕事関数金属層の前記エッチングは、蒸留水、NH4OH、及びH2O2の組み合わせと、硫酸、過酸化物、及び蒸留水の組み合わせと、リン酸、酢酸、及び硝酸の組み合わせと、塩酸、H2O2、及び水の組み合わせと、塩酸、硝酸、及び水の組み合わせのうちの少なくとも1つを施すことを含む、請求項15に記載の方法。
【請求項20】
前記第1の仕事関数金属層の前記エッチングは、前記第1の仕事関数金属層にドライエッチング化学反応を施すことを含む、請求項15に記載の方法。
【図2】
【図3A】
【図3B】
【図3C】
【図3D】
【図3E】
【図3F】
【図3G】
【図3H】
【図3I】
【図3J】
【図3A】
【図3B】
【図3C】
【図3D】
【図3E】
【図3F】
【図3G】
【図3H】
【図3I】
【図3J】
【公表番号】特表2009−534847(P2009−534847A)
【公表日】平成21年9月24日(2009.9.24)
【国際特許分類】
【出願番号】特願2009−506646(P2009−506646)
【出願日】平成19年5月1日(2007.5.1)
【国際出願番号】PCT/US2007/010482
【国際公開番号】WO2007/133440
【国際公開日】平成19年11月22日(2007.11.22)
【出願人】(591003943)インテル・コーポレーション (1,101)
【Fターム(参考)】
【公表日】平成21年9月24日(2009.9.24)
【国際特許分類】
【出願日】平成19年5月1日(2007.5.1)
【国際出願番号】PCT/US2007/010482
【国際公開番号】WO2007/133440
【国際公開日】平成19年11月22日(2007.11.22)
【出願人】(591003943)インテル・コーポレーション (1,101)
【Fターム(参考)】
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