【課題】 大幅なプロセスコスト増を伴うことなく、チャネルに歪を発生させることが可能な半導体装置の製造方法を提供する。
【解決手段】 （ａ）半導体基板の一部の表面上に、半導体膜と、該半導体膜よりも密度の高いブロック膜とがこの順番に積層されたゲートパターンを形成する。（ｂ）ゲートパターンをマスクとして、半導体基板の表層部に、ソース及びドレイン用の不純物を注入する。（ｃ）ゲートパターンをマスクとして、半導体基板内に、ソース及びドレイン用の不純物とは異なる歪形成用の不純物を注入する。（ｄ）半導体基板を熱処理し、歪形成用の不純物が注入された領域を再結晶化させる。 （もっと読む）

【課題】ゲート電極間の分離領域を含むゲート電極の端部形状の加工が容易となる構造を有する半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１０の表面よりも高い上面を有する素子分離絶縁膜１１により半導体基板に第１及び第２チャネル形成領域を有する第１及び第２半導体領域（１２，１３）がそれぞれ区分され、第１及び第２チャネル形成領域上にゲート絶縁膜１４と第１及び第２ゲート電極（Ｇ１，Ｇ２）が形成され、その両側部における第１及び第２半導体領域の表層部にソースドレイン領域が形成され、第１及び第２ゲート電極は、第１及び第２半導体領域内において素子分離絶縁膜と略同じ高さを有し、その端部が素子分離絶縁膜の側面に接するように形成された第１導電層１５ｐと、上記端部から素子分離絶縁膜上にはみ出すように第１導電層上に形成された第２導電層１６ｓとを有する構成とする。 （もっと読む）

【課題】ＭＯＳＦＥＴにおいて、ショートチャネル効果の抑制と移動度向上を両立させることを可能とする。
【解決手段】半導体基板１３上にダミーゲート絶縁膜３１を介してダミーゲート３４を形成する工程と、ダミーゲート３４の両側の半導体基板１３にソース・ドレイン不純物領域２３，２４を形成する工程と、ダミーゲート３４の両側の半導体基板１３上にエクステンション領域２５，２６を形成する工程と、ダミーゲート３４直下のソース側にソース不純物領域２３のオーバーラップ領域２７を形成する工程と、ダミーゲート３４を除去し、該除去領域に露出したダミーゲート絶縁膜３１を除去する工程と、除去領域に露出した半導体基板１３にリセス形状１５を形成する工程と、リセス形状１５を形成した半導体基板１３上にゲート絶縁膜２１とゲート電極２２とを順次形成する工程とを備えている。 （もっと読む）

【課題】不純物の注入量及びチャネル領域中の不純物濃度を容易に制御する。動作特性に優れたＦｉｎ型電界効果型トランジスタを備えた半導体装置を提供する。
【解決手段】Ｆｉｎ状の半導体基板の部分に犠牲酸化膜を形成した後、マスクパターンをマスクに用いて半導体基板に不純物を注入する。この後、犠牲酸化膜を除去して、半導体基板を露出させた後、露出した半導体基板上にゲート絶縁膜を形成する。 （もっと読む）

【課題】駆動能力を低下させることなく、半導体装置内部の高電界が与える影響によって生じるＧＩＤＬを低減する。
【解決手段】ゲート電極１０８は、ゲート電極１０８のチャネル長方向の中央部に位置し且つ高誘電率膜１０７つまりゲート絶縁膜と接する第１の導電部１０８Ａと、ゲート電極１０８のチャネル長方向の両端部に位置し且つ高誘電率膜１０７つまりゲート絶縁膜と接する第２の導電部１０８Ｂとを含む。第１の導電部１０８Ａの第１の仕事関数と第２の導電部１０８Ｂの第２の仕事関数とが異なっている。 （もっと読む）

【課題】ＦｉｎＦＥＴにおいて、従来のＦｉｎＦＥＴの構造に比してさらにチャネルに応力を印加することができる半導体装置を提供すること。
【解決手段】Ｓｉ基板１と、フィン１１、フィン１１の延在方向に平行な面上にゲート絶縁膜１３を介して形成される所定の幅のゲート電極１４、およびフィン１１の延在方向に平行な面上のゲート電極１４の両側に形成されるソース／ドレイン領域を含むＦｉｎＦＥＴ１０ｎ，１０ｐと、を備え、ゲート電極１４上に形成され、応力印加層３１，３２の形成温度と室温での線膨張係数の差が、フィン１１の形成温度と室温での線膨張係数の差と異なる導電性材料によって形成される応力印加層３１，３２と、応力印加層３１，３２上に形成され、フィン１１よりもヤング率の大きい導電性材料からなるプラグ層３３，３４と、を備える。 （もっと読む）

【課題】ＳＴＩ領域の絶縁膜掘り下げにより形成される幅３０ｎｍ以下の拡散層が配されているＦｉｎＦＥＴにおいて、寄生抵抗を低減した構造及びその製造方法を提供する。
【解決手段】ＳＴＩ領域１０５に挟まれ、素子分離領域上方に突き出た幅３０ｎｍ以下の半導体層にソース及びドレイン領域となる拡散層１０４が形成されており、ソース及びドレイン領域間のチャネル領域を跨ぐゲート電極を有する凸型Ｆｉｎ構造の電界効果トランジスタであって、前記ソース及びドレイン領域となる拡散層側壁にサイドウォール１１０ｂ、該サイドウォールに挟まれた拡散層上面に選択エピタキシャル成長シリコン層１１１、及び該選択エピタキシャル成長シリコン層に接続されるコンタクトプラグ１１５を有することを特徴とする半導体装置。 （もっと読む）

【課題】本発明は、ＦＩＮ状の半導体部やゲート電極を精度良く形成すること、又は素子間の特性バラツキを改善することで、特性の優れたＦＩＮ型トランジスタを備える半導体装置を提供することを目的とする。
【解決手段】本発明は、一方にソース領域、他方にドレイン領域が形成されたＦＩＮ状の半導体部１０と、ソース領域とドレイン領域との間で、ＦＩＮ状の半導体部１０をゲート絶縁膜を介して囲むように形成されたゲート電極１７とを備える半導体装置である。そして、本発明に係る１つ解決手段は、ゲート電極１７が、ウェットエッチング可能なメタル材料又はシリサイド材料を用いている。 （もっと読む）

【課題】 簡便な方法で{１１１}結晶面にトランジスタを形成することが可能な半導体装置を提供する。
【解決手段】 表面が｛１００｝結晶面で構成されたシリコンを有する基板(20)に、活性領域を画定する素子分離絶縁膜(21)が形成されている。この基板に、少なくとも側面の一部が、｛１１１｝結晶面が表れた第１の斜面で構成された凹部(36)が形成されている。第１の斜面上に、第１のトランジスタ(TL1)が形成されている。第１のトランジスタは、第１のゲート電極(41b)、第１のソース、及び第１のドレインを有する。 （もっと読む）

【課題】トレンチゲート型トランジスタにおいて、ゲート容量の低減、結晶欠陥の発生の抑止、及びゲート耐圧の向上を図る。
【解決手段】Ｎ−型半導体層１２にトレンチ１４を形成する。トレンチ１４において、底部及びその近傍には、角部１２Ａ，１２Ｂで丸みを帯びて均一に厚いシリコン酸化膜１５Ａが形成される。一方、トレンチ１４の側壁の上方には、シリコン酸化膜１５Ａよりも薄く、角部１２Ｃ，１２Ｄで丸みを帯びたシリコン酸化膜１５Ｂが形成される。さらに、トレンチ１４内から外側に延びるゲート電極１８が形成される。厚いシリコン酸化膜１５Ａによりゲート容量が低減され、その上方の薄いシリコン酸化膜１５Ｂにより優れたトランジスタ特性が確保される。また、角部１２Ａ，１２Ｂの丸みにより、結晶欠陥が発生しにくくなると共に、ゲート電界が分散されてゲート耐圧が向上する。 （もっと読む）

【課題】高速高周波動作に適した信頼性の高い半導体装置を得ること。
【解決手段】シリコン基板１１の表面層に拡張ドレイン領域１２とウェル領域１３を形成し、拡張ドレイン領域１２上に絶縁層２０を形成する。その絶縁層２０の側壁に犠牲スペーサー領域を形成し、犠牲スペーサー領域をマスクとしてウェル領域１３の表面層に自己整合的に窒素を注入し熱処理を行う。犠牲スペーサー領域を除去した後に熱酸化を行ってゲート酸化膜２１，２２を形成する。窒素が注入された部分のシリコンの酸化速度は、窒素が注入されていない部分のシリコンの酸化速度と同じか、それよりも低下する。窒素は、絶縁層２０の側壁の犠牲スペーサー領域の下には注入されないので、厚い絶縁層２０に接続する部分のゲート酸化膜２１の厚さが、それ以外の部分のゲート酸化膜２２の厚さと同じか、それよりも厚くなる。 （もっと読む）

【課題】チャネル拡散層における不純物濃度プロファイルを急峻で且つ浅接合化することによって短チャネル効果を抑制すると共に、十分な活性化濃度を有する低抵抗なチャネル拡散層によって高駆動力を維持する微細デバイスを実現できるようにする。
【解決手段】ＭＩＳ型トランジスタは、ＭＩＳ型の半導体基板１００の主面に形成されたゲート絶縁膜１０１と、該ゲート絶縁膜１０１の上に形成されたゲート電極１０２と、半導体基板１００におけるゲート電極１０２の下方に形成されたＰ型のチャネル拡散層１０３とを有している。チャネル拡散層１０３は不純物として炭素を含んでいる。 （もっと読む）

【課題】ＳｉＯ_２よりも高い誘電率を有する材料からなる絶縁膜上に設けられた金属電極の仕事関数が所望の値を有する半導体装置を提供することを可能にする。
【解決手段】半導体基板３４と、半導体基板上に形成されたトンネル絶縁層３６と、トンネル絶縁層上に設けられた浮遊ゲート電極３７と、浮遊ゲート電極上に形成され高誘電率材料からなる第１絶縁層３８ａと、この第１絶縁層上に形成されシリコンおよび酸素ならびに窒素を含むかあるいはシリコンおよび窒素を含む第２絶縁層３８ｂとを有する電極間絶縁膜３８と、電極間絶縁膜上に形成された制御ゲート電極４０と、第２絶縁層と制御ゲート電極との界面に形成され１３族元素を含む界面層４４と、制御ゲート電極の両側の半導体基板に形成されたソース・ドレイン領域３５と、を含み、界面層の前記１３族元素の結合状態数は酸化、窒化、または酸窒化結合状態の総数よりも金属結合状態の数が多い。 （もっと読む）

ｈｉｇｈ−ｋ金属ゲート構造（３１０Ｎ，３１０Ｂ，３１０Ｐ）によって従来のゲート電極構造（３１０）を置換するためのプロセスシーケンスにおいて、例えば、選択性の高いエッチングステップ（３２２，３２５，３２７，３３１）を使用することによって、追加のマスク形成ステップの数を少なく保つことができ、これにより、従来のＣＭＯＳ技術との高い互換性を保つことができる。更に、ここに開示の技術は、前工程（front-end）のプロセス技術および後工程（back-end）のプロセス技術との互換性を実現し、これにより、トランジスタレベルのほか、コンタクトレベルでも実績のある歪み発生機構を組み込むことが可能となる。
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【課題】超短チャネル長化でき、Ｓｉ層厚一定によって閾値を変化させずにＯＮ電流を増加でき、さらにバックゲートにより閾値も動的に変更できる縦型トランジスタ構造を備えた半導体装置および半導体装置の製造方法を提供することを目的とする。
【解決手段】基板２上に、中心軸Ｍが基板２面と垂直方向に形成されてなる筒型の基柱３と、基柱３の上部と下部に、中心軸Ｍを中心とする同心形状に形成された第１導電型からなるソース・ドレイン拡散層４ａ，４ｂと、ソース・ドレイン拡散層４ａ，４ｂに挟まれた基柱３の中間部に形成された第１導電型からなるボディ層と、基柱３の側面にゲート絶縁膜６を介して形成されたフロントゲート電極７とを備えたことを特徴とする。また、第２導電型からなるバックゲート電極８が、基柱３の内側に上部から下部まで貫通する柱状に形成されてなることとする。 （もっと読む）

【課題】ダマシンゲートプロセスにおいて、ゲート電極用溝形成時に層間絶縁膜が後退せず、短絡の原因となる導電層の残渣が発生しない半導体装置の製造方法を提供する。
【解決手段】チャネル形成領域を有する半導体基板１０にダミーゲート絶縁膜１２とダミーゲート電極１３を形成し、ダミーゲート電極をマスクとして基板にソース・ドレイン領域１９を形成し、酸化シリコンよりフッ酸耐性を有する絶縁性材料によりダミーゲート電極より厚い膜厚でダミーゲート電極を被覆して第１絶縁膜２１を形成し、その上に第１絶縁膜と異なる絶縁性材料で第２絶縁膜２２を形成し、第２絶縁膜の上面から第１絶縁膜の頂部、さらにダミーゲート電極が露出するまで第１絶縁膜と第２絶縁膜とを平坦化除去し、ダミーゲート電極及びダミーゲート絶縁膜を除去し、得られるゲート電極用溝の底部にゲート絶縁膜を形成し、その上にゲート電極を形成し、電界効果トランジスタとする。 （もっと読む）

【課題】超短チャネル化が実現可能であり、閾値を変化させずにＯＮ電流を増加させることが可能な半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１０と、線状半導体層１２が略渦巻き状に成形されてなる渦巻き体１３と、線状半導体層１２を構成する一対の側壁面部１２ａに少なくとも形成されてなるゲート絶縁膜１４と、ゲート絶縁膜１４を介して一対の側壁面部１２ａに隣接するゲート電極１５と、を具備してなり、線状半導体層１２に、チャネル領域を含むボディ領域１２ｃと一方のソース・ドレイン領域１２ｄとが設けられるとともに、線状半導体層１２のボディ領域１２ｃの下側または線状半導体層１２の周囲の半導体基板１０に、他方のソース・ドレイン領域１２ｅが設けられ、ボディ領域１２ｃとゲート電極１５との間にゲート絶縁膜１４が配置されていることを特徴とする半導体装置１１を採用する。 （もっと読む）

【課題】ゲート長を増加させずにゲート電極の低抵抗化を可能にする。
【解決手段】半導体基板１１上の絶縁膜１２に形成されたゲート形成溝１３の内部にゲート絶縁膜１６を介してゲート電極１７が形成され、前記ゲート電極１７の一方側の前記半導体基板１１にソース領域１４が形成され、他方側の前記半導体基板１１にドレイン領域１５が形成された半導体装置１において、前記ゲート電極１７は、前記ゲート形成溝１３内から前記絶縁膜１２表面より突出して形成されたゲート電極本体部３０と、前記ゲート電極本体部３０の前記絶縁膜１２表面より突出した部分の側壁に形成された導電性のサイドウォール１８とを有することを特徴とする。 （もっと読む）

【課題】 動作時のオン抵抗を充分に小さくすることが可能な高耐圧のＦＥＴ及びその製造方法を提供することを目的とする。
【解決手段】 ｐ型ＧａＮチャネル層１６がその上下をｎ型ＧａＮソース層１８及びｎ型ＧａＮドレイン層１４によって挟まれた積層構造をメサ形状に加工してその側面に傾斜面を形成し、この傾斜面におけるｐ型ＧａＮチャネル層１６の傾斜した側面上にＳｉＯ_２ ゲート絶縁膜２４を介してゲート電極４０Ｇａ、４０Ｇｂを設けている。即ち、ｐ型ＧａＮチャネル層１６の傾斜した側面をチャネル領域としている。このため、そのチャネル長をｐ型ＧａＮチャネル層１６の厚さによって制御することが可能となり、容易かつ高精度に短チャネル長化を達成することができる。 （もっと読む）

【課題】改良されたフィン電界効果トランジスタ（ＦｉｎＦＥＴ）デバイスと、その製造方法とを提供する。
【解決手段】１つの側面において、電界効果トランジスタ・デバイスを製造する方法は次のステップを含む。その上にシリコン層を有する基板が準備される。そのシリコン層においてフィン・リソグラフィー・ハードマスクがパターニングされる。フィン・リソグラフィー・ハードマスクの中央部分の上にダミー・ゲート構造が置かれる。ダミー・ゲート構造の周りにフィラー層が堆積させられる。フィン・リソグラフィー・ハードマスクの中央部分の上を中心として、フィラー層にトレンチを形成するためにダミー・ゲート構造が除去され、それはデバイスのフィン領域をデバイスのソース領域およびドレイン領域から区別する。フィン領域内のフィン・リソグラフィー・ハードマスクは、シリコン層に複数のフィンをエッチングするために使用される。フィンの上にゲート・スタックを形成するためにトレンチはゲート材料で満たされる。デバイスのソース領域およびドレイン領域を形成するためにフィラー層が除去され、ソース領域およびドレイン領域は無傷であってゲート・スタックと自己整合させられている。 （もっと読む）