【課題】短チャネル効果を抑制できる構造であり、しきい値電圧を制御でき、電流駆動力に優れ、高速動作が可能なマルチフィンＦＥＴを有する半導体装置及びその製造方法を提供することである。
【解決手段】上記の課題を解決した半導体装置の１態様は、半導体基板上に設けられたソース領域及びドレイン領域と、前記ソース領域及びドレイン領域を接続する複数のフィンと、前記半導体基板の上方に設けられ、前記各フィンの一方の側面側に設けられた第１のゲート電極と、前記半導体基板の上方に設けられ、前記フィンに対して前記第１のゲート電極と対向して前記各フィンの他方の側面側に設けられ、前記第１のゲート電極と分離された第２のゲート電極と、前記各々の第１のゲート電極に接続する複数の第１のパッド電極と、前記複数の第１のパッド電極を接続する第１の配線と、前記各々の第２のゲート電極に接続する複数の第２のパッド電極と、前記複数の第２のパッド電極を接続する第２の配線とを具備する。 （もっと読む）

【課題】 リーク電流及び接合キャパシタンスを除去又は減少させるために、半導体デバイスにおける新規な構造体を提供する。
【解決手段】 半導体装置の構造体及び該構造体を製造するための方法が開示される。半導体構造体は、第１及び第２のソース／ドレイン領域、該第１及び第２のソース／ドレイン領域の間に配置されたチャネル領域、該チャネル領域と物理的に接する埋め込みウェル領域、該埋め込みウェル領域と該第１のソース／ドレイン領域との間に配置され、かつ、該埋め込みウェル領域と該第２のソース／ドレイン領域との間に配置される埋め込みバリア領域とを含み、該埋め込みバリア領域が、該埋め込みウェル領域と該第１のソース／ドレイン領域との間のリーク電流及びドーパント拡散、並びに該埋め込みウェル領域と該第２のソース／ドレイン領域との間のリーク電流及びドーパント拡散を防止する。 （もっと読む）

【課題】 本発明は、安定した処理が可能で、且つゲートショートしない、ダマシンゲート構造を有する半導体装置の製造方法を提供することを目的としている。
【解決手段】 本発明は、エッチングストッパー膜に用いたシリコン窒化膜を触媒ＣＶＤ（Ｃａｔａｌｙｔｉｃ−ＣＶＤ）法により、基板温度２５０〜４００℃、触媒体温度１６００〜２０００℃で成膜する。これによって、シリコン窒化膜中の水素・塩素などの不純物を低減し、ＨＦ系のウェットエッチレートを熱酸化膜の１／４以下に抑えることにより、ゲート溝上部に露出したエッチングストッパー膜表面のエッチング量を抑えることができる。 （もっと読む）

高誘電率ゲート誘電体を有するＮＭＯＳ及びＰＭＯＳトランジスタを含む相補型金属酸化物半導体集積回路が半導体基板上に形成される。ゲート誘電体上に金属障壁層が形成される。金属障壁層上に仕事関数設定金属層が形成され、仕事関数設定金属層上にキャップ金属層が形成される。
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【課題】 本発明の目的は、ゲート長が高精度に制御され、かつ、ショートチャネル効果を抑制する半導体装置及びその製造方法を提供することである。
【解決手段】 第１のゲート電極膜１７ａと、第１のゲート電極膜１７ａのゲート長よりも長いゲート長を具備する第２のゲート電極膜２０とを有する２段型ゲート電極２０ａを形成することにより、ゲート長が高精度に制御される。また、エクステンション領域２１は第２のゲート電極膜２０をマスクにして不純物導入がされるため、ショートチャネル効果を抑制することができる。 （もっと読む）

【課題】 高誘電率ゲート絶縁膜やメタルゲート電極を採用する場合に、仕事関数の変動を抑えて閾値電圧の変動量を低く抑えることができるようにし、ゲートリーク電流の増大を抑えて、信頼性の低下を招かないようにする。
【解決手段】 半導体装置を、ゲート電極１がメタルゲート電極であるか、又は、ゲート絶縁膜４が高誘電率ゲート絶縁膜である場合に、ゲート電極１とゲート絶縁膜４との間に、ゲート電極１側から順に、シリコン酸化膜２、シリコン窒化膜３を備えるものとする。 （もっと読む）

【課題】 ダマシン構造のゲート電極を備えたＭＩＳ型ＦＥＴにおいて、高い電流駆動能力と低消費電力とを有するＭＩＳ型ＦＥＴの製造方法を提供する。
【解決手段】 シリコン基板１の表面部にソース／ドレイン拡散層（１４，１５）を形成し、その表面にシリサイド層１７を形成する。そして、ゲート側壁（１２，１３）で区画されたゲート開口溝２０底部のシリコン基板１表面に、５５０℃以下の温度で界面層２１を形成し、ゲート開口溝２０内、界面層２１および層間絶縁膜１９を被覆するようにＨｉｇｈ−ｋ膜２２を堆積させ、酸化性雰囲気中５５０℃以下の温度での熱処理を施す。そして、全面を被覆する導電体膜２３およびメタル膜２４を形成した後、ＣＭＰ法により層間絶縁膜１９上の不要部分を研磨除去しダマシン構造のメタルゲート電極を備えたＭＩＳ型ＦＥＴを形成する。 （もっと読む）

窒化物および充填層を含む犠牲ゲート構造は、金属ゲート電極と置換される。金属ゲート電極は、充填層で被覆された窒化物層で再度被覆される。窒化物および充填層の置換によって、歪みが再導入され、エッチング停止層が提供される。
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ゲート誘電体と、アルミナイドを含む金属ゲート電極とを有する半導体デバイスについて示した。
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【課題】本発明はＰＭＯＳを具備する半導体素子を形成する方法を提供する。
【解決手段】前記方法によると、半導体基板の全面上にポリシリコン膜を形成する。前記ポリシリコン膜にＰ型不純物をドーピングする。熱処理工程を進行する。そして、前記Ｐ型不純物がドーピングされたポリシリコン膜の上部を第１厚さだけ除去する。これによって、漏洩電流を防止して、素子の速度を向上させることができるＰＭＯＳを具備する半導体素子を形成することができる。 （もっと読む）

【課題】厚み均一で且つ低抵抗のシリサイド層をゲート電極に有する半導体装置およびその製造方法を提供する。
【解決手段】シリサイド化する高融点金属の堆積前に、ゲート電極上面に角が発生しないように端部丸めを実施した後にシリサイド化を行ことで、熱処理時に発生する膜応力の集中を緩和し、均一でかつ十分な厚さのシリサイド層を形成する。 （もっと読む）

【課題】 本発明は半導体装置の製造工程において、レジストなどのマスクパターンを用いる際に発生する反応生成物等のレジスト等への不均一な付着によるパターン形状等の不良を生じさせず、また、寸法精度が良好な微細パターンの形成方法を提供することを目的とする。
【解決手段】 パターン形成方法を含む半導体装置の製造方法として、第１の薄膜の側壁に第２の薄膜を形成し、その側壁に形成された第２の薄膜の先端部が不均一にならないように、平坦化法により、精度良くエッチバックして揃える。 （もっと読む）

【課題】 ダマシンゲートトランジスタのゲート絶縁破壊を抑制し、デバイスの信頼性を確保することのできる半導体装置の製造方法を提供する。
【解決手段】 シリコン基板１の上に、犠牲ゲート絶縁膜１０４および犠牲ゲート電極１０５を形成した後、犠牲ゲート電極１０５の側面に第１の側壁膜１０６を形成する。次に、第１の側壁膜１０６を介して、犠牲ゲート電極１０５の側面に、第１の側壁膜１０６とエッチングレートの異なる第２の側壁膜１１０を形成する。ここで、第１の側壁膜１０６の膜厚は、犠牲ゲート絶縁膜１０４の膜厚より厚くなるようにする。これにより、第１の側壁膜１０６および犠牲ゲート絶縁膜１０４をウェットエッチングする際のプロセスマージンを大きくして、第２の側壁膜１１０のゲート電極側下部にスリットが入るのを防ぐことができる。 （もっと読む）

【課題】 ゲート絶縁膜に生じるリーク電流を抑制でき、高いトランジスタ特性を維持したまましきい値電圧の制御を個々のトランジスタごとに実行することができる相補型ＭＩＳＦＥＴを提供することである。
【解決手段】 相補型のトランジスタのうちのｎ型トランジスタのゲート絶縁膜８とｐ型トランジスタのゲート絶縁膜９との対比において、膜厚および組成のうち少なくともいずれか一方が異なる。それにより、ゲート絶縁膜のしきい値電圧が個々のトランジスタごとに異なる。 （もっと読む）

【課題】 メタルゲート及びhigh-kゲート絶縁膜を有するCMOSにおいて、nMOS及びpMOSトランジスタの低しきい値化を実現する。
【解決手段】 ｎ型MISFET形成領域11のゲート絶縁膜3aはHfO₂膜であり、メタルゲート電極4aは、TiN膜と、ゲート絶縁膜との界面に生成されたにゲート電極に含まれるIV族遷移金属と酸素を含むがシリコンは含まない界面層とからなり、その仕事関数はｎ型MISFETのゲート電極材料に適した4.0〜4.2eVである。ｐ型MISFET形成領域１２のゲート絶縁膜3bはHfSiO_２/HfO₂であり、メタルゲート電極4bはTiNと、ゲート絶縁膜との界面に形成されたにゲート電極に含まれるIV族遷移金属と酸素および金属的シリコン（Si⁰）からなる界面層とからなり、その仕事関数は、ｐ型MISFETのゲート電極材料に適した4.9eVとなっている。 （もっと読む）

【課題】相対的に高いＯＮ電流と、相対的に低いしきい値電圧とを有するＭＩＳＦＥＴを形成する。
【解決手段】ゲート溝１９の内壁に沿って高誘電率膜２０を形成し、高誘電率膜２０上に相対的に低い温度により酸化する金属膜を積層し、金属膜に不純物をイオン注入した後、相対的に低い温度で金属膜を酸化させて酸化金属膜を形成すると同時に、不純物を高誘電率膜２０と酸化金属膜との界面に偏析させる。次いで、酸化金属膜を実質的に全て除去した後、改めて相対的に抵抗の低い金属膜をゲート溝１９の内部に埋め込むことにより、金属ゲート２４を形成する。 （もっと読む）

本発明は電界効果トランジスタの製造方法に関し、シリコンの半導体基体（１）は、いずれもエクステンション（２Ａ、３Ａ）を有する第１の導電型のソース領域（２）及びドレイン領域（３）と、チャネル領域（４）の上に配置されたゲート領域（５）と、が表面に設けられ、エクステンション（２Ａ、３Ａ）及びチャネル領域（４）の隣接部分（４Ａ）の間のｐｎ接合が２つの逆の導電型のドーパントの注入（Ｉ_１、Ｉ_２）によって形成され、前記２つの逆の導電型のドーパントの注入（Ｉ_１、Ｉ_２）の前に、ｐｎ接合が形成される部分にアモルファス化注入が行われる。アモルファス化注入（Ｉ_０）及び前記２つのドーパント注入（Ｉ_１、Ｉ_２）はいずれも、ゲート領域（５）が形成される前に、半導体基体（１）の表面に対してほぼ９０度に等しい角度で行われる。この方法では、形成されるｐｎ接合の最も適切な部分、すなわち、表面に対して垂直に走る垂直部分は、極めて急峻で険しいだけでなく、注入の欠点がないので極めて低いリーク電流を有する。好ましくは、結晶構造のシリコンを再成長させるために低温アニールが用いられる。
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【課題】 チャネル移動度の向上を利用して性能を改善した半導体デバイス構造およびその製造方法を提供する。
【解決手段】 半導体デバイス構造を製造する方法であって、基板を設けるステップと、基板上に電極を設けるステップと、電極内に開口を有するくぼみを形成するステップと、くぼみ内に細粒半導体材料を配置するステップと、開口を覆ってくぼみ内に細粒半導体材料を閉じこめるステップと、上述のステップの結果として得られる構造をアニーリングするステップと、
を含む。 （もっと読む）