半導体装置の製造方法
【課題】 本発明は、安定した処理が可能で、且つゲートショートしない、ダマシンゲート構造を有する半導体装置の製造方法を提供することを目的としている。
【解決手段】 本発明は、エッチングストッパー膜に用いたシリコン窒化膜を触媒ＣＶＤ（Ｃａｔａｌｙｔｉｃ−ＣＶＤ）法により、基板温度２５０〜４００℃、触媒体温度１６００〜２０００℃で成膜する。これによって、シリコン窒化膜中の水素・塩素などの不純物を低減し、ＨＦ系のウェットエッチレートを熱酸化膜の１／４以下に抑えることにより、ゲート溝上部に露出したエッチングストッパー膜表面のエッチング量を抑えることができる。
【解決手段】 本発明は、エッチングストッパー膜に用いたシリコン窒化膜を触媒ＣＶＤ（Ｃａｔａｌｙｔｉｃ−ＣＶＤ）法により、基板温度２５０〜４００℃、触媒体温度１６００〜２０００℃で成膜する。これによって、シリコン窒化膜中の水素・塩素などの不純物を低減し、ＨＦ系のウェットエッチレートを熱酸化膜の１／４以下に抑えることにより、ゲート溝上部に露出したエッチングストッパー膜表面のエッチング量を抑えることができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に係り、具体的には、ダマシンゲート構造を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、ＬＳＩの微細化に伴い、ゲート絶縁膜の薄膜化が進み、多結晶シリコン膜をゲート電極とした、ゲート電極の空乏化によるゲート容量低下が無視できなくなってきている。
これを解決するために、ゲート電極を空乏化の無いメタルに置き換える検討が行われている。
【０００３】
通常、ソース及びドレイン領域（ソース／ドレインと称す）の形成は、ゲート電極形成後に行われるが、メタルは多結晶シリコンに比べ、シリコン酸化膜やＡｌ２Ｏ３、ＨｆＯ２などの高誘電体絶縁膜と反応しやすいため、メタルゲートを形成した後にソース／ドレイン活性化の熱処理を施すことは困難である。この問題を解決するために、ゲート電極を形成する前にソース／ドレインを形成する方法が提案（非特許文献１参照）されており、ダマシンゲートまたはリプレイスメントゲートと呼ばれている。
【０００４】
これらのプロセスの製造方法を簡単に説明する。まず、図５（ａ）に示すように、半導体基板２０１上に素子分離２０２およびＰ型ウェル２０３、Ｎ型ウェル２０４を形成した後、ダミーゲート酸化膜（膜厚５ｎｍ程度）２０５および多結晶シリコン膜（膜厚１５０ｎｍ程度）２０６およびシリコン窒化膜（膜厚１００ｎｍ程度）２０７を形成する。
【０００５】
次に、図５（ｂ）に示すように、フォトリソグラフィ法を用いてダミーゲート２０８を加工する。
【０００６】
次に、図５（ｃ）に示すようにダミーゲート２０８をマスクにして、ＮＭＯＳのエクステンション２０９およびＨａｌｏ２１０、ＰＭＯＳのエクステンション２１１およびＨａｌｏ２１２を形成する。
【０００７】
次に、図５（ｄ）に示すようにシリコン窒化膜からなるスペーサー２１３を形成し、ＮＭＯＳのソース／ドレイン２１４およびＰＭＯＳのソース／ドレイン２１５を形成する。
【０００８】
次に、図６（ｅ）に示すように、シリサイドを形成するために、Ｃｏ、Ｎｉなどのメタル２１６を１０〜２０ｎｍの膜厚で堆積する。
【０００９】
次に、４００〜５５０℃で数十秒熱処理し、未反応のメタルをＳＰＭ（硫酸と過酸化水素の混合液）で除去することにより、図６（ｆ）に示すように、基板拡散層の上のみメタルシリサイド２１７が形成される。
【００１０】
次に、図６（ｇ）に示すように、シリコン窒化膜からなるエッチングストッパー２１８および層間絶縁膜２１９を形成する。
【００１１】
次に、図６（ｈ）に示すように、ＣＭＰ等を用いてダミーゲート２０８の上面を露出させる。
【００１２】
次に、図７（ｉ）に示すように、ダミーゲート２０８および、ダミーゲート酸化膜２０５をエッチング除去することにより、ゲート溝２２０を形成する。
【００１３】
次に、図７（ｊ）に示すように、ゲート溝２２０の内部を被覆するようにＡｌ２Ｏ３、ＨｆＯ２、ＺｒＯ２などからなる高誘電体絶縁膜あるいはＳｉＯ２、ＳｉＯＮなどからなるゲート絶縁膜２２１およびＴｉＮなどからなる第１の金属膜２２２を堆積する。
【００１４】
なお、第１の金属膜は、ＭＯＳＦＥＴのしきい値などを決定するものであり、仕事関数や高誘電体膜との反応性を勘案して決定するべきである。また、図では１種類の金属を用いて説明しているが、ＰＭＯＳとＮＭＯＳに別種の金属を用いても良い。
【００１５】
さらに、溝を埋め込むように第２の金属２２３を堆積する。第２の金属は、電極の抵抗を下げるために堆積するものであり、Ｗ、Ａｌ、Ｃｕなど通常配線に用いられる材料で良い。
【００１６】
この後、ダマシンゲートでは図７（ｋ）に示すように、ＣＭＰ法により第２の金属膜２２３、第１の金属膜２２２およびゲート絶縁膜２２１のゲート溝２２０の外部に堆積された部分を除去する。
これに対して、リプレイスメントゲートではフォトリソグラフィ法を用いて図７（ｌ）に示すように、第２の金属膜２２３、第１の金属膜２２２およびゲート絶縁膜２２１をドライエッチングにより加工する。これ以降は両プロセスともに第２の層間絶縁膜を堆積し、コンタクト形成／配線形成を行う。
【００１７】
一方、コンタクトのエッチングストッパー膜として用いるシリコン窒化膜は、通常ＬＰＣＶＤ法により形成される。ＬＰＣＶＤ法によるシリコン窒化膜の成膜は、従来ジクロロシラン（ＳｉＨ２Ｃｌ２、以下ＤＣＳと示す）とアンモニア（以下ＮＨ３と示す）を材料に、成膜温度７６０℃程度で行われていた。
【００１８】
【非特許文献１】K. Matsuo et al., VLSI Sympo. Tech. Dig., p. 70-71 (2000)
【発明の開示】
【発明が解決しようとする課題】
【００１９】
しかし、このような熱履歴がシリサイド膜にかかると、凝集が起こり、シート抵抗の上昇を引き起こすため、低温で成膜する必要が出てきた。
近年の極浅接合に対応するＮｉシリサイド膜では、一般的に、耐熱性は５００℃程度と言われており、それ以下の温度でシリコン窒化膜を成膜する必要がある。ＤＣＳ系で成膜温度を下げていくと、成膜速度が著しく低下し、実用的ではない。
このため、ＬＰＣＶＤの材料にヘキサクロロジシラン（Ｓｉ２Ｃｌ６、以下ＨＣＤと示す）とＮＨ３を用いた低温成膜が検討されており、４５０℃〜６００℃の成膜が可能となっている。
【００２０】
しかし、ＨＣＤ系でも成膜温度を下げていくと、材料に含まれる水素・塩素などの不純物がシリコン窒化膜内に混入し膜密度の低下、ウェットエッチ耐性の低下などを引き起こす。これを対策するために、シリコン窒化膜中の不純物を減らすＡＬＤ(Atomic Layer Deposition)手法などの成膜方法が検討されている。
【００２１】
ＬＰＣＶＤ法以外の方法として、プラズマＣＶＤを用いれば、成膜温度４００℃程度でのシリコン窒化膜の成膜が可能である。しかし、同様に膜中の不純物が多いことに加えて、ステップカバレージが悪く、基板へのプラズマダメージがトランジスタ特性に悪影響を及ぼす恐れもあり、エッチストッパー膜としては利用できない。
【００２２】
ところで、ＨＣＤ／ＮＨ３材料により、成膜温度４５０℃で形成したシリコン窒化膜をダマシンゲートプロセスのエッチングストッパー膜に用いる場合、致命的な問題がある。
【００２３】
通常のＣＭＯＳプロセスでは、エッチングストッパー膜はその上をすぐに酸化膜で覆われるため、コンタクトエッチ時にしか表面が露出することはないが、ダマシンゲートプロセスにおいては、図６（ｈ）に示すように、ゲート溝形成工程において表面に露出する。ゲート溝形成前後には、ＨＦ系ウェットエッチ、すなわち （１）ＣＭＰ直後の残留スラリー除去、（２）ゲート溝形成のためのＳｉエッチ時のポリマー除去、（３）ダミーゲート絶縁膜の除去、（４）ゲート絶縁膜堆積前の自然酸化膜除去、が施される。これらの洗浄工程には、個々の目的に対して、最適な薬液（ＨＦ濃度など）・エッチング量がある。
【００２４】
しかし、成膜温度４５０℃で形成したシリコン窒化膜は、図３に示すように、エッチレートが熱酸化膜より５〜２０倍早いため、図８（ａ）に示すように、エッチングストッパー膜がサイドウォールに沿って、ウェットエッチングされてしまい、くぼみ３０４ができてしまう。このくぼみにゲート電極が入り込み、ゲートショートを引き起こす。あるいは、図８（ｂ）に示すように、エッチング量が多いと、シリコン窒化膜のみならずシリサイド膜までもエッチングされ、微細パターンにおいては、層間膜がリフトオフされてしまい、ゲートショートどころかデバイスとして成立しなくなる。逆に、ゲートショートを防ぐために、エッチング量を減らすと、本来のエッチング目的が達成できなくなる。
【００２５】
また、別の問題として、ＬＰＣＶＤ法により、成膜温度４５０℃で形成したシリコン窒化膜は、６００℃程度で成膜するよりもＣＭＰの研磨レートが早くなる。ダミーゲート上面を露出させるためのＣＭＰ工程において、研磨時間の設定・面内ばらつきなどに影響し、安定した処理がしにくくなる。
【００２６】
本発明は、上記問題を解決するためになされたもので、安定した処理が可能で、且つゲートショートしない、ダマシンゲート構造を有する半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００２７】
本発明の方法は、半導体基板上にダミーゲートを形成する工程と、前記ダミーゲートをマスクとして、ソース及びドレイン領域を形成する工程と、前記ダミーゲートを除去し、前記ソース及びドレイン領域に対して自己整合的にゲート電極を形成するための溝を形成する工程と、前記溝の内部を被覆するように絶縁膜および金属膜を堆積する工程を備え、さらに、前記ソース及びドレイン領域に、金属シリサイド膜を形成する工程と、前記ダミーゲート上と前記金属シリサイド膜上に、コンタクトのエッチストッパー膜となるシリコン窒化膜を形成する工程を具備した半導体装置の製造方法において、前記シリコン窒化膜は、触媒ＣＶＤ法により基板温度２５０〜４００℃、触媒体温度１６００〜２０００℃で形成し、ウェットエッチングのエッチレートが熱酸化膜に対して、１／４以下であることを特徴とするものである。
【００２８】
なお、上述のシリコン窒化膜は、ＣＭＰ工程において、ＬＰＣＶＤ法により、成膜温度６００℃以上で形成したシリコン窒化膜に対して、略等しい研磨レートであることが望ましい。
【発明の効果】
【００２９】
本発明のダマシンゲートプロセスのゲート溝形成前後のウェットエッチング工程において、エッチングストッパー膜のエッチング量を気にすることなく、各洗浄工程の条件を設定することができ、最適な処理ができる。
また、Ｎｉシリサイド膜に対しても、低温処理であるため、凝集などが起こらないため、シート抵抗の上昇もない。
さらに、触媒ＣＶＤ法は、プラズマを利用しないため基板へのダメージも殆どなく、デバイスの特性や信頼性の高い優れた半導体装置を製造することができる。
【発明を実施するための最良の形態】
【００３０】
本発明の実施形態につき、図１乃至図４を用いて詳細に説明する。
【００３１】
図１（ａ）は、Ｎｉシリサイド１０３まで形成したものであり、従来技術の図６（ｆ）に相当する。
次に、図１（ｂ）に示すように、エッチングストッパー１０４のシリコン窒化膜を触媒ＣＶＤ（Ｃａｔａｌｙｔｉｃ−ＣＶＤ＝Ｃａｔ−ＣＶＤ、Ｈｏｔ Ｗｉｒｅ−ＣＶＤ）法により、基板温度３００℃程度、触媒体温度１８００℃程度で成膜する。触媒ＣＶＤ法（詳細は後述）は、２５０〜４００℃の低温でも水素・塩素などの不純物の少ないシリコン窒化膜が形成できるため、ＨＦ系のエッチレートを熱酸化膜の１／５程度と低くできる（図３、図４参照）。次に、層間絶縁膜１０５を形成する。
【００３２】
次に、図１（ｃ）に示すように、ＣＭＰを用いてダミーゲート１０２の上面を露出させる。この時、ウェハ上に残留したスラリー除去のため、０．５％程度のＨＦ薬液を用い、熱酸化膜換算で２ｎｍ程度エッチングする。触媒ＣＶＤ法で形成したシリコン窒化膜は、ＨＦ系のエッチレートが低いため、スラリー除去エッチングの影響はない。
【００３３】
次に、図１（ｄ）に示すように、ダミーゲート１０２をドライエッチングする。この時、ウェハ上にポリマーが付着するため、０．５％程度のＨＦ薬液を用い、熱酸化膜換算で２ｎｍ程度エッチングする。次に、ダミーゲート酸化膜１０１を、１％程度のＨＦ薬液でイニシャル膜厚の１．３倍（この場合、５ｎｍ×１．３＝６．５ｎｍ）エッチングすることにより、ゲート溝１０５を形成する。これらのウェットエッチングに対しても、触媒ＣＶＤ法で形成したシリコン窒化膜は、ＨＦ系のエッチレートが低いため、影響はない。ゲート絶縁膜堆積前の自然酸化膜除去工程についても同様である。
【００３４】
上述した触媒ＣＶＤにつき、図２を用いて具体的に説明する。
図２において、材料ガスとして、シリコンと窒素とを含むガスとしてＴＳＡ（トリシリルアミン）およびＮＨ３およびＨ２を反応室に導入する方法を用いてもよい。この場合、ＴＳＡは図中に（４０８）として示されたＴＳＡガスラインからマスフローコントローラ（ＭＦＣ）により流量を制御して反応室（４０１）に導入する。Ｈ２及びＮＨ３も同様にＨ２ガスライン（４０９）、ＮＨ３ガスライン（５００）から導入される。反応室内（４０１）の圧力は真空ポンプ（４０６）により減圧され４Ｐａから１５Ｐａに保持する。試料（４０３）は触媒であるタングステン線（４０２）から７５ｍｍ離れた位置に載置された静電チャック（４０４）上に保持し試料温度が３５０℃となるよう制御した。触媒（４０２）は電源（４０５）により通電加熱され１７００℃に制御した。
【００３５】
このような条件において成膜されたシリコン窒化膜の成膜速度は約２０ｎｍ／分と実用的な値であり、段差被覆性は段差下部においてアスペクト比２のパターンにおいても平坦部分の９０％の膜厚が得られる。屈折率は１．９８と概ね化学当量比のシリコン窒化膜となる。
この触媒ＣＶＤ法を適用せずに、ＴＳＡのかわりに通常利用されるＳｉＨ４を７ｓｃｃｍ導入した場合には、他の条件を揃えた評価でも屈折率２．４程度となり、窒化が不十分でありシリコンリッチな膜となる。
【００３６】
なお、本実施例の触媒ＣＶＤ法では、珪素と窒素を含むガスとしてＴＳＡ（トリシリルアミン）を適用したが、これに限るものではなく、例えばＤＳＡ（ジシリルアミン）などでも良い。
【００３７】
ここで、上記の触媒ＣＶＤを利用すれば、ＳｉＨ４／ＮＨ３を材料ガスとしたによる成膜においては、１０Ｐａ程度の圧力でＮＨ３／ＳｉＨ４比を下げると段差被覆性が改善されるものの窒化が不十分になり、屈折率が上昇してシリコンリッチな膜質のシリコン窒化膜が形成される。本触媒ＣＶＤ法を適用してＴＳＡ（トリシリルアミン）を用いると、ＴＳＡはシリコン−窒素の直接結合を分子構造中に有するガスであることから窒化不足を解消し良質なシリコン窒化膜を形成することが可能となる。このため高い段差被覆性と良好な膜質を有するシリコン窒化膜を形成することが可能となる。
【図面の簡単な説明】
【００３８】
【図１】本発明の実施形態を説明するための工程図
【図２】本発明の実施形態に用いた触媒ＣＶＤ装置を示す図
【図３】本発明の効果を示す図
【図４】本発明の実施例及び従来例を説明に用いた図
【図５】従来例を説明するための工程図
【図６】従来例を説明するための工程図
【図７】従来例を説明するための工程図
【図８】従来例の問題点を説明するための工程図
【符号の説明】
【００３９】
１０１ 基板
１０２ ポーラスＭＳＱ（低誘電率絶縁膜）
１０３ 下層配線（金属膜配線）
１０４ 高抵抗層
１０５ バリアメタル
１０６ 電解めっき用シード層
４０１ 真空容器
４０２ 触媒
４０３ 試料
４０４ 試料台
４０５ 電源
４０６ 真空ポンプ
４０７ シャワーヘッド
４０８ ＴＳＡガスライン
４０９ Ｈ２ガスライン
５００ ＮＨ３ガスライン
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に係り、具体的には、ダマシンゲート構造を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、ＬＳＩの微細化に伴い、ゲート絶縁膜の薄膜化が進み、多結晶シリコン膜をゲート電極とした、ゲート電極の空乏化によるゲート容量低下が無視できなくなってきている。
これを解決するために、ゲート電極を空乏化の無いメタルに置き換える検討が行われている。
【０００３】
通常、ソース及びドレイン領域（ソース／ドレインと称す）の形成は、ゲート電極形成後に行われるが、メタルは多結晶シリコンに比べ、シリコン酸化膜やＡｌ２Ｏ３、ＨｆＯ２などの高誘電体絶縁膜と反応しやすいため、メタルゲートを形成した後にソース／ドレイン活性化の熱処理を施すことは困難である。この問題を解決するために、ゲート電極を形成する前にソース／ドレインを形成する方法が提案（非特許文献１参照）されており、ダマシンゲートまたはリプレイスメントゲートと呼ばれている。
【０００４】
これらのプロセスの製造方法を簡単に説明する。まず、図５（ａ）に示すように、半導体基板２０１上に素子分離２０２およびＰ型ウェル２０３、Ｎ型ウェル２０４を形成した後、ダミーゲート酸化膜（膜厚５ｎｍ程度）２０５および多結晶シリコン膜（膜厚１５０ｎｍ程度）２０６およびシリコン窒化膜（膜厚１００ｎｍ程度）２０７を形成する。
【０００５】
次に、図５（ｂ）に示すように、フォトリソグラフィ法を用いてダミーゲート２０８を加工する。
【０００６】
次に、図５（ｃ）に示すようにダミーゲート２０８をマスクにして、ＮＭＯＳのエクステンション２０９およびＨａｌｏ２１０、ＰＭＯＳのエクステンション２１１およびＨａｌｏ２１２を形成する。
【０００７】
次に、図５（ｄ）に示すようにシリコン窒化膜からなるスペーサー２１３を形成し、ＮＭＯＳのソース／ドレイン２１４およびＰＭＯＳのソース／ドレイン２１５を形成する。
【０００８】
次に、図６（ｅ）に示すように、シリサイドを形成するために、Ｃｏ、Ｎｉなどのメタル２１６を１０〜２０ｎｍの膜厚で堆積する。
【０００９】
次に、４００〜５５０℃で数十秒熱処理し、未反応のメタルをＳＰＭ（硫酸と過酸化水素の混合液）で除去することにより、図６（ｆ）に示すように、基板拡散層の上のみメタルシリサイド２１７が形成される。
【００１０】
次に、図６（ｇ）に示すように、シリコン窒化膜からなるエッチングストッパー２１８および層間絶縁膜２１９を形成する。
【００１１】
次に、図６（ｈ）に示すように、ＣＭＰ等を用いてダミーゲート２０８の上面を露出させる。
【００１２】
次に、図７（ｉ）に示すように、ダミーゲート２０８および、ダミーゲート酸化膜２０５をエッチング除去することにより、ゲート溝２２０を形成する。
【００１３】
次に、図７（ｊ）に示すように、ゲート溝２２０の内部を被覆するようにＡｌ２Ｏ３、ＨｆＯ２、ＺｒＯ２などからなる高誘電体絶縁膜あるいはＳｉＯ２、ＳｉＯＮなどからなるゲート絶縁膜２２１およびＴｉＮなどからなる第１の金属膜２２２を堆積する。
【００１４】
なお、第１の金属膜は、ＭＯＳＦＥＴのしきい値などを決定するものであり、仕事関数や高誘電体膜との反応性を勘案して決定するべきである。また、図では１種類の金属を用いて説明しているが、ＰＭＯＳとＮＭＯＳに別種の金属を用いても良い。
【００１５】
さらに、溝を埋め込むように第２の金属２２３を堆積する。第２の金属は、電極の抵抗を下げるために堆積するものであり、Ｗ、Ａｌ、Ｃｕなど通常配線に用いられる材料で良い。
【００１６】
この後、ダマシンゲートでは図７（ｋ）に示すように、ＣＭＰ法により第２の金属膜２２３、第１の金属膜２２２およびゲート絶縁膜２２１のゲート溝２２０の外部に堆積された部分を除去する。
これに対して、リプレイスメントゲートではフォトリソグラフィ法を用いて図７（ｌ）に示すように、第２の金属膜２２３、第１の金属膜２２２およびゲート絶縁膜２２１をドライエッチングにより加工する。これ以降は両プロセスともに第２の層間絶縁膜を堆積し、コンタクト形成／配線形成を行う。
【００１７】
一方、コンタクトのエッチングストッパー膜として用いるシリコン窒化膜は、通常ＬＰＣＶＤ法により形成される。ＬＰＣＶＤ法によるシリコン窒化膜の成膜は、従来ジクロロシラン（ＳｉＨ２Ｃｌ２、以下ＤＣＳと示す）とアンモニア（以下ＮＨ３と示す）を材料に、成膜温度７６０℃程度で行われていた。
【００１８】
【非特許文献１】K. Matsuo et al., VLSI Sympo. Tech. Dig., p. 70-71 (2000)
【発明の開示】
【発明が解決しようとする課題】
【００１９】
しかし、このような熱履歴がシリサイド膜にかかると、凝集が起こり、シート抵抗の上昇を引き起こすため、低温で成膜する必要が出てきた。
近年の極浅接合に対応するＮｉシリサイド膜では、一般的に、耐熱性は５００℃程度と言われており、それ以下の温度でシリコン窒化膜を成膜する必要がある。ＤＣＳ系で成膜温度を下げていくと、成膜速度が著しく低下し、実用的ではない。
このため、ＬＰＣＶＤの材料にヘキサクロロジシラン（Ｓｉ２Ｃｌ６、以下ＨＣＤと示す）とＮＨ３を用いた低温成膜が検討されており、４５０℃〜６００℃の成膜が可能となっている。
【００２０】
しかし、ＨＣＤ系でも成膜温度を下げていくと、材料に含まれる水素・塩素などの不純物がシリコン窒化膜内に混入し膜密度の低下、ウェットエッチ耐性の低下などを引き起こす。これを対策するために、シリコン窒化膜中の不純物を減らすＡＬＤ(Atomic Layer Deposition)手法などの成膜方法が検討されている。
【００２１】
ＬＰＣＶＤ法以外の方法として、プラズマＣＶＤを用いれば、成膜温度４００℃程度でのシリコン窒化膜の成膜が可能である。しかし、同様に膜中の不純物が多いことに加えて、ステップカバレージが悪く、基板へのプラズマダメージがトランジスタ特性に悪影響を及ぼす恐れもあり、エッチストッパー膜としては利用できない。
【００２２】
ところで、ＨＣＤ／ＮＨ３材料により、成膜温度４５０℃で形成したシリコン窒化膜をダマシンゲートプロセスのエッチングストッパー膜に用いる場合、致命的な問題がある。
【００２３】
通常のＣＭＯＳプロセスでは、エッチングストッパー膜はその上をすぐに酸化膜で覆われるため、コンタクトエッチ時にしか表面が露出することはないが、ダマシンゲートプロセスにおいては、図６（ｈ）に示すように、ゲート溝形成工程において表面に露出する。ゲート溝形成前後には、ＨＦ系ウェットエッチ、すなわち （１）ＣＭＰ直後の残留スラリー除去、（２）ゲート溝形成のためのＳｉエッチ時のポリマー除去、（３）ダミーゲート絶縁膜の除去、（４）ゲート絶縁膜堆積前の自然酸化膜除去、が施される。これらの洗浄工程には、個々の目的に対して、最適な薬液（ＨＦ濃度など）・エッチング量がある。
【００２４】
しかし、成膜温度４５０℃で形成したシリコン窒化膜は、図３に示すように、エッチレートが熱酸化膜より５〜２０倍早いため、図８（ａ）に示すように、エッチングストッパー膜がサイドウォールに沿って、ウェットエッチングされてしまい、くぼみ３０４ができてしまう。このくぼみにゲート電極が入り込み、ゲートショートを引き起こす。あるいは、図８（ｂ）に示すように、エッチング量が多いと、シリコン窒化膜のみならずシリサイド膜までもエッチングされ、微細パターンにおいては、層間膜がリフトオフされてしまい、ゲートショートどころかデバイスとして成立しなくなる。逆に、ゲートショートを防ぐために、エッチング量を減らすと、本来のエッチング目的が達成できなくなる。
【００２５】
また、別の問題として、ＬＰＣＶＤ法により、成膜温度４５０℃で形成したシリコン窒化膜は、６００℃程度で成膜するよりもＣＭＰの研磨レートが早くなる。ダミーゲート上面を露出させるためのＣＭＰ工程において、研磨時間の設定・面内ばらつきなどに影響し、安定した処理がしにくくなる。
【００２６】
本発明は、上記問題を解決するためになされたもので、安定した処理が可能で、且つゲートショートしない、ダマシンゲート構造を有する半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００２７】
本発明の方法は、半導体基板上にダミーゲートを形成する工程と、前記ダミーゲートをマスクとして、ソース及びドレイン領域を形成する工程と、前記ダミーゲートを除去し、前記ソース及びドレイン領域に対して自己整合的にゲート電極を形成するための溝を形成する工程と、前記溝の内部を被覆するように絶縁膜および金属膜を堆積する工程を備え、さらに、前記ソース及びドレイン領域に、金属シリサイド膜を形成する工程と、前記ダミーゲート上と前記金属シリサイド膜上に、コンタクトのエッチストッパー膜となるシリコン窒化膜を形成する工程を具備した半導体装置の製造方法において、前記シリコン窒化膜は、触媒ＣＶＤ法により基板温度２５０〜４００℃、触媒体温度１６００〜２０００℃で形成し、ウェットエッチングのエッチレートが熱酸化膜に対して、１／４以下であることを特徴とするものである。
【００２８】
なお、上述のシリコン窒化膜は、ＣＭＰ工程において、ＬＰＣＶＤ法により、成膜温度６００℃以上で形成したシリコン窒化膜に対して、略等しい研磨レートであることが望ましい。
【発明の効果】
【００２９】
本発明のダマシンゲートプロセスのゲート溝形成前後のウェットエッチング工程において、エッチングストッパー膜のエッチング量を気にすることなく、各洗浄工程の条件を設定することができ、最適な処理ができる。
また、Ｎｉシリサイド膜に対しても、低温処理であるため、凝集などが起こらないため、シート抵抗の上昇もない。
さらに、触媒ＣＶＤ法は、プラズマを利用しないため基板へのダメージも殆どなく、デバイスの特性や信頼性の高い優れた半導体装置を製造することができる。
【発明を実施するための最良の形態】
【００３０】
本発明の実施形態につき、図１乃至図４を用いて詳細に説明する。
【００３１】
図１（ａ）は、Ｎｉシリサイド１０３まで形成したものであり、従来技術の図６（ｆ）に相当する。
次に、図１（ｂ）に示すように、エッチングストッパー１０４のシリコン窒化膜を触媒ＣＶＤ（Ｃａｔａｌｙｔｉｃ−ＣＶＤ＝Ｃａｔ−ＣＶＤ、Ｈｏｔ Ｗｉｒｅ−ＣＶＤ）法により、基板温度３００℃程度、触媒体温度１８００℃程度で成膜する。触媒ＣＶＤ法（詳細は後述）は、２５０〜４００℃の低温でも水素・塩素などの不純物の少ないシリコン窒化膜が形成できるため、ＨＦ系のエッチレートを熱酸化膜の１／５程度と低くできる（図３、図４参照）。次に、層間絶縁膜１０５を形成する。
【００３２】
次に、図１（ｃ）に示すように、ＣＭＰを用いてダミーゲート１０２の上面を露出させる。この時、ウェハ上に残留したスラリー除去のため、０．５％程度のＨＦ薬液を用い、熱酸化膜換算で２ｎｍ程度エッチングする。触媒ＣＶＤ法で形成したシリコン窒化膜は、ＨＦ系のエッチレートが低いため、スラリー除去エッチングの影響はない。
【００３３】
次に、図１（ｄ）に示すように、ダミーゲート１０２をドライエッチングする。この時、ウェハ上にポリマーが付着するため、０．５％程度のＨＦ薬液を用い、熱酸化膜換算で２ｎｍ程度エッチングする。次に、ダミーゲート酸化膜１０１を、１％程度のＨＦ薬液でイニシャル膜厚の１．３倍（この場合、５ｎｍ×１．３＝６．５ｎｍ）エッチングすることにより、ゲート溝１０５を形成する。これらのウェットエッチングに対しても、触媒ＣＶＤ法で形成したシリコン窒化膜は、ＨＦ系のエッチレートが低いため、影響はない。ゲート絶縁膜堆積前の自然酸化膜除去工程についても同様である。
【００３４】
上述した触媒ＣＶＤにつき、図２を用いて具体的に説明する。
図２において、材料ガスとして、シリコンと窒素とを含むガスとしてＴＳＡ（トリシリルアミン）およびＮＨ３およびＨ２を反応室に導入する方法を用いてもよい。この場合、ＴＳＡは図中に（４０８）として示されたＴＳＡガスラインからマスフローコントローラ（ＭＦＣ）により流量を制御して反応室（４０１）に導入する。Ｈ２及びＮＨ３も同様にＨ２ガスライン（４０９）、ＮＨ３ガスライン（５００）から導入される。反応室内（４０１）の圧力は真空ポンプ（４０６）により減圧され４Ｐａから１５Ｐａに保持する。試料（４０３）は触媒であるタングステン線（４０２）から７５ｍｍ離れた位置に載置された静電チャック（４０４）上に保持し試料温度が３５０℃となるよう制御した。触媒（４０２）は電源（４０５）により通電加熱され１７００℃に制御した。
【００３５】
このような条件において成膜されたシリコン窒化膜の成膜速度は約２０ｎｍ／分と実用的な値であり、段差被覆性は段差下部においてアスペクト比２のパターンにおいても平坦部分の９０％の膜厚が得られる。屈折率は１．９８と概ね化学当量比のシリコン窒化膜となる。
この触媒ＣＶＤ法を適用せずに、ＴＳＡのかわりに通常利用されるＳｉＨ４を７ｓｃｃｍ導入した場合には、他の条件を揃えた評価でも屈折率２．４程度となり、窒化が不十分でありシリコンリッチな膜となる。
【００３６】
なお、本実施例の触媒ＣＶＤ法では、珪素と窒素を含むガスとしてＴＳＡ（トリシリルアミン）を適用したが、これに限るものではなく、例えばＤＳＡ（ジシリルアミン）などでも良い。
【００３７】
ここで、上記の触媒ＣＶＤを利用すれば、ＳｉＨ４／ＮＨ３を材料ガスとしたによる成膜においては、１０Ｐａ程度の圧力でＮＨ３／ＳｉＨ４比を下げると段差被覆性が改善されるものの窒化が不十分になり、屈折率が上昇してシリコンリッチな膜質のシリコン窒化膜が形成される。本触媒ＣＶＤ法を適用してＴＳＡ（トリシリルアミン）を用いると、ＴＳＡはシリコン−窒素の直接結合を分子構造中に有するガスであることから窒化不足を解消し良質なシリコン窒化膜を形成することが可能となる。このため高い段差被覆性と良好な膜質を有するシリコン窒化膜を形成することが可能となる。
【図面の簡単な説明】
【００３８】
【図１】本発明の実施形態を説明するための工程図
【図２】本発明の実施形態に用いた触媒ＣＶＤ装置を示す図
【図３】本発明の効果を示す図
【図４】本発明の実施例及び従来例を説明に用いた図
【図５】従来例を説明するための工程図
【図６】従来例を説明するための工程図
【図７】従来例を説明するための工程図
【図８】従来例の問題点を説明するための工程図
【符号の説明】
【００３９】
１０１ 基板
１０２ ポーラスＭＳＱ（低誘電率絶縁膜）
１０３ 下層配線（金属膜配線）
１０４ 高抵抗層
１０５ バリアメタル
１０６ 電解めっき用シード層
４０１ 真空容器
４０２ 触媒
４０３ 試料
４０４ 試料台
４０５ 電源
４０６ 真空ポンプ
４０７ シャワーヘッド
４０８ ＴＳＡガスライン
４０９ Ｈ２ガスライン
５００ ＮＨ３ガスライン
【特許請求の範囲】
【請求項１】
半導体基板上にダミーゲートを形成する工程と、前記ダミーゲートをマスクとして、ソース及びドレイン領域を形成する工程と、前記ダミーゲートを除去し、前記ソース及びドレイン領域に対して自己整合的にゲート電極を形成するための溝を形成する工程と、前記溝の内部を被覆するように絶縁膜および金属膜を堆積する工程を備え、さらに、前記ソース及びドレイン領域に、金属シリサイド膜を形成する工程と、前記ダミーゲート上と前記金属シリサイド膜上に、コンタクトのエッチストッパー膜となるシリコン窒化膜を形成する工程を具備した半導体装置の製造方法において、前記シリコン窒化膜は、触媒ＣＶＤ法により基板温度２５０〜４００℃、触媒体温度１６００〜２０００℃で形成し、ウェットエッチングのエッチレートが熱酸化膜に対して、１／４以下であることを特徴とする半導体装置の製造方法。
【請求項２】
前記シリコン窒化膜は、ＣＭＰ工程において、ＬＰＣＶＤ法により、成膜温度６００℃以上で形成したシリコン窒化膜に対して、略等しい研磨レートであることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項１】
半導体基板上にダミーゲートを形成する工程と、前記ダミーゲートをマスクとして、ソース及びドレイン領域を形成する工程と、前記ダミーゲートを除去し、前記ソース及びドレイン領域に対して自己整合的にゲート電極を形成するための溝を形成する工程と、前記溝の内部を被覆するように絶縁膜および金属膜を堆積する工程を備え、さらに、前記ソース及びドレイン領域に、金属シリサイド膜を形成する工程と、前記ダミーゲート上と前記金属シリサイド膜上に、コンタクトのエッチストッパー膜となるシリコン窒化膜を形成する工程を具備した半導体装置の製造方法において、前記シリコン窒化膜は、触媒ＣＶＤ法により基板温度２５０〜４００℃、触媒体温度１６００〜２０００℃で形成し、ウェットエッチングのエッチレートが熱酸化膜に対して、１／４以下であることを特徴とする半導体装置の製造方法。
【請求項２】
前記シリコン窒化膜は、ＣＭＰ工程において、ＬＰＣＶＤ法により、成膜温度６００℃以上で形成したシリコン窒化膜に対して、略等しい研磨レートであることを特徴とする請求項１記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２００６−９３２４２（Ｐ２００６−９３２４２Ａ）
【公開日】平成１８年４月６日（２００６．４．６）
【国際特許分類】
【出願番号】特願２００４−２７４００４（Ｐ２００４−２７４００４）
【出願日】平成１６年９月２１日（２００４．９．２１）
【出願人】（０００００１８８９）三洋電機株式会社 (18,308)
【Ｆターム（参考）】
【公開日】平成１８年４月６日（２００６．４．６）
【国際特許分類】
【出願日】平成１６年９月２１日（２００４．９．２１）
【出願人】（０００００１８８９）三洋電機株式会社 (18,308)
【Ｆターム（参考）】
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