パターン形成方法を含む半導体装置の製造方法
【課題】 本発明は半導体装置の製造工程において、レジストなどのマスクパターンを用いる際に発生する反応生成物等のレジスト等への不均一な付着によるパターン形状等の不良を生じさせず、また、寸法精度が良好な微細パターンの形成方法を提供することを目的とする。
【解決手段】 パターン形成方法を含む半導体装置の製造方法として、第１の薄膜の側壁に第２の薄膜を形成し、その側壁に形成された第２の薄膜の先端部が不均一にならないように、平坦化法により、精度良くエッチバックして揃える。
【解決手段】 パターン形成方法を含む半導体装置の製造方法として、第１の薄膜の側壁に第２の薄膜を形成し、その側壁に形成された第２の薄膜の先端部が不均一にならないように、平坦化法により、精度良くエッチバックして揃える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パターン形成方法を含む半導体装置の製造方法に関する。
【背景技術】
【０００２】
微細化の進展と共に、半導体装置の製造工程では、通常用いられるレジストパターンをその寸法通りに、例えば、ゲート電極等のパターン形成に用いる通常の方法に加えて、そのレジストパターンよりも寸法を細くして加工を行う方法、即ち、スリミング法と呼ばれる方法が用いられている。
【０００３】
例えば、シリコン基板上にゲート絶縁膜、被加工膜、そのパターン形成用として用いるマスクパターン膜を形成する。この時、例えばゲート絶縁膜はシリコン酸化膜、被加工膜は多結晶シリコン膜、マスクパターンはフォトレジスト膜などが用いられる。次に、被加工膜を反応性イオンエッチング法等の方法により加工する際、マスクパターンを若干細くさせながら実施することにより、被加工膜を当初のレジストパターンよりも細い寸法になるように加工する。
【０００４】
しかし、前記パターン形成方法では、例えば３０ｎｍを下回る微細化されたパターン寸法の形成を行おうとする際、マスクパターンの曲がりなどが発生し、被加工膜の形成不良が生じる。これは被加工膜をエッチングする際に生じる反応生成物が、例えばパターン間のスペース幅等の周囲環境等の影響を受け、マスクパターンの側壁に不均一に付着する等が原因となる。
【０００５】
このため、微細パターンの形成方法として或るパターンの側壁に形成した膜を残存させ、それをパターンとして用いる、所謂側壁残し法と呼ばれる方法が更に提案されている。（例えば、特許文献１参照。）。
【０００６】
この方法によって、微細化パターンを形成できるが、例えば、残存させた側壁膜の形状が異なっていたり、その寸法が不均一であったりして、半導体装置を製造した場合、所望の特性に対してバラツキが存在する等の問題があった。
【特許文献１】特開２００２−２８０３８８号公報（第６ページ、第２図）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、パターン形状等の不良を生じさせず、また、寸法精度が良好に制御された微細パターンの形成方法を含む半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の第１の態様は、パターン形成方法を含む半導体装置の製造方法として、基板上に、第１の薄膜による複数のパターンを形成する工程と、前記第１の薄膜の側壁に第２の薄膜を形成する工程と、前記複数のパターン間へ埋め込みながら、前記基板上に埋込膜を形成する工程と、前記第１の薄膜及び前記第２の薄膜の表面が露出するまで、前記埋込膜を平坦化しながら除去する工程と、前記第１の薄膜、前記第２の薄膜及び前記埋込膜を深さ方向へ向けて所定の厚さだけ除去する工程と、前記複数のパターン間へ埋め込まれた前記埋込膜及び前記第１の薄膜を除去し、前記第２の薄膜をパターンとして残存させる工程とを有することを特徴とする。
【０００９】
また、本発明の第２の態様は、パターン形成方法を含む半導体装置の製造方法として、基板上に、第１の薄膜及び補助膜が積層された積層膜によるパターンを形成する工程と、前記補助膜をマスクにして第１の薄膜の側面部を所定の幅だけ除去する工程と、前記第１の薄膜の側面部を除去した後、前記基板上に第２の薄膜を形成する工程と、前記第１の薄膜の側壁部に形成され、かつ、前記補助膜の直下にある前記第２の薄膜を残存せしめるように、前記第２の薄膜を選択的に除去する工程と、前記補助膜及び第１の薄膜を除去し、前記第２の薄膜をパターンとして残存させる工程とを有することを特徴とする。
【発明の効果】
【００１０】
本発明によれば、パターン形状等の不良を生じさせず、また、パターン寸法精度も良好に制御され、微細化に対応した半導体装置の製造方法を提供できる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照して本発明の実施例を説明する。
【実施例１】
【００１２】
第１の実施例では、半導体装置の製造方法におけるパターン形成方法の一例について詳しく述べる。図１乃至図３は、第１の実施例による半導体装置の製造方法におけるパターン形成工程を、工程順に示す断面の模式図である。
【００１３】
先ず、図１（ａ）に示すように、基板としてＰ型のシリコン基板１０を用意する。次に、シリコン基板１０の上に、高誘電体膜としてタンタル酸化膜（Ｔａ２Ｏ５）１１をＣＶＤ法或いは反応性スパッタリング法を用い、例えば１０ｎｍ程度形成する。続いて、ＣＶＤ法を用い、第１の薄膜として第１のシリコン酸化膜１２を１００ｍ程度、タンタル酸化膜１１の上に形成する。
【００１４】
次に、リソグラフィ法を用いて、第１の薄膜である第１のシリコン酸化膜１２をパターニングし、複数のパターンを形成する。
【００１５】
先ず、スピン塗布法を用い、シリコン基板１０の全面にレジスト膜１３を形成する。続いて、光露光法を用い、所定のパターンを有するマスクを通して、例えば紫外線をレジスト膜１３に照射する。更に、紫外線が照射されたレジスト膜１３を現像処理する。これにより、図１（ｂ）に示すように、レジスト膜１３を所定の複数のパターンにする。
【００１６】
次に、パターン化したレジスト膜１３をマスクにして、ＲＩＥ等のドライエッチング法を用い、第１のシリコン酸化膜１２をパターニングし、図１（ｃ）に示すように、複数のパターンを形成する。この時、例えばＲＩＥに使用するエッチングガスは、下地であるタンタル酸化膜１１に対し、第１のシリコン酸化膜１２とのエッチング選択比を高くとることが可能なＣ４Ｆ８等のガスを用いる。パターン形成後、レジスト膜は、例えばドライ処理法或いはウエット処理法により除去する。
【００１７】
次に、第２の薄膜を、第１の薄膜である第１のシリコン酸化膜１２の側壁に形成する。
【００１８】
先ず、図２（ｄ）に示すように、ＣＶＤ法を用い、第２の薄膜であるシリコン膜１４を３０ｎｍ程度、シリコン基板１０の上に形成する。続いて、ＲＩＥ等のドライエッチング法を用い、下地であるタンタル酸化膜１１に対し、シリコン膜１４を異方性エッチングし、タンタル酸化膜１１及び第１のシリコン酸化膜１２の表面上にあるシリコン膜１４だけを選択的に除去し、図２（ｅ）に示すように、第１のシリコン酸化膜１２の側壁部分にだけ、シリコン膜１４を残存させる。
【００１９】
この時、シリコン膜１４の形成条件、異方性エッチングの条件等により、側壁部分の先端部１４ａは、丸みを帯びるように不均一になる、或いは深さ方向の膜厚がパターンごとに不均一になる等の不都合が発生する。従って、この段階で、例えば第１のシリコン酸化膜１２を除去し、シリコン膜１４をパターンとして残存させ、半導体素子に適用した場合、上述の不均一性によって、得られた半導体素子の特性そのものに不均一性が発生する可能性がある。従って、更に以下の工程を実施する。
【００２０】
次に、ＣＶＤ法を用い、埋込膜である第２のシリコン酸化膜１５をパターンの間に埋め込むようにしながら、タンタル酸化膜１１及び第１のシリコン酸化膜１２の表面上に形成する。その後、必要であれば、レジストエッチバック法等を用いて第２のシリコン酸化膜１５を平坦化する（図２（ｆ））。
【００２１】
次に、第２の薄膜であるシリコン膜１４を所定のパターンとして形成する。
【００２２】
先ず、例えばＣＭＰ法を用い、第２のシリコン酸化膜１５を平坦化しながら、深さ方向に向けて除去する。シリコン基板１０の表面側が全面、第２のシリコン酸化膜１５の段階からシリコン膜１４の表面が表れる段階に移る。更に、ＣＭＰ法を用い、図２（ｅ）で示したシリコン膜１４の先端部１４ａの不均一部分がなくなるように、第１のシリコン酸化膜１２、シリコン膜１４及び第２のシリコン酸化膜１５を所定の深さだけ平坦化処理を実施する。図３（ｇ）に示すように、均一な膜厚を有するシリコン膜１４が得られる。
【００２３】
更に、例えばウェットエッチングを用い、第１のシリコン酸化膜１２及び第２のシリコン酸化膜１５をシリコン膜１４及びタンタル酸化膜１１に対して選択的にエッチングを行うことで除去し、図３（ｈ）に示すように、所定の寸法を有する素子パターン膜１４ｂを形成できる。
【００２４】
本実施例によれば、不均一な付着物が発生せず、また、寸法精度が良好な３０ｎｍ程度の微細パターンを形成することが可能となる。これにより、微細化に対応した半導体装置の製造方法を提供できる。
【００２５】
なお、第１の薄膜、第２の薄膜、下地の高誘電体膜の膜厚等を変えることにより、３０ｎｍよりも更に微細化されたパターンを形成することが可能であり、従来の方法では、微細化するほど不均一な付着物による悪影響も大きくなると考えられることから、その効果も一層大きくなる。
【実施例２】
【００２６】
第２の実施例は、第１の実施例で述べたパターンの形成方法を、半導体装置の製造方法として、ＣＭＯＳ構造の絶縁ゲート型電界効果トランジスタの製造方法に適用した例を示す。図４乃至図６は、第２の実施例による半導体装置の製造方法を工程順に示す断面の模式図である。
【００２７】
先ず、図４（ａ）に示すように、Ｐ型のシリコン基板２０の表面領域に、ＳＴＩ法（浅いトレンチ分離法）若しくはＬＯＣＯＳ法（選択酸化法）により、酸化膜を選択的に形成して、素子分離領域２１を形成する。次に、シリコン基板２０の素子分離領域２１によって選択的に分離された領域のうち、ＰチャネルＭＩＳＦＥＴ形成領域にはＮ型不純物として燐をイオン注入法で導入し、Ｎ型ウェル領域２１ａを形成する。一方、ＮチャネルＭＩＳＦＥＴ形成領域にはＰ型不純物としてボロンをイオン注入法で導入し、Ｐ型ウェル領域２１ｂを形成する。この時のドーズ量はそれぞれ１Ｅ１２ｃｍ−２〜１Ｅ１３ｃｍ−２程度である。その後、例えば、９００℃、１０秒の急速加熱を施し、導入した不純物を活性化する。
【００２８】
引き続き、図４（ｂ）に示すように、シリコン基板１０の表面に、高誘電体膜としてハフニウム酸化膜（ＨｆＯ２）２２をＣＶＤ法或いは反応性スパッタリング法を用い、例えば１０ｎｍ程度形成する。続いて、ＭＩＳＦＥＴのしきい値電圧制御のため、ハフニウム酸化膜２２を介してＮ型ウェル領域２１ａにはＮ型不純物である砒素を、Ｐ型ウェル領域２１ｂにはＰ型不純物であるボロンを選択的にイオン注入法で導入する。この時のドーズ量はそれぞれ１Ｅ１３ｃｍ−２〜１Ｅ１４ｃｍ−２程度である。その後、例えば、９００℃、１０秒の急速加熱を施し、導入した不純物を活性化する。
【００２９】
その後、図４（ｃ）に示すように、ＣＶＤ法を用い、第１の薄膜として第１のシリコン酸化膜２３を１００ｍ程度、ハフニウム酸化膜２２の上に形成する。次に、リソグラフィ法を用いて、第１のシリコン酸化膜２３をパターニングし、複数のパターンを形成する。
【００３０】
先ず、シリコン基板２０の上に、所定のパターンを、レジスト膜のパターンとして形成する（図示せず）。続いて、パターン化したレジスト膜をマスクにして、ＲＩＥ等のドライエッチング法を用い、第１のシリコン酸化膜２３をパターニングし、図５（ｄ）に示すように、パターンを形成する。この時、例えばＲＩＥに使用するエッチングガスは、下地であるハフニウム酸化膜２２に対し、第１のシリコン酸化膜２３とのエッチング選択比を高くとることが可能なＣ４Ｆ８等のガスを用いる。パターン形成後、レジスト膜は、例えばドライ処理法或いはウエット処理法により除去する。
【００３１】
次に、第２の薄膜を第１の薄膜である第１のシリコン酸化膜２３の側壁に形成する。
【００３２】
先ず、ＣＶＤ法を用い、第２の薄膜であるシリコン膜２４を３０ｎｍ程度、シリコン基板２０の上に形成する。続いて、ＲＩＥ等のドライエッチング法を用い、下地であるハフニウム酸化膜２２に対し、シリコン膜２４を異方性エッチングし、ハフニウム酸化膜２２及び第１のシリコン酸化膜２３の表面上にあるシリコン膜２４だけを選択的に除去し、図５（ｅ）に示すように、第１のシリコン酸化膜２３の側壁部分にだけ、シリコン膜２４を残存させる。
【００３３】
この時、シリコン膜２４の形成条件、異方性エッチングの条件等により、側壁部分の先端部２４ｂは、丸みを帯びるように不均一になる、或いは深さ方向の膜厚がパターンごとに不均一になる等の不都合が発生する。従って、この段階で、例えば第１のシリコン酸化膜２３を除去し、シリコン膜２４をパターンとして残存させ、本ＣＭＯＳ構造の絶縁ゲート型電界効果トランジスタに適用した場合、上述の不均一性によって、得られた電界効果トランジスタの特性そのものに不均一性が発生する可能性がある。従って、更に以下の工程を実施する。
【００３４】
先ず、ＣＶＤ法を用い、埋込膜である第２のシリコン酸化膜２５をパターンの間に埋め込むようにしながら、ハフニウム酸化膜２２及び第１のシリコン酸化膜２３の表面上に形成する。その後、必要であれば、レジストエッチバック法等を用いて第２のシリコン酸化膜２５を平坦化する。次に、例えばＣＭＰ法を用い、第２のシリコン酸化膜２５を平坦化しながら、深さ方向に向けて除去する。シリコン基板２０の表面側が全面、第２のシリコン酸化膜２５の段階からシリコン膜２４の表面が表れる段階に移る。更に、ＣＭＰ法を用い、図５（ｅ）で示したシリコン膜２４の先端部２４ｂの不均一部分がなくなるように、所定の深さだけ平坦化処理を実施する。図５（ｆ）に示すように、膜厚が均一なシリコン膜２４が得られる。
【００３５】
更に、例えばウェットエッチングを用い、第１のシリコン酸化膜２３及び第２のシリコン酸化膜２５をシリコン膜２４及びハフニウム酸化膜２２に対して選択的にエッチングすることで、所定の寸法を有するパターンを形成できる。
【００３６】
上述の工程によって得られたシリコン膜２４は、図６（ｇ）に示すように、本ＣＭＯＳ構造の絶縁ゲート型電界効果トランジスタのゲート電極膜２４ａとなる。
【００３７】
続いて、ドライエッチング法等を用い、ゲート電極膜２４ａをマスクとして、ゲート絶縁膜となるハフニウム酸化膜２２を、図６（ｈ）に示すように除去する。なお、ハフニウム酸化膜２２の除去はこの段階でなく、更に後の段階で行っても良い。或いは、ハフニウム酸化膜２２を除去せずにＣＭＯＳ構造の絶縁ゲート型電界効果トランジスタを製造しても良い。
【００３８】
更にパターニングされたゲート電極膜２４ａをマスクとして、イオン注入法によりエクステンション領域２６、２６ａを形成する。即ち、Ｎ型ウェル領域２１ａにはＰ型不純物であるボロンを、Ｐ型ウェル領域２１ｂにはＮ型不純物である砒素を、選択的にイオン注入法で導入する。この時のドーズ量はそれぞれ１Ｅ１３ｃｍ−２〜１Ｅ１５ｃｍ−２程度である。その後、例えば、９００℃、１０秒の急速加熱を施し、導入した不純物であるボロン及び砒素を活性化する。
【００３９】
次に、図６（ｉ）に示すように、ＣＶＤ法によってシリコン窒化膜を２０〜４０ｎｍ、シリコン基板２０の全面に形成した後、ＲＩＥ法によって異方性エッチングを行い、シリコン窒化膜をゲート電極膜２４ａに接して、その周囲に選択的に残存し、側壁絶縁膜２７とする。続いて、ゲート電極膜２４ａ及びその周囲の側壁絶縁膜２７をマスクとしてイオン注入法によりソース及びドレイン領域２８、２８ａを形成する。即ち、Ｎ型ウェル領域２１ａにはＰ型不純物であるボロンを、Ｐ型ウェル領域２１ｂにはＮ型不純物である砒素を、選択的にイオン注入法で導入する。この時のドーズ量はそれぞれ１Ｅ１５ｃｍ−２〜１Ｅ１６ｃｍ−２程度である。その後、例えば、９００℃、１０秒の急速加熱を施し、導入した不純物を活性化する。
【００４０】
その後、図示しないシリコン酸化膜等の層間絶縁膜をシリコン基板２０の全面に堆積した後、熱処理、ＣＭＰ法等により表面の平坦化処理を行う。この層間絶縁膜にコンタクト孔を開口し、ＮチャネルＭＩＳＦＥＴのゲート電極、ソース及びドレイン領域、ＰチャネルＭＩＳＦＥＴのゲート電極、ソース及びドレイン領域にＡｌ、Ｃｕ等の金属配線を形成する。さらに、必要に応じて層間絶縁膜の堆積と、金属配線の形成を繰り返して多層配線構造を形成したうえで、シリコン基板２０の全面を表面保護膜で覆い、パッド部を開口して本発明による半導体装置の第２の実施例を完成させる。
【００４１】
本実施例によれば、不均一な付着物が発生せず、また、ＣＭＯＳ構造の素子において、寸法精度が良好な３０ｎｍ程度の微細なゲート電極を形成することが可能となる。これにより、微細化に対応したＣＭＯＳ構造の絶縁ゲート型電界効果トランジスタ等の半導体装置の製造方法を提供できる。
【実施例３】
【００４２】
第３の実施例では、半導体装置の製造方法におけるパターン形成方法の他の一例について詳しく述べる。図７及び図８は、第３の実施例による半導体装置の製造方法におけるパターン形成工程を、工程順に示す断面の模式図である。
【００４３】
先ず、図７（ａ）に示すように、基板としてＰ型のシリコン基板３０を用意する。次に、シリコン基板３０の上に、高誘電体膜としてハフニウム酸化物、アルミニウム酸化物、シリコン酸化物の複合体酸化膜３１をＣＶＤ法或いは反応性スパッタリング法を用い、例えば８ｎｍ程度形成する。続いて、ＣＶＤ法を用い、第１の薄膜として第１のシリコン酸化膜３２を８０ｍ程度、複合体酸化膜３１の上に形成する。更に、ＣＶＤ法を用い、補助膜としてシリコン窒化膜３３を４０ｍ程度、第１のシリコン酸化膜３２の上に形成する。
【００４４】
次に、リソグラフィ法を用いて、第１のシリコン酸化膜３２及びシリコン窒化膜３３をパターニングし、複数のパターンを形成する。
【００４５】
先ず、スピン塗布法を用い、シリコン基板３０の全面にレジスト膜３４を形成する。続いて、光露光法を用い、所定のパターンを有するマスクを通して、例えば紫外線をレジスト膜３４に照射する。更に、紫外線が照射されたレジスト膜３４を現像処理する。これにより、図７（ａ）に示すように、レジスト膜３４を所定の複数のパターンにする。
【００４６】
次に、パターン化したレジスト膜３４をマスクにして、ＲＩＥ等のドライエッチング法を用い、シリコン窒化膜３３及び第１のシリコン酸化膜３２を続けてパターニングし、図７（ｂ）に示すように、シリコン窒化膜３３及び第１のシリコン酸化膜３２からなる積層膜３３ａとして、複数のパターンを形成する。この時、例えばＲＩＥに使用するエッチングガスは、下地である複合体酸化膜３１に対し、第１のシリコン酸化膜３２のエッチング選択比を高くとることが可能なＣ４Ｆ８等のガスを用いる。パターン形成後、レジスト膜は、例えばドライ処理法或いはウエット処理法により除去する。
【００４７】
次に、第２の薄膜を積層膜３３ａの側壁に形成する。
【００４８】
先ず、図７（ｃ）に示すように、例えばウェットエッチング法を用い、第１のシリコン酸化膜３２の側壁部分を、所定の寸法だけ選択的にエッチングする。続いて、図８（ｄ）に示すように、ＣＶＤ法を用い、第２の薄膜であるシリコン膜３５を３０ｎｍ程度、シリコン基板３０の上に形成する。続いて、図８（ｅ）に示すように、ＲＩＥ等のドライエッチング法を用い、下地である複合体酸化膜３１に対し、シリコン膜３５を異方性エッチングし、複合体酸化膜３１及びシリコン窒化膜３３の表面上にあるシリコン膜３５だけを選択的に除去する。更に、第１のシリコン酸化膜３２の側壁にあって、シリコン窒化膜３３の直下にあるシリコン膜３５だけを残存させるように、シリコン窒化膜３３の側壁部分のシリコン膜３５を除去する。
【００４９】
この時、第１の実施例とは異なり、シリコン窒化膜３３が保護膜として作用し、残存するシリコン膜３５は高さの均一性等が良好なパターンとなる。
【００５０】
次に、例えばウェットエッチングを用い、第１のシリコン酸化膜３２及びシリコン窒化膜３３をシリコン膜３５及び複合体酸化膜３１に対して選択的にエッチングすることで、図８（ｆ）に示すように、所定の寸法を有する素子パターン膜３５ａを形成できる。
【００５１】
なお、本実施例を、例えば第２の実施例に示したＣＭＯＳ構造の絶縁ゲート型電界効果トランジスタに適用することが可能である。基本的に、ゲート電極膜形成工程に本実施例を適用すれば良く、詳細なプロセスについては省略する。
【００５２】
本実施例によれば、不均一な付着物が発生せず、また、寸法精度が良好な３０ｎｍ程度の微細パターンを形成することが可能となる。これにより、微細化に対応した半導体装置の製造方法を提供できる。
【００５３】
また、本実施例によれば、ＣＭＰ法等によるエッチバックの必要性はなく、簡略化した製造工程が得られる。
【００５４】
更に、第１の薄膜、第２の薄膜、下地の高誘電体膜の膜厚等を変えることにより、３０ｎｍよりも更に微細化されたパターンを形成することが可能であり、従来の方法では、微細化するほど不均一な付着物による悪影響も大きくなると考えられることから、その効果も一層大きくなる。
【００５５】
なお、本発明は上述した実施形態に何ら限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することができる。
【００５６】
基板はシリコン基板に限らず、絶縁性基板、化合物半導体基板等の他の基板であっても良い。また、基板上に下地膜を形成した後、第１の薄膜を形成しても良いことは勿論である。
【００５７】
また、下地膜、第１の薄膜及び第２の薄膜等はそれぞれの材質、相互の反応性、相互のエッチング選択比を考慮しながらも、種々の組合せが可能である。例えば、下地膜としてシリコン酸化膜、第１の薄膜としてシリコン窒化膜及び第２の薄膜としてシリコン膜としても良い。また、下地膜としてシリコン酸化膜、第１の薄膜としてシリコン窒化膜及び第２の薄膜としてアルミニウム膜等の金属膜を用い、配線工程に適用することも可能である。
【００５８】
更に、高誘電体膜は比誘電率が８以上で、タンタル酸化膜、ハフニウム酸化膜以外にも、ジルコニウム酸化膜、チタン酸化膜、イットリウム酸化膜等、また、それらの複合体酸化膜、更にはシリコン或いは窒素等を含んだ膜等が考えられる。
【図面の簡単な説明】
【００５９】
【図１】本発明による半導体装置の製造方法の第１の実施例を工程順に示す断面の模式図。
【図２】本発明による半導体装置の製造方法の第１の実施例を工程順に示す断面の模式図。
【図３】本発明による半導体装置の製造方法の第１の実施例を工程順に示す断面の模式図。
【図４】本発明による半導体装置の製造方法の第２の実施例を工程順に示す断面の模式図。
【図５】本発明による半導体装置の製造方法の第２の実施例を工程順に示す断面の模式図。
【図６】本発明による半導体装置の製造方法の第２の実施例を工程順に示す断面の模式図。
【図７】本発明による半導体装置の製造方法の第３の実施例を工程順に示す断面の模式図。
【図８】本発明による半導体装置の製造方法の第３の実施例を工程順に示す断面の模式図。
【符号の説明】
【００６０】
１０、２０、３０ シリコン基板
１１ タンタル酸化膜
１２、２３、３２ 第１のシリコン酸化膜
１３、３４ レジスト膜
１４、２４、３５ シリコン膜
１４ａ、２４ｂ 先端部
１４ｂ、３５ａ 素子パターン膜
１５、２５ 第２のシリコン酸化膜
２１ 素子分離領域
２１ａ Ｎ型ウェル領域
２１ｂ Ｐ型ウェル領域
２２ ハフニウム酸化膜
２４ａ ゲート電極膜
２６ Ｐ型エクステンション領域
２６ａ Ｎ型エクステンション領域
２７ 側壁絶縁膜
２８ Ｐ型ソース及びドレイン領域
２８ａ Ｎ型ソース及びドレイン領域
３１ 複合体酸化膜
３３ シリコン窒化膜
３３ａ 積層膜
【技術分野】
【０００１】
本発明は、パターン形成方法を含む半導体装置の製造方法に関する。
【背景技術】
【０００２】
微細化の進展と共に、半導体装置の製造工程では、通常用いられるレジストパターンをその寸法通りに、例えば、ゲート電極等のパターン形成に用いる通常の方法に加えて、そのレジストパターンよりも寸法を細くして加工を行う方法、即ち、スリミング法と呼ばれる方法が用いられている。
【０００３】
例えば、シリコン基板上にゲート絶縁膜、被加工膜、そのパターン形成用として用いるマスクパターン膜を形成する。この時、例えばゲート絶縁膜はシリコン酸化膜、被加工膜は多結晶シリコン膜、マスクパターンはフォトレジスト膜などが用いられる。次に、被加工膜を反応性イオンエッチング法等の方法により加工する際、マスクパターンを若干細くさせながら実施することにより、被加工膜を当初のレジストパターンよりも細い寸法になるように加工する。
【０００４】
しかし、前記パターン形成方法では、例えば３０ｎｍを下回る微細化されたパターン寸法の形成を行おうとする際、マスクパターンの曲がりなどが発生し、被加工膜の形成不良が生じる。これは被加工膜をエッチングする際に生じる反応生成物が、例えばパターン間のスペース幅等の周囲環境等の影響を受け、マスクパターンの側壁に不均一に付着する等が原因となる。
【０００５】
このため、微細パターンの形成方法として或るパターンの側壁に形成した膜を残存させ、それをパターンとして用いる、所謂側壁残し法と呼ばれる方法が更に提案されている。（例えば、特許文献１参照。）。
【０００６】
この方法によって、微細化パターンを形成できるが、例えば、残存させた側壁膜の形状が異なっていたり、その寸法が不均一であったりして、半導体装置を製造した場合、所望の特性に対してバラツキが存在する等の問題があった。
【特許文献１】特開２００２−２８０３８８号公報（第６ページ、第２図）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、パターン形状等の不良を生じさせず、また、寸法精度が良好に制御された微細パターンの形成方法を含む半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の第１の態様は、パターン形成方法を含む半導体装置の製造方法として、基板上に、第１の薄膜による複数のパターンを形成する工程と、前記第１の薄膜の側壁に第２の薄膜を形成する工程と、前記複数のパターン間へ埋め込みながら、前記基板上に埋込膜を形成する工程と、前記第１の薄膜及び前記第２の薄膜の表面が露出するまで、前記埋込膜を平坦化しながら除去する工程と、前記第１の薄膜、前記第２の薄膜及び前記埋込膜を深さ方向へ向けて所定の厚さだけ除去する工程と、前記複数のパターン間へ埋め込まれた前記埋込膜及び前記第１の薄膜を除去し、前記第２の薄膜をパターンとして残存させる工程とを有することを特徴とする。
【０００９】
また、本発明の第２の態様は、パターン形成方法を含む半導体装置の製造方法として、基板上に、第１の薄膜及び補助膜が積層された積層膜によるパターンを形成する工程と、前記補助膜をマスクにして第１の薄膜の側面部を所定の幅だけ除去する工程と、前記第１の薄膜の側面部を除去した後、前記基板上に第２の薄膜を形成する工程と、前記第１の薄膜の側壁部に形成され、かつ、前記補助膜の直下にある前記第２の薄膜を残存せしめるように、前記第２の薄膜を選択的に除去する工程と、前記補助膜及び第１の薄膜を除去し、前記第２の薄膜をパターンとして残存させる工程とを有することを特徴とする。
【発明の効果】
【００１０】
本発明によれば、パターン形状等の不良を生じさせず、また、パターン寸法精度も良好に制御され、微細化に対応した半導体装置の製造方法を提供できる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照して本発明の実施例を説明する。
【実施例１】
【００１２】
第１の実施例では、半導体装置の製造方法におけるパターン形成方法の一例について詳しく述べる。図１乃至図３は、第１の実施例による半導体装置の製造方法におけるパターン形成工程を、工程順に示す断面の模式図である。
【００１３】
先ず、図１（ａ）に示すように、基板としてＰ型のシリコン基板１０を用意する。次に、シリコン基板１０の上に、高誘電体膜としてタンタル酸化膜（Ｔａ２Ｏ５）１１をＣＶＤ法或いは反応性スパッタリング法を用い、例えば１０ｎｍ程度形成する。続いて、ＣＶＤ法を用い、第１の薄膜として第１のシリコン酸化膜１２を１００ｍ程度、タンタル酸化膜１１の上に形成する。
【００１４】
次に、リソグラフィ法を用いて、第１の薄膜である第１のシリコン酸化膜１２をパターニングし、複数のパターンを形成する。
【００１５】
先ず、スピン塗布法を用い、シリコン基板１０の全面にレジスト膜１３を形成する。続いて、光露光法を用い、所定のパターンを有するマスクを通して、例えば紫外線をレジスト膜１３に照射する。更に、紫外線が照射されたレジスト膜１３を現像処理する。これにより、図１（ｂ）に示すように、レジスト膜１３を所定の複数のパターンにする。
【００１６】
次に、パターン化したレジスト膜１３をマスクにして、ＲＩＥ等のドライエッチング法を用い、第１のシリコン酸化膜１２をパターニングし、図１（ｃ）に示すように、複数のパターンを形成する。この時、例えばＲＩＥに使用するエッチングガスは、下地であるタンタル酸化膜１１に対し、第１のシリコン酸化膜１２とのエッチング選択比を高くとることが可能なＣ４Ｆ８等のガスを用いる。パターン形成後、レジスト膜は、例えばドライ処理法或いはウエット処理法により除去する。
【００１７】
次に、第２の薄膜を、第１の薄膜である第１のシリコン酸化膜１２の側壁に形成する。
【００１８】
先ず、図２（ｄ）に示すように、ＣＶＤ法を用い、第２の薄膜であるシリコン膜１４を３０ｎｍ程度、シリコン基板１０の上に形成する。続いて、ＲＩＥ等のドライエッチング法を用い、下地であるタンタル酸化膜１１に対し、シリコン膜１４を異方性エッチングし、タンタル酸化膜１１及び第１のシリコン酸化膜１２の表面上にあるシリコン膜１４だけを選択的に除去し、図２（ｅ）に示すように、第１のシリコン酸化膜１２の側壁部分にだけ、シリコン膜１４を残存させる。
【００１９】
この時、シリコン膜１４の形成条件、異方性エッチングの条件等により、側壁部分の先端部１４ａは、丸みを帯びるように不均一になる、或いは深さ方向の膜厚がパターンごとに不均一になる等の不都合が発生する。従って、この段階で、例えば第１のシリコン酸化膜１２を除去し、シリコン膜１４をパターンとして残存させ、半導体素子に適用した場合、上述の不均一性によって、得られた半導体素子の特性そのものに不均一性が発生する可能性がある。従って、更に以下の工程を実施する。
【００２０】
次に、ＣＶＤ法を用い、埋込膜である第２のシリコン酸化膜１５をパターンの間に埋め込むようにしながら、タンタル酸化膜１１及び第１のシリコン酸化膜１２の表面上に形成する。その後、必要であれば、レジストエッチバック法等を用いて第２のシリコン酸化膜１５を平坦化する（図２（ｆ））。
【００２１】
次に、第２の薄膜であるシリコン膜１４を所定のパターンとして形成する。
【００２２】
先ず、例えばＣＭＰ法を用い、第２のシリコン酸化膜１５を平坦化しながら、深さ方向に向けて除去する。シリコン基板１０の表面側が全面、第２のシリコン酸化膜１５の段階からシリコン膜１４の表面が表れる段階に移る。更に、ＣＭＰ法を用い、図２（ｅ）で示したシリコン膜１４の先端部１４ａの不均一部分がなくなるように、第１のシリコン酸化膜１２、シリコン膜１４及び第２のシリコン酸化膜１５を所定の深さだけ平坦化処理を実施する。図３（ｇ）に示すように、均一な膜厚を有するシリコン膜１４が得られる。
【００２３】
更に、例えばウェットエッチングを用い、第１のシリコン酸化膜１２及び第２のシリコン酸化膜１５をシリコン膜１４及びタンタル酸化膜１１に対して選択的にエッチングを行うことで除去し、図３（ｈ）に示すように、所定の寸法を有する素子パターン膜１４ｂを形成できる。
【００２４】
本実施例によれば、不均一な付着物が発生せず、また、寸法精度が良好な３０ｎｍ程度の微細パターンを形成することが可能となる。これにより、微細化に対応した半導体装置の製造方法を提供できる。
【００２５】
なお、第１の薄膜、第２の薄膜、下地の高誘電体膜の膜厚等を変えることにより、３０ｎｍよりも更に微細化されたパターンを形成することが可能であり、従来の方法では、微細化するほど不均一な付着物による悪影響も大きくなると考えられることから、その効果も一層大きくなる。
【実施例２】
【００２６】
第２の実施例は、第１の実施例で述べたパターンの形成方法を、半導体装置の製造方法として、ＣＭＯＳ構造の絶縁ゲート型電界効果トランジスタの製造方法に適用した例を示す。図４乃至図６は、第２の実施例による半導体装置の製造方法を工程順に示す断面の模式図である。
【００２７】
先ず、図４（ａ）に示すように、Ｐ型のシリコン基板２０の表面領域に、ＳＴＩ法（浅いトレンチ分離法）若しくはＬＯＣＯＳ法（選択酸化法）により、酸化膜を選択的に形成して、素子分離領域２１を形成する。次に、シリコン基板２０の素子分離領域２１によって選択的に分離された領域のうち、ＰチャネルＭＩＳＦＥＴ形成領域にはＮ型不純物として燐をイオン注入法で導入し、Ｎ型ウェル領域２１ａを形成する。一方、ＮチャネルＭＩＳＦＥＴ形成領域にはＰ型不純物としてボロンをイオン注入法で導入し、Ｐ型ウェル領域２１ｂを形成する。この時のドーズ量はそれぞれ１Ｅ１２ｃｍ−２〜１Ｅ１３ｃｍ−２程度である。その後、例えば、９００℃、１０秒の急速加熱を施し、導入した不純物を活性化する。
【００２８】
引き続き、図４（ｂ）に示すように、シリコン基板１０の表面に、高誘電体膜としてハフニウム酸化膜（ＨｆＯ２）２２をＣＶＤ法或いは反応性スパッタリング法を用い、例えば１０ｎｍ程度形成する。続いて、ＭＩＳＦＥＴのしきい値電圧制御のため、ハフニウム酸化膜２２を介してＮ型ウェル領域２１ａにはＮ型不純物である砒素を、Ｐ型ウェル領域２１ｂにはＰ型不純物であるボロンを選択的にイオン注入法で導入する。この時のドーズ量はそれぞれ１Ｅ１３ｃｍ−２〜１Ｅ１４ｃｍ−２程度である。その後、例えば、９００℃、１０秒の急速加熱を施し、導入した不純物を活性化する。
【００２９】
その後、図４（ｃ）に示すように、ＣＶＤ法を用い、第１の薄膜として第１のシリコン酸化膜２３を１００ｍ程度、ハフニウム酸化膜２２の上に形成する。次に、リソグラフィ法を用いて、第１のシリコン酸化膜２３をパターニングし、複数のパターンを形成する。
【００３０】
先ず、シリコン基板２０の上に、所定のパターンを、レジスト膜のパターンとして形成する（図示せず）。続いて、パターン化したレジスト膜をマスクにして、ＲＩＥ等のドライエッチング法を用い、第１のシリコン酸化膜２３をパターニングし、図５（ｄ）に示すように、パターンを形成する。この時、例えばＲＩＥに使用するエッチングガスは、下地であるハフニウム酸化膜２２に対し、第１のシリコン酸化膜２３とのエッチング選択比を高くとることが可能なＣ４Ｆ８等のガスを用いる。パターン形成後、レジスト膜は、例えばドライ処理法或いはウエット処理法により除去する。
【００３１】
次に、第２の薄膜を第１の薄膜である第１のシリコン酸化膜２３の側壁に形成する。
【００３２】
先ず、ＣＶＤ法を用い、第２の薄膜であるシリコン膜２４を３０ｎｍ程度、シリコン基板２０の上に形成する。続いて、ＲＩＥ等のドライエッチング法を用い、下地であるハフニウム酸化膜２２に対し、シリコン膜２４を異方性エッチングし、ハフニウム酸化膜２２及び第１のシリコン酸化膜２３の表面上にあるシリコン膜２４だけを選択的に除去し、図５（ｅ）に示すように、第１のシリコン酸化膜２３の側壁部分にだけ、シリコン膜２４を残存させる。
【００３３】
この時、シリコン膜２４の形成条件、異方性エッチングの条件等により、側壁部分の先端部２４ｂは、丸みを帯びるように不均一になる、或いは深さ方向の膜厚がパターンごとに不均一になる等の不都合が発生する。従って、この段階で、例えば第１のシリコン酸化膜２３を除去し、シリコン膜２４をパターンとして残存させ、本ＣＭＯＳ構造の絶縁ゲート型電界効果トランジスタに適用した場合、上述の不均一性によって、得られた電界効果トランジスタの特性そのものに不均一性が発生する可能性がある。従って、更に以下の工程を実施する。
【００３４】
先ず、ＣＶＤ法を用い、埋込膜である第２のシリコン酸化膜２５をパターンの間に埋め込むようにしながら、ハフニウム酸化膜２２及び第１のシリコン酸化膜２３の表面上に形成する。その後、必要であれば、レジストエッチバック法等を用いて第２のシリコン酸化膜２５を平坦化する。次に、例えばＣＭＰ法を用い、第２のシリコン酸化膜２５を平坦化しながら、深さ方向に向けて除去する。シリコン基板２０の表面側が全面、第２のシリコン酸化膜２５の段階からシリコン膜２４の表面が表れる段階に移る。更に、ＣＭＰ法を用い、図５（ｅ）で示したシリコン膜２４の先端部２４ｂの不均一部分がなくなるように、所定の深さだけ平坦化処理を実施する。図５（ｆ）に示すように、膜厚が均一なシリコン膜２４が得られる。
【００３５】
更に、例えばウェットエッチングを用い、第１のシリコン酸化膜２３及び第２のシリコン酸化膜２５をシリコン膜２４及びハフニウム酸化膜２２に対して選択的にエッチングすることで、所定の寸法を有するパターンを形成できる。
【００３６】
上述の工程によって得られたシリコン膜２４は、図６（ｇ）に示すように、本ＣＭＯＳ構造の絶縁ゲート型電界効果トランジスタのゲート電極膜２４ａとなる。
【００３７】
続いて、ドライエッチング法等を用い、ゲート電極膜２４ａをマスクとして、ゲート絶縁膜となるハフニウム酸化膜２２を、図６（ｈ）に示すように除去する。なお、ハフニウム酸化膜２２の除去はこの段階でなく、更に後の段階で行っても良い。或いは、ハフニウム酸化膜２２を除去せずにＣＭＯＳ構造の絶縁ゲート型電界効果トランジスタを製造しても良い。
【００３８】
更にパターニングされたゲート電極膜２４ａをマスクとして、イオン注入法によりエクステンション領域２６、２６ａを形成する。即ち、Ｎ型ウェル領域２１ａにはＰ型不純物であるボロンを、Ｐ型ウェル領域２１ｂにはＮ型不純物である砒素を、選択的にイオン注入法で導入する。この時のドーズ量はそれぞれ１Ｅ１３ｃｍ−２〜１Ｅ１５ｃｍ−２程度である。その後、例えば、９００℃、１０秒の急速加熱を施し、導入した不純物であるボロン及び砒素を活性化する。
【００３９】
次に、図６（ｉ）に示すように、ＣＶＤ法によってシリコン窒化膜を２０〜４０ｎｍ、シリコン基板２０の全面に形成した後、ＲＩＥ法によって異方性エッチングを行い、シリコン窒化膜をゲート電極膜２４ａに接して、その周囲に選択的に残存し、側壁絶縁膜２７とする。続いて、ゲート電極膜２４ａ及びその周囲の側壁絶縁膜２７をマスクとしてイオン注入法によりソース及びドレイン領域２８、２８ａを形成する。即ち、Ｎ型ウェル領域２１ａにはＰ型不純物であるボロンを、Ｐ型ウェル領域２１ｂにはＮ型不純物である砒素を、選択的にイオン注入法で導入する。この時のドーズ量はそれぞれ１Ｅ１５ｃｍ−２〜１Ｅ１６ｃｍ−２程度である。その後、例えば、９００℃、１０秒の急速加熱を施し、導入した不純物を活性化する。
【００４０】
その後、図示しないシリコン酸化膜等の層間絶縁膜をシリコン基板２０の全面に堆積した後、熱処理、ＣＭＰ法等により表面の平坦化処理を行う。この層間絶縁膜にコンタクト孔を開口し、ＮチャネルＭＩＳＦＥＴのゲート電極、ソース及びドレイン領域、ＰチャネルＭＩＳＦＥＴのゲート電極、ソース及びドレイン領域にＡｌ、Ｃｕ等の金属配線を形成する。さらに、必要に応じて層間絶縁膜の堆積と、金属配線の形成を繰り返して多層配線構造を形成したうえで、シリコン基板２０の全面を表面保護膜で覆い、パッド部を開口して本発明による半導体装置の第２の実施例を完成させる。
【００４１】
本実施例によれば、不均一な付着物が発生せず、また、ＣＭＯＳ構造の素子において、寸法精度が良好な３０ｎｍ程度の微細なゲート電極を形成することが可能となる。これにより、微細化に対応したＣＭＯＳ構造の絶縁ゲート型電界効果トランジスタ等の半導体装置の製造方法を提供できる。
【実施例３】
【００４２】
第３の実施例では、半導体装置の製造方法におけるパターン形成方法の他の一例について詳しく述べる。図７及び図８は、第３の実施例による半導体装置の製造方法におけるパターン形成工程を、工程順に示す断面の模式図である。
【００４３】
先ず、図７（ａ）に示すように、基板としてＰ型のシリコン基板３０を用意する。次に、シリコン基板３０の上に、高誘電体膜としてハフニウム酸化物、アルミニウム酸化物、シリコン酸化物の複合体酸化膜３１をＣＶＤ法或いは反応性スパッタリング法を用い、例えば８ｎｍ程度形成する。続いて、ＣＶＤ法を用い、第１の薄膜として第１のシリコン酸化膜３２を８０ｍ程度、複合体酸化膜３１の上に形成する。更に、ＣＶＤ法を用い、補助膜としてシリコン窒化膜３３を４０ｍ程度、第１のシリコン酸化膜３２の上に形成する。
【００４４】
次に、リソグラフィ法を用いて、第１のシリコン酸化膜３２及びシリコン窒化膜３３をパターニングし、複数のパターンを形成する。
【００４５】
先ず、スピン塗布法を用い、シリコン基板３０の全面にレジスト膜３４を形成する。続いて、光露光法を用い、所定のパターンを有するマスクを通して、例えば紫外線をレジスト膜３４に照射する。更に、紫外線が照射されたレジスト膜３４を現像処理する。これにより、図７（ａ）に示すように、レジスト膜３４を所定の複数のパターンにする。
【００４６】
次に、パターン化したレジスト膜３４をマスクにして、ＲＩＥ等のドライエッチング法を用い、シリコン窒化膜３３及び第１のシリコン酸化膜３２を続けてパターニングし、図７（ｂ）に示すように、シリコン窒化膜３３及び第１のシリコン酸化膜３２からなる積層膜３３ａとして、複数のパターンを形成する。この時、例えばＲＩＥに使用するエッチングガスは、下地である複合体酸化膜３１に対し、第１のシリコン酸化膜３２のエッチング選択比を高くとることが可能なＣ４Ｆ８等のガスを用いる。パターン形成後、レジスト膜は、例えばドライ処理法或いはウエット処理法により除去する。
【００４７】
次に、第２の薄膜を積層膜３３ａの側壁に形成する。
【００４８】
先ず、図７（ｃ）に示すように、例えばウェットエッチング法を用い、第１のシリコン酸化膜３２の側壁部分を、所定の寸法だけ選択的にエッチングする。続いて、図８（ｄ）に示すように、ＣＶＤ法を用い、第２の薄膜であるシリコン膜３５を３０ｎｍ程度、シリコン基板３０の上に形成する。続いて、図８（ｅ）に示すように、ＲＩＥ等のドライエッチング法を用い、下地である複合体酸化膜３１に対し、シリコン膜３５を異方性エッチングし、複合体酸化膜３１及びシリコン窒化膜３３の表面上にあるシリコン膜３５だけを選択的に除去する。更に、第１のシリコン酸化膜３２の側壁にあって、シリコン窒化膜３３の直下にあるシリコン膜３５だけを残存させるように、シリコン窒化膜３３の側壁部分のシリコン膜３５を除去する。
【００４９】
この時、第１の実施例とは異なり、シリコン窒化膜３３が保護膜として作用し、残存するシリコン膜３５は高さの均一性等が良好なパターンとなる。
【００５０】
次に、例えばウェットエッチングを用い、第１のシリコン酸化膜３２及びシリコン窒化膜３３をシリコン膜３５及び複合体酸化膜３１に対して選択的にエッチングすることで、図８（ｆ）に示すように、所定の寸法を有する素子パターン膜３５ａを形成できる。
【００５１】
なお、本実施例を、例えば第２の実施例に示したＣＭＯＳ構造の絶縁ゲート型電界効果トランジスタに適用することが可能である。基本的に、ゲート電極膜形成工程に本実施例を適用すれば良く、詳細なプロセスについては省略する。
【００５２】
本実施例によれば、不均一な付着物が発生せず、また、寸法精度が良好な３０ｎｍ程度の微細パターンを形成することが可能となる。これにより、微細化に対応した半導体装置の製造方法を提供できる。
【００５３】
また、本実施例によれば、ＣＭＰ法等によるエッチバックの必要性はなく、簡略化した製造工程が得られる。
【００５４】
更に、第１の薄膜、第２の薄膜、下地の高誘電体膜の膜厚等を変えることにより、３０ｎｍよりも更に微細化されたパターンを形成することが可能であり、従来の方法では、微細化するほど不均一な付着物による悪影響も大きくなると考えられることから、その効果も一層大きくなる。
【００５５】
なお、本発明は上述した実施形態に何ら限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することができる。
【００５６】
基板はシリコン基板に限らず、絶縁性基板、化合物半導体基板等の他の基板であっても良い。また、基板上に下地膜を形成した後、第１の薄膜を形成しても良いことは勿論である。
【００５７】
また、下地膜、第１の薄膜及び第２の薄膜等はそれぞれの材質、相互の反応性、相互のエッチング選択比を考慮しながらも、種々の組合せが可能である。例えば、下地膜としてシリコン酸化膜、第１の薄膜としてシリコン窒化膜及び第２の薄膜としてシリコン膜としても良い。また、下地膜としてシリコン酸化膜、第１の薄膜としてシリコン窒化膜及び第２の薄膜としてアルミニウム膜等の金属膜を用い、配線工程に適用することも可能である。
【００５８】
更に、高誘電体膜は比誘電率が８以上で、タンタル酸化膜、ハフニウム酸化膜以外にも、ジルコニウム酸化膜、チタン酸化膜、イットリウム酸化膜等、また、それらの複合体酸化膜、更にはシリコン或いは窒素等を含んだ膜等が考えられる。
【図面の簡単な説明】
【００５９】
【図１】本発明による半導体装置の製造方法の第１の実施例を工程順に示す断面の模式図。
【図２】本発明による半導体装置の製造方法の第１の実施例を工程順に示す断面の模式図。
【図３】本発明による半導体装置の製造方法の第１の実施例を工程順に示す断面の模式図。
【図４】本発明による半導体装置の製造方法の第２の実施例を工程順に示す断面の模式図。
【図５】本発明による半導体装置の製造方法の第２の実施例を工程順に示す断面の模式図。
【図６】本発明による半導体装置の製造方法の第２の実施例を工程順に示す断面の模式図。
【図７】本発明による半導体装置の製造方法の第３の実施例を工程順に示す断面の模式図。
【図８】本発明による半導体装置の製造方法の第３の実施例を工程順に示す断面の模式図。
【符号の説明】
【００６０】
１０、２０、３０ シリコン基板
１１ タンタル酸化膜
１２、２３、３２ 第１のシリコン酸化膜
１３、３４ レジスト膜
１４、２４、３５ シリコン膜
１４ａ、２４ｂ 先端部
１４ｂ、３５ａ 素子パターン膜
１５、２５ 第２のシリコン酸化膜
２１ 素子分離領域
２１ａ Ｎ型ウェル領域
２１ｂ Ｐ型ウェル領域
２２ ハフニウム酸化膜
２４ａ ゲート電極膜
２６ Ｐ型エクステンション領域
２６ａ Ｎ型エクステンション領域
２７ 側壁絶縁膜
２８ Ｐ型ソース及びドレイン領域
２８ａ Ｎ型ソース及びドレイン領域
３１ 複合体酸化膜
３３ シリコン窒化膜
３３ａ 積層膜
【特許請求の範囲】
【請求項１】
基板上に、第１の薄膜による複数のパターンを形成する工程と、
前記第１の薄膜の側壁に第２の薄膜を形成する工程と、
前記複数のパターン間へ埋め込みながら、前記第１の薄膜及び前記第２の薄膜を覆うように前記基板上に埋込膜を形成する工程と、
前記第１の薄膜及び前記第２の薄膜の表面が露出するまで、前記埋込膜を平坦化しながら除去する工程と、
前記第１の薄膜、前記第２の薄膜及び前記埋込膜を深さ方向へ向けて所定の厚さだけ除去する工程と、
前記複数のパターン間へ埋め込まれた前記埋込膜及び前記第１の薄膜を除去し、前記第２の薄膜をパターンとして残存させる工程と
を有することを特徴とするパターン形成方法を含む半導体装置の製造方法。
【請求項２】
前記第１の薄膜を形成する工程の前に、前記基板上に下地膜を形成する工程を有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１の薄膜がシリコン酸化膜、前記第２の薄膜がシリコン膜、及び前記下地膜が高誘電体膜であることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記パターンとして残存させた第２の薄膜のパターン幅が、３０ｎｍ以下であることを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
基板上に、第１の薄膜及び補助膜が積層された積層膜によるパターンを形成する工程と、
前記補助膜をマスクにして第１の薄膜の側面部を所定の幅だけ除去する工程と、
前記第１の薄膜の側面部を除去した後、前記基板上に第２の薄膜を形成する工程と、
前記第１の薄膜の側壁部に形成され、かつ、前記補助膜の直下にある前記第２の薄膜を残存せしめるように、前記第２の薄膜を選択的に除去する工程と、
前記補助膜及び第１の薄膜を除去し、前記第２の薄膜をパターンとして残存させる工程と
を有することを特徴とするパターン形成方法を含む半導体装置の製造方法。
【請求項１】
基板上に、第１の薄膜による複数のパターンを形成する工程と、
前記第１の薄膜の側壁に第２の薄膜を形成する工程と、
前記複数のパターン間へ埋め込みながら、前記第１の薄膜及び前記第２の薄膜を覆うように前記基板上に埋込膜を形成する工程と、
前記第１の薄膜及び前記第２の薄膜の表面が露出するまで、前記埋込膜を平坦化しながら除去する工程と、
前記第１の薄膜、前記第２の薄膜及び前記埋込膜を深さ方向へ向けて所定の厚さだけ除去する工程と、
前記複数のパターン間へ埋め込まれた前記埋込膜及び前記第１の薄膜を除去し、前記第２の薄膜をパターンとして残存させる工程と
を有することを特徴とするパターン形成方法を含む半導体装置の製造方法。
【請求項２】
前記第１の薄膜を形成する工程の前に、前記基板上に下地膜を形成する工程を有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１の薄膜がシリコン酸化膜、前記第２の薄膜がシリコン膜、及び前記下地膜が高誘電体膜であることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記パターンとして残存させた第２の薄膜のパターン幅が、３０ｎｍ以下であることを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
基板上に、第１の薄膜及び補助膜が積層された積層膜によるパターンを形成する工程と、
前記補助膜をマスクにして第１の薄膜の側面部を所定の幅だけ除去する工程と、
前記第１の薄膜の側面部を除去した後、前記基板上に第２の薄膜を形成する工程と、
前記第１の薄膜の側壁部に形成され、かつ、前記補助膜の直下にある前記第２の薄膜を残存せしめるように、前記第２の薄膜を選択的に除去する工程と、
前記補助膜及び第１の薄膜を除去し、前記第２の薄膜をパターンとして残存させる工程と
を有することを特徴とするパターン形成方法を含む半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２００６−３２６４８（Ｐ２００６−３２６４８Ａ）
【公開日】平成１８年２月２日（２００６．２．２）
【国際特許分類】
【出願番号】特願２００４−２０９２９５（Ｐ２００４−２０９２９５）
【出願日】平成１６年７月１６日（２００４．７．１６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成１８年２月２日（２００６．２．２）
【国際特許分類】
【出願日】平成１６年７月１６日（２００４．７．１６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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