【課題】混晶層中のＧｅ濃度およびＣ濃度の許容範囲内で、チャネル領域に十分に応力を印加することが可能な半導体装置の製造方法および半導体装置を提供する。
【解決手段】Ｓｉ基板１上にダミーゲート電極３を形成する。次に、ダミーゲート電極３をマスクにしたリセスエッチングにより、リセス領域７を形成する。次いで、リセス領域７の表面に、ＳｉＧｅ層からなる混晶層８をエピタキシャル成長させる。続いて、ダミーゲート電極３を覆う状態で、混晶層８上に、層間絶縁膜１２を形成し、ダミーゲート電極３の表面が露出するまで、層間絶縁膜１２を除去する。ダミーゲート電極３を除去することで、層間絶縁膜１２にＳｉ基板１を露出する凹部１３を形成する。その後、凹部１３内にゲート絶縁膜１４を介してゲート電極１５を形成することを特徴とする半導体装置の製造方法である。 （もっと読む）

【課題】溝の埋め込み性を改善することと、溝の埋め込み高さを確保することを両立させることができる半導体装置の製造方法を実現する。
【解決手段】半導体装置の製造方法として、半導体基板１上の層間膜２に幅の異なる溝３，４を形成する工程と、溝３，４が形成された層間膜２上にバリアメタル層５を形成する工程と、バリアメタル層５を覆いかつ溝３，４の形成部位に開口部を有するレジストマスク７を形成する工程と、レジストマスク７を用いてバリアメタル層５をエッチングすることによりオーバーハング部６を除去する工程と、レジストマスク７を除去した後、半導体基板１上で溝３，４に配線材料を埋め込む工程と、半導体基板１上で配線材料とバリアメタル層５の余剰部を研磨により除去する工程とによって溝配線を形成する。 （もっと読む）

【課題】高耐圧トランジスタの占有面積を縮小することができる半導体装置を提供する。
【解決手段】半導体装置は、Ｐ型半導体基板９の表面に形成される素子分離領域８によって区画された活性領域に、チャネル領域と、チャネル領域の両側に配置されるソース・ドレイン領域７とが形成されており、チャネル領域には、ゲート絶縁膜２が形成されており、ゲート絶縁膜２の上にゲート電極４が形成されており、ゲート絶縁膜２は、その周縁部に中央部よりも厚く形成されたバーズヘッド３を有する。 （もっと読む）

【課題】 デバイス特性を低下させることなく製造マージンを大きくすることができる半導体装置及びその製造方法を提供する。
【解決手段】 フィン型の活性領域と、活性領域を挟むように対向配置された一対のゲート電極とを有するダブルゲートトランジスタを含む半導体装置において、ゲート電極の高さを活性領域の高さよりも高くし、かつ数式１に基づき求められる高さ以下とする。
［数１］
(ゲート電極高さ[nm]−活性領域高さ[nm])／活性領域高さ[nm]
＝3.5ｅ^−５×(ゲート長[nm])^２−0.002×(ゲート長[nm])＋0.16 （もっと読む）

【課題】 素子領域のエッジコーナー部における電界集中を緩和し、トランジスタの特性劣化を防止することを可能とする。
【解決手段】半導体基板上にダミーゲート層を形成する工程と、前記ダミーゲート層の側面に、ダミーゲート層を構成する材料との間で、エッチング選択性を有する側壁絶縁膜を形成する工程と、全面に層間絶縁膜を堆積する工程と、前記層間絶縁膜を、前記ダミーゲート層の上面が露出するまで除去する工程と、前記ダミーゲート層を除去し、溝を形成する工程と、前記溝の底面にゲート絶縁膜を形成する工程と、底面にゲート絶縁膜が形成された前記溝内にゲート電極を形成する工程とを具備することを特徴とする。 （もっと読む）

【課題】Ｆｉｎ型チャネル及びトレンチ型ゲートを有するＭＩＳＦＥＴを製造する際に、素子分離膜の膜質を向上し、ＭＩＳＦＥＴの特性を向上する。
【解決手段】ＭＩＳＦＥＴは、Ｆｉｎ型チャネル２０及びトレンチ型ゲート電極１５を有し、トレンチ型ゲート電極１５のトレンチの底部からＦｉｎ型チャネル２０の底部までのＦｉｎ型チャネルの第１部分がシリコン基板１１によって構成され、トレンチ型ゲート電極１５のトレンチの底部からＦｉｎ型チャネル２０の上面までのＦｉｎ型チャネルの第２部分が、第１部分を構成するシリコン基板１１上に選択成長された選択成長シリコン層２２によって構成される。 （もっと読む）

【課題】 素子領域のエッジコーナー部における電界集中を緩和し、トランジスタの特性劣化を防止することを可能とする。
【解決手段】半導体基板上に、ゲート絶縁膜及びゲート電極を設け、それらの側面にダミー側壁を形成し、その周囲を層間絶縁膜で囲み、前記ゲート電極及びダミー側壁の上面が露出する構造を提供する工程と、
前記ダミー側壁を除去して空洞を形成する工程と、
前記空洞内を側壁材料で埋め、側壁を形成する工程と
を具備する半導体装置の製造方法。 （もっと読む）

【課題】均一なシリサイド層を有し、低抵抗化されたゲート電極を備えた半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、半導体基板１０１内に形成された低濃度ソース・ドレイン領域１０６および高濃度ソース・ドレイン領域１０８と、半導体基板１０１のうち平面的に見て低濃度ソース・ドレイン領域１０６の間に位置する領域の上に形成されたゲート絶縁膜１０２と、ゲート絶縁膜１０２上に形成され、金属シリサイドからなるゲート電極１０３とを備えている。ゲート電極１０３の上部におけるゲート長は、ゲート電極の他の部分におけるゲート長よりも大きくなっている。 （もっと読む）

【課題】ＦＵＳＩゲートＣＭＯＳトランジスタにおいて、不純物層上シリサイド膜の高抵抗化及び浅接合破壊を共に抑制する。
【解決手段】半導体装置の製造方法は、基板５０上に、シリコンからなるゲート電極７及び基板５０におけるゲート電極７の両側に位置する不純物層１０を備えるトランジスタを形成する工程と、少なくとも不純物層１０を覆う第１の金属膜１４を形成する工程と、第１の金属膜１４を覆い且つゲート電極７に開口を有する絶縁膜１６を形成する工程と、ゲート電極７上を含む絶縁膜１６上に第２の金属膜１７を形成する工程と、第１の金属膜１４及び第２の金属膜１７に対して熱処理を行なうことにより、不純物層１０の上部と、ゲート電極７とを同時にシリサイド化する工程とを備える。 （もっと読む）

【課題】 ダマシンゲート技術等を用いてゲート電極が作製される半導体装置において、半導体装置の微細化等を可能にする。
【解決手段】 Ｎ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタそれぞれのゲート電極が半導体基板に形成された凹部内にゲート絶縁膜を介して形成されている半導体装置であって、Ｎ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタの一方のゲート電極は第１の金属含有膜Ｆ１及び第１の金属含有膜上の第２の金属含有膜Ｆ２の積層構造によって構成され、Ｎ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタの他方のゲート電極は第３の金属含有膜Ｆ３及び第３の金属含有膜上の第２の金属含有膜Ｆ２の積層構造によって構成されている。 （もっと読む）

【課題】適切なトランジスタ閾値電圧を与えるメタルゲート電極を有し、比較的簡単な製造工程により製造することのできる半導体装置、およびこれを実現可能な半導体装置の製造方法を提供する。
【解決手段】半導体装置は、シリコンを含む半導体基板と、前記半導体基板上に形成された比誘電率が８以上の高誘電材料からなる第１、および第２のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成されたジャーマナイドからなる第１のゲート電極と、前記第２のゲート絶縁膜上に形成されたシリサイドからなる第２のゲート電極と、を備える。 （もっと読む）

【課題】従来のＦＥＴにおいては、電流駆動能力が低下してしまう。
【解決手段】ＦＥＴ２０は、半導体基板１０上に設けられた電極膜２４ａと、電極膜２４ａ上に設けられ、当該電極膜２４ａと共にゲート電極２４を構成する応力膜２４ｂと、を備えている。電極膜２４ａおよび応力膜２４ｂの各々は、金属、窒化金属または金属シリサイドからなる。応力膜２４ｂは、半導体基板１０に対して圧縮応力を有している。 （もっと読む）

１つの能動領域（１０５Ａ，２０５Ａ，３０５Ａ，４０５Ａ）に、実質的に連続し、かつ均一な半導体合金（１０７，２０７，３０７，４０７）を形成する一方で、第２能動領域（１０５Ｂ，２０５Ｂ，３０５Ｂ，４０５Ｂ）の中央部分にベースの半導体材料（１１３Ｂ，２１３Ｂ，３１３Ｂ、４０１）を提供するために、そこに半導体合金（１０７，２０７，３０７，４０７）をパターニングすることにより、異種の歪みが誘発されうる。一方、前記ベースの半導体材料（１１３Ａ，２１３Ａ，３１３Ａ，４１３Ａ）に対応するカバー層を提供した後に、前記ゲート誘電体（１２２，３２２，４２２）を形成するための確立されたプロセス技術が使用されうる。一部の例示的な実施形態では、実質的な自己整合プロセスが提供される。このプロセスでは、前記層（２０８，３０８）を基に前記ゲート電極（１２１，２２１，３２１，４２１）が形成され、前記層（２０８，３０８）は、前記能動領域（２０５Ｂ、３０５Ｂ）の一方の前記ベースの半導体材料の前記中央部分（２１３Ｂ、３１３Ｂ）を画定するためも使用されうる。このため、単一の半導体合金（１０７，２０７，３０７，４０７）を使用することにより、異なる導電型のトランジスタ（１２０Ａ，１２０Ｂ）の性能が個別に改善されうる。
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【課題】エピタキシャル層を利用したトランジスター構造及びその製造方法を提供する。
【解決手段】第１及び第２エピタキシャル層が半導体基板の表面上に互いに一定間隔離れている。ゲート電極は前記基板の表面上に形成され、第１エピタキシャル層と第２エピタキシャル層との間に設けられたギャップ内に延び、ギャップに隣接した第１及び第２エピタキシャル層の各々に部分的にオーバーラップされる。第１及び第２不純物領域は、少なくとも部分的に各々第１及び第２エピタキシャル層内に含まれ、ゲート絶縁層は、ゲート電極と半導体基板との間に位置する。非プレーナチャネル領域は、ゲート電極によってオーバーラップされた第１及び第２エピタキシャル層の一定領域及び第１及び第２エピタキシャル層間に位置する半導体基板の一表面領域内に設けられうる。 （もっと読む）

【課題】 ＬＳＩを構成する微細な縦型電界効果型トランジスタ、特に半導体層の両側にゲート電極を有するダブルゲート縦型電界効果型トランジスタの製造方法として最適な縦型電界効果型トランジスタの製造方法を提供する。
【解決手段】 矩形断面を持つ半導体領域を跨ぐように、ゲート絶縁膜を介してゲート電極５を設け、続いてゲート電極５のうち、少なくとも前記略矩形の断面を持つ半導体領域の上端よりも低い位置を絶縁膜で覆うとともに、前記略矩形の断面を持つ半導体の側面のうちゲート電極に覆われない領域の少なくとも一部を露出させ、前記露出した前記略矩形の断面を持つ半導体の側面に、半導体を選択的に成長させ、選択成長と同時または選択成長後に選択的に成長させた前記半導体に不純物を導入することにより、選択的に成長させた前記半導体をソース／ドレイン領域もしくはソース／ドレインエクステンション領域となす （もっと読む）

【課題】サージ電圧／電流によってゲート酸化膜が破壊されることを防止する。
【解決手段】高耐圧トランジスタは、半導体基板８に形成されたトレンチに設けられたゲート電極４と、ゲート電極４の両側に、ゲート電極４からそれぞれ所定の間隔を空けて形成されたソース５及びドレイン６と、トレンチのソース５側の側壁とトレンチのドレイン６側の側壁とに沿って形成された電界緩和層２と、ゲート電極４とソース５との間と、ゲート電極４とドレイン６との間とに形成された電界緩和層３とを備える。 （もっと読む）

【課題】本発明は、ＰチャネルＭＯＳＦＥＴのゲート電極に所定値以上の仕事関数を有するメタルを用いた場合であっても、適正なしきい値電圧を有する半導体装置及び当該半導体装置の製造方法を提供することを目的とする。
【解決手段】本発明に係る半導体装置は、ＮチャネルＭＯＳＦＥＴ及びＰチャネルＭＯＳＦＥＴを含む半導体装置であって、前記ＰチャネルＭＯＳＦＥＴのゲート電極は、第１の濃度の酸素を含有する第１の導電性膜１１０ａと、前記第１の濃度より高い第２の濃度の酸素を含有する第２の導電性膜１１０ｂと、前記第２の濃度より低い第３の濃度の酸素を含有する第３の導電性膜１１０ｃと、を含む積層構造を有することを特徴とするものである。 （もっと読む）

【課題】 ゲート長の異なるＭＩＳＦＥＴ間のしきい値のばらつきを抑制した半導体装置及びその製造方法を提供すること。
【解決手段】 半導体基板１００の第一及び第二領域１１２、１１３上にゲート絶縁膜１０３及びダミー層１１１を形成し、ダミー層１１１を加工して第一のダミーゲート１１４と第一のダミーゲート１１４よりゲート長の長い第二のダミーゲート１１５を形成。第一及び第二のダミーゲート１１４、１１５を利用してダミー絶縁層１１６を形成し、第一及び第二のダミーゲート１１４、１１５を除去してダミー絶縁層１１６に第一と第二の開口部１１７、１１８を形成し、第一の開口部１１７全体及び第二の開口部１１８の一部に第一の導電膜１０７を形成し、第二の開口部１１８に第一の導電膜１０７とは異なる仕事関数の第二の導電膜１０８を、第一領域１１２上に第一のＭＩＳＦＥＴ１０５、第二領域１１３上に第二のＭＩＳＦＥＴ１０６とを形成する。 （もっと読む）

【課題】高耐圧トランジスタの大幅な縮小を行う。
【解決手段】高耐圧トランジスタは、半導体基板８に形成されたトレンチに設けられたゲート電極４と、ゲート電極４の両側に、ゲート電極４からそれぞれ所定の間隔を空けて形成されたソース５及びドレイン６と、トレンチのソース５側の側壁とトレンチのドレイン６側の側壁とに沿って形成された電界緩和層２と、ゲート電極４とソース５との間と、ゲート電極４とドレイン６との間とに形成された電界緩和層３とを備える。 （もっと読む）

【課題】チャネル領域の両側からチャネル領域に応力を効果的に印加する半導体装置の製造方法および半導体装置を提供する。
【解決手段】まず、シリコン基板１１上にゲート絶縁膜１２を介してゲート電極１３を形成する工程を行う。次に、ゲート電極１３をマスクにした異方性のリセスエッチングにより、シリコン基板１１を掘り下げて、リセス領域１８を形成する。リセス領域１８の表面に、ＳｉＧｅ層１９をエピタキシャル成長させる工程とを行うことを特徴とする半導体装置の製造方法およびこれにより得られる半導体装置である。 （もっと読む）