【課題】
特定の素子に最適な性能を提供する、異なる表面配向（すなわちハイブリッド表面配向）を有する半導体基板を提供すること。
【解決手段】
本発明は、少なくとも第１および第２の素子領域を備える半導体基板に関し、第１の素子領域は等価結晶面の第１のセットに沿って配向された内部表面を有する第１の凹部を備え、第２の素子領域は等価結晶面の第２の異なるセットに沿って配向された内部表面を有する第２の凹部を備える。半導体素子構造は、こうした半導体基板を使用して形成することができる。具体的に言えば、少なくとも１つのｎチャネル電界効果トランジスタ（ｎ−ＦＥＴ）を、第１の凹部の内部表面に沿って延在するチャネルを備えた、第１の素子領域に形成することが可能である。少なくとも１つのｐチャネル電界効果トランジスタ（ｐ−ＦＥＴ）を、第２の凹部の内部表面に沿って延在するチャネルを備えた、第２の素子領域に形成することが可能である。 （もっと読む）

【課題】安定した組成比で且つ平坦性に優れた、仕事関数の異なる金属シリサイド膜からなるゲート電極を有する２種類のＭＩＳトランジスタを提供することにある。
【解決手段】半導体基板１０上に、ゲート絶縁膜１１ａ、１１ｂ、シリコン膜１２ａ、１２ｂ、保護膜２１ａ、２１ｂからなる第１のゲート部Ａ、第２のゲート部Ｂを形成する。その後、第１のゲート部Ａ、第２のゲート部Ｂの側面上に第１の側壁絶縁膜１４ａ、１４ｂを形成した後、保護膜２１ａ、２１ｂを除去してシリコン膜１２ａ、１２ｂを露出させる。その上に堆積したＮｉ膜３１を熱処理して、シリコン膜１２ａ、１２ｂをＮｉＳｉ膜３２ａ、３２ｂに変換した後、ＮｉＳｉ膜３２ａ上に絶縁膜２３を形成する。その後、ＮｉＳｉ膜３２ｂ上にＮｉ膜３３を堆積し、熱処理を行ってＮｉＳｉ膜３２ｂをＮｉ₃Ｓｉ膜３４に変換する。 （もっと読む）

【課題】 本発明は、ＰチャネルＭＩＳトランジスタとＮチャネルＭＩＳトランジスタ双方のしきい値電圧が低い半導体装置およびその製造方法を提供することを目的とする。
【解決手段】 本発明の半導体装置の製造方法は、Ｎ型およびＰ型半導体領域上に、ＨｆおよびＺｒから選ばれる金属元素、Ｓｉ並びにＯを含むゲート絶縁膜を形成する工程と、ゲート絶縁膜上に真空仕事関数４．８ｅＶ以上の金属を有する金属膜を形成する工程と、金属膜／ゲート絶縁膜／Ｎ型またはＰ型半導体領域の積層構造を還元雰囲気で熱処理する工程と、その後、Ｐ型半導体領域上の金属膜およびゲート絶縁膜を第２酸素拡散防止膜で被覆する工程と、その後、積層構造を酸素雰囲気で熱処理する工程と、その後、Ｎ型半導体領域上の金属膜およびゲート絶縁膜を第１酸素拡散防止膜で被覆する工程とを有することを特徴とする。 （もっと読む）

【課題】 ＣＭＯＳ型半導体装置に関して、低濃度ソース・ドレイン拡散層の形成に、イオン注入を用いず、熱処理を用いて逆導電型不純物を含有する絶縁膜から低濃度の逆導電型不純物を熱拡散させる場合、熱拡散源として、ＰＳＧ膜とＢＳＧ膜とが必要であり、プロセスが複雑となっていた。
【解決手段】 ＰＳＧ膜もしくはＢＳＧ膜のいずれかのみを熱拡散源として熱処理を行うことにより、容易に浅い低濃度ソース・ドレイン拡散領域を形成することが可能な半導体装置およびその製造方法を提供する。 （もっと読む）

【課題】トレンチ側壁をチャネルとする横型パワーＭＯＳＦＥＴで、素子耐圧が低下しない製造方法を提供すること。
【解決手段】ｎウェル領域２の表面層に形成したｐベース領域３および第１ｎオフセット領域４と、シリコン基板１表面に形成した選択酸化膜５と、選択酸化膜５の側面、ｐベース領域３の側面および第１ｎオフセット領域４の側面と接し、かつ、ｐベース領域３および第１ｎオフセット領域４よりも深く形成したトレンチ７と、トレンチ７底面に形成した第２ｎオフセット領域８と、トレンチ７の側壁に形成したゲート酸化膜９と、ゲート酸化膜９を介して形成したゲート電極１０と、トレンチ７を埋め込み選択酸化膜５上に延びるフィールドプレート１１と、表面層に形成したｎソース領域１２およびｎドレイン領域１３とを有する。トレンチ７肩部に選択酸化膜１１を形成し、その上にフィールドプレート１１を延在させる。 （もっと読む）

【課題】トレンチ型ゲートの溝内への導電性膜の埋め込み性が向上した、半導体装置の製造方法を提供する。
【解決手段】トランジスタが形成される複数の活性領域を囲む、基板面に対して垂直方向の断面が逆テーパ形状の素子分離部を基板に形成する工程と、複数の活性領域におけるトランジスタのソースおよびドレインの領域を覆う耐酸化性絶縁マスクを形成する工程と、耐酸化性絶縁マスクの上から基板に対して異方性エッチング行い、活性領域にトレンチ型ゲート用の溝を形成する工程と、上記溝の基板表面に形成された自然酸化膜を除去する工程と、水素雰囲気で熱処理を行うアニール工程と、耐酸化性絶縁マスクを除去する工程と、アンモニア過酸化水素を含む溶液で洗浄を行う洗浄工程と、熱酸化法により溝の基板表面にゲート酸化膜を形成する工程とを有するものである。 （もっと読む）

【課題】可及的に簡略な構成で、かつ高集積度、高性能の半導体装置を得ることを可能にする。
【解決手段】半導体基板１上に板状に設けられた第１導電型の第１半導体領域３と、第１半導体領域の第１側面に設けられた第１強誘電体絶縁膜４と、第１強誘電体絶縁膜の第１半導体領域と反対側の面に設けられた第１ゲート電極６と、第１半導体領域の第２側面に設けられた第２強誘電体絶縁膜５と、第２強誘電体絶縁膜の第１半導体領域と反対側の面に設けられた第２ゲート電極７と、第１及び第２ゲート電極に挟まれるように第１半導体領域に形成されるチャネル領域と、チャネル領域の両側の第１半導体領域に設けられた第２導電型の第１ソース・ドレイン領域８と、を備え、第１半導体領域の厚さが第１半導体領域の不純物濃度で決まる空乏層の最大厚さの二倍よりも薄い。 （もっと読む）

【課題】ゲート長が異なっていても、均一な金属組成比のフルシリサイドゲート電極を備え、かつその金属組成比を容易に制御できる半導体装置及びその製造方法を提供する。
【解決手段】異なるゲート長のポリシリコンゲート電極９，２９において、その上端の高さを等しく、かつサイドウオール２０よりも低く形成する。そして、ポリシリコンゲート電極９，２９を覆うように金属膜８を形成後、熱処理によりシリサイド化する。ポリシリコンゲート電極２１の上端の高さが、サイドウオール２０の上端の高さよりも低く形成されているので、微細なゲート長であってもシリサイド反応が加速されることなく、一次元的に進む。その結果、ゲート長が異なるポリシリコンゲート電極９，２９でも、均一な金属組成比のフルシリサイドゲート電極を安定して形成できる。 （もっと読む）

【課題】ダマシンゲートプロセスを採用し、かつ、チャネルに有効にストレスをかけることができる半導体装置の製造方法を提供する。
【解決手段】本実施形態に係る半導体装置の製造方法は、基板１上にダミーゲートを形成する工程と、ダミーゲートの両側における基板にソース・ドレイン部７を形成する工程と、基板１上にダミーゲートの上面を露出させる層間絶縁膜を形成する工程と、ダミーゲートを除去して、ゲート開口部を形成する工程と、ゲート開口部内にゲート電極１３を埋め込む工程と、層間絶縁膜を除去する工程と、基板１およびゲート電極１３を被覆するライナー膜１４を形成する工程とを有する。 （もっと読む）

【課題】傾斜面の制御とＴＡＴの短縮を両立した半導体装置およびその製造方法を提供する。
【解決手段】本実施形態に係る半導体装置は、半導体基板１上にゲート絶縁膜１１を介して形成されたゲート電極１２と、ゲート電極１２の両側における半導体基板１上に形成されたエクステンション部２０と、エクステンション部の外側における半導体基板１に形成されたソース・ドレイン部３０とを有する。エクステンション部２０は、半導体基板１上に形成され、ゲート電極１２側に傾斜面２１ａをもつ第１エピタキシャル成長層２１と、第１エピタキシャル成長層２１上に形成され、傾斜面２１ａよりも急峻な端面２２ａをゲート電極側にもつ第２エピタキシャル成長層２２とを有する。 （もっと読む）

【課題】ＣＭＯＳトランジスタを備える半導体装置において、ゲート絶縁膜と接する部分が金属シリサイド膜からなるゲートの仕事関数のマッチングと、ゲート電極低抵抗化との両立を実現する。
【解決手段】半導体装置は、基板１００上にゲート絶縁膜１０２を介して形成されたゲート電極と、基板１００におけるゲート電極１２３の両側に形成されたソース領域及びドレイン領域１０６とをそれぞれ有する複数のＭＯＳトランジスタを備え、複数のＭＯＳトランジスタは、ゲート電極としてＰＭＯＳゲート電極１２３を有するＰＭＯＳトランジスタを含み、ＰＭＯＳゲート電極１２３は、ゲート絶縁膜１０２と接する第１の部分１２３ａと、第１の部分１２３ａの上に位置し且つ第１の部分１２３ａよりもゲート長方向の幅が大きい第２の部分１２３ｂとを有する。 （もっと読む）

【課題】ダミーゲートを用いた半導体装置の製造方法において、ＲＰＴの短縮、ゲート寸法の加工精度の向上を図る半導体装置の製造方法を提供する。
【解決手段】半導体基板上にダミーゲートを形成する工程、前記ダミーゲートをマスクとして前記半導体基板に不純物を導入して、ソース・ドレイン拡散領域を形成する工程、前記ダミーゲートの周囲に絶縁膜を形成する工程、前記ダミーゲートを除去して開口部を形成する工程、及び前記開口部にゲート絶縁膜を介してゲート電極を形成する工程を具備する方法である。前記ダミーゲートは、前記半導体基板上に、炭素と水素との原子比（Ｃ／Ｈ）が１以上であり、かつ炭素の絶対量が５０％以上である炭素過剰の組成のポリマーを塗布してポリマー膜を形成する工程、前記ポリマー膜上にフォトレジストパターンを形成する工程、及び前記フォトレジストパターンを前記ポリマー膜に転写する工程により形成されることを特徴とする。 （もっと読む）

【課題】シリコン系材料、例えばシリコン基板、多結晶シリコンパターン等をドライエッチングする際の前処理のエッチングに、フッ化水素とアンモニアとからなるエッチングガスを用いることで、自然酸化膜を選択的に除去することを可能とする。
【解決手段】酸化シリコン（素子分離領域１２、サイドウォール１８、１９等）と表面に自然酸化膜２１、２２が形成されたシリコン系材料（シリコン基板１１）とが露出された状態で自然酸化膜２１、２２を除去する工程と、自然酸化膜２１、２２が除去されたシリコン系材料（シリコン基板１１）をエッチング加工する工程とを備えた半導体装置の製造方法であって、自然酸化膜２１、２２を除去する工程は、エッチングガスにフッ化水素とアンモニアとを用いたドライエッチングにより行うことを特徴とする。 （もっと読む）

【課題】ＭＩＳトランジスタを有する半導体装置において、微細化及び製造歩留りの向上を実現する。
【解決手段】半導体装置は、基板１０１上にゲート絶縁膜１０３を介して形成されたゲート電極１１７と、基板１０１におけるゲート電極１１７の両側に形成されたソース領域及びドレイン領域１０７ｂとを有するＭＩＳトランジスタを備え、ゲート電極１１７は金属シリサイドからなり、ソース領域及びドレイン領域１０７ｂの少なくとも一方の上に、金属シリサイドからなる第１のコンタクト電極１１６を備える。 （もっと読む）

【課題】Ｐチャネル電界効果トランジスタとＮチャネル電界効果トランジスタとを有し、これらの電界効果トランジスタの高性能化を図り易い半導体装置の製造方法を得ること。
【解決手段】形成しようとする電界効果トランジスタ毎に、ゲート絶縁膜１１，２１とポリシリコン電極６３ａ，６３ｂとキャップ膜６５ａ，６５ｂとがこの順で積層された積層体を半導体基板１０上に形成した後、各ポリシリコン電極の線幅方向両側面に直接、またはオフセットスペーサ膜１５，２５を介してサイドウォールスペーサ１７，２７を形成し、各キャップ膜の上面を含む平面に上面が位置する層間絶縁膜７３ａを形成してからこれらのキャップ膜を除去して各ポリシリコン電極の上面を露出させ、その上に第１金属層７５ａまたは第２金属層７９を形成した後に該金属層によりその下のポリシリコン電極全体をシリサイド化して、互いに異なる金属のシリサイドからなるゲート電極を形成する。 （もっと読む）

【課題】ゲート絶縁膜中の電場を緩和するとともに素子の電流駆動力を高め、高速動作を可能にし、且つ高信頼性、高性能の半導体装置を提供する。
【解決手段】基板に設けられた半導体領域３と、それぞれの端部が互いに向かい合うように離間して半導体領域に設けられたソースおよびドレイン領域４ａ、４ｂと、ソースおよびドレイン領域上とソース領域およびドレイン領域間の領域上とに設けられた半導体層５と、半導体層を介してソース領域およびドレイン領域間の領域上に設けられたゲート絶縁膜７と、ゲート絶縁膜上に設けられたゲート電極８と、を備えている。 （もっと読む）

【課題】キャリアの異なる２種類のトランジスタについてエクステンション層の構造を最適化することにより、２種類のトランジスタについて不純物の拡散を同等に抑制した半導体装置およびその製造方法を提供する。
【解決手段】ｐＭＯＳトランジスタは、半導体基板１上にゲート絶縁膜４を介して形成されたゲート電極５と、ゲート電極５の両側における半導体基板１上に形成され、ｐ型不純物を含有するｐ型エクステンション層１１ｐとを有する。ｎＭＯＳトランジスタは、半導体基板１上にゲート絶縁膜４を介して形成されたゲート電極５と、ゲート電極５の両側における半導体基板１上に形成され、ｎ型不純物を含有するｎ型エクステンション層とを有する。ｐ型エクステンション層１１ｐは、ｎ型エクステンション層１１ｎに比べて厚く形成されている。 （もっと読む）

【課題】ＦＵＳＩゲート電極に達するコンタクト部と、ソース・ドレイン層に達するコンタクト部とで深さが異なることに起因する不具合を解消した半導体装置およびその製造方法を提供する。
【解決手段】層間絶縁膜４を厚さ方向に貫通して２つのソース・ドレイン層３４上層部のシリサイド層３５およびＦＵＳＩゲート電極３２にそれぞれ達する２つのＦＵＳＩコンタクト部４１が設けられている。ＦＵＳＩコンタクト部４１は、層間絶縁膜４を貫通するコンタクト開口部ＣＨ１内に、完全にシリサイド化されたＦＵＳＩコンタクト層４１１を充填して構成されており、ＦＵＳＩゲート電極３２と同じ高さを有している。 （もっと読む）

【課題】不純物拡散領域の侵食等を生ぜしめることなく接合リーク電流の増大を抑制して不純物拡散領域の抵抗値を十分に低減し、更なる微細化・高集積化を実現して、低消費電力で高速動作を可能とする。
【解決手段】ＳＴＩ素子分離構造５を形成する際に、これをその上部が基板１面から通常のＳＴＩ法の場合よりも突出するように形成し、ゲート電極の形成部位にダミー電極パターン７を形成する。空隙部１１に整合してソース／ドレイン８を形成した後、Ｗで空隙部１１を充填してなる導電層１４を形成し、ダミー電極パターン７を除去してゲート絶縁膜２１及びゲート電極２２を形成する。 （もっと読む）

【課題】ゲート開口部へのメタルゲート電極の埋め込み性を改善することができる半導体装置およびその製造方法を提供する。
【解決手段】本実施形態に係る半導体装置は、基板１上に形成されたゲート絶縁膜３と、ゲート絶縁膜３上に形成された金属を含むメタルゲート電極４と、メタルゲート電極４の側壁に形成されたサイドウォール絶縁膜５とを有する。サイドウォール絶縁膜５は、メタルゲート電極４の下層部の側壁に形成された第１絶縁膜６と、第１絶縁膜６の外側であって、メタルゲート電極４の側壁全体に形成された第２絶縁膜７とを有する。メタルゲート電極４の上層部の幅は、メタルゲート電極４の下層部の幅に比べて広い。 （もっと読む）