半導体装置及びその製造方法
【課題】不純物拡散領域の侵食等を生ぜしめることなく接合リーク電流の増大を抑制して不純物拡散領域の抵抗値を十分に低減し、更なる微細化・高集積化を実現して、低消費電力で高速動作を可能とする。
【解決手段】ＳＴＩ素子分離構造５を形成する際に、これをその上部が基板１面から通常のＳＴＩ法の場合よりも突出するように形成し、ゲート電極の形成部位にダミー電極パターン７を形成する。空隙部１１に整合してソース／ドレイン８を形成した後、Ｗで空隙部１１を充填してなる導電層１４を形成し、ダミー電極パターン７を除去してゲート絶縁膜２１及びゲート電極２２を形成する。
【解決手段】ＳＴＩ素子分離構造５を形成する際に、これをその上部が基板１面から通常のＳＴＩ法の場合よりも突出するように形成し、ゲート電極の形成部位にダミー電極パターン７を形成する。空隙部１１に整合してソース／ドレイン８を形成した後、Ｗで空隙部１１を充填してなる導電層１４を形成し、ダミー電極パターン７を除去してゲート絶縁膜２１及びゲート電極２２を形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート電極及び一対の不純物拡散領域（ソース／ドレイン）を備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近時では、ＭＯＳトランジスタに代表される半導体デバイスの更なる微細化・高集積化が進行している。ＭＯＳトランジスタでは、更なる微細化・高集積化に応えるべく、素子分離構造の形成技術として、例えばＳＴＩ法の適用が提案されている。更にこの場合、例えば特許文献１に開示されているように、ＳＴＩ法の適用に伴うソース／ドレインの抵抗値増加を抑止すべく、ソース／ドレイン上にシリサイド層を形成し、低抵抗化を図る技術が適用される。
【０００３】
【特許文献１】特開２００５−２３５２５５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ソース／ドレイン上にシリサイド層を形成し、接合リーク電流の増大を抑制して、ソース／ドレインの抵抗値を十分に低減するには、ＭＯＳトランジスタの更なる微細化・高集積化を図ることも考慮すると、シリサイド層を比較的厚く形成することを要する。しかしながら、シリサイド層を厚く形成するほど、シリサイド化に用いた金属（例えばＷ，Ｔｉ等）によるソース／ドレインへの侵食が多大となるため、低抵抗化に十分な厚みにシリサイド層を形成することは困難である。
【０００５】
本発明は、上記の課題に鑑みてなされたものであり、不純物拡散領域の侵食等を生ぜしめることなく接合リーク電流の増大を抑制して不純物拡散領域の抵抗値を十分に低減し、更なる微細化・高集積化を実現して、低消費電力で高速動作を可能とする半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の半導体装置は、半導体基板と、前記半導体基板における素子分離領域に形成された分離溝内を絶縁物で充填し、前記絶縁物の上部が前記半導体基板の表面から突出する素子分離構造と、前記半導体基板の前記素子分離構造で画定された素子活性領域上に、ゲート絶縁膜を介して電極形状に形成されたゲート電極と、前記素子活性領域で前記ゲート電極の両側における前記半導体基板の表層に不純物が導入されてなる一対の不純物拡散領域と、前記素子活性領域上で前記素子分離構造と前記ゲート電極との間の領域を、前記ゲート電極と電気的に絶縁状態で且つ前記不純物拡散領域と電気的に接続されるように、導電材料で充填してなる導電層とを含み、前記素子分離構造、前記ゲート電極及び前記導電層は、前記半導体基板の表面からの高さが同等とされてなる。
【０００７】
本発明の半導体装置の製造方法は、半導体基板の素子分離領域に分離溝を形成した後、分離溝内を絶縁物で充填し、前記絶縁物の上部が前記半導体基板の表面から突出するように素子分離構造を形成する工程と、前記半導体基板の前記素子分離構造で画定された素子活性領域上に電極形状のダミー電極パターンを形成する工程と、前記素子活性領域で前記ゲート電極の両側における前記半導体基板の表層に不純物を導入し、一対の不純物拡散領域を形成する工程と、前記素子活性領域上で前記素子分離構造と前記ダミー電極パターンとの間の領域を導電材料で充填し、前記不純物拡散領域と電気的に接続される導電層を形成する工程と、前記ダミー電極パターンを除去する工程と、前記除去処理により前記導電層に形成された電極溝内を、前記半導体基板とゲート絶縁膜を介し且つ前記導電層と電気的に絶縁状態となる状態にて導電材料で充填し、ゲート電極を形成する工程とを含み、前記素子分離構造、前記ゲート電極及び前記導電層を、前記半導体基板の表面からの高さが同等となるように形成する。
【発明の効果】
【０００８】
本発明によれば、不純物拡散領域の侵食等を生ぜしめることなく接合リーク電流の増大を抑制して不純物拡散領域の抵抗値を十分に低減し、更なる微細化・高集積化を達成して、低消費電力で高速動作を可能とする半導体装置が実現する。
【発明を実施するための最良の形態】
【０００９】
−本発明の基本骨子−
半導体素子の更なる微細化・高集積化を実現するため、ソース／ドレイン上に正確に導電層を形成して低抵抗化を図る手法としては、上述のようにシリサイド法が標準的に用いられている。この手法では、半導体基板の全面に金属膜を堆積し、熱処理することによりソース／ドレイン上（及びゲート電極上）のみ選択的に変質させ、自己整合的にソース／ドレイン上（及びゲート電極上）のみに低抵抗のシリサイド層を形成することができる。
【００１０】
本発明者は、シリサイド法では自己整合的にソース／ドレインの低抵抗化を実現することの代償としてソース／ドレインの侵食が不可避であることに着目し、シリサイド化させることなく容易にソース／ドレイン上に低抵抗の導電層を正確に形成すべく、素子分離法として半導体素子を更に微細化・高集積化しても十分に素子分離機能を果たすことができる所謂ＳＴＩ（Shallow Trench Isolation）法を積極的に用いて、自己整合的に低抵抗の導電層を形成する技術思想に想到した。
【００１１】
即ち本発明では、ＳＴＩ法による素子分離構造（以下、ＳＴＩ素子分離構造と記す）を形成する際に、ＳＴＩ素子分離構造をその上部が基板面から通常のＳＴＩ法の場合よりも突出するように形成する。この突出部の高さが低抵抗の導電層の厚みに相当するため、導電層の厚みがソース／ドレインの十分な低抵抗化を実現し得る程度となるように、突出部を所期の高さに形成する。
【００１２】
続いて、ゲート電極の形成部位にダミーの電極パターンを形成し（ＳＴＩ素子分離構造の形成時に用いたマスクを継続して用いて形成することが望ましい）、ダミー電極パターンの両側に露出した基板表面に不純物を導入してソース／ドレインを形成する。ここで、基板上でＳＴＩ素子分離構造とダミー電極パターンとの間に形成された空隙部位が形成されており、当該空隙部位に整合してソース／ドレインが形成されている。この状態で、空隙部位を埋め込む厚みに低抵抗導電材料、例えばＷ，Ｔｉ等を導電性の密着層を介して埋め込み、ＳＴＩ素子分離構造が露出するまで表面を平坦化することにより、空隙部位を充填する形状の導電層が形成される。この導電層は、ソース／ドレインを侵食することなく、ソース／ドレイン上に整合してこれらと電気的に接続された状態に形成される。
【００１３】
そして、ダミー電極パターンを除去し、その形成されていた部位に導電層と絶縁膜（例えばサイドウォール絶縁膜）を介してゲート絶縁膜及びゲート電極を順次形成する。
このように、本発明では、ＳＴＩ素子分離構造を利用してソース／ドレイン上に自己整合的に所望膜厚の低抵抗導電層をソース／ドレインを侵食することなく形成することができるため、ソース／ドレインを更に浅く形成して更なる微細化・高集積化を実現することができる。
【００１４】
−本発明を適用した好適な実施形態−
以下、本発明をＣＭＯＳトランジスタに適用した好適な実施形態について、図面を参照しながら詳細に説明する。なお、本実施形態では、説明の便宜上、ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタを備えてなるＣＭＯＳトランジスタにおいて、ｎＭＯＳトランジスタのみを図示して詳説し、ｐＭＯＳトランジスタについては詳しい説明を省略する。本実施形態では、ｎＭＯＳトランジスタの構成をその製造方法と共に説明する。
図１〜図７は、本実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【００１５】
初めに、図１（ａ）に示すように、シリコン基板１上にシリコン酸化膜２及びシリコン窒化膜３を順次形成する。
詳細には、清浄なシリコン基板１の表面に、例えばＣＶＤ法によりシリコン酸化膜２を形成する。その後、シリコン酸化膜２上に、例えばＣＶＤ法によりシリコン窒化膜３を形成する。ここで、シリコン酸化膜２及びシリコン窒化膜３の合計膜厚は、後述する低抵抗導電層の膜厚とほぼ同等となるため、低抵抗導電層を所期の厚みに形成すべく、例えば２０ｎｍ〜１５０ｎｍの範囲内の値とする。ここでは、シリコン酸化膜２の膜厚を１０ｎｍ程度、シリコン窒化膜３の膜厚を１００ｎｍ程度にそれぞれ調節する。
【００１６】
続いて、図１（ｂ）に示すように、ＳＴＩ素子分離構造５を形成してシリコン基板１上に素子活性領域を画定する。
詳細には、先ず、リソグラフィー及びそれに続くドライエッチングにより、素子分離領域に相当する部位のシリコン窒化膜３及びシリコン酸化膜２をエッチングする。そして、ここで用いたレジストパターン（不図示）を灰化処理等により除去し、シリコン窒化膜３をマスクとしてシリコン基板１をエッチングする。このとき、シリコン窒化膜３の表面から例えば２００ｎｍ程度の深さの分離溝４が、シリコン窒化膜３からシリコン基板１にかけて形成される。
【００１７】
次に、分離溝４を埋め込むように、シリコン窒化膜３の全面に絶縁物、ここでは酸化シリコン（不図示）を、段差被覆率の高いＣＶＤ法により例えば３００ｎｍ程度の厚みに堆積し、例えば化学機械研磨（Chemical-Mechanical Polishing：ＣＭＰ）により、シリコン窒化膜３を研磨ストッパーとして当該シリコン窒化膜３の表面が露出するまで酸化シリコンを研磨して平坦化する。この研磨により、分離溝４を酸化シリコンで充填するＳＴＩ素子分離構造５が形成される。このＳＴＩ素子分離構造５は、その上部がシリコン酸化膜２及びシリコン窒化膜３の合計膜厚分だけシリコン基板１の表面から突出した形状に形成される。
【００１８】
続いて、図２（ａ）に示すように、シリコン窒化膜３に電極溝６を形成する。
詳細には、引き続きシリコン酸化膜２及びシリコン窒化膜３を用い、リソグラフィー及びそれに続くドライエッチングによりシリコン窒化膜３を加工し、シリコン窒化膜３の後述するゲート電極の形成部位に相当する部分を除去して電極溝６を形成する。
【００１９】
続いて、図２（ｂ）に示すように、電極溝６を充填するダミー電極パターン７を形成する。
詳細には、電極溝６を埋め込むように、例えばＣＶＤ法により多結晶シリコンをシリコン窒化膜３上に堆積する。ここで、多結晶シリコンの代わりに、シリコン窒化膜３と研磨レートの異なる材料、例えばアモルファスシリコンや窒化シリコン以外の絶縁物（酸化シリコン等）等を用いても良い。
そして、例えばＣＭＰにより、シリコン窒化膜３を研磨ストッパーとして当該シリコン窒化膜３の表面が露出するまで多結晶シリコンを研磨して平坦化する。この研磨により、電極溝６を多結晶シリコンで充填するダミー電極パターン７が形成される。
【００２０】
続いて、図３（ａ）に示すように、シリコン窒化膜３及びその下部のシリコン酸化膜２を除去した後、ソース／ドレイン８を形成する。
詳細には、先ず、ウェットエッチングによりシリコン窒化膜３及びその下部のシリコン酸化膜２を除去する。このとき、ＳＴＩ素子分離構造５とダミー電極パターン７との間には、シリコン基板１の表面を露出させた空隙部１１が形成される。
【００２１】
次に、素子活性領域におけるダミー電極パターン７の両側、即ち空隙部１１から露出するシリコン基板１の表面に不純物をイオン注入し、当該不純物を活性化させるためのアニール処理を施して、ソース／ドレイン８を形成する。イオン注入の条件としては、ｎ型不純物として例えばリン（Ｐ+）を用い、加速エネルギーを７ｋｅＶ、ドーズ量を１×１０16／ｃｍ2でイオン注入する。なお、ｐＭＯＳトランジスタについては、ｐ型不純物として例えばホウ素（Ｂ+）を用い、加速エネルギーを３ｋｅＶ、ドーズ量を５×１０15／ｃｍ2でイオン注入する。ここでｈ、例えば先ずｐＭＯＳトランジスタの形成領域のみをレジストで覆い、ｎＭＯＳトランジスタの形成領域にＰ+をイオン注入した後、レジストを除去し、今度はｎＭＯＳトランジスタの形成領域のみをレジストで覆い、ｐＭＯＳトランジスタの形成領域にＢ+をイオン注入する。その後、レジストを除去する。また、熱処理の条件としては、例えば約１０００℃でスパイクアニールを実行する。
【００２２】
続いて、図３（ｂ）に示すように、空隙部１１を埋め込むように密着膜１２及び低抵抗導電材料１３を堆積する。
詳細には、先ず、空隙部１１から露出するシリコン基板１の表面に生じた自然酸化膜（不図示）を除去した後、段差被覆性の高い例えば熱ＣＶＤ法により、ダミー電極パターン７の表面から空隙部１１の内壁にかけて覆うように密着膜１２を例えば膜厚５ｎｍ程度に堆積する。
【００２３】
次に、例えば熱ＣＶＤ法により、密着膜１２を介して空隙部１１を埋め込むように、全面に低抵抗導電材料１３を例えば膜厚２００ｎｍ程度に堆積する。
ここで、低抵抗導電材料１３の材料として、タングステン（Ｗ），窒化チタン（ＴｉＮ）から選ばれた少なくとも１種を用いる。更に、低抵抗導電材料１３と対応して、密着膜１２の材料として、窒化タングステン（ＷＮ），窒化チタンタングステン（ＴｉＷＮ）から選ばれた少なくとも１種を用いる。本実施形態では、密着膜１２の材料にＷＮを、低抵抗導電材料１３にＷをそれぞれ用いる場合について例示する。
【００２４】
続いて、図４（ａ）に示すように、密着膜１２及び低抵抗導電材料１３を自己整合的に加工して、低抵抗導電層１４を形成する。
詳細には、例えばＣＭＰにより、ダミー電極パターン７及びＳＴＩ素子分離構造５を研磨ストッパーとして、ダミー電極パターン７及びＳＴＩ素子分離構造５の表面が露出するまで密着膜１２及び低抵抗導電材料１３を研磨して平坦化する。この研磨により、空隙部１１を密着膜１２及び低抵抗導電材料１３で充填する低抵抗導電層１４が自己整合的に形成される。この低抵抗導電層１４は、空隙部１１を主に低抵抗導電材料１３で充填することにより、空隙部１１の深さ（ＳＴＩ素子分離構造５の基板表面からの突出部の高さ）とほぼ同等（ここでは１００ｎｍ程度）の比較的厚い膜厚で、ソース／ドレイン８と整合してこれらと電気的に正確に接続され、ソース／ドレイン８の抵抗値を低減させるソース／ドレイン電極として機能する。
【００２５】
続いて、図４（ｂ）に示すように、ダミー電極パターン７及びその下部のシリコン酸化膜２を除去する。
詳細には、ダミー電極パターン７及びその下部のシリコン酸化膜２をエッチングにより除去する。このとき、ＳＴＩ素子分離構造５の表層の一部もエッチングされることがあるが、相対的にエッチング量が微量であるためにＳＴＩ素子分離構造５の形状変化は無視し得る程度である。このエッチングは、シリコン酸化膜２下のシリコン基板１の表面はエッチングされないように、ダミー電極パターン７及びシリコン酸化膜２とシリコン基板１とのエッチング選択比を維持した条件で行われる。ダミー電極パターン７及びシリコン酸化膜２が除去されることにより、電極形状の空隙部１５が形成される。
【００２６】
続いて、図５（ａ）に示すように、全面にシリコン酸化膜１６を形成する。
詳細には、熱ＣＶＤ法により、空隙部１５の内壁面を覆うように、全面に絶縁膜、ここではシリコン酸化膜１６を膜厚３０ｎｍ程度に堆積する。
【００２７】
続いて、図５（ｂ）に示すように、シリコン酸化膜１６を加工してサイドウォール構造１７を形成した後、チャネルドーズ層１８を形成する。
詳細には、先ず、シリコン酸化膜１６の全面を異方性ドライエッチングし、空隙部１５内における低抵抗導電層１４の側面のみに酸化シリコンを残し、サイドウォール構造１７を形成する。このエッチングは、下地のシリコン基板１の表面はエッチングされないように、シリコン酸化膜１６とシリコン基板１とのエッチング選択比を維持した条件で行われる。
【００２８】
次に、空隙部１５から露出するシリコン基板１の表面にチャネル形成のための不純物をイオン注入し、当該不純物を活性化させるためのアニール処理を施して、チャネルドーズ層１８を形成する。イオン注入の条件としては、ｐ型不純物として例えばホウ素（Ｂ+）を用い、加速エネルギーを１ｋｅＶ、ドーズ量を１×１０12／ｃｍ2でイオン注入する。なお、ｐＭＯＳトランジスタについては、ｎ型不純物として例えばリン（Ｐ+）を用い、加速エネルギーを３ｋｅＶ、ドーズ量を１×１０12／ｃｍ2でイオン注入する。ここでｈ、例えば先ずｐＭＯＳトランジスタの形成領域のみをレジストで覆い、ｎＭＯＳトランジスタの形成領域にＢ+をイオン注入した後、レジストを除去し、今度はｎＭＯＳトランジスタの形成領域のみをレジストで覆い、ｐＭＯＳトランジスタの形成領域にＰ+をイオン注入する。その後、レジストを除去する。また、熱処理の条件としては、例えば約９５０℃でスパイクアニールを実行する。
【００２９】
続いて、図６（ａ）に示すように、空隙部１５内にゲート絶縁膜２１及びゲート電極２２を形成する。
詳細には、先ず、例えばＣＶＤ法により、空隙部１５の底面上を含む全面に絶縁膜（不図示）を膜厚２ｎｍ程度に堆積する。この絶縁膜の材料としては、例えばＨｆＳｉＯxを用いる。その後、プラズマ窒化処理を施す。
【００３０】
次に、例えばＣＶＤ法により、絶縁膜を介して空隙部１５を埋め込むように、導電材料（不図示）を膜厚５０ｎｍ程度に全面に堆積する。この導電材料としては、例えばＴｉＮを用いる。
そして、例えばＣＭＰにより、ダミー電極パターン７及びＳＴＩ素子分離構造５を研磨ストッパーとして、ダミー電極パターン７及びＳＴＩ素子分離構造５の表面が露出するまで導電材料及び絶縁膜を研磨して平坦化する。この研磨により、空隙部１１をゲート絶縁膜２１を介して導電材料で充填し、導電層１４とはサイドウォール構造１７で電気的に絶縁されてなるゲート電極２２が自己整合的に形成される。ここで、ゲート電極２２の研磨レートがサイドウォール構造１７のそれよりも高めの条件を選択し、若干オーバー研磨することにより、ゲート電極２２が導電層１４よりも若干低く形成され、サイドウォール構造１７による導電層１４とゲート電極２２との間の絶縁性を維持する。
【００３１】
続いて、図６（ｂ）に示すように、層間絶縁膜２５及び導電層１４と電気的に接続されるＷプラグ２７を形成する。
詳細には、先ず、ＣＶＤ法等により、全面を覆うようにシリコン窒化膜２３及びシリコン酸化膜２４をそれぞれ膜厚５０ｎｍ程度、４００ｎｍ程度に堆積し、層間絶縁膜２５を形成する。
【００３２】
次に、導電層１４の表面の一部を露出するように、リソグラフィー及びこれに続くドライエッチングにより層間絶縁膜２５を加工し、コンタクト孔２６を形成する。そして、ＣＶＤ法等により、これらコンタクト孔２６を埋め込むように、層間絶縁膜２５上に配線材料、ここではＷ（不図示）を堆積する。その後、層間絶縁膜２５の表面を研磨ストッパーとして、層間絶縁膜２５の表面が露出するまでＷを研磨して平坦化する。この研磨により、コンタクト孔２６をＷで充填して導電層１４と電気的に接続されてなるＷプラグ２７が形成される。
【００３３】
続いて、図７に示すように、いわゆるダマシン法により、Ｗプラグ２７と電気的に接続されてなる配線構造３４を形成する。
詳細には、先ず、シングルダマシン法により配線３１を形成する。
即ち、ＣＶＤ法等により、全面を覆うように酸化シリコン等を堆積し、層間絶縁膜２８を膜厚１５０ｎｍ程度に形成する。
次に、リソグラフィー及びこれに続くドライエッチングにより層間絶縁膜２８を加工し、配線接続を要するＷプラグ２７の表面が露出されるように、層間絶縁膜２８に配線形状の配線溝３５を形成する。そして、メッキシード層（不図示）を形成して、メッキ法により配線溝３５をＣｕ（又はＣｕ合金材料）で埋め込む。そして、層間絶縁膜２８の表面を研磨ストッパーとしてＣＭＰによりＣｕを研磨して平坦化する。この平坦化により、配線溝３５をＣｕで充填して所期のＷプラグ２７と接続されてなる配線３１が形成される。
【００３４】
次に、ビア部３２を形成する。
即ち、ＣＶＤ法等により、全面を覆うように酸化シリコン等を堆積し、層間絶縁膜２９を膜厚２００ｎｍ程度に形成する。
次に、リソグラフィー及びこれに続くドライエッチングにより層間絶縁膜２９を加工し、配線３１の表面が露出されるように、層間絶縁膜２９にビア孔３６を形成する。そして、ＣＶＤ法等により、ビア孔３６を埋め込むように例えばＣＶＤ法によりＣｕ／ＴａＮを堆積する。そして、層間絶縁膜２９の表面を研磨ストッパーとしてＣＭＰによりＣｕを研磨して平坦化する。この平坦化により、ビア孔３６をＣｕで充填して配線３１と接続されてなるビア部３２が形成される。
【００３５】
次に、シングルダマシン法により配線３３を形成する。
即ち、ＣＶＤ法等により、全面を覆うように酸化シリコン等を堆積し、層間絶縁膜３０を膜厚１５０ｎｍ程度に形成する。
次に、リソグラフィー及びこれに続くドライエッチングにより層間絶縁膜３０を加工し、ビア部３２の表面が露出されるように、層間絶縁膜３０に配線形状の配線溝３７を形成する。そして、メッキシード層（不図示）を形成して、メッキ法により配線溝３７をＣｕ（又はＣｕ合金材料）で埋め込む。そして、層間絶縁膜３０の表面を研磨ストッパーとしてＣＭＰによりＣｕを研磨して平坦化する。この平坦化により、配線溝３７をＣｕで充填してビア部３２と接続されてなる配線３３が形成される。
【００３６】
以上により、配線３１,３３がビア部３２を介して電気的に接続されてなる配線構造３４が完成する。
なお、ここでは、配線３３をシングルダマシン法で形成する場合について説明したが、ビア孔及び配線溝をメッキ法により同時にＣｕで充填する、いわゆるデュアルダマシン法を用いても良い。
【００３７】
しかる後、更なる層間絶縁膜や上層配線、保護膜（共に不図示）等の形成を経て、本実施形態よるＣＭＯＳトランジスタを完成させる。
【００３８】
以上説明したように、本実施形態によれば、ソース／ドレイン８の侵食等を生ぜしめることなく接合リーク電流の増大を抑制してソース／ドレイン８の抵抗値を十分に低減し、更なる微細化・高集積化を達成して、低消費電力で高速動作を可能とするＣＭＯＳトランジスタが実現する。
【００３９】
（変形例）
ここで、本実施形態の変形例について説明する。
図８及び図９は、本実施形態の変形例によるＣＭＯＳトランジスタの構成要素であるｎＭＯＳトランジスタの構成を示す概略断面図であり、図８がゲート電極の長手方向に直交する方向に沿った断面、図９がゲート電極の長手方向に沿った断面をそれぞれ示す。
【００４０】
本例は、本実施形態で説明した装置構成及び製造方法と同様であるが、半導体装置の回路設計の必要性から、局所的にゲート電極間を接続する必要がある場合に対応したＣＭＯＳトランジスタについて例示する。なお、本実施形態に対応した同様の構成部材等については、同符号を記して説明を省略する。
【００４１】
本例では、第１に実施形態と同様に、先ず図１〜図６（ａ）の各工程を経る。
続いて、層間絶縁膜２５を形成する。本例のＣＭＯＳトランジスタ（ここでは、ｎＭＯＳトランジスタのみ示す。）では、図８及び図９に示すように、ＳＴＩ素子分離構造５を挟んで隣接する素子活性領域に形成されたゲート電極２２同士が、配線構造４１で電気的に接続される。
【００４２】
配線構造４１は、いわゆるデュアルダマシン法により形成される。
詳細には、先ず、リソグラフィー及びこれに続くドライエッチングにより層間絶縁膜２５を加工し、層間絶縁膜２５に、隣接するゲート電極２２の各表面を露出させるビア孔４４と、当該ビア孔４４と一体となった配線溝４５とを形成する。
【００４３】
次に、例えば熱ＣＶＤ法により、配線溝４５及びビア孔４４の内壁を覆うように密着膜４１、例えばＷＮを膜厚５ｎｍ程度に堆積する。
次に、例えば熱ＣＶＤ法により、密着膜４１を介して配線溝４５及びビア孔４４を埋め込むように、全面にＷ４２を膜厚２００ｎｍ程度に堆積する。
そして、例えばＣＭＰにより、層間絶縁膜２５を研磨ストッパーとして、層間絶縁膜２５の表面が露出するまで密着膜４１及びＷ４２を研磨して平坦化する。この研磨により、配線溝４５及びビア孔４４を密着膜４１及びＷ４２で充填する配線構造４３が形成される。
【００４４】
しかる後、本実施形態で図８を用いた説明と同様に、層間絶縁膜２９,３０及び配線構造３４を形成し、更なる層間絶縁膜や上層配線、保護膜（共に不図示）等の形成を経て、本例によるＣＭＯＳトランジスタを完成させる。
【００４５】
以上説明したように、本例によれば、本実施形態の奏する緒効果に加え、回路設計上、隣接するゲート電極２２同士を電気的に接続する必要のある場合でも、何等不都合を生ぜしめることなく、工程増を招くこともなく、ＣＭＯＳトランジスタを製造することができる。この利点により、更なる微細化・高集積化を達成して、低消費電力で高速動作を可能とするＣＭＯＳトランジスタが実現する。
【００４６】
以下、本発明の諸態様を付記としてまとめて記載する。
【００４７】
（付記１）半導体基板と、
前記半導体基板における素子分離領域に形成された分離溝内を絶縁物で充填し、前記絶縁物の上部が前記半導体基板の表面から突出する素子分離構造と、
前記半導体基板の前記素子分離構造で画定された素子活性領域上に、ゲート絶縁膜を介して電極形状に形成されたゲート電極と、
前記素子活性領域で前記ゲート電極の両側における前記半導体基板の表層に不純物が導入されてなる一対の不純物拡散領域と、
前記素子活性領域上で前記素子分離構造と前記ゲート電極との間の領域を、前記ゲート電極と電気的に絶縁状態で且つ前記不純物拡散領域と電気的に接続されるように、導電材料で充填してなる導電層と
を含み、
前記素子分離構造、前記ゲート電極及び前記導電層は、前記半導体基板の表面からの高さが同等とされてなることを特徴とする半導体装置。
【００４８】
（付記２）前記素子分離構造と前記ゲート電極との間に、絶縁膜が形成されてなることを特徴とする付記１に記載の半導体装置。
【００４９】
（付記３）前記絶縁膜は、前記素子分離構造の側壁を絶縁物で覆うサイドウォール構造であることを特徴とする付記２に記載の半導体装置。
【００５０】
（付記４）前記ゲート電極は、前記素子分離構造よりも前記半導体基板の表面からの高さが低いことを特徴とする付記１〜３のいずれか１項に記載の半導体装置。
【００５１】
（付記５）前記導電材料は、タングステン（Ｗ），窒化チタン（ＴｉＮ）から選ばれた少なくとも１種であることを特徴とする付記１〜４のいずれか１項に記載の半導体装置。
【００５２】
（付記６）前記導電層の厚みが２０ｎｍ〜１５０ｎｍの範囲内の値であることを特徴とする付記１〜５のいずれか１項に記載の半導体装置。
【００５３】
（付記７）前記素子分離構造を挟んで隣接する前記ゲート電極同士を電気的に接続する配線を更に含むことを特徴とする付記１〜６のいずれか１項に記載の半導体装置。
【００５４】
（付記８）前記配線は、前記ゲート電極を覆う層間絶縁膜に形成された配線溝内を導電物で充填するダマシン構造とされてなることを特徴とする付記７に記載の半導体装置。
【００５５】
（付記９）半導体基板の素子分離領域に分離溝を形成した後、分離溝内を絶縁物で充填し、前記絶縁物の上部が前記半導体基板の表面から突出するように素子分離構造を形成する工程と、
前記半導体基板の前記素子分離構造で画定された素子活性領域上に電極形状のダミー電極パターンを形成する工程と、
前記素子活性領域で前記ゲート電極の両側における前記半導体基板の表層に不純物を導入し、一対の不純物拡散領域を形成する工程と、
前記素子活性領域上で前記素子分離構造と前記ダミー電極パターンとの間の領域を導電材料で充填し、前記不純物拡散領域と電気的に接続される導電層を形成する工程と、
前記ダミー電極パターンを除去する工程と、
前記除去処理により前記導電層に形成された電極溝内を、前記半導体基板とゲート絶縁膜を介し且つ前記導電層と電気的に絶縁状態となる状態にて導電材料で充填し、ゲート電極を形成する工程と
を含み、
前記素子分離構造、前記ゲート電極及び前記導電層を、前記半導体基板の表面からの高さが同等となるように形成することを特徴とする半導体装置の製造方法。
【００５６】
（付記１０）前記素子分離構造と前記ゲート電極との間に、絶縁膜を形成することを特徴とする付記９に記載の半導体装置の製造方法。
【００５７】
（付記１１）前記絶縁膜は、前記素子分離構造の側壁を絶縁物で覆うサイドウォール構造であることを特徴とする付記１０に記載の半導体装置の製造方法。
【００５８】
（付記１２）前記ゲート電極を、前記素子分離構造よりも前記半導体基板の表面からの高さを低く形成することを特徴とする付記９〜１１のいずれか１項に記載の半導体装置の製造方法。
【００５９】
（付記１３）前記導電材料は、タングステン（Ｗ）、窒化チタン（ＴｉＮ）から選ばれた少なくとも１種であることを特徴とする付記９〜１２のいずれか１項に記載の半導体装置の製造方法。
【００６０】
（付記１４）前記導電層を２０ｎｍ〜１５０ｎｍの範囲内の厚みに形成することを特徴とする付記９〜１３のいずれか１項に記載の半導体装置の製造方法。
【００６１】
（付記１５）前記素子分離構造を挟んで隣接する前記ゲート電極同士を電気的に接続するように、配線を形成する工程を更に含むことを特徴とする付記９〜１４のいずれか１項に記載の半導体装置の製造方法。
【００６２】
（付記１６）前記配線を、前記ゲート電極を覆う層間絶縁膜に形成された配線溝内を導電物で充填するダマシン構造に形成することを特徴とする付記１５に記載の半導体装置の製造方法。
【図面の簡単な説明】
【００６３】
【図１】本実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図２】図１に引き続き、本実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図３】図２に引き続き、本実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図４】図３に引き続き、本実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図５】図４に引き続き、本実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図６】図５に引き続き、本実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図７】図６に引き続き、本実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図８】本実施形態の変形例によるＣＭＯＳトランジスタの構成要素であるｎＭＯＳトランジスタの構成を示す概略断面図（ゲート電極の長手方向に直交する方向に沿った断面図）である。
【図９】本実施形態の変形例によるＣＭＯＳトランジスタの構成要素であるｎＭＯＳトランジスタの構成を示す概略断面図（ゲート電極の長手方向に沿った断面図）である。
【符号の説明】
【００６４】
１ シリコン基板
２,１６,２４ シリコン酸化膜
３,２３ シリコン窒化膜
４ 分離溝
５ ＳＴＩ素子分離構造
６ 電極溝
７ ダミー電極パターン
８ ソース／ドレイン
１１,１５ 空隙部
１２,４１ 密着膜
１３ 低抵抗導電材料
１４ 低抵抗導電層
１７ サイドウォール構造
１８ チャネルドーズ層
２１ ゲート絶縁膜
２２ ゲート電極
２５,２８,２９,３０ 層間絶縁膜
２６ コンタクト孔
２７ Ｗプラグ
３１,３３ 配線
３２ ビア部
３４,４３ 配線構造
３５,３７,４５ 配線溝
３６,４４ ビア孔
４２ Ｗ
【技術分野】
【０００１】
本発明は、ゲート電極及び一対の不純物拡散領域（ソース／ドレイン）を備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近時では、ＭＯＳトランジスタに代表される半導体デバイスの更なる微細化・高集積化が進行している。ＭＯＳトランジスタでは、更なる微細化・高集積化に応えるべく、素子分離構造の形成技術として、例えばＳＴＩ法の適用が提案されている。更にこの場合、例えば特許文献１に開示されているように、ＳＴＩ法の適用に伴うソース／ドレインの抵抗値増加を抑止すべく、ソース／ドレイン上にシリサイド層を形成し、低抵抗化を図る技術が適用される。
【０００３】
【特許文献１】特開２００５−２３５２５５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ソース／ドレイン上にシリサイド層を形成し、接合リーク電流の増大を抑制して、ソース／ドレインの抵抗値を十分に低減するには、ＭＯＳトランジスタの更なる微細化・高集積化を図ることも考慮すると、シリサイド層を比較的厚く形成することを要する。しかしながら、シリサイド層を厚く形成するほど、シリサイド化に用いた金属（例えばＷ，Ｔｉ等）によるソース／ドレインへの侵食が多大となるため、低抵抗化に十分な厚みにシリサイド層を形成することは困難である。
【０００５】
本発明は、上記の課題に鑑みてなされたものであり、不純物拡散領域の侵食等を生ぜしめることなく接合リーク電流の増大を抑制して不純物拡散領域の抵抗値を十分に低減し、更なる微細化・高集積化を実現して、低消費電力で高速動作を可能とする半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の半導体装置は、半導体基板と、前記半導体基板における素子分離領域に形成された分離溝内を絶縁物で充填し、前記絶縁物の上部が前記半導体基板の表面から突出する素子分離構造と、前記半導体基板の前記素子分離構造で画定された素子活性領域上に、ゲート絶縁膜を介して電極形状に形成されたゲート電極と、前記素子活性領域で前記ゲート電極の両側における前記半導体基板の表層に不純物が導入されてなる一対の不純物拡散領域と、前記素子活性領域上で前記素子分離構造と前記ゲート電極との間の領域を、前記ゲート電極と電気的に絶縁状態で且つ前記不純物拡散領域と電気的に接続されるように、導電材料で充填してなる導電層とを含み、前記素子分離構造、前記ゲート電極及び前記導電層は、前記半導体基板の表面からの高さが同等とされてなる。
【０００７】
本発明の半導体装置の製造方法は、半導体基板の素子分離領域に分離溝を形成した後、分離溝内を絶縁物で充填し、前記絶縁物の上部が前記半導体基板の表面から突出するように素子分離構造を形成する工程と、前記半導体基板の前記素子分離構造で画定された素子活性領域上に電極形状のダミー電極パターンを形成する工程と、前記素子活性領域で前記ゲート電極の両側における前記半導体基板の表層に不純物を導入し、一対の不純物拡散領域を形成する工程と、前記素子活性領域上で前記素子分離構造と前記ダミー電極パターンとの間の領域を導電材料で充填し、前記不純物拡散領域と電気的に接続される導電層を形成する工程と、前記ダミー電極パターンを除去する工程と、前記除去処理により前記導電層に形成された電極溝内を、前記半導体基板とゲート絶縁膜を介し且つ前記導電層と電気的に絶縁状態となる状態にて導電材料で充填し、ゲート電極を形成する工程とを含み、前記素子分離構造、前記ゲート電極及び前記導電層を、前記半導体基板の表面からの高さが同等となるように形成する。
【発明の効果】
【０００８】
本発明によれば、不純物拡散領域の侵食等を生ぜしめることなく接合リーク電流の増大を抑制して不純物拡散領域の抵抗値を十分に低減し、更なる微細化・高集積化を達成して、低消費電力で高速動作を可能とする半導体装置が実現する。
【発明を実施するための最良の形態】
【０００９】
−本発明の基本骨子−
半導体素子の更なる微細化・高集積化を実現するため、ソース／ドレイン上に正確に導電層を形成して低抵抗化を図る手法としては、上述のようにシリサイド法が標準的に用いられている。この手法では、半導体基板の全面に金属膜を堆積し、熱処理することによりソース／ドレイン上（及びゲート電極上）のみ選択的に変質させ、自己整合的にソース／ドレイン上（及びゲート電極上）のみに低抵抗のシリサイド層を形成することができる。
【００１０】
本発明者は、シリサイド法では自己整合的にソース／ドレインの低抵抗化を実現することの代償としてソース／ドレインの侵食が不可避であることに着目し、シリサイド化させることなく容易にソース／ドレイン上に低抵抗の導電層を正確に形成すべく、素子分離法として半導体素子を更に微細化・高集積化しても十分に素子分離機能を果たすことができる所謂ＳＴＩ（Shallow Trench Isolation）法を積極的に用いて、自己整合的に低抵抗の導電層を形成する技術思想に想到した。
【００１１】
即ち本発明では、ＳＴＩ法による素子分離構造（以下、ＳＴＩ素子分離構造と記す）を形成する際に、ＳＴＩ素子分離構造をその上部が基板面から通常のＳＴＩ法の場合よりも突出するように形成する。この突出部の高さが低抵抗の導電層の厚みに相当するため、導電層の厚みがソース／ドレインの十分な低抵抗化を実現し得る程度となるように、突出部を所期の高さに形成する。
【００１２】
続いて、ゲート電極の形成部位にダミーの電極パターンを形成し（ＳＴＩ素子分離構造の形成時に用いたマスクを継続して用いて形成することが望ましい）、ダミー電極パターンの両側に露出した基板表面に不純物を導入してソース／ドレインを形成する。ここで、基板上でＳＴＩ素子分離構造とダミー電極パターンとの間に形成された空隙部位が形成されており、当該空隙部位に整合してソース／ドレインが形成されている。この状態で、空隙部位を埋め込む厚みに低抵抗導電材料、例えばＷ，Ｔｉ等を導電性の密着層を介して埋め込み、ＳＴＩ素子分離構造が露出するまで表面を平坦化することにより、空隙部位を充填する形状の導電層が形成される。この導電層は、ソース／ドレインを侵食することなく、ソース／ドレイン上に整合してこれらと電気的に接続された状態に形成される。
【００１３】
そして、ダミー電極パターンを除去し、その形成されていた部位に導電層と絶縁膜（例えばサイドウォール絶縁膜）を介してゲート絶縁膜及びゲート電極を順次形成する。
このように、本発明では、ＳＴＩ素子分離構造を利用してソース／ドレイン上に自己整合的に所望膜厚の低抵抗導電層をソース／ドレインを侵食することなく形成することができるため、ソース／ドレインを更に浅く形成して更なる微細化・高集積化を実現することができる。
【００１４】
−本発明を適用した好適な実施形態−
以下、本発明をＣＭＯＳトランジスタに適用した好適な実施形態について、図面を参照しながら詳細に説明する。なお、本実施形態では、説明の便宜上、ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタを備えてなるＣＭＯＳトランジスタにおいて、ｎＭＯＳトランジスタのみを図示して詳説し、ｐＭＯＳトランジスタについては詳しい説明を省略する。本実施形態では、ｎＭＯＳトランジスタの構成をその製造方法と共に説明する。
図１〜図７は、本実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【００１５】
初めに、図１（ａ）に示すように、シリコン基板１上にシリコン酸化膜２及びシリコン窒化膜３を順次形成する。
詳細には、清浄なシリコン基板１の表面に、例えばＣＶＤ法によりシリコン酸化膜２を形成する。その後、シリコン酸化膜２上に、例えばＣＶＤ法によりシリコン窒化膜３を形成する。ここで、シリコン酸化膜２及びシリコン窒化膜３の合計膜厚は、後述する低抵抗導電層の膜厚とほぼ同等となるため、低抵抗導電層を所期の厚みに形成すべく、例えば２０ｎｍ〜１５０ｎｍの範囲内の値とする。ここでは、シリコン酸化膜２の膜厚を１０ｎｍ程度、シリコン窒化膜３の膜厚を１００ｎｍ程度にそれぞれ調節する。
【００１６】
続いて、図１（ｂ）に示すように、ＳＴＩ素子分離構造５を形成してシリコン基板１上に素子活性領域を画定する。
詳細には、先ず、リソグラフィー及びそれに続くドライエッチングにより、素子分離領域に相当する部位のシリコン窒化膜３及びシリコン酸化膜２をエッチングする。そして、ここで用いたレジストパターン（不図示）を灰化処理等により除去し、シリコン窒化膜３をマスクとしてシリコン基板１をエッチングする。このとき、シリコン窒化膜３の表面から例えば２００ｎｍ程度の深さの分離溝４が、シリコン窒化膜３からシリコン基板１にかけて形成される。
【００１７】
次に、分離溝４を埋め込むように、シリコン窒化膜３の全面に絶縁物、ここでは酸化シリコン（不図示）を、段差被覆率の高いＣＶＤ法により例えば３００ｎｍ程度の厚みに堆積し、例えば化学機械研磨（Chemical-Mechanical Polishing：ＣＭＰ）により、シリコン窒化膜３を研磨ストッパーとして当該シリコン窒化膜３の表面が露出するまで酸化シリコンを研磨して平坦化する。この研磨により、分離溝４を酸化シリコンで充填するＳＴＩ素子分離構造５が形成される。このＳＴＩ素子分離構造５は、その上部がシリコン酸化膜２及びシリコン窒化膜３の合計膜厚分だけシリコン基板１の表面から突出した形状に形成される。
【００１８】
続いて、図２（ａ）に示すように、シリコン窒化膜３に電極溝６を形成する。
詳細には、引き続きシリコン酸化膜２及びシリコン窒化膜３を用い、リソグラフィー及びそれに続くドライエッチングによりシリコン窒化膜３を加工し、シリコン窒化膜３の後述するゲート電極の形成部位に相当する部分を除去して電極溝６を形成する。
【００１９】
続いて、図２（ｂ）に示すように、電極溝６を充填するダミー電極パターン７を形成する。
詳細には、電極溝６を埋め込むように、例えばＣＶＤ法により多結晶シリコンをシリコン窒化膜３上に堆積する。ここで、多結晶シリコンの代わりに、シリコン窒化膜３と研磨レートの異なる材料、例えばアモルファスシリコンや窒化シリコン以外の絶縁物（酸化シリコン等）等を用いても良い。
そして、例えばＣＭＰにより、シリコン窒化膜３を研磨ストッパーとして当該シリコン窒化膜３の表面が露出するまで多結晶シリコンを研磨して平坦化する。この研磨により、電極溝６を多結晶シリコンで充填するダミー電極パターン７が形成される。
【００２０】
続いて、図３（ａ）に示すように、シリコン窒化膜３及びその下部のシリコン酸化膜２を除去した後、ソース／ドレイン８を形成する。
詳細には、先ず、ウェットエッチングによりシリコン窒化膜３及びその下部のシリコン酸化膜２を除去する。このとき、ＳＴＩ素子分離構造５とダミー電極パターン７との間には、シリコン基板１の表面を露出させた空隙部１１が形成される。
【００２１】
次に、素子活性領域におけるダミー電極パターン７の両側、即ち空隙部１１から露出するシリコン基板１の表面に不純物をイオン注入し、当該不純物を活性化させるためのアニール処理を施して、ソース／ドレイン８を形成する。イオン注入の条件としては、ｎ型不純物として例えばリン（Ｐ+）を用い、加速エネルギーを７ｋｅＶ、ドーズ量を１×１０16／ｃｍ2でイオン注入する。なお、ｐＭＯＳトランジスタについては、ｐ型不純物として例えばホウ素（Ｂ+）を用い、加速エネルギーを３ｋｅＶ、ドーズ量を５×１０15／ｃｍ2でイオン注入する。ここでｈ、例えば先ずｐＭＯＳトランジスタの形成領域のみをレジストで覆い、ｎＭＯＳトランジスタの形成領域にＰ+をイオン注入した後、レジストを除去し、今度はｎＭＯＳトランジスタの形成領域のみをレジストで覆い、ｐＭＯＳトランジスタの形成領域にＢ+をイオン注入する。その後、レジストを除去する。また、熱処理の条件としては、例えば約１０００℃でスパイクアニールを実行する。
【００２２】
続いて、図３（ｂ）に示すように、空隙部１１を埋め込むように密着膜１２及び低抵抗導電材料１３を堆積する。
詳細には、先ず、空隙部１１から露出するシリコン基板１の表面に生じた自然酸化膜（不図示）を除去した後、段差被覆性の高い例えば熱ＣＶＤ法により、ダミー電極パターン７の表面から空隙部１１の内壁にかけて覆うように密着膜１２を例えば膜厚５ｎｍ程度に堆積する。
【００２３】
次に、例えば熱ＣＶＤ法により、密着膜１２を介して空隙部１１を埋め込むように、全面に低抵抗導電材料１３を例えば膜厚２００ｎｍ程度に堆積する。
ここで、低抵抗導電材料１３の材料として、タングステン（Ｗ），窒化チタン（ＴｉＮ）から選ばれた少なくとも１種を用いる。更に、低抵抗導電材料１３と対応して、密着膜１２の材料として、窒化タングステン（ＷＮ），窒化チタンタングステン（ＴｉＷＮ）から選ばれた少なくとも１種を用いる。本実施形態では、密着膜１２の材料にＷＮを、低抵抗導電材料１３にＷをそれぞれ用いる場合について例示する。
【００２４】
続いて、図４（ａ）に示すように、密着膜１２及び低抵抗導電材料１３を自己整合的に加工して、低抵抗導電層１４を形成する。
詳細には、例えばＣＭＰにより、ダミー電極パターン７及びＳＴＩ素子分離構造５を研磨ストッパーとして、ダミー電極パターン７及びＳＴＩ素子分離構造５の表面が露出するまで密着膜１２及び低抵抗導電材料１３を研磨して平坦化する。この研磨により、空隙部１１を密着膜１２及び低抵抗導電材料１３で充填する低抵抗導電層１４が自己整合的に形成される。この低抵抗導電層１４は、空隙部１１を主に低抵抗導電材料１３で充填することにより、空隙部１１の深さ（ＳＴＩ素子分離構造５の基板表面からの突出部の高さ）とほぼ同等（ここでは１００ｎｍ程度）の比較的厚い膜厚で、ソース／ドレイン８と整合してこれらと電気的に正確に接続され、ソース／ドレイン８の抵抗値を低減させるソース／ドレイン電極として機能する。
【００２５】
続いて、図４（ｂ）に示すように、ダミー電極パターン７及びその下部のシリコン酸化膜２を除去する。
詳細には、ダミー電極パターン７及びその下部のシリコン酸化膜２をエッチングにより除去する。このとき、ＳＴＩ素子分離構造５の表層の一部もエッチングされることがあるが、相対的にエッチング量が微量であるためにＳＴＩ素子分離構造５の形状変化は無視し得る程度である。このエッチングは、シリコン酸化膜２下のシリコン基板１の表面はエッチングされないように、ダミー電極パターン７及びシリコン酸化膜２とシリコン基板１とのエッチング選択比を維持した条件で行われる。ダミー電極パターン７及びシリコン酸化膜２が除去されることにより、電極形状の空隙部１５が形成される。
【００２６】
続いて、図５（ａ）に示すように、全面にシリコン酸化膜１６を形成する。
詳細には、熱ＣＶＤ法により、空隙部１５の内壁面を覆うように、全面に絶縁膜、ここではシリコン酸化膜１６を膜厚３０ｎｍ程度に堆積する。
【００２７】
続いて、図５（ｂ）に示すように、シリコン酸化膜１６を加工してサイドウォール構造１７を形成した後、チャネルドーズ層１８を形成する。
詳細には、先ず、シリコン酸化膜１６の全面を異方性ドライエッチングし、空隙部１５内における低抵抗導電層１４の側面のみに酸化シリコンを残し、サイドウォール構造１７を形成する。このエッチングは、下地のシリコン基板１の表面はエッチングされないように、シリコン酸化膜１６とシリコン基板１とのエッチング選択比を維持した条件で行われる。
【００２８】
次に、空隙部１５から露出するシリコン基板１の表面にチャネル形成のための不純物をイオン注入し、当該不純物を活性化させるためのアニール処理を施して、チャネルドーズ層１８を形成する。イオン注入の条件としては、ｐ型不純物として例えばホウ素（Ｂ+）を用い、加速エネルギーを１ｋｅＶ、ドーズ量を１×１０12／ｃｍ2でイオン注入する。なお、ｐＭＯＳトランジスタについては、ｎ型不純物として例えばリン（Ｐ+）を用い、加速エネルギーを３ｋｅＶ、ドーズ量を１×１０12／ｃｍ2でイオン注入する。ここでｈ、例えば先ずｐＭＯＳトランジスタの形成領域のみをレジストで覆い、ｎＭＯＳトランジスタの形成領域にＢ+をイオン注入した後、レジストを除去し、今度はｎＭＯＳトランジスタの形成領域のみをレジストで覆い、ｐＭＯＳトランジスタの形成領域にＰ+をイオン注入する。その後、レジストを除去する。また、熱処理の条件としては、例えば約９５０℃でスパイクアニールを実行する。
【００２９】
続いて、図６（ａ）に示すように、空隙部１５内にゲート絶縁膜２１及びゲート電極２２を形成する。
詳細には、先ず、例えばＣＶＤ法により、空隙部１５の底面上を含む全面に絶縁膜（不図示）を膜厚２ｎｍ程度に堆積する。この絶縁膜の材料としては、例えばＨｆＳｉＯxを用いる。その後、プラズマ窒化処理を施す。
【００３０】
次に、例えばＣＶＤ法により、絶縁膜を介して空隙部１５を埋め込むように、導電材料（不図示）を膜厚５０ｎｍ程度に全面に堆積する。この導電材料としては、例えばＴｉＮを用いる。
そして、例えばＣＭＰにより、ダミー電極パターン７及びＳＴＩ素子分離構造５を研磨ストッパーとして、ダミー電極パターン７及びＳＴＩ素子分離構造５の表面が露出するまで導電材料及び絶縁膜を研磨して平坦化する。この研磨により、空隙部１１をゲート絶縁膜２１を介して導電材料で充填し、導電層１４とはサイドウォール構造１７で電気的に絶縁されてなるゲート電極２２が自己整合的に形成される。ここで、ゲート電極２２の研磨レートがサイドウォール構造１７のそれよりも高めの条件を選択し、若干オーバー研磨することにより、ゲート電極２２が導電層１４よりも若干低く形成され、サイドウォール構造１７による導電層１４とゲート電極２２との間の絶縁性を維持する。
【００３１】
続いて、図６（ｂ）に示すように、層間絶縁膜２５及び導電層１４と電気的に接続されるＷプラグ２７を形成する。
詳細には、先ず、ＣＶＤ法等により、全面を覆うようにシリコン窒化膜２３及びシリコン酸化膜２４をそれぞれ膜厚５０ｎｍ程度、４００ｎｍ程度に堆積し、層間絶縁膜２５を形成する。
【００３２】
次に、導電層１４の表面の一部を露出するように、リソグラフィー及びこれに続くドライエッチングにより層間絶縁膜２５を加工し、コンタクト孔２６を形成する。そして、ＣＶＤ法等により、これらコンタクト孔２６を埋め込むように、層間絶縁膜２５上に配線材料、ここではＷ（不図示）を堆積する。その後、層間絶縁膜２５の表面を研磨ストッパーとして、層間絶縁膜２５の表面が露出するまでＷを研磨して平坦化する。この研磨により、コンタクト孔２６をＷで充填して導電層１４と電気的に接続されてなるＷプラグ２７が形成される。
【００３３】
続いて、図７に示すように、いわゆるダマシン法により、Ｗプラグ２７と電気的に接続されてなる配線構造３４を形成する。
詳細には、先ず、シングルダマシン法により配線３１を形成する。
即ち、ＣＶＤ法等により、全面を覆うように酸化シリコン等を堆積し、層間絶縁膜２８を膜厚１５０ｎｍ程度に形成する。
次に、リソグラフィー及びこれに続くドライエッチングにより層間絶縁膜２８を加工し、配線接続を要するＷプラグ２７の表面が露出されるように、層間絶縁膜２８に配線形状の配線溝３５を形成する。そして、メッキシード層（不図示）を形成して、メッキ法により配線溝３５をＣｕ（又はＣｕ合金材料）で埋め込む。そして、層間絶縁膜２８の表面を研磨ストッパーとしてＣＭＰによりＣｕを研磨して平坦化する。この平坦化により、配線溝３５をＣｕで充填して所期のＷプラグ２７と接続されてなる配線３１が形成される。
【００３４】
次に、ビア部３２を形成する。
即ち、ＣＶＤ法等により、全面を覆うように酸化シリコン等を堆積し、層間絶縁膜２９を膜厚２００ｎｍ程度に形成する。
次に、リソグラフィー及びこれに続くドライエッチングにより層間絶縁膜２９を加工し、配線３１の表面が露出されるように、層間絶縁膜２９にビア孔３６を形成する。そして、ＣＶＤ法等により、ビア孔３６を埋め込むように例えばＣＶＤ法によりＣｕ／ＴａＮを堆積する。そして、層間絶縁膜２９の表面を研磨ストッパーとしてＣＭＰによりＣｕを研磨して平坦化する。この平坦化により、ビア孔３６をＣｕで充填して配線３１と接続されてなるビア部３２が形成される。
【００３５】
次に、シングルダマシン法により配線３３を形成する。
即ち、ＣＶＤ法等により、全面を覆うように酸化シリコン等を堆積し、層間絶縁膜３０を膜厚１５０ｎｍ程度に形成する。
次に、リソグラフィー及びこれに続くドライエッチングにより層間絶縁膜３０を加工し、ビア部３２の表面が露出されるように、層間絶縁膜３０に配線形状の配線溝３７を形成する。そして、メッキシード層（不図示）を形成して、メッキ法により配線溝３７をＣｕ（又はＣｕ合金材料）で埋め込む。そして、層間絶縁膜３０の表面を研磨ストッパーとしてＣＭＰによりＣｕを研磨して平坦化する。この平坦化により、配線溝３７をＣｕで充填してビア部３２と接続されてなる配線３３が形成される。
【００３６】
以上により、配線３１,３３がビア部３２を介して電気的に接続されてなる配線構造３４が完成する。
なお、ここでは、配線３３をシングルダマシン法で形成する場合について説明したが、ビア孔及び配線溝をメッキ法により同時にＣｕで充填する、いわゆるデュアルダマシン法を用いても良い。
【００３７】
しかる後、更なる層間絶縁膜や上層配線、保護膜（共に不図示）等の形成を経て、本実施形態よるＣＭＯＳトランジスタを完成させる。
【００３８】
以上説明したように、本実施形態によれば、ソース／ドレイン８の侵食等を生ぜしめることなく接合リーク電流の増大を抑制してソース／ドレイン８の抵抗値を十分に低減し、更なる微細化・高集積化を達成して、低消費電力で高速動作を可能とするＣＭＯＳトランジスタが実現する。
【００３９】
（変形例）
ここで、本実施形態の変形例について説明する。
図８及び図９は、本実施形態の変形例によるＣＭＯＳトランジスタの構成要素であるｎＭＯＳトランジスタの構成を示す概略断面図であり、図８がゲート電極の長手方向に直交する方向に沿った断面、図９がゲート電極の長手方向に沿った断面をそれぞれ示す。
【００４０】
本例は、本実施形態で説明した装置構成及び製造方法と同様であるが、半導体装置の回路設計の必要性から、局所的にゲート電極間を接続する必要がある場合に対応したＣＭＯＳトランジスタについて例示する。なお、本実施形態に対応した同様の構成部材等については、同符号を記して説明を省略する。
【００４１】
本例では、第１に実施形態と同様に、先ず図１〜図６（ａ）の各工程を経る。
続いて、層間絶縁膜２５を形成する。本例のＣＭＯＳトランジスタ（ここでは、ｎＭＯＳトランジスタのみ示す。）では、図８及び図９に示すように、ＳＴＩ素子分離構造５を挟んで隣接する素子活性領域に形成されたゲート電極２２同士が、配線構造４１で電気的に接続される。
【００４２】
配線構造４１は、いわゆるデュアルダマシン法により形成される。
詳細には、先ず、リソグラフィー及びこれに続くドライエッチングにより層間絶縁膜２５を加工し、層間絶縁膜２５に、隣接するゲート電極２２の各表面を露出させるビア孔４４と、当該ビア孔４４と一体となった配線溝４５とを形成する。
【００４３】
次に、例えば熱ＣＶＤ法により、配線溝４５及びビア孔４４の内壁を覆うように密着膜４１、例えばＷＮを膜厚５ｎｍ程度に堆積する。
次に、例えば熱ＣＶＤ法により、密着膜４１を介して配線溝４５及びビア孔４４を埋め込むように、全面にＷ４２を膜厚２００ｎｍ程度に堆積する。
そして、例えばＣＭＰにより、層間絶縁膜２５を研磨ストッパーとして、層間絶縁膜２５の表面が露出するまで密着膜４１及びＷ４２を研磨して平坦化する。この研磨により、配線溝４５及びビア孔４４を密着膜４１及びＷ４２で充填する配線構造４３が形成される。
【００４４】
しかる後、本実施形態で図８を用いた説明と同様に、層間絶縁膜２９,３０及び配線構造３４を形成し、更なる層間絶縁膜や上層配線、保護膜（共に不図示）等の形成を経て、本例によるＣＭＯＳトランジスタを完成させる。
【００４５】
以上説明したように、本例によれば、本実施形態の奏する緒効果に加え、回路設計上、隣接するゲート電極２２同士を電気的に接続する必要のある場合でも、何等不都合を生ぜしめることなく、工程増を招くこともなく、ＣＭＯＳトランジスタを製造することができる。この利点により、更なる微細化・高集積化を達成して、低消費電力で高速動作を可能とするＣＭＯＳトランジスタが実現する。
【００４６】
以下、本発明の諸態様を付記としてまとめて記載する。
【００４７】
（付記１）半導体基板と、
前記半導体基板における素子分離領域に形成された分離溝内を絶縁物で充填し、前記絶縁物の上部が前記半導体基板の表面から突出する素子分離構造と、
前記半導体基板の前記素子分離構造で画定された素子活性領域上に、ゲート絶縁膜を介して電極形状に形成されたゲート電極と、
前記素子活性領域で前記ゲート電極の両側における前記半導体基板の表層に不純物が導入されてなる一対の不純物拡散領域と、
前記素子活性領域上で前記素子分離構造と前記ゲート電極との間の領域を、前記ゲート電極と電気的に絶縁状態で且つ前記不純物拡散領域と電気的に接続されるように、導電材料で充填してなる導電層と
を含み、
前記素子分離構造、前記ゲート電極及び前記導電層は、前記半導体基板の表面からの高さが同等とされてなることを特徴とする半導体装置。
【００４８】
（付記２）前記素子分離構造と前記ゲート電極との間に、絶縁膜が形成されてなることを特徴とする付記１に記載の半導体装置。
【００４９】
（付記３）前記絶縁膜は、前記素子分離構造の側壁を絶縁物で覆うサイドウォール構造であることを特徴とする付記２に記載の半導体装置。
【００５０】
（付記４）前記ゲート電極は、前記素子分離構造よりも前記半導体基板の表面からの高さが低いことを特徴とする付記１〜３のいずれか１項に記載の半導体装置。
【００５１】
（付記５）前記導電材料は、タングステン（Ｗ），窒化チタン（ＴｉＮ）から選ばれた少なくとも１種であることを特徴とする付記１〜４のいずれか１項に記載の半導体装置。
【００５２】
（付記６）前記導電層の厚みが２０ｎｍ〜１５０ｎｍの範囲内の値であることを特徴とする付記１〜５のいずれか１項に記載の半導体装置。
【００５３】
（付記７）前記素子分離構造を挟んで隣接する前記ゲート電極同士を電気的に接続する配線を更に含むことを特徴とする付記１〜６のいずれか１項に記載の半導体装置。
【００５４】
（付記８）前記配線は、前記ゲート電極を覆う層間絶縁膜に形成された配線溝内を導電物で充填するダマシン構造とされてなることを特徴とする付記７に記載の半導体装置。
【００５５】
（付記９）半導体基板の素子分離領域に分離溝を形成した後、分離溝内を絶縁物で充填し、前記絶縁物の上部が前記半導体基板の表面から突出するように素子分離構造を形成する工程と、
前記半導体基板の前記素子分離構造で画定された素子活性領域上に電極形状のダミー電極パターンを形成する工程と、
前記素子活性領域で前記ゲート電極の両側における前記半導体基板の表層に不純物を導入し、一対の不純物拡散領域を形成する工程と、
前記素子活性領域上で前記素子分離構造と前記ダミー電極パターンとの間の領域を導電材料で充填し、前記不純物拡散領域と電気的に接続される導電層を形成する工程と、
前記ダミー電極パターンを除去する工程と、
前記除去処理により前記導電層に形成された電極溝内を、前記半導体基板とゲート絶縁膜を介し且つ前記導電層と電気的に絶縁状態となる状態にて導電材料で充填し、ゲート電極を形成する工程と
を含み、
前記素子分離構造、前記ゲート電極及び前記導電層を、前記半導体基板の表面からの高さが同等となるように形成することを特徴とする半導体装置の製造方法。
【００５６】
（付記１０）前記素子分離構造と前記ゲート電極との間に、絶縁膜を形成することを特徴とする付記９に記載の半導体装置の製造方法。
【００５７】
（付記１１）前記絶縁膜は、前記素子分離構造の側壁を絶縁物で覆うサイドウォール構造であることを特徴とする付記１０に記載の半導体装置の製造方法。
【００５８】
（付記１２）前記ゲート電極を、前記素子分離構造よりも前記半導体基板の表面からの高さを低く形成することを特徴とする付記９〜１１のいずれか１項に記載の半導体装置の製造方法。
【００５９】
（付記１３）前記導電材料は、タングステン（Ｗ）、窒化チタン（ＴｉＮ）から選ばれた少なくとも１種であることを特徴とする付記９〜１２のいずれか１項に記載の半導体装置の製造方法。
【００６０】
（付記１４）前記導電層を２０ｎｍ〜１５０ｎｍの範囲内の厚みに形成することを特徴とする付記９〜１３のいずれか１項に記載の半導体装置の製造方法。
【００６１】
（付記１５）前記素子分離構造を挟んで隣接する前記ゲート電極同士を電気的に接続するように、配線を形成する工程を更に含むことを特徴とする付記９〜１４のいずれか１項に記載の半導体装置の製造方法。
【００６２】
（付記１６）前記配線を、前記ゲート電極を覆う層間絶縁膜に形成された配線溝内を導電物で充填するダマシン構造に形成することを特徴とする付記１５に記載の半導体装置の製造方法。
【図面の簡単な説明】
【００６３】
【図１】本実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図２】図１に引き続き、本実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図３】図２に引き続き、本実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図４】図３に引き続き、本実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図５】図４に引き続き、本実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図６】図５に引き続き、本実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図７】図６に引き続き、本実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図８】本実施形態の変形例によるＣＭＯＳトランジスタの構成要素であるｎＭＯＳトランジスタの構成を示す概略断面図（ゲート電極の長手方向に直交する方向に沿った断面図）である。
【図９】本実施形態の変形例によるＣＭＯＳトランジスタの構成要素であるｎＭＯＳトランジスタの構成を示す概略断面図（ゲート電極の長手方向に沿った断面図）である。
【符号の説明】
【００６４】
１ シリコン基板
２,１６,２４ シリコン酸化膜
３,２３ シリコン窒化膜
４ 分離溝
５ ＳＴＩ素子分離構造
６ 電極溝
７ ダミー電極パターン
８ ソース／ドレイン
１１,１５ 空隙部
１２,４１ 密着膜
１３ 低抵抗導電材料
１４ 低抵抗導電層
１７ サイドウォール構造
１８ チャネルドーズ層
２１ ゲート絶縁膜
２２ ゲート電極
２５,２８,２９,３０ 層間絶縁膜
２６ コンタクト孔
２７ Ｗプラグ
３１,３３ 配線
３２ ビア部
３４,４３ 配線構造
３５,３７,４５ 配線溝
３６,４４ ビア孔
４２ Ｗ
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板における素子分離領域に形成された分離溝内を絶縁物で充填し、前記絶縁物の上部が前記半導体基板の表面から突出する素子分離構造と、
前記半導体基板の前記素子分離構造で画定された素子活性領域上に、ゲート絶縁膜を介して電極形状に形成されたゲート電極と、
前記素子活性領域で前記ゲート電極の両側における前記半導体基板の表層に不純物が導入されてなる一対の不純物拡散領域と、
前記素子活性領域上で前記素子分離構造と前記ゲート電極との間の領域を、前記ゲート電極と電気的に絶縁状態で且つ前記不純物拡散領域と電気的に接続されるように、導電材料で充填してなる導電層と
を含み、
前記素子分離構造、前記ゲート電極及び前記導電層は、前記半導体基板の表面からの高さが同等とされてなることを特徴とする半導体装置。
【請求項２】
前記素子分離構造と前記ゲート電極との間に、絶縁膜が形成されてなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記絶縁膜は、前記素子分離構造の側壁を絶縁物で覆うサイドウォール構造であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記ゲート電極は、前記素子分離構造よりも前記半導体基板の表面からの高さが低いことを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記導電層の厚みが２０ｎｍ〜１５０ｎｍの範囲内の値であることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記素子分離構造を挟んで隣接する前記ゲート電極同士を電気的に接続する配線を更に含むことを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
半導体基板の素子分離領域に分離溝を形成した後、分離溝内を絶縁物で充填し、前記絶縁物の上部が前記半導体基板の表面から突出するように素子分離構造を形成する工程と、
前記半導体基板の前記素子分離構造で画定された素子活性領域上に電極形状のダミー電極パターンを形成する工程と、
前記素子活性領域で前記ゲート電極の両側における前記半導体基板の表層に不純物を導入し、一対の不純物拡散領域を形成する工程と、
前記素子活性領域上で前記素子分離構造と前記ダミー電極パターンとの間の領域を導電材料で充填し、前記不純物拡散領域と電気的に接続される導電層を形成する工程と、
前記ダミー電極パターンを除去する工程と、
前記除去処理により前記導電層に形成された電極溝内を、前記半導体基板とゲート絶縁膜を介し且つ前記導電層と電気的に絶縁状態となる状態にて導電材料で充填し、ゲート電極を形成する工程と
を含み、
前記素子分離構造、前記ゲート電極及び前記導電層を、前記半導体基板の表面からの高さが同等となるように形成することを特徴とする半導体装置の製造方法。
【請求項８】
前記素子分離構造と前記ゲート電極との間に、絶縁膜を形成することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記導電層を２０ｎｍ〜１５０ｎｍの範囲内の厚みに形成することを特徴とする請求項７又は８に記載の半導体装置の製造方法。
【請求項１０】
前記素子分離構造を挟んで隣接する前記ゲート電極同士を電気的に接続するように、配線を形成する工程を更に含むことを特徴とする請求項７〜９のいずれか１項に記載の半導体装置の製造方法。
【請求項１】
半導体基板と、
前記半導体基板における素子分離領域に形成された分離溝内を絶縁物で充填し、前記絶縁物の上部が前記半導体基板の表面から突出する素子分離構造と、
前記半導体基板の前記素子分離構造で画定された素子活性領域上に、ゲート絶縁膜を介して電極形状に形成されたゲート電極と、
前記素子活性領域で前記ゲート電極の両側における前記半導体基板の表層に不純物が導入されてなる一対の不純物拡散領域と、
前記素子活性領域上で前記素子分離構造と前記ゲート電極との間の領域を、前記ゲート電極と電気的に絶縁状態で且つ前記不純物拡散領域と電気的に接続されるように、導電材料で充填してなる導電層と
を含み、
前記素子分離構造、前記ゲート電極及び前記導電層は、前記半導体基板の表面からの高さが同等とされてなることを特徴とする半導体装置。
【請求項２】
前記素子分離構造と前記ゲート電極との間に、絶縁膜が形成されてなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記絶縁膜は、前記素子分離構造の側壁を絶縁物で覆うサイドウォール構造であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記ゲート電極は、前記素子分離構造よりも前記半導体基板の表面からの高さが低いことを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記導電層の厚みが２０ｎｍ〜１５０ｎｍの範囲内の値であることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記素子分離構造を挟んで隣接する前記ゲート電極同士を電気的に接続する配線を更に含むことを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
半導体基板の素子分離領域に分離溝を形成した後、分離溝内を絶縁物で充填し、前記絶縁物の上部が前記半導体基板の表面から突出するように素子分離構造を形成する工程と、
前記半導体基板の前記素子分離構造で画定された素子活性領域上に電極形状のダミー電極パターンを形成する工程と、
前記素子活性領域で前記ゲート電極の両側における前記半導体基板の表層に不純物を導入し、一対の不純物拡散領域を形成する工程と、
前記素子活性領域上で前記素子分離構造と前記ダミー電極パターンとの間の領域を導電材料で充填し、前記不純物拡散領域と電気的に接続される導電層を形成する工程と、
前記ダミー電極パターンを除去する工程と、
前記除去処理により前記導電層に形成された電極溝内を、前記半導体基板とゲート絶縁膜を介し且つ前記導電層と電気的に絶縁状態となる状態にて導電材料で充填し、ゲート電極を形成する工程と
を含み、
前記素子分離構造、前記ゲート電極及び前記導電層を、前記半導体基板の表面からの高さが同等となるように形成することを特徴とする半導体装置の製造方法。
【請求項８】
前記素子分離構造と前記ゲート電極との間に、絶縁膜を形成することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記導電層を２０ｎｍ〜１５０ｎｍの範囲内の厚みに形成することを特徴とする請求項７又は８に記載の半導体装置の製造方法。
【請求項１０】
前記素子分離構造を挟んで隣接する前記ゲート電極同士を電気的に接続するように、配線を形成する工程を更に含むことを特徴とする請求項７〜９のいずれか１項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２００７−１４２２０８（Ｐ２００７−１４２２０８Ａ）
【公開日】平成１９年６月７日（２００７．６．７）
【国際特許分類】
【出願番号】特願２００５−３３４７５４（Ｐ２００５−３３４７５４）
【出願日】平成１７年１１月１８日（２００５．１１．１８）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成１９年６月７日（２００７．６．７）
【国際特許分類】
【出願日】平成１７年１１月１８日（２００５．１１．１８）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
[ Back to top ]