【課題】ダマシンゲートプロセスを用いて特性の高いＭＯＳトランジスタを形成半導体装置及びその製造方法を提供する。
【解決手段】チャネル形成領域を有する半導体基板１０上に形成された絶縁膜Ｉにゲート電極用溝Ａが形成され、ゲート電極用溝の底部にゲート絶縁膜２１が形成され、ゲート絶縁膜の上層においてゲート電極用溝に埋め込まれてゲート電極２２が形成され、絶縁膜の一部としてゲート電極用溝の側壁を構成し、酸化シリコンまたはホウ素含有窒化シリコンからなるオフセットスペーサ１５が形成され、さらに絶縁膜の一部としてゲート電極から遠い側のオフセットスペーサの両側部にサイドウォールスペーサ１７ａが形成され、オフセットスペーサ及びサイドウォールスペーサの下部における半導体基板においてエクステンション領域１６を有するソース・ドレイン領域１８が形成されている構成とする。 （もっと読む）

【課題】チャネル領域のゲート幅方向に与える応力を移動度が向上する方向に働かすとともに、ソース・ドレイン領域表面にシリサイド層を形成した際のリークの発生を防止することを可能とする。
【解決手段】半導体基板１１の素子形成領域１２を挟むようにして該半導体基板１１に埋め込んで形成された素子分離領域１３と、ゲート絶縁膜２１を介して素子形成領域１２を横切るように形成されたゲート電極２２と、ゲート電極２２の両側の素子形成領域１２に形成されたソース・ドレイン領域２７、２８とを備え、ゲート電極２２下における素子形成領域１２からなるチャネル領域１４が素子分離領域１３より突出するように形成されていて、ソース・ドレイン領域２７、２８は素子分離領域１４の表面より深い位置まで形成されていることを特徴とする。 （もっと読む）

【課題】複数のフィンと、これらフィン側面の半導体層を有しつつ、隣接する他の素子への接触を防止しうる半導体装置を提供する。
【解決手段】本発明の実施の形態による半導体装置１は、半導体基板２と、半導体基板２上に所定の間隔を置いて互いに略平行に配置された複数のフィン３ａ、３ｂ、３ｃと、複数のフィン３ａ、３ｂ、３ｃの各々の両側面をゲート絶縁膜７を介して挟むように形成されたゲート電極４と、複数のフィン３ａ、３ｂ、３ｃの少なくとも一部の側面上に形成される半導体層としてのエピタキシャル層９と、を有し、エピタキシャル層９は、複数のフィン３ａ、３ｂ、３ｃのうちの両端に位置する２つのフィン３ａ、３ｃの外側側面上に位置する領域における厚さが、前記外側側面の反対側の側面上に位置する領域における厚さよりも小さい。 （もっと読む）

【課題】ダマシンゲートプロセスを用いて抵抗素子を形成する場合、精度のよい抵抗素子を形成すされた半導体装置意およびその製造方法を提供する。
【解決手段】基板１０に絶縁膜１５が形成され、絶縁膜１５に抵抗素子用溝１５ｂが形成され、抵抗素子用溝１５ｂ内において抵抗素子用溝１５ｂの全ての側壁面から少なくとも所定の距離Ａ離間して抵抗素子１７ｂが形成されている構成とする。 （もっと読む）

【課題】本発明はフィントランジスタを含む半導体素子及びその製造方法に関する。
【解決手段】半導体素子は、素子分離構造を備えた半導体基板に画成されたフィン型活性領域と、フィン型活性領域の上部に形成されたリセスと、フィン型活性領域の上部に形成され、前記リセスを埋め込むシリコンゲルマニウム層を含むゲート電極とを含む。 （もっと読む）

【課題】トランジスタのチャネル部に印加される応力を増加させて、電流増加効果を高めることを可能とする。
【解決手段】ダミーゲートを除去することで形成された溝３９、５９を有して半導体基板１１上に形成された側壁絶縁膜３３、５３と、前記溝３９、５９内にゲート絶縁膜４１を介して形成されたゲート電極４３、６３と、前記側壁絶縁膜３３、５３上から前記半導体基板１１上にかけてそれぞれに形成された第１、第２応力印加膜２１、２２と、前記ゲート電極４３、６３の両側に前記半導体基板１１に形成されたソース・ドレイン領域３５、３６、５５、５６とを有し、前記応力印加膜２１、２２は前記第１溝３９、第２溝５９が形成される前に成膜されていることを特徴とする。 （もっと読む）

【課題】自己整合方式でリセスゲートＭＯＳトランジスタ素子を製作する方法を提供する。
【解決手段】本発明による方法で製作されたＭＯＳトランジスタ素子は、側壁と底部を有するゲート溝を備える基板と、ゲート溝の側壁に設けられるドレイン／ソースドープ領域と、ゲート溝の底部に設けられるゲートチャネル領域と、ゲート溝の側壁と底部に設けられ、ゲート溝の側壁における第一膜厚とゲート溝の底部における第二膜厚が相違するゲート酸化膜と、ゲート溝に埋め込まれるゲート導体とを含む。 （もっと読む）

【課題】素子特性のばらつきが抑制されたＭＯＳ型素子を含む半導体装置を提供すること。
【解決手段】基板の半導体領域に埋め込まれた素子分離絶縁膜と、前記素子分離絶縁膜によって素子分離され、上部が前記素子分離絶縁膜の表面よりも上に突出し、前記半導体領域の半導体層と、この半導体層にソース・ドレイン領域、ゲート絶縁膜およびゲート電極が形成され、かつ、前記ゲート電極がチャネル幅方向に平行な面の断面において前記素子分離絶縁膜上に形成されてなるＭＯＳ型素子とを具備してなり、前記ゲート電極下の前記半導体層の上面位置が、前記ゲート電極下の前記素子分離絶縁膜の上面位置よりも、２０ｎｍ以上高いことを特徴とする。 （もっと読む）

【課題】従来のＣＭＩＳデバイスにおいては、価電子帯端近くの高い仕事関数を有する金属は、還元雰囲気アニール後に実効仕事関数が低下する。
【解決手段】半導体装置は、ソースとドレイン間のＮ型半導体層上に形成された金属元素を含むゲート絶縁膜と、ゲート絶縁膜上に形成され、膜厚が３ｎｍ以下であるカーボン層と、カーボン層上に形成されたゲート電極とを有し、ゲート電極／ゲート絶縁膜界面へのカーボン層による仕事関数の上昇効果により、還元雰囲気アニール耐性のない価電子帯端近くの高い仕事関数を有する金属を用いずとも、ＰＭＩＳＦＥＴに必要な実効仕事関数を得ることができ、低い閾値電圧を実現する。 （もっと読む）

【課題】ゲート絶縁膜に用いられるＬａ−Ｈｆ−Ｏ膜系は、成膜時にシリコン基板との間に低誘電率層が出現し、これ排除する公知な技術による半導体装置及びその製造方法は提案されていなかった。
【解決手段】本発明に従う実施形態は、非晶質状態でＳｉが添加されたＬａ−Ｈｆ−Ｏ膜をゲート絶縁膜として用いる半導体装置及びその製造方法である。 （もっと読む）

【課題】ゲート電極の上方にコンタクトプラグを形成するときに、ゲート絶縁膜やゲート電極を構成する材料がエッチングされることが無く、高い信頼性を有するゲート電極を有する絶縁ゲート電界効果トランジスタを提供する。
【解決手段】絶縁ゲート電界効果トランジスタは、ソース／ドレイン領域１３及びチャネル形成領域１２、ゲート電極２３、並びに、ゲート絶縁膜３０を備えており、ゲート絶縁膜３０は、ゲート電極２３とチャネル形成領域１２との間に形成されたゲート絶縁膜本体部３０Ａ、及び、ゲート絶縁膜本体部３０Ａからゲート電極２３の側面部２３Ａの途中まで延在するゲート絶縁膜延在部３０Ｂから構成されており、チャネル形成領域１２の表面を基準としたゲート電極２３の高さをＨ_Gate、ゲート絶縁膜延在部３０Ａの高さをＨ_Insとしたとき、Ｈ_Ins＜Ｈ_Gateを満足する。 （もっと読む）

【課題】ＭＯＳトランジスタのチャネル領域に高ストレス窒化膜を用いた場合に比してさらに大きな歪を与えることができる半導体装置を得ること。
【解決手段】シリコン基板１０上の所定の位置に形成されるゲート絶縁膜１２、ゲート電極１３、ゲート絶縁膜１２とゲート電極１３の積層体の線幅方向両側側面に形成されるオフセットスペーサ膜１５、およびオフセットスペーサ膜１５の外側に形成されるサイドウォール膜１６を有するゲート構造１１と、ゲート構造１１の線幅方向両側のシリコン基板１０表面付近に形成される拡散層１７と、を有する電界効果型トランジスタと、サイドウォール膜１６と拡散層１７上に形成される金属からなるバリア層２０と、バリア層２０上に形成される金属からなる応力印加層２１と、を備え、バリア層２０と応力印加層２１は、オフセットスペーサ膜１５とサイドウォール膜１６によってゲート電極１３と絶縁されている。 （もっと読む）

【課題】研磨工程などを削減するとともに素子分離領域の上に微細なゲートスペースパターンを有する。
【解決手段】半導体装置は、半導体基板１００と、素子分離絶縁膜１０１と、第１および第２電極１０７ａ，１０７ｂと、ゲート絶縁膜パターン１０４と、側壁絶縁膜１０８とを備えている。素子分離絶縁膜１０１は半導体基板１００の上に設けられており、第１および第２電極１０７ａ，１０７ｂはゲート絶縁膜パターン１０４を挟むようにして素子分離絶縁膜１０１の上に設けられている。側壁絶縁膜１０８は、第１および第２電極１０７ａ，１０７ｂの側面のうちゲート絶縁膜パターン１０４に接している部分以外の部分に設けられている。 （もっと読む）

【課題】 横方向に可変の仕事関数を有するゲート電極を含む半導体構造体を提供する。
【解決手段】 ＣＭＯＳ構造体などの半導体構造体が、横方向に可変の仕事関数を有するゲート電極を含む。横方向に可変の仕事関数を有するゲート電極は、角度傾斜イオン注入法又は逐次積層法を用いて形成することができる。横方向に可変の仕事関数を有するゲート電極は、非ドープ・チャネルの電界効果トランジスタ・デバイスに向上した電気的性能をもたらす。 （もっと読む）

【課題】シリコンゲート電極のシリサイド化に際し、電極の体積膨張に起因するゲートの側壁絶縁膜の破壊を防止する。
【解決手段】電極シリコン層のパターニング、ゲート電極のための第１及び第２側壁絶縁膜２１０、２２０の形成、及び、電極シリコン層及び側壁絶縁膜２１０、２２０と自己整合的なソース・ドレイン拡散領域１０３へのイオン注入を行った後に、電極シリコン層に接する第１の側壁絶縁膜２１０を、底部付近の一部を残してエッチング除去して、電極シリコン層の側面に空隙２１１を形成する。その後、金属層を堆積し、電極シリコン層のシリサイド化を行って、電極シリサイド層１２１を形成する。 （もっと読む）

【課題】ゲート電極の上方に層間絶縁層を形成するときに、ゲート電極に対向する基体の部分が酸化されることが無い、絶縁ゲート電界効果トランジスタの製造方法を提供する。
【解決手段】絶縁ゲート電界効果トランジスタの製造方法は、（ａ）ソース／ドレイン領域１３、チャネル形成領域１２、チャネル形成領域１２上に形成されたゲート絶縁膜３０、ソース／ドレイン領域１３を覆う絶縁層２１、及び、チャネル形成領域１２の上方の絶縁層２１の部分に設けられたゲート電極形成用開口部２２を備えた基体を準備し、（ｂ）ゲート電極形成用開口部２２内を導電材料層３１，３２で埋め込むことでゲート電極２３を形成し、次いで、（ｃ）絶縁層２１を除去し、その後、（ｄ）全面に、第１の層間絶縁層４１、第２の層間絶縁層４２を、順次、成膜する工程を備え、前記工程（ｄ）において、酸素原子を含まない成膜雰囲気中で第１の層間絶縁層４１を成膜する。 （もっと読む）

【課題】半導体基板とは格子定数の異なる半導体層からチャネル部に対して効果的に応力を印加することが可能でこれによりキャリア移動度の向上を図り高機能化の達成が可能な半導体装置を提供する。
【解決手段】半導体基板３上にゲート絶縁膜５を介して設けられたゲート電極７と、ゲート電極７の両脇において半導体基板３の表面を掘り下げた部分にエピタキシャル成長によって形成された半導体層（応力印加層）９とを備えた半導体装置１において、半導体層９は、半導体基板３とは格子定数の異なる層であり、ゲート絶縁膜５およびゲート電極７は、半導体層９間において半導体基板３の表面を掘り下げた部分を埋め込む状態で設けられている。半導体基板３の表面に対するゲート絶縁膜５の深さ位置ｄ２は、半導体層９の深さ位置ｄ１よりも浅いこととする。 （もっと読む）

【課題】所望のシリサイド組成比を有する金属シリサイド膜からなるフルシリサイド化ゲート電極を精度良く実現する。
【解決手段】第１導電型の第１のＭＩＳトランジスタＰＴｒは、第１の活性領域１００ｂ上に第１のゲート絶縁膜１０３ｂを介して形成され、第１の金属シリサイド膜からなる第１のフルシリサイド化ゲート電極１１５ｂを備え、第２導電型の第２のＭＩＳトランジスタＮＴｒは、第２の活性領域１００ａ上に第２のゲート絶縁膜１０５ａを介して形成され、第２の金属シリサイド膜からなる第２のフルシリサイド化ゲート電極１１５ａを備え、第２のゲート絶縁膜１０５ａと一体に形成され、素子分離領域１０１上から第２のフルシリサイド化ゲート電極１１５ａのゲート幅方向の側面上に亘って延設されたＬ字状絶縁膜１０５ｙとを更に備え、第１のフルシリサイド化ゲート電極と第２のフルシリサイド化ゲート電極とは電気的に接続している。 （もっと読む）

【課題】特性のばらつきや劣化を低減できる半導体装置の製造方法を提供する。
【解決手段】オフセットスペーサ用材料として、ＨｆＳｉＯを堆積した後に、表面を窒化させることで、シリコン基板１０およびゲート構造を覆うようなＨｆＳｉＯＮ膜１５を形成する。次に、ＨｆＳｉＯＮ膜１５に、異方性ドライエッチングを行うことにより、シリコン基板１０およびゲート電極層１４の上面に沿った領域のみにダメージを大きく与える。次に、濃度が５％程度のフッ酸水溶液で９０秒程度の洗浄を行うことにより、ＨｆＳｉＯＮ膜１５のうちダメージが大きく与えられた領域のみが選択的にウェットエッチング除去される。 （もっと読む）

【課題】ゲート構造の小型化に対応しやすく、製造が容易な３次元構造のゲート絶縁膜を有する半導体装置の提供を課題とする。
【解決手段】本発明の半導体装置は、半導体基板に３次元構造のゲート絶縁膜が形成され、ゲート絶縁膜に接するゲート電極が半導体基板上に突出形成され、ゲート絶縁膜の周囲の半導体基板に該半導体基板の拡散層領域を介してソース電極およびドレイン電極が形成され、ゲート電極周囲の半導体基板上面が、半導体基板上に突出形成されたゲート電極の側面を覆う保護絶縁膜で覆われ、この保護絶縁膜の上に層間絶縁膜が積層されてなる。 （もっと読む）