半導体装置および半導体装置の製造方法
【課題】半導体基板とは格子定数の異なる半導体層からチャネル部に対して効果的に応力を印加することが可能でこれによりキャリア移動度の向上を図り高機能化の達成が可能な半導体装置を提供する。
【解決手段】半導体基板３上にゲート絶縁膜５を介して設けられたゲート電極７と、ゲート電極７の両脇において半導体基板３の表面を掘り下げた部分にエピタキシャル成長によって形成された半導体層（応力印加層）９とを備えた半導体装置１において、半導体層９は、半導体基板３とは格子定数の異なる層であり、ゲート絶縁膜５およびゲート電極７は、半導体層９間において半導体基板３の表面を掘り下げた部分を埋め込む状態で設けられている。半導体基板３の表面に対するゲート絶縁膜５の深さ位置ｄ２は、半導体層９の深さ位置ｄ１よりも浅いこととする。
【解決手段】半導体基板３上にゲート絶縁膜５を介して設けられたゲート電極７と、ゲート電極７の両脇において半導体基板３の表面を掘り下げた部分にエピタキシャル成長によって形成された半導体層（応力印加層）９とを備えた半導体装置１において、半導体層９は、半導体基板３とは格子定数の異なる層であり、ゲート絶縁膜５およびゲート電極７は、半導体層９間において半導体基板３の表面を掘り下げた部分を埋め込む状態で設けられている。半導体基板３の表面に対するゲート絶縁膜５の深さ位置ｄ２は、半導体層９の深さ位置ｄ１よりも浅いこととする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特には電界効果型トランジスタ構造の半導体装置において、半導体基板におけるチャネル部に応力を印加することによってキャリア移動度を向上させる技術を適用した半導体装置およびその製造方法を提供することを目的とする。
【背景技術】
【０００２】
電界効果型トランジスタを用いた集積回路の微細化は、高速化・低消費電力化・低価格化・小型化など様々な利点があることから絶え間なく進歩し、今日では１００ｎｍを切るゲート長を有するトランジスタの形成が可能となっている。さらにＩＴＲＳ（International Technology Roadmap for Semiconductors）のロードマップ上では、３２ｎｍノードと呼ばれているトランジスタにおいて２０ｎｍ以下のゲート長が予想されている。
【０００３】
また、ゲート長の縮小のみでなくデバイス構造そのものの縮小化（スケーリング）も進められている。しかしながら、ゲート長がサブミクロン領域から１００ｎｍを切る領域では、ゲートリーク電流の抑制の観点から、従来からゲート絶縁膜として用いられている酸化シリコン（ＳｉＯ2）系絶縁膜の物理膜厚が限界になってきている。
【０００４】
そこで、ゲート絶縁膜の実効膜厚を下げる方法として、酸化ハフニウム系の高誘電率（Ｈｉｇｈ−Ｋ）絶縁膜をゲート絶縁膜として用いることでゲート絶縁膜の誘電率を上げる方法、さらには金属材料を用いることでゲート電極の空乏化を抑制する方法などが検討されている。
【０００５】
このうちゲート電極の空乏化を抑制する方法では、ゲート電極用の金属材料としてタングステン（Ｗ）、チテタン（Ｔｉ）、ハフニウム（Ｈｆ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）などを用いることが検討されている。しかしながら、これらの金属材料は、高温の熱処理が加わるとゲート絶縁膜などと反応し、ゲート絶縁膜の劣化やトランジスタのしきい値電圧の変化を引き起こす問題が発生する。このため、ゲート電極を形成した後に、ソース・ドレイ領域などの不純物拡散層を形成する従来プロセスでは、不純物の活性化熱処理において上記の問題が引き起こされてしまう。
【０００６】
このような金属材料からなるゲート電極の問題を解決するために、ソース・ドレイン領域を形成した後に、ゲート電極を形成するダマシンゲートプロセスが提案されている（下記特許文献１,２参照）。ダマシンゲートプロセスにおいては、ダミーゲートを形成した状態で、先ずソース・ドレイン領域を形成する。その後、ダミーゲートを覆う層間絶縁膜を形成し、これを研磨してダミーゲートを露出させてエッチング除去し、除去した部分に新たなゲート絶縁膜およびゲート電極を形成する方法である。この方法によれば、ソース・ドレイン領域の形成における不純物の活性化熱処理の影響が、ゲート電極に及ぶことを防止できる。
【０００７】
一方、シリコン基板におけるチャネル部に応力を印加することにより、チャネル部のキャリア移動度を増加させる手法が積極的に利用されている。このような技術の一つに、ソース／ドレイン（Ｓ／Ｄ）として、シリコン（Ｓｉ）と格子定数の異なるシリコンゲルマニウム（ＳｉＧｅ）や炭化シリコン（ＳｉＣ）からなる半導体層をエピタキシャル成長によって形成することでチャネル部に応力を印加する技術が提案されている（例えば、下記特許文献３および非特許文献1参照）。
【０００８】
この場合、先ず図２０（１）に示すように、シリコン基板１０１の表面側に素子分離領域１０２を形成した後、ゲート絶縁膜１０３を介してゲート電極１０４を形成する。ゲート電極１０４上にはストッパ層１０５を形成しておく。また、これらの側壁に絶縁性のサイドウォール１０６を形成する。次に図２０（２）に示すように、ストッパ層１０５およびサイドウォール１０６をマスクにして、シリコン基板１０１の表面層を掘り下げる。次いで図２０（３）に示すように、掘り下げられたシリコン基板１０１の露出面に、Ｓｉとは格子定数の異なる半導体層１０７をエピタキシャル成長させる。半導体層１０７の形成後にはサイドウォール１０６を除去する。次いで図２０（４）に示すように、ストッパ層１０５をマスクにして、ソース・ドレイン領域のエクステンション１０８を形成するためのイオン注入を行う。次に図２０（５）に示すように再びサイドウォール１０９を形成し、これらをマスクにして、半導体層１０７にソース／ドレイン領域を形成するためのイオン注入を行う。そして、イオン注入によって導入した不純物の活性化熱処理を行う。
【０００９】
以上のようにして作製された半導体装置１１３においては、ゲート電極下のチャネル部ｃｈに対して半導体層１０７からの応力が加えられる。この際、図２１（ａ）に示すように、半導体装置１１３がｐチャンネル型のＭＯＳトランジスタであれば、半導体層１０７として、Ｓｉよりも格子定数の大きなＳｉＧｅをエピタキシャル成長させる。これにより、チャネル部ｃｈに圧縮応力が印加されてキャリア（正孔）の移動度を向上させることができる。一方、図２１（ｂ）に示すように、半導体装置１１３がｎチャンネル型のＭＯＳトランジスタであれば、半導体層１０７として、Ｓｉよりも格子定数の小さなＳｉＣをエピタキシャル成長させる。これにより、チャネル部分ｃｈに引っ張り応力が印加されてキャリア（電子）の移動度を向上させることができる。
【００１０】
【特許文献１】特開２０００−３１５７８９号公報
【特許文献２】特開２００５−２６７０７号公報
【特許文献３】特開２００６−１８６２４０号公報
【非特許文献１】「ＩＥＤＭ２００３ Technical Digest」、T. Ghani他、“A 90nm High Volume Manufacturing Logic Technology Featuring Novel 45nm Gate Length Strained Silicon CMOS Transistors”、（米）、２００３年、ｐ．９８７
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、図２０および図２１を用いて説明したようなチャネル部ｃｈに応力を印加する技術においては、半導体層１０７からチャネル部ｃｈに印加される応力が、チャネル部の上方に設けられたゲート電極１０４からの反作用により弱められてしまう。このため、半導体層１０７からの応力が、チャネル部ｃｈに対して効果的に印加できておらず、キャリア移動度の向上が妨げられていた。
【００１２】
またこのような技術においては、半導体層１０７中におけるＧｅ濃度やＣ濃度が高いほど、キャリア移動度を向上させる効果が高い。しかしながら、Ｇｅ濃度やＣ濃度が高すぎると、シリコン基板１０１と半導体層１０７との界面に欠陥が発生し、これによる応力の低下や接合リークの増加の問題が発生する。
【００１３】
そこで本発明は、基板とは格子定数の異なる半導体層からチャネル部に対して効果的に応力を印加することが可能でこれによりキャリア移動度の向上を図り高機能化の達成が可能な半導体装置、およびその製造方法を提供すること目的とする。
【課題を解決するための手段】
【００１４】
上記目的を達成するための本発明の半導体装置は、半導体基板上にゲート絶縁膜を介して設けられたゲート電極と、ゲート電極下のチャネル部に応力を加えるための応力印加層とを備えている。この応力印加層は、ゲート電極の両脇における半導体基板の表面より深い位置に設けられている。また、ゲート絶縁膜およびゲート電極は、応力印加層間において半導体基板の表面を掘り下げた部分を埋め込む状態で設けられている。
【００１５】
このような構成の半導体装置では、半導体基板の表面を掘り下げた部分を埋め込んでなるゲート絶縁膜およびゲート電極を設けたことにより、半導体基板の表面よりも深い位置がチャネル部となる。これにより、ゲート電極の両脇における半導体基板の表面より深い位置に設けられた応力印加層の深さ方向にわたって当該応力印加層間の半導体基板部分に印加される応力が、チャネル部に対して集約的に印加されるようになる。したがって、半導体基板の表面とほぼ同一高さにチャネル部が形成される従来構成と比較して、応力印加層からの応力をより効果的にチャネル部に対して印加することができる。
【００１６】
また上記目的を達成するための本発明の半導体装置の製造方法は、以下の手順で行われることを特徴としている。先ず第１工程では、半導体基板上にダミーのゲート電極を形成し、当該ダミーのゲート電極をマスクにしたエッチングにより当該半導体基板の表面を掘り下げる。次の第２工程では、掘り下げられた半導体基板の表面に、当該半導体基板とは格子定数の異なる半導体材料からなる応力印加層をエピタキシャル成長によって形成する。その後第３工程では、ダミーのゲート電極および応力印加層を覆う状態で層間絶縁膜を成膜し、この層間絶縁膜から当該ダミーのゲート電極を露出させた後、当該ダミーのゲート電極を除去する。これにより層間絶縁膜に溝パターンを形成すると共に、半導体基板を露出させる。次いで第４工程では、溝パターンの底部に露出させた半導体基板の露出面を掘り下げる。その後第５工程では、半導体基板の露出面が掘り下げられた溝パターン内に、ゲート絶縁膜を介して新たなゲート電極を埋め込み形成する。
【００１７】
このような手順によれば、第３工程において、応力印加層を形成した状態でダミーのゲート電極を除去することにより、応力印加層からダミーのゲート電極下の半導体基板部分に印加される応力が、ダミーのゲート電極からの反作用により弱められることが防止される。これにより、半導体層間の基板部分に対して、応力印加層からの応力が効果的に印加された状態となる。そして特に、次の第４工程でダミーのゲート電極下の半導体基板をさらに掘り下げることにより、第５工程でゲート絶縁膜およびゲート電極を作製した状態においては、上記応力が効果的に印加されている応力印加層間において基板の表面よりも深い位置がチャネル部となる。これにより、このチャネル部には、応力印加層の深さ方向にわたって当該半導体層間の半導体基板部分に印加される応力が、集約的に印加されるようになる。したがって、応力印加層からの応力を効果的にかつ集約させた状態でチャネル部に印加させることができる。
【００１８】
また上記目的を達成するための本発明の半導体装置の製造方法の他の例は、以下の手順で行われることを特徴としている。先ず第１工程では、半導体基板の表面側を掘り下げた凹部を形成する。次の第２工程では、凹部に重ねてダミーのゲート電極を形成し、当該ゲート電極をマスクにしたエッチングにより半導体基板の表面を掘り下げる。その後第３工程では、掘り下げられた半導体基板の表面に、当該半導体基板とは格子定数の異なる半導体材料からなる応力印加層をエピタキシャル成長によって形成する。次いで第４工程では、ダミーのゲート電極および応力印加層を覆う状態で層間絶縁膜を成膜し、この層間絶縁膜から当該ダミーのゲート電極を露出させた後、当該ダミーのゲート電極を除去して半導体基板の凹部に重なる溝パターンを形成する。その後第５工程では、半導体基板の凹部を含む溝パターン内にゲート絶縁膜を介して新たなゲート電極を埋め込み形成する。
【００１９】
このような手順によれば、第４工程において、応力印加層を形成した状態でダミーのゲート電極を除去することにより、応力印加層からダミーのゲート電極下の半導体基板部分に印加される応力が、ダミーのゲート電極からの反作用により弱められることが防止される。これにより、応力印加層間の基板部分に対して、応力印加層からの応力が効果的に印加された状態となる。そして次の第５工程で、半導体基板の凹部を含む溝パターン内にゲート絶縁膜を介して新たなゲート電極を形成することにより、上記応力が効果的に印加されている部分、すなわち応力印加層間において基板の表面よりも深い位置がチャネル部となる。これにより、このチャネル部には、応力印加層の深さ方向にわたって当該応力印加層間の半導体基板部分に印加される応力が、集約的に印加されるようになる。したがって、応力印加層からの応力を効果的にかつ集約させた状態でチャネル部に印加させることができる。
【発明の効果】
【００２０】
以上説明したように本発明によれば、ゲート電極の両脇にエピタキシャル成長させた応力印加層から、より効果的にチャネル部に応力を印加することができるため、応力印加層を構成する材料濃度によらずにキャリア移動度の向上を図ることが可能になる。この結果、半導体装置の高機能化を図ることが可能になる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２２】
＜半導体装置＞
図１は、本発明を適用した半導体装置１の要部断面図である。この図に示す半導体装置は、電界効果型トランジスタ構成の半導体装置であり、次のように構成されている。
【００２３】
すなわち、単結晶シリコンからなる半導体基板３上には、ゲート絶縁膜５を介してゲート電極７が設けられている。ゲート電極７の両脇において半導体基板３の表面を掘り下げたリセス部分には、ゲート電極７下部における半導体基板３のチャネル部ｃｈに対して応力を加えるための応力印加層として半導体層９が設けられている。この半導体層９は、次の製造方法で詳細に説明するように、半導体基板３とは格子定数が異なる半導体材料を、半導体基板３のリセス部分にエピタキシャル成長させた層であることとする。
【００２４】
そして、特に本発明で特徴的な構成は、ゲート絶縁膜５およびゲート電極７が、半導体層９間において半導体基板３の表面を掘り下げたリセス部分を埋め込む状態で設けられているところにある。これにより、半導体基板３においてゲート絶縁膜５との界面側に設けられるチャネル部ｃｈが、半導体層９間において半導体基板３の表面よりも深い部分に設定された状態となる。
【００２５】
そして、ゲート絶縁膜５およびゲート電極７と半導体層９との間には、半導体基板３部分が残されていることが好ましい。
【００２６】
またゲート絶縁膜５およびゲート電極７は、例えばダマシンゲート構造であり、絶縁性のサイドウォール１１を備えている。この構造においては、例えば半導体基板３と半導体層９とを覆う層間絶縁膜１３に、サイドウォール１１によって側壁が規定された溝パターン１５が設けられている。この溝パターン１５の底面は、さらに半導体基板３部分を掘り下げた位置に設定されている。そして、この溝パターン１５の内壁を覆う状態でゲート絶縁膜５が設けられ、このゲート絶縁膜５を介してパターン１５内を埋め込む状態でゲート電極７が設けられている。
【００２７】
ここで、半導体基板３の表面に対して、半導体層９が設けられるリセス部分の深さを半導体層９の深さｄ１とする。また、半導体基板３の表面に対して、ダマシンゲート構造が設けられるリセス部分の深さ、すなわちゲート絶縁膜５の深さ位置をチャネル深さｄ２とする。この場合、［チャネル深さｄ２］＜［半導体層９の深さｄ１］であることとする。尚、この範囲においてのチャネル深さｄ２の最適な深さについては、後に詳細に説明するが、チャネル部ｃｈに印加される応力が最も高くなるように、実験的に求められることとする。
【００２８】
尚、ゲート絶縁膜５は、図示したように溝パターン１５の底面を含む内壁の全体を覆っている構成に限定されることはない。このゲート絶縁膜５は、少なくとも半導体基板３の露出面を覆う状態で設けられていれば良い。このため、後の製造方法において詳細に説明するように、ゲート絶縁膜５は、溝パターン１５の内壁上部を露出する状態で設けられていても良い。
【００２９】
またゲート絶縁膜５は、物理的な膜厚を維持しつつ実効膜厚を下げるために、高誘電率（Ｈｉｇｈ−Ｋ）絶縁膜で構成されていることが好ましい。この場合、上述したように、溝パターン１５の内壁上部を露出する状態でゲート絶縁膜５を設けた構成とすることにより、ゲート絶縁膜５に起因して、ゲート電極７ｒと他の電極との間に発生する寄生容量を抑えることが可能である。
【００３０】
ゲート絶縁膜５を構成する誘電率絶縁膜としては、アルミニウム（Ａｌ）、イットリウム（Ｙ）、ジルコニウム（Ｚｒ）、ランタン（Ｌａ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）のうちから選択される少なくとも１種を含んだ酸化物、酸化珪化物、窒化酸化物、または酸化窒化珪化物からなる膜が用いられる。具体的には、ＨｆＯ2，ＺｒＯ2，Ｌａ2Ｏ3，Ｙ2Ｏ3，Ｔａ2Ｏ5，Ａｌ2Ｏ3，ＨｆＳｉＯｘ，ＺｒＳｉＯｘ，ＺｒＴｉＯｘ，ＨｆＡｌＯｘ，ＺｒＡｌＯｘ，さらにはこれらの窒化物(ＨｆＳｉＯＮなど）が例示される。これらの材料の比誘電率は、組成や結晶性などによって多少の変動はあるが、例えばＨｆＯ2の比誘電率は２５〜３０、ＺｒＯ2の比誘電率は２０〜２５である。尚、ゲート絶縁膜５はシリコン酸化膜と高誘電率（Ｈｉｇｈ−Ｋ）絶縁膜との積層構造であっても良い。
【００３１】
またゲート電極７を構成する主たる金属層は、Ｔｉ，Ｒｕ，Ｈｆ,Ｉｒ，Ｃｏ，Ｗ，Ｍｏ，Ｌａ，Ｎｉ，Ｃｕ，Ａｌ等の金属、またはこれら金属のＳｉ化合物やＮ化合物、さらにはこれらを組み合わせて用いる。積層構造である場合には、ゲート電極の仕事関数を調整したり（しきい値電圧を調整するため）、ゲート電極の抵抗を下げるために複数の金属膜を積層しても良い。
【００３２】
ここで一般的には、ｎ型の電界効果型トランジスタであれば、ゲート電極７の仕事関数は４．６ｅＶ以下、望ましくは４．３ｅＶ以下とされる。一方ｐ型の電界効果トランジスタであれば、ゲート電極７の仕事関数は４．６ｅＶ以上、望ましくは４．９ｅＶとされる。そして、ｎ型とｐ型とで、ゲート電極７の仕事関数の差が０．３ｅＶ以上あることが望ましいとされている。
【００３３】
そこで、ゲート電極７を積層構造にしてその下層部分を仕事関数制御層とする場合、この仕事関数制御層を構成する材料としては、Ｔｉ,Ｖ,Ｎｉ,Ｚｒ,Ｎｂ,Ｍｏ,Ｒｕ,Ｈｆ,Ｔａ,Ｗ,Ｐｔ等から成る群から構成された金属、またはこれらの金属を含む合金のなかから、適宜の仕事関数を示す材料が選択して用いられる。またこの他にも、これらの金属の化合物、例えば金属窒化物や、金属と半導体材料との化合物である金属シリサイドが用いられる。
【００３４】
具体的には、ｎ型の電界効果型トランジスタのゲート電極７であれば、Ｈｆ,Ｔａ等から成る群から構成された金属、当該金属を含む合金、または当該の化合物が好ましく、ＨｆＳｉｘがより好ましい。ＨｆＳｉの仕事関数は、組成や結晶性によって異なるが、概ね４．１〜４．３ｅＶ程度である。
【００３５】
また、ｐ型の電界効果トランジスタのゲート電極７であれば、Ｔｉ,Ｍｏ,Ｒｕ等から成る群から構成された金属、当該金属を含む合金、または当該金属の化合物が好ましく、ＴｉＮやＲｕがより好ましい。ＴｉＮの仕事関数は、組成や結晶性によって異なるが、概ね４．５〜５．０ｅＶ程度である。
【００３６】
以上のような構成の半導体装置１では、半導体基板３においてゲート絶縁膜５との界面側に設けられるチャネル部ｃｈが、半導体層９間において半導体基板３の表面よりも深い部分に設定された状態となる。
【００３７】
これにより、半導体層９の深さ方向にわたって当該半導体層９間の半導体基板３部分に印加される応力が、半導体層９の深さ方向の中間部に位置するチャネル部ｃｈに対して集約的に印加されるようになる。したがって、半導体基板３の表面とほぼ同一高さにチャネル部が形成される従来構成と比較して、半導体層９からの応力をより効果的にチャネル部ｃｈに対して印加させることができる。
【００３８】
この結果、半導体層９を構成する材料濃度によらずにキャリア移動度の向上を図ることが可能になるため、半導体装置１のさらなる高機能化を図ることが可能になる。また、同じＯＮ電流値を得ようとしたとき、応力印加源のＧｅやＣの濃度を低下させることが出来、結晶欠陥やそれに起因するリーク電流の発生を抑制することが出来る。
【００３９】
＜半導体装置の製造方法−１＞
図２〜図６は、本発明を適用した半導体装置の製造方法の第１例を示す断面工程図であり、図１を用いて説明した構成の半導体装置の製造方法の一例である。以下これらの図に基づいて製造方法の実施の形態を説明する。尚、図１を用いて説明したと同様の構成要素には同一の符号を付して説明を行うこととする。
【００４０】
先ず、図２（１）に示すように、単結晶シリコンからなる半導体基板３の表面側に、溝内を酸化シリコン膜で埋め込んでなるＳＴＩ(Shallow Trench Isoration)構造の素子分離２１を形成する。
【００４１】
次いで図２（２）に示すように、表面酸化などにより、酸化シリコンからなるチャネリング防止用の保護膜２３を５〜１０ｎｍ程度の膜厚で成膜する。その後、しきい値調整用にリン（Ｐ）、ヒ素（Ａｓ）、ホウ素（Ｂ）、インジウム（Ｉｎ）などの不純物のイオン注入を行う。この際、ｎチャンネル型の電界効果トランジスタの形成領域（以下ｎＭＯＳ領域と記す）と、ｐチャンネル型の電界効果トランジスタの形成領域（以下ｐＭＯＳ領域と記す）とに対して、それぞれに選択された不純物のイオン注入を行う。イオン注入後には、保護膜２３を除去する。
【００４２】
次に図２（３）に示すように、例えば熱酸化法によって、酸化シリコンからなるダミーのゲート絶縁膜２５を１〜３ｎｍ程度の膜厚で成膜する。その後、ＣＶＤ法により、ポリシリコンまたはアモルファスシリコンからなるダミーのゲート電極膜２７を１００〜１５０ｎｍ程度の膜厚で成膜する。さらにこの上部にＣＶＤ法によって窒化シリコンからなるハードマスク層２９を３０〜１００ｎｍ程度の膜厚で成膜する。
【００４３】
次に、図２（４）に示すように、ハードマスク層２９、ダミーのゲート電極膜２７、およびダミーのゲート絶縁膜２５を、ゲート電極の形状にパターンエッチングしてダミーゲート構造Ａを形成する。
【００４４】
このようなパターンエッチングは次のように行う。先ず、ハードマスク層２９上に光リソグラフィー技術や電子ビームリソグラフィー技術を用いてゲート電極用のレジストパターンを形成する。次に、このレジストパターンをマスクにしてハードマスク層２９をエッチングし、ハードマスク層２９をパターニングする。その後、パターニングされたハードマスク層２９上からのエッチングより、ダミーのゲート電極膜２７をパターニングしてダミーのゲート電極２７ａとし、さらにダミーのゲート絶縁膜２５をパターニングする。このパターニングは、ハードマスク層２９をほとんどエッチングしないような選択比でのドライエッチングによって行うこととする。また、ダミーのゲート電極膜２７のパターニングにおいては、ダミーのゲート絶縁膜２５をストッパにしたエッチングを行うことにより、ダミーゲート構造Ａの両脇の半導体基板３の表面にエッチングダメージが入ることを防止することが好ましい。
【００４５】
以上の後には、図２（５）に示すように、ダミーゲート構造Ａの側壁に、絶縁性の第１サイドウォール１１-1を形成する。この場合、例えばＣＶＤ法によって成膜した膜厚１〜１０ｎｍ程度の窒化シリコン膜を、ドライエッチング法を用いた異方性エッチングによりエッチバックすることにより、ダミーゲート構造の側壁のみに窒化シリコン膜を残して第１サイドウォール１１-1を形成する。尚、第１サイドウォール１１-1は、堆積成膜した酸化シリコン膜をエッチバックしてなるものであっても良く、さらにダミーのゲート電極２７ａの側壁を酸化させて形成しても良い。
【００４６】
尚、この第１サイドウォール１１-1は、以降に行うソース・ドレイン領域のエクステンション形成においてエクステンションの位置調整のために設けられるものであり、必要に応じて設ければ良い。したがって、この工程は必要に応じて行えば良い。
【００４７】
次いで、図３（１）に示すように、第１サイドウォール１１-1の外側に、後に除去される酸化シリコンからなる犠牲サイドウォール３１を形成する。ここでは、ＣＶＤ法による酸化シリコン膜の成膜と、その後の酸化シリコン膜のエッチバックによって犠牲サイドウォール３１を形成する。尚、半導体基板３の表面側に、本発明を適用しないＭＯＳトランジスタ（電界効果トランジスタ）を同時に形成する場合には、この領域上の酸化シリコン膜はエッチングせずにそのまま残しておくこととする。
【００４８】
次に、図３（２）に示すように、ダミーゲート構造Ａ、犠牲サイドウォール３１、および素子分離２１をマスクにしたドライエッチングにより、半導体基板３の表面を掘り下げるリセスエッチングを行う。ここでは、半導体基板３の表面を深さｄ１＝５０〜１００ｎｍ程度にまで掘り下げる（リセスする）こととする。またこれにより、ダミーゲート構造Ａの直下に対して、犠牲サイドウォール３１に応じたスペースを設けて半導体基板３が掘り下げられる。
【００４９】
その後、図３（３）に示すように、掘り下げられた半導体基板３の露出表面に、応力印加層として半導体基板３とは格子定数の異なる半導体層９をエピタキシャル成長によって形成する。ここでは、ｐＭＯＳ領域とｎＭＯＳ領域とで半導体層９の作り分けを行う。
【００５０】
ｐＭＯＳ領域であれば、半導体基板３に対して圧縮応力を加えることができるように、半導体基板３を構成する単結晶シリコンよりも格子定数が大きいＳｉＧｅからなる半導体層９をエピタキシャル成長させる。また、半導体基板３と半導体層９との界面に欠陥が生じることを防止するために、Ｇｅ濃度を１５〜４０％程度の範囲とする。さらに、エピタキシャル成長と同時にホウ素（Ｂ）などのp型不純物を５×１０18〜５×１０20個／ｃｍ3の濃度範囲で同時に半導体層９に導入しても良い。これにより半導体層９全体が、ソース・ドレイン領域として機能する。
【００５１】
一方、ｎＭＯＳ領域であれば、半導体基板３に対して引っ張り応力を加えることができるように、半導体基板３を構成する単結晶シリコンよりも格子定数が小さいＳｉＣからなる半導体層９をエピタキシャル成長させる。また、半導体基板３と半導体層９との界面に欠陥が生じることを防止するために、Ｃ濃度は０．５〜４％程度の範囲とする。さらに、エピタキシャル成長と同時に、リン（Ｐ）やヒ素（Ａｓ）などのｎ型不純物を５×１０18〜５×１０20個／ｃｍ3の濃度範囲で半導体層９に同時に導入しても良い。これにより半導体層９全体が、ソース・ドレイン領域として機能する。
【００５２】
以上のようにして半導体層９を形成した後には、酸化シリコン膜からなる犠牲サイドウォール３１をフッ酸によるウェットエッチングによって除去する。
【００５３】
次に、図３（４）に示すように、イオン注入によって、ソース・ドレイン領域のエクステンション３５を形成するための不純物を、半導体基板３および半導体層９の表面層に導入する。この際、ｐＭＯＳ領域にはＢやＩｎなどのp型不純物を、ｎＭＯＳ領域にはＡｓやＰなどのｎ型不純物を導入する。また、注入エネルギー０．５〜２ｋｅＶ程度、ドーズ量５×１０14〜２×１０15個／ｃｍ2程度でのイオン注入を行うこととする。
【００５４】
次いで、図４（１）に示すように、第１サイドウォール１１-1の外側に、絶縁性の第２サイドウォール１１-2を形成する。ここでは、ＣＶＤ法による窒化シリコン膜の成膜と、その後の窒化シリコン膜のエッチバックによって第２サイドウォール１１-2を形成する。その後、次に行うシリサイド化の際の抵抗低減のため、Ｐ、Ａｓ、Ｂなどの不純物イオン注入を行う。尚、半導体層９のエピタキシャル成長時に不純物を導入していない場合は、必要に応じてソース・ドレイン領域を形成するための不純物の注入を行う。この不純物注入の後には、注入した不純物を活性化させるために９００℃〜１１００℃の熱処理を６０秒以下の範囲で行う。
【００５５】
その後図４（２）に示すように、サリサイドプロセス技術によってソース・ドレインを構成する半導体層９の表面に、コバルト（Ｃｏ）,ニッケル（Ｎｉ）,プラチナ（Ｐｔ）、またはそれらのシリサイド層３９を形成し、ソース・ドレインのコンタクト抵抗を低減させる。
【００５６】
次に、図４（３）に示すように、ダミーゲート構造Ａを埋め込む状態で、例えば酸化シリコンからなる層間絶縁膜１３を成膜する。
【００５７】
次いで、図４（４）に示すように、ダミーゲート構造Ａにおけるダミーのゲート電極２７ａが露出するまで層間絶縁膜１３の表面をＣＭＰ法によって研磨する。
【００５８】
次に、図５（１）に示すように、ポリシリコンまたはアモルファスシリコンからなるダミーのゲート電極２７ａをドライエッチングにより除去した後に、酸化シリコンからなるダミーのゲート絶縁膜２５をウェットエッチングにより除去する。これにより、半導体基板３と半導体層９とを覆う層間絶縁膜１３に、ダミーゲート構造Ａを除去してなる溝パターン１５を形成し、溝パターン１５の底面に半導体基板３を露出させる。この溝パターン１５は、サイドウォール１１-1，１１-2によって側壁が規定されたものになる。
【００５９】
次に、図５（２）に示すように、溝パターン１５の底部における半導体基板３の露出面を掘り下げるリセスエッチングを行う。ここでは、半導体基板３の表面に対して、半導体層９が設けられるリセス部分の深さを半導体層９の深さｄ１とした場合、ここでのリセス部分のチャネル深さｄ２が、［チャネル深さｄ２］＜［半導体層９の深さｄ１］となるようにする。尚、この範囲においてのチャネル深さｄ２の最適値については、後に詳細に説明するが、ここで形成するＭＯＳトランジスタ（電界効果トランジスタ）のチャネル部に印加される応力が最も高くなるように、実験的に求められることとする。
【００６０】
このようなリセスエッチングには、プラズマ雰囲気中で酸化を行うプラズマ酸化によって単結晶シリコンからなる半導体基板３の表面に１〜２ｎｍ程度の膜厚の酸化シリコン膜を形成した後、フッ酸のウェットエッチングにより酸化シリコン膜を除去する手法を適用する。プラズマ酸化とウェットエッチングとは、チャネル深さｄ２に合わせて必要回数繰り返し行うこととする。これにより、リセスエッチングによって露出する半導体基板３の露出面にダメージが加わることを防止する。またこの際のプラズマ酸化は、不純物の熱による再拡散を防ぐために５００℃以下で行うことが望ましい。
【００６１】
尚、半導体基板３の表面酸化には、上記のプラズマ酸化以外に、オゾンを用いた酸化や、ガスを用いた酸化を行っても良い。またシリコン表面をドライエッチング法によって直接エッチングする方法もある。
【００６２】
以上のようにして、半導体層９との間に離間させた位置において溝パターン１５が掘り下げられる。
【００６３】
次に、図５（３）に示すように、半導体基板３の表面を掘り下げた溝パターン１５の内壁を覆う状態で、ゲート絶縁膜５を成膜する。ここでは、ＣＶＤ法やＡＬＤ法などにより、上述した高誘電率材料からなるゲート絶縁膜５を成膜することが好ましい。
【００６４】
次に、図５（４）に示すように、溝パターン１５の内部を埋め込む状態で、ゲート絶縁膜５を介してゲート電極材料膜７ａを成膜する。ここでは、ゲート電極材料膜７ａとして、メタルゲート用の金属層をＣＶＤ法、ＰＶＤ法、またはＡＬＤ法によって成膜する。このゲート電極材料膜７ａは、単層または積層構造であって良く、装置の構成において述べた各材料を用いて成膜されることとする。
【００６５】
次に、図６（１）に示すように、層間絶縁膜１３が露出するまで、ゲート電極材料膜７ａとゲート絶縁膜５をＣＭＰによって研磨する。これにより、溝パターン１５内に、ゲート絶縁膜５を介してゲート電極材料膜７ａを残してなるゲート電極７を形成する。
【００６６】
以上の後には必要に応じて、図６（２）に示すように、層間絶縁膜１３およびゲート電極７を覆う状態で、酸化シリコンからなる上層絶縁膜４１を成膜する。次いで、上層絶縁膜４１および層間絶縁膜１３に、シリサイド層３９に達する接続孔４３を形成する。そして、これらの接続孔４３を埋め込むプラグおよびこれに接続する配線４５を形成する。
【００６７】
以上により図１を用いて説明したように、ゲート電極７の両脇において半導体基板３の表面を掘り下げたリセス部分に応力印加用の半導体層９が設けられ、さらに半導体基板３の表面を掘り下げたリセス部分を埋め込む状態でゲート絶縁膜５およびゲート電極７が設けられた半導体装置１が得られる。
【００６８】
そして以上説明した第１例の製造方法によれば、図５（１）を用いて説明したように、半導体層９が形成された状態でダミーゲート構造Ａを除去することにより、半導体層９からダミー構造Ａ下の半導体基板３部分に印加される応力が、ダミーのゲート電極２７ａからの反作用により弱められることが防止される。このため、半導体層９間の半導体基板３であるチャネル部ｃｈに対して、半導体層９からの応力が効果的に印加された状態となる。
【００６９】
そして特に、次の図５（２）で用いて説明したように、ダミーゲート構造Ａを除去した溝パターン１５の底部の半導体基板３をさらに掘り下げることにより、半導体層９間において半導体基板３の表面よりも深い位置がチャネル部ｃｈとなる。これにより、このチャネル部ｃｈには、半導体層９の深さ方向にわたって当該半導体層９間の半導体基板３部分に印加される応力が、集約的に印加されるようになる。したがって、半導体層９からの応力を効果的にかつ集約させた状態でチャネル部に印加させることが可能な構成の半導体装置１を作製することが可能になる。
【００７０】
この結果、半導体層９を構成する材料濃度によらずにキャリア移動度の向上を図ることが可能な構成の半導体装置１の作製が可能になる。
【００７１】
次に、図１を用いて説明した［チャネル深さｄ２］＜［半導体層９の深さｄ１］となる範囲においての［チャネル深さｄ２］の最適値について説明する。ここでは、単結晶シリコンからなる半導体基板３に対して圧縮応力が印加されるように、ＳｉＧｅからなる半導体層９をエピタキシャル成長させた半導体装置１を想定したシミュレーションを行った。そして、チャネル深さｄ２に対するチャネル部の中心で表面より１ｎｍの深さに印加される応力の大きさ［Ｓｔｒｅｓｓ（Ｐａ）］を算出した。
【００７２】
図７は、［溝パターン１５の幅ＬＧａｔｅ］＝４０ｎｍ、［半導体層９中のＧｅ濃度］＝２０％に固定し、［半導体層９の深さｄ１］＝２０ｎｍ，４０ｎｍ，６０ｎｍ，１００ｎｍの各値とした構成のシミュレーション結果である。この結果から、［チャネル深さｄ２］＜［半導体層９の深さｄ１］の範囲においては、［チャネル深さｄ２］＝０である構成よりもチャネル部に印加される応力が大きくなることが確認された。また、最も応力が大きくなる［チャネル深さｄ２］は、［半導体層９の深さｄ１］によって異なるため、［半導体層９の深さｄ１］に合わせて［チャネル深さｄ２］の最適値が設定されることが好ましい。
【００７３】
図８は、［溝パターン１５の幅ＬＧａｔｅ］＝４０ｎｍ、［半導体層９の深さｄ１］＝６０ｎｍに固定し、［半導体層９中のＧｅ濃度］を１５％、２０％、２５％の各値とした構成のシミュレーション結果である。この結果から、［溝パターン１５の幅ＬＧａｔｅ］および［半導体層９の深さｄ１］が固定されていれば、最も応力が大きくなる［チャネル深さｄ２］は、半導体層９の材料構成（組成）によって変化しないことが確認された。
【００７４】
図９は、［半導体層９の深さｄ１］＝６０ｎｍ、［半導体層９中のＧｅ濃度］＝２０％に固定し、［溝パターン１５の幅ＬＧａｔｅ］＝３０ｎｍ，４０ｎｍ，６０ｎｍ，１００ｎｍの各値とした構成のシミュレーション結果である。この結果から、［溝パターン１５の幅ＬＧａｔｅ］＝３０ｎｍ，４０ｎｍの微細化が進んだ構成においては、［チャネル深さｄ２］＜［半導体層９の深さｄ１］の範囲において、［チャネル深さｄ２］＝０である構成よりもチャネル部に印加される応力が大きくなることが確認された。そして、最も応力が大きくなる［チャネル深さｄ２］は、［溝パターン１５の幅ＬＧａｔｅ］によって異なるため、［溝パターン１５の幅ＬＧａｔｅ］に合わせて［チャネル深さｄ２］の最適値が設定されることが好ましい。
【００７５】
＜半導体装置の製造方法−２＞
図１０〜図１３は、本発明を適用した半導体装置の製造方法の第２例を示す断面工程図であり、図１を用いて説明した構成の半導体装置の製造方法の他の例である。以下これらの図に基づいて製造方法の実施の形態を説明する。尚、先の図面を用いて説明したと同様の構成要素には同一の符号を付して説明を行うこととする。
【００７６】
先ず、１０（１）に示すように、半導体基板３の表面側に素子分離２１を形成し、さらに、ここでの図示を省略した保護膜を形成し、これを介してしきい値調整用の不純物のイオン注入を行い、イオン注入後に保護膜を除去するまでを第１例と同様に行う。
【００７７】
次に、図１０（２）に示すように、半導体基板３における素子分離２１で分離された間に、以降に形成するゲート電極の形成部に一致させた溝形状の凹部３ａを形成する。この凹部３ａは、光リソグラフィー技術や電子ビームリソグラフィー技術を適用して形成したレジストパターンをマスクにした半導体基板３のリセスエッチングによって形成する。尚、ここでは、この凹部３ａの表面層がチャネル部となるため、凹部３ａの深さが第１例で説明したチャネル深さｄ２となる。このチャネル深さｄ２は、先の第１例と同様に、［チャネル深さｄ２］＜［半導体層の深さｄ１］となるようにする。ここでｄ１は後で形成する応力印加領域の半導体層の深さである。
【００７８】
その後、図１０（３）に示すように、第１例と同様に酸化シリコンからなるダミーのゲート絶縁膜２５、ポリシリコンまたはアモルファスシリコンからなるダミーのゲート電極膜２７、さらには窒化シリコンからなるハードマスク層２９を順次成膜する。
【００７９】
次に、図１０（４）に示すように、ハードマスク層２９、ダミーのゲート電極膜２７、およびダミーのゲート絶縁膜２５を、ゲート電極の形状にパターンエッチングし、凹部３ａ上に重ねてダミーゲート構造Ａを形成する。このようなパターンエッチングは、第１例と同様に行って良く、例えばレジストパターンをマスクに用いたエッチングを行う。この際、ダミーのゲート絶縁膜２５をストッパにしたエッチングを行うことにより、ダミーゲート構造Ａの両脇の半導体基板３の表面にエッチングダメージが入ることを防止することが好ましい。
【００８０】
尚、図示した例においては、ダミーゲート構造Ａが凹部３ａに対して一致した状態を示している。しかしながら、ダミーゲート構造Ａは、凹部３ａに重ねて設けられていれば良く、これらのパターンがずれていても良い。
【００８１】
以上の後の図１０（５）〜図１３（５）までに示す工程は、第１例と同様に行えば良い。
【００８２】
すなわち、図１０（５）に示すように、ダミーゲート構造Ａの側壁に、絶縁性の第１サイドウォール１１-1を形成する。この第１サイドウォール１１-1は、以降に行うソース・ドレイン領域のエクステンション形成においてエクステンションの位置調整のために設けられるものであり、必要に応じて設ければ良い。したがって、この工程は必要に応じて行えば良い。
【００８３】
次に、図１１（１）に示すように、第１サイドウォール１１-1の外側に、後に除去される酸化シリコンからなる犠牲サイドウォール３１を、第１例と同様に形成する。尚、この時点において、ダミーゲート構造Ａと凹部３ａとのパターンがずれていて、凹部３ａの底面がダミーゲート構造Ａから露出している場合、凹部３ａの露出部分が犠牲サイドウォール３１で完全に覆われるようにすることが好ましい。
【００８４】
次に、図１１（２）に示すように、ダミーゲート構造Ａ、犠牲サイドウォール３１、および素子分離２１をマスクにしたドライエッチングにより、半導体基板３の表面を掘り下げるリセスエッチングを行う。ここでは、先に形成した凹部３ａの深さが第１例で説明したチャネル深さｄ２となるため、先の第１例と同様に、［チャネル深さｄ２］＜［半導体層の深さｄ１］となるように、半導体基板３の表面を深さｄ１＝５０〜１００ｎｍ程度にまで掘り下げる（リセスする）こととする。またこれにより、ダミーゲート構造Ａの直下に対して、犠牲サイドウォール３１に応じたスペースを設けて半導体基板３が掘り下げられることも第１例と同様である。
【００８５】
その後、図１１（３）に示すように、掘り下げられた半導体基板３の露出表面に、応力印加層として半導体基板３とは格子定数の異なる半導体層９をエピタキシャル成長によって形成する。ここでは、ｐＭＯＳ領域とｎＭＯＳ領域とで半導体層９の作り分けを行う。また以上のようにして半導体層９を形成した後には、酸化シリコン膜からなる犠牲サイドウォール３１をフッ酸によるウェットエッチングによって除去することも第１例と同様である。
【００８６】
次に、図１１（４）に示すように、イオン注入によって、ソース・ドレイン領域のエクステンション３５を形成するための不純物を、半導体基板３および半導体層９の表面層に導入する。この際、イオン注入の打ち分けによりｐＭＯＳ領域とｎＭＯＳ領域とで異なる不純物を導入することも第１例と同様である。
【００８７】
次いで、図１２（１）に示すように、第１サイドウォール１１-1の外側に、絶縁性の第２サイドウォール１１-2を形成し、その後、次に行うシリサイド化の際の抵抗低減のための不純物イオン注入を行う。この際、半導体層９のエピタキシャル成長時に不純物を導入していない場合は、必要に応じてソース・ドレイン領域を形成するための不純物の注入を行い、さらに不純物を活性化させるための熱処理を行うことも第１例と同様である。尚、ダミーゲート構造Ａと凹部３ａとのパターンがずれていて、凹部３ａの底面がダミーゲート構造Ａから露出している場合、凹部３ａの露出部分が第２サイドウォール１１-2で完全に覆われるようにすることが好ましい。
【００８８】
その後、図１２（２）に示すように、サリサイドプロセス技術によってソース・ドレインを構成する半導体層９の表面にシリサイド層３９を形成し、さらに図１２（３）に示すように、ダミーゲート構造Ａを埋め込む状態で、例えば酸化シリコンからなる層間絶縁膜１３を成膜する。その後、図１２（４）に示すように、ダミーゲート構造Ａにおけるダミーのゲート電極２７ａが露出するまで層間絶縁膜１３の表面をＣＭＰ法によって研磨する。以上は、第１例と同様に行う。
【００８９】
次に、図１３（１）に示すように、ポリシリコンまたはアモルファスシリコンからなるダミーのゲート電極２７ａをドライエッチングにより除去した後に、酸化シリコンからなるダミーのゲート絶縁膜２５をウェットエッチングにより除去する。これにより、半導体基板３と半導体層９とを覆う層間絶縁膜１３に、ダミーゲート構造Ａを除去してなる溝パターン１５を形成し、溝パターン１５の底面に半導体基板３を露出させる。この溝パターン１５は、凹部３ａに重ねて形成される。したがって、溝パターン１５の底部は、半導体基板３をチャネル深さｄ２で掘り下げた凹部３ａで構成されることになる。またこの溝パターン１５は、第１例と同様にサイドウォール１１-1，１１-2によって側壁が規定されたものになる。
【００９０】
以上の後には、図１３（２）に示すように、半導体基板３の表面を掘り下げた凹部３ａを含む溝パターン１５の内壁を覆う状態で、ＣＶＤ法やＡＬＤ法などにより上述した高誘電率材料からなるゲート絶縁膜５を成膜し、さらに溝パターン１５の内部を埋め込む状態で、ゲート絶縁膜５を介して第１例と同様のゲート電極材料膜７ａを成膜する。
【００９１】
さらに図１３（３）に示すように、層間絶縁膜１３が露出するまで、ゲート電極材料膜７ａとゲート絶縁膜５をＣＭＰによって研磨する。これにより、溝パターン１５内に、ゲート絶縁膜５を介してゲート電極材料膜７ａを残してなるゲート電極７を形成する。
【００９２】
以上の後には必要に応じて、図１３（４）に示すように、層間絶縁膜１３およびゲート電極７を覆う状態で、酸化シリコンからなる上層絶縁膜４１を成膜する。次いで、上層絶縁膜４１および層間絶縁膜１３に、シリサイド層３９に達する接続孔４３を形成する。そして、これらの接続孔４３を埋め込むプラグおよびこれに接続する配線４５を形成する。
【００９３】
以上により図１を用いて説明したように、ゲート電極７の両脇において半導体基板３の表面を掘り下げたリセス部分に応力印加用の半導体層９が設けられ、さらに半導体基板３の表面を掘り下げたリセス部分（凹部３ａ）を埋め込む状態でゲート絶縁膜５およびゲート電極７が設けられた半導体装置１が得られる。
【００９４】
そして以上説明した第２例の製造方法であっても、図１３（１）を用いて説明したように、半導体層９が形成された状態でダミーゲート構造Ａを除去することにより、半導体層９からダミー構造Ａ下の半導体基板３部分に印加される応力が、ダミーのゲート電極２７ａからの反作用により弱められることが防止される。このため、半導体層９間の半導体基板３であるチャネル部ｃｈに対して、半導体層９からの応力が効果的に印加された状態となる。
【００９５】
また、半導体基板３を掘り下げた凹部３ａの底面がチャネル部ｃｈとなるため、半導体層９間において半導体基板３の表面よりも深い位置がチャネル部ｃｈとなる。第１例と同様に、このチャネル部ｃｈには、半導体層９の深さ方向にわたって当該半導体層９間の半導体基板３部分に印加される応力が、集約的に印加されるようになる。したがって、半導体層９からの応力を効果的にかつ集約させた状態でチャネル部に印加させることが可能な構成の半導体装置１を作製することが可能になる。
【００９６】
この結果、第１例と同様に、半導体層９を構成する材料濃度によらずにキャリア移動度の向上を図ることが可能な構成の半導体装置１の作製が可能になる。
【００９７】
＜半導体装置の製造方法−３＞
図１４から図１５は、本発明を適用した半導体装置の製造方法の第３例の要部を示す断面工程図である。以下これらの図に基づいて製造方法の実施の形態を説明する。尚、これらの図に示す第３例の製造方法は、上述した第２例の変形例であり、先の図面を用いて説明したと同様の構成要素には同一の符号を付し、重複する説明は省略する。
【００９８】
先ず、先の第２例で説明したと同様に、図１４（１）に示すように半導体基板３の表面側に素子分離２１を形成し、さらに図１４（２）に示すように半導体基板３における素子分離２１で分離された間に、以降に形成するゲート電極の形成部に一致させた溝形状の凹部３ａを形成する。ここでは、この凹部３ａがチャネル部となり、このチャネル深さｄ２は、第１例および第２例と同様に、［チャネル深さｄ２］＜［半導体層の深さｄ１］となるようにする。ここでｄ１は後で形成する応力印加領域の半導体層の深さである。
【００９９】
次に、図１４（３）に示すように、半導体基板３の表面を掘り下げた凹部３ａの内壁を覆う状態で、ＣＶＤ法やＡＬＤ法などにより上述した高誘電率材料からなるゲート絶縁膜５を成膜する。このように、予めゲート絶縁膜５を成膜する点において、本第３例は、上述した第２例とは異なる。
【０１００】
その後、図１４（４）に示すように、ゲート絶縁膜５上に、ポリシリコンまたはアモルファスシリコンからなるダミーのゲート電極膜２７、さらには窒化シリコンからなるハードマスク層２９を順次成膜する。
【０１０１】
次に、図１４（５）に示すように、ここでの図示を省略したレジストパターンをマスクにしてハードマスク層２９をエッチングし、ハードマスク層２９をパターニングする。その後、パターニングされたハードマスク層２９上からのエッチングより、ダミーのゲート電極膜２７をパターニングしてダミーのゲート電極２７ａとする。ダミーのゲート電極膜２７のパターニングにおいては、高誘電率材料からなるゲート絶縁膜５をストッパにしたエッチングを行うことにより、ダミーゲート構造Ａの両脇の半導体基板３の表面にエッチングダメージが入ることを防止する。このようなエッチングには、エッチングガスとしては例えばＨＢｒ／Ｏ2などを用いたドライエッチングを行う。
【０１０２】
また、以上のドライエッチングに続けてゲート絶縁膜５のエッチングを行い、ダミーゲート構造Ａ下のみにゲート絶縁膜５を残す。
【０１０３】
尚、図示した例においては、ダミーゲート構造Ａが凹部３ａに対して一致した状態を示している。しかしながら、ダミーゲート構造Ａは、凹部３ａに重ねて設けられていれば良く、これらのパターンがずれていても良いことは、第２例と同様である。
【０１０４】
以上の後には、第２例において図１１および図１２を用いて説明したと同様の工程を行う。これにより、図１５（１）に示すように、ダミーゲート構造Ａおよびこの両側に設けたサイドウォール１１-1，１１-2を覆う層間絶縁膜１３から、ダミーのゲート電極２７ａを露出させた状態とする。
【０１０５】
次に、図１５（２）に示すように、ゲート絶縁膜５を残して、ポリシリコンまたはアモルファスシリコンからなるダミーのゲート電極２７ａをドライエッチングにより除去する。これにより、半導体基板３と半導体層９とを覆う層間絶縁膜１３に、ダミーゲート構造Ａを除去してなる溝パターン１５を形成する。溝パターン１５の底面はゲート絶縁膜５で覆われた状態となるが、この溝パターン１５は、凹部３ａに重ねて形成されることは第２例と同様である。またこの溝パターン１５は、第１例および第２例と同様にサイドウォール１１-1，１１-2によって側壁が規定されたものになる。
【０１０６】
その後は、図１５（３）に示すように、溝パターン１５の内部を埋め込む状態で第１例と同様のゲート電極材料膜を成膜し、さらにこのゲート電極材料膜をＣＭＰ研磨することにより、溝パターン１５内にゲート電極７を形成する。
【０１０７】
以上の後には必要に応じて、図１５（４）に示すように、層間絶縁膜１３およびゲート電極７を覆う状態で、酸化シリコンからなる上層絶縁膜４１を成膜する。次いで、上層絶縁膜４１および層間絶縁膜１３に、シリサイド層３９に達する接続孔４３を形成する。そして、これらの接続孔４３を埋め込むプラグおよびこれに接続する配線４５を形成する。
【０１０８】
そして以上説明した第３例の製造方法であっても、図１５（２）を用いて説明したように、半導体層９が形成された状態でダミーのゲート電極２７ａを除去することにより、半導体層９からダミーのゲート電極２７ａ下の半導体基板３部分に印加される応力が、ダミーのゲート電極２７ａからの反作用により弱められることが防止される。このため、半導体層９間の半導体基板３であるチャネル部ｃｈに対して、半導体層９からの応力が効果的に印加された状態となる。
【０１０９】
また、半導体基板３を掘り下げた凹部３ａの底面がチャネル部ｃｈとなるため、半導体層９間において半導体基板３の表面よりも深い位置がチャネル部ｃｈとなる。第１例と同様に、このチャネル部ｃｈには、半導体層９の深さ方向にわたって当該半導体層９間の半導体基板３部分に印加される応力が、集約的に印加されるようになる。したがって、半導体層９からの応力を効果的にかつ集約させた状態でチャネル部に印加させることが可能な構成の半導体装置１を作製することが可能になる。
【０１１０】
また本第３例の作製手順では、凹部３ａを含む溝パターン１５の側壁上部にゲート絶縁膜５が形成されない。すなわち、ゲート絶縁膜５が、溝パターン１５の内壁上部を露出する状態で設けられた構成となる。このため、高誘電率材料からなるゲート絶縁膜５が、ゲート電極７と配線４５との間に存在せず、ゲート電極７−配線４５間の寄生容量による素子性能の低下を防止できると言った効果を得ることが可能である。
【０１１１】
＜半導体装置の製造方法−４＞
図１６〜図１７は、本発明を適用した半導体装置の製造方法の第４例を示す断面工程図である。以下これらの図に基づいて製造方法の実施の形態を説明する。尚、これらの図に示す第４例の製造方法は、上述した第２例および第３例の変形例であり、先の図面を用いて説明したと同様の構成要素には同一の符号を付し、重複する説明は省略する。
【０１１２】
先ず、先の第２例で説明したと同様に、図１６（１）に示すように半導体基板３の表面側に素子分離２１を形成し、さらに図１６（２）に示すように半導体基板３における素子分離２１で分離された間に、以降に形成するゲート電極の形成部に一致させた溝形状の凹部３ａを形成する。ここでは、この凹部３ａがチャネル部となり、このチャネル深さｄ２は、第１例および第２例と同様に、［チャネル深さｄ２］＜［半導体層の深さｄ１］となるようにする。ここでｄ１は後で形成する応力印加領域の半導体層の深さである。
【０１１３】
次に、図１６（３）に示すように、半導体基板３の表面を掘り下げた凹部３ａの内壁を覆う状態で、ＣＶＤ法やＡＬＤ法などにより上述した高誘電率材料からなるゲート絶縁膜５を成膜する。そしてさらに、ゲート絶縁膜５上に、キャップ膜５０をＣＶＤ法、ＰＶＤ法、またはＡＬＤ法などにより成膜する。このキャップ膜５０は、以降の工程においてゲート絶縁膜５を保護するためのものである。このようなキャップ膜５０として、例えば窒化チタン（ＴｉＮ）膜を１〜１０ｎｍ程度の膜厚で形成する。
【０１１４】
その後、図１６（４）に示すように、キャップ膜５０上に、ポリシリコンまたはアモルファスシリコンからなるダミーのゲート電極膜２７、さらには窒化シリコンからなるハードマスク層２９を順次成膜する。
【０１１５】
次に、図１６（５）に示すように、ここでの図示を省略したレジストパターンをマスクにしてハードマスク層２９をエッチングし、ハードマスク層２９をパターニングする。その後、パターニングされたハードマスク層２９上からのエッチングより、ダミーのゲート電極膜２７をパターニングしてダミーのゲート電極２７ａとする。またこのダミーのゲート電極２７のエッチングに続けて、キャップ膜５０、さらにはゲート絶縁膜５のエッチングを行う。これにより、ダミーゲート構造Ａ下のみにゲート絶縁膜５を残す。
【０１１６】
尚、ダミーのゲート電極膜２７のパターニングにおいては、キャップ膜５０および高誘電率材料からなるゲート絶縁膜５をストッパにしたエッチングを行うことにより、ダミーゲート構造Ａの両脇の半導体基板３の表面にエッチングダメージが入ることを防止することは、上述した第３例と同様である。また、図示した例においては、ダミーゲート構造Ａが凹部３ａに対して一致した状態を示している。しかしながら、ダミーゲート構造Ａは、凹部３ａに重ねて設けられていれば良く、これらのパターンがずれていても良いことも、第２例および第３例と同様である。
【０１１７】
以上の後には、第２例および第３例と同様に、図１１および図１２を用いて説明した工程を行う。これにより、図１７（１）に示すように、ダミーゲート構造Ａおよびこの両側に設けたサイドウォール１１-1，１１-2を覆う層間絶縁膜１３から、ダミーのゲート電極２７ａを露出させた状態とする。
【０１１８】
次に、図１７（２）に示すように、ポリシリコンまたはアモルファスシリコンからなるダミーのゲート電極２７ａをドライエッチングにより除去する。この際、キャップ膜５０をエッチングストッパーとすることにより、高誘電率材料からなるゲート絶縁膜５にダメージが入ることを抑制する。その後、下地に対するエッチングダメージの小さいウェットエッチングやドライエッチングによって、キャップ膜５０を選択的に除去する。
【０１１９】
以上により、半導体基板３と半導体層９とを覆う層間絶縁膜１３に、ダミーゲート構造Ａを除去してなる溝パターン１５を形成する。溝パターン１５の底面はゲート絶縁膜５で覆われた状態となるが、この溝パターン１５は、凹部３ａに重ねて形成される。またこの溝パターン１５は、上述した第１例〜第３例と同様にサイドウォール１１-1，１１-2によって側壁が規定されたものになる。
【０１２０】
その後は、図１７（３）に示すように、溝パターン１５の内部を埋め込む状態で第１例と同様のゲート電極材料膜を成膜し、さらにこのゲート電極材料膜７ａをＣＭＰ研磨する。これにより、溝パターン１５内に、ゲート絶縁膜５を介してゲート電極材料膜７ａを残してなるゲート電極７を形成する。
【０１２１】
以上の後には必要に応じて、図１７（４）に示すように、層間絶縁膜１３およびゲート電極７を覆う状態で、酸化シリコンからなる上層絶縁膜４１を成膜する。次いで、上層絶縁膜４１および層間絶縁膜１３に、シリサイド層３９に達する接続孔４３を形成する。そして、これらの接続孔４３を埋め込むプラグおよびこれに接続する配線４５を形成する。
【０１２２】
そして以上説明した第４例の製造方法であっても、図１７（２）を用いて説明したように、半導体層９が形成された状態でダミーのゲート電極２７ａを除去することにより、半導体層９からダミーのゲート電極２７ａ下の半導体基板３部分に印加される応力が、ダミーのゲート電極２７ａからの反作用により弱められることが防止される。このため、半導体層９間の半導体基板３であるチャネル部ｃｈに対して、半導体層９からの応力が効果的に印加された状態となる。
【０１２３】
また、半導体基板３を掘り下げた凹部３ａの底面がチャネル部ｃｈとなるため、半導体層９間において半導体基板３の表面よりも深い位置がチャネル部ｃｈとなる。第１例と同様に、このチャネル部ｃｈには、半導体層９の深さ方向にわたって当該半導体層９間の半導体基板３部分に印加される応力が、集約的に印加されるようになる。したがって、半導体層９からの応力を効果的にかつ集約させた状態でチャネル部に印加させることが可能な構成の半導体装置１を作製することが可能になる。
【０１２４】
また本第４例の作製手順では、凹部３ａを含む溝パターン１５の側壁上部にゲート絶縁膜５が形成されないこのため、第３例と同様に、高誘電率材料からなるゲート絶縁膜５が、ゲート電極７と配線４５との間に存在せず、ゲート電極７−配線４５間の寄生容量による素子性能の低下を防止できると言った効果を得ることが可能である。
【０１２５】
さらに本第４例では、ゲート絶縁膜５上にキャップ膜５０を設け、ダミーのゲート電極２７ａを除去する際のエッチングストッパとしたことにより、予めゲート絶縁膜５を形成しておく手順であっても、ダミーのゲート電極２７ａを除去する際のエッチングダメージがゲート絶縁膜５に加わることが防止でき、ゲート絶縁膜５の膜質を維持できる。
【０１２６】
尚、上述した第４例では、キャップ膜５０を除去する構成としたが、キャップ膜５０はゲート電極の一部としてそのまま残すようにしても良い。この場合、キャップ膜５０は、装置の構造で述べた仕事関数制御層として残しても良く、材料を適宜選択して用いれば良い。
【０１２７】
＜半導体装置の製造方法−５＞
図１８は、以上のような第４例を適用し、ｐ型電界効果トランジスタとｎ型電界効果トランジスタとでゲート電極を作り分けたＣＭＯＳ構成の半導体装置を作製する手順を示す図である。以下、この図に基づいて、本発明を適用した半導体装置の製造方法の第５例を説明する。尚、図面上右側をｐ型電界効果トランジスタが設けられるｐＭＯＳ領域とし、左側をｎ型電界効果トランジスタが設けられるｎＭＯＳ領域とする。
【０１２８】
この場合、第４例と同様の手順により、図１８（１）に示すように、ゲート絶縁膜５上にキャップ膜５０を介してダミーのゲート２７ａを設け、このダミーゲート構造Ａとその両側に設けたサイドウォール１１-1，１１-2を覆う層間絶縁膜１３から、ダミーのゲート電極２７ａを露出させた状態とする。この際、ｎＭＯＳ領域においては、ソース・ドレイン領域として機能する半導体層９をｎ型として形成する。一方、ｐＭＯＳ領域においては、ソース・ドレイン領域として機能する半導体層９をｐ型とする。またキャップ膜５０を構成する材料としては、例えばｐ型電界効果トランジスタにおけるゲート電極の仕事関数制御層となる材料を用いる。
【０１２９】
次に、図１８（２）に示すように、ｎＭＯＳ領域およびｐＭＯＳ領域において、ポリシリコンまたはアモルファスシリコンからなるダミーのゲート電極２７ａをドライエッチングにより除去する。この際、キャップ膜５０をエッチングストッパーとすることにより、高誘電率材料からなるゲート絶縁膜５にダメージが入ることを抑制する。
【０１３０】
以上により、半導体基板３と半導体層９とを覆う層間絶縁膜１３に、ダミーゲート構造Ａを除去してなる溝パターン１５を形成する。溝パターン１５の底面はゲート絶縁膜５で覆われた状態となるが、この溝パターン１５は、凹部３ａに重ねて形成される。またこの溝パターン１５は、上述した各例と同様にサイドウォール１１-1，１１-2によって側壁が規定されたものになる。
【０１３１】
その後、図１８（３）に示すように、ｐ型領域をレジストマスク５１で覆った状態で、ｎＭＯＳ領域のキャップ膜５０のみを、下地に対するエッチングダメージの小さいウェットエッチングやドライエッチングによって選択的に除去する。このエッチングの後にはレジストマスク５１を除去する。
【０１３２】
以上の後には、図１８（４）に示すように、半導体基板３の表面を掘り下げた凹部３ａを含む溝パターン１５の内壁を覆う状態で、仕事関数制御層５３を成膜し、さらに溝パターン１５の内部を埋め込む状態で、ゲート電極材料膜７ａを成膜する。この仕事関数制御層５３を構成する材料としては、ｎ型電界効果トランジスタにおけるゲート電極の仕事関数制御層となる材料を用いることとする。
【０１３３】
次に、図１８（５）に示すように、層間絶縁膜１３が露出するまで、ゲート電極材料膜７ａと仕事関数制御層５３とをＣＭＰによって研磨する。これにより、ｎＭＯＳ領域には、溝パターン１５内に、ゲート絶縁膜５を介して仕事関数制御層５３およびゲート電極材料膜７ａを残してなるゲート電極７が設けられたｎ型電界効果トランジスタが得られる。一方、ｐＭＯＳ領域には、溝パターン１５内に、ゲート絶縁膜５を介して、キャップ膜５０および仕事関数制御層５３、さらにはゲート電極材料膜７ａを残してなるゲート電極７が設けられたｐ型電界効果トランジスタが得られる。
【０１３４】
尚、キャップ膜５０および仕事関数制御層５３は、それぞれ必要に応じてｎＭＯＳ領域およびｐＭＯＳ領域の両方、またはどちらか一方のみに残すことにより、各ゲート電極７の仕事関数を適宜調整すれば良い。
【０１３５】
＜半導体装置の製造方法−６＞
図１９は、以上のような第４例を適用し、ｐ型電界効果トランジスタとｎ型電界効果トランジスタとでゲート電極を作り分けたＣＭＯＳ構成の半導体装置を作製する他の手順を示す図である。以下、この図に基づいて、本発明を適用した半導体装置の製造方法の第６例を説明する。尚、図面上右側をｐ型電界効果トランジスタが設けられるｐＭＯＳ領域とし、左側をｎ型電界効果トランジスタが設けられるｎＭＯＳ領域とする。
【０１３６】
この場合、第４例と同様の手順により、図１９（１）に示すように、ゲート絶縁膜５上にキャップ膜５０を介してダミーのゲート２７ａを設け、このダミーゲート構造Ａとその両側に設けたサイドウォール１１-1，１１-2を覆う層間絶縁膜１３から、ダミーのゲート電極２７ａを露出させた状態とする。この際、ｎＭＯＳ領域においては、ソース・ドレイン領域として機能する半導体層９をｎ型として形成する。一方、ｐＭＯＳ領域においては、ソース・ドレイン領域として機能する半導体層９をｐ型とする。またキャップ膜５０を構成する材料としては、次に説明する金属層と反応してｎ型電界効果トランジスタにおけるゲート電極の仕事関数制御層を形成する材料を用いる。この点において、第５例のキャップ膜５０と異なる。
【０１３７】
次に、図１９（２）に示すように、ｎ型領域およびｐ型領域において、ポリシリコンまたはアモルファスシリコンからなるダミーのゲート電極２７ａをドライエッチングにより除去する。この際、キャップ膜５０をエッチングストッパーとすることにより、高誘電率材料からなるゲート絶縁膜５にダメージが入ることを抑制する。
【０１３８】
以上により、半導体基板３と半導体層９とを覆う層間絶縁膜１３に、ダミーゲート構造Ａを除去してなる溝パターン１５を形成する。溝パターン１５の底面はゲート絶縁膜５で覆われた状態となるが、この溝パターン１５は、凹部３ａに重ねて形成される。またこの溝パターン１５は、上述した各例と同様にサイドウォール１１-1，１１-2によって側壁が規定されたものになる。
【０１３９】
次に、図１９（３）に示すように、半導体基板３の表面を掘り下げた凹部３ａを含む溝パターン１５の内壁を覆う状態で、金属層５７を成膜する。この金属層５７を構成する材料としては、キャップ膜５０と反応することによってｎ型電界効果トランジスタにおけるゲート電極の仕事関数制御層となる材料を用いることとする。このような金属層５７は、例えばＡｌ，Ｔｉ，Ｃｕ，Ｌａ等を用いて構成される。
【０１４０】
その後、図１９（４）に示すように、ｎＭＯＳ領域をレジストマスク５５で覆った状態で、ｐＭＯＳ領域の仕事関数制御層５３のみを、下地に対するエッチングダメージの小さいウェットエッチングやドライエッチングによって選択的に除去する。このエッチングの後にはレジストマスク５５を除去する。
【０１４１】
次いで、図１９（５）に示すように、熱処理を行うことによって、ｎＭＯＳ領域のみに残した金属層５７とキャップ膜５０とを反応させ、これらの反応物からなる仕事関数制御層５９を形成する。
【０１４２】
次に、図１９（６）に示すように、半導体基板３の表面を掘り下げた凹部３ａを含む溝パターン１５の内壁を覆う状態でゲート電極材料膜７ａを成膜し、層間絶縁膜１３が露出するまで、ゲート電極材料膜７ａおよび金属層５７をＣＭＰによって研磨する。これにより、ｎＭＯＳ領域には、溝パターン１５内に、ゲート絶縁膜５を介して、仕事関数制御層５９およびゲート電極材料膜７ａを残してなるゲート電極７が設けられたｎ型電界効果トランジスタが得られる。一方、ｐＭＯＳ領域には、溝パターン１５内に、ゲート絶縁膜５を介して、仕事関数制御層となるキャップ膜５０およびゲート電極材料膜７ａを残してなるゲート電極７が設けられたｐ型電界効果トランジスタが得られる。
【０１４３】
尚、熱処理による反応によって形成した仕事関数制御層５９は、ｐＭＯＳ領域に形成しても良い。また、溝パターン１５内において未反応のまま残った金属層５７を除去しても良い。
【図面の簡単な説明】
【０１４４】
【図１】実施形態の半導体装置を示す断面図である。
【図２】実施形態の製造方法の第１例を示す断面工程図（その１）である。
【図３】実施形態の製造方法を第１例示す断面工程図（その２）である。
【図４】実施形態の製造方法を第１例示す断面工程図（その３）である。
【図５】実施形態の製造方法を第１例示す断面工程図（その４）である。
【図６】実施形態の製造方法を第１例示す断面工程図（その５）である。
【図７】半導体基板のリセス量ｄ２に対するチャネル部のストレスの大きさを半導体層の深さ毎に示すグラフである。
【図８】半導体基板のリセス量ｄ２に対するチャネル部のストレスの大きさを半導体層のＧｅ濃度毎に示すグラフである。
【図９】半導体基板のリセス量ｄ２に対するチャネル部のストレスの大きさを溝パターンの幅毎に示すグラフである。
【図１０】実施形態の製造方法の第２例を示す断面工程図（その１）である。
【図１１】実施形態の製造方法を第２例示す断面工程図（その２）である。
【図１２】実施形態の製造方法を第２例示す断面工程図（その３）である。
【図１３】実施形態の製造方法を第２例示す断面工程図（その４）である。
【図１４】実施形態の製造方法の第３例を示す断面工程図（その１）である。
【図１５】実施形態の製造方法を第３例示す断面工程図（その２）である。
【図１６】実施形態の製造方法の第４例を示す断面工程図（その１）である。
【図１７】実施形態の製造方法を第４例示す断面工程図（その２）である。
【図１８】本発明をＣＭＯＳに適用した実施形態を第５例として説明する断面工程図である。
【図１９】本発明をＣＭＯＳに適用した実施形態を第６例として説明する断面工程図である。
【図２０】従来の技術を説明する断面工程図である。
【図２１】半導体層によるチャネル部の応力の印加を説明する図である。
【符号の説明】
【０１４５】
１…半導体装置、３…半導体基板、３ａ…凹部、５…ゲート絶縁膜、７…ゲート電極、９…半導体層（応力印加層）、１３…層間絶縁膜、１５…溝パターン、２７ａ…ダミーのゲート電極、３１…犠牲サイドウォール、５０…キャップ膜（仕事関数制御層）、５３，５９…仕事関数制御層、ｃｈ…チャネル部、ｄ１…半導体層の深さ位置、ｄ２…チャネル深さ（半導体基板の表面からのゲート絶縁膜の深さ位置）
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特には電界効果型トランジスタ構造の半導体装置において、半導体基板におけるチャネル部に応力を印加することによってキャリア移動度を向上させる技術を適用した半導体装置およびその製造方法を提供することを目的とする。
【背景技術】
【０００２】
電界効果型トランジスタを用いた集積回路の微細化は、高速化・低消費電力化・低価格化・小型化など様々な利点があることから絶え間なく進歩し、今日では１００ｎｍを切るゲート長を有するトランジスタの形成が可能となっている。さらにＩＴＲＳ（International Technology Roadmap for Semiconductors）のロードマップ上では、３２ｎｍノードと呼ばれているトランジスタにおいて２０ｎｍ以下のゲート長が予想されている。
【０００３】
また、ゲート長の縮小のみでなくデバイス構造そのものの縮小化（スケーリング）も進められている。しかしながら、ゲート長がサブミクロン領域から１００ｎｍを切る領域では、ゲートリーク電流の抑制の観点から、従来からゲート絶縁膜として用いられている酸化シリコン（ＳｉＯ2）系絶縁膜の物理膜厚が限界になってきている。
【０００４】
そこで、ゲート絶縁膜の実効膜厚を下げる方法として、酸化ハフニウム系の高誘電率（Ｈｉｇｈ−Ｋ）絶縁膜をゲート絶縁膜として用いることでゲート絶縁膜の誘電率を上げる方法、さらには金属材料を用いることでゲート電極の空乏化を抑制する方法などが検討されている。
【０００５】
このうちゲート電極の空乏化を抑制する方法では、ゲート電極用の金属材料としてタングステン（Ｗ）、チテタン（Ｔｉ）、ハフニウム（Ｈｆ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）などを用いることが検討されている。しかしながら、これらの金属材料は、高温の熱処理が加わるとゲート絶縁膜などと反応し、ゲート絶縁膜の劣化やトランジスタのしきい値電圧の変化を引き起こす問題が発生する。このため、ゲート電極を形成した後に、ソース・ドレイ領域などの不純物拡散層を形成する従来プロセスでは、不純物の活性化熱処理において上記の問題が引き起こされてしまう。
【０００６】
このような金属材料からなるゲート電極の問題を解決するために、ソース・ドレイン領域を形成した後に、ゲート電極を形成するダマシンゲートプロセスが提案されている（下記特許文献１,２参照）。ダマシンゲートプロセスにおいては、ダミーゲートを形成した状態で、先ずソース・ドレイン領域を形成する。その後、ダミーゲートを覆う層間絶縁膜を形成し、これを研磨してダミーゲートを露出させてエッチング除去し、除去した部分に新たなゲート絶縁膜およびゲート電極を形成する方法である。この方法によれば、ソース・ドレイン領域の形成における不純物の活性化熱処理の影響が、ゲート電極に及ぶことを防止できる。
【０００７】
一方、シリコン基板におけるチャネル部に応力を印加することにより、チャネル部のキャリア移動度を増加させる手法が積極的に利用されている。このような技術の一つに、ソース／ドレイン（Ｓ／Ｄ）として、シリコン（Ｓｉ）と格子定数の異なるシリコンゲルマニウム（ＳｉＧｅ）や炭化シリコン（ＳｉＣ）からなる半導体層をエピタキシャル成長によって形成することでチャネル部に応力を印加する技術が提案されている（例えば、下記特許文献３および非特許文献1参照）。
【０００８】
この場合、先ず図２０（１）に示すように、シリコン基板１０１の表面側に素子分離領域１０２を形成した後、ゲート絶縁膜１０３を介してゲート電極１０４を形成する。ゲート電極１０４上にはストッパ層１０５を形成しておく。また、これらの側壁に絶縁性のサイドウォール１０６を形成する。次に図２０（２）に示すように、ストッパ層１０５およびサイドウォール１０６をマスクにして、シリコン基板１０１の表面層を掘り下げる。次いで図２０（３）に示すように、掘り下げられたシリコン基板１０１の露出面に、Ｓｉとは格子定数の異なる半導体層１０７をエピタキシャル成長させる。半導体層１０７の形成後にはサイドウォール１０６を除去する。次いで図２０（４）に示すように、ストッパ層１０５をマスクにして、ソース・ドレイン領域のエクステンション１０８を形成するためのイオン注入を行う。次に図２０（５）に示すように再びサイドウォール１０９を形成し、これらをマスクにして、半導体層１０７にソース／ドレイン領域を形成するためのイオン注入を行う。そして、イオン注入によって導入した不純物の活性化熱処理を行う。
【０００９】
以上のようにして作製された半導体装置１１３においては、ゲート電極下のチャネル部ｃｈに対して半導体層１０７からの応力が加えられる。この際、図２１（ａ）に示すように、半導体装置１１３がｐチャンネル型のＭＯＳトランジスタであれば、半導体層１０７として、Ｓｉよりも格子定数の大きなＳｉＧｅをエピタキシャル成長させる。これにより、チャネル部ｃｈに圧縮応力が印加されてキャリア（正孔）の移動度を向上させることができる。一方、図２１（ｂ）に示すように、半導体装置１１３がｎチャンネル型のＭＯＳトランジスタであれば、半導体層１０７として、Ｓｉよりも格子定数の小さなＳｉＣをエピタキシャル成長させる。これにより、チャネル部分ｃｈに引っ張り応力が印加されてキャリア（電子）の移動度を向上させることができる。
【００１０】
【特許文献１】特開２０００−３１５７８９号公報
【特許文献２】特開２００５−２６７０７号公報
【特許文献３】特開２００６−１８６２４０号公報
【非特許文献１】「ＩＥＤＭ２００３ Technical Digest」、T. Ghani他、“A 90nm High Volume Manufacturing Logic Technology Featuring Novel 45nm Gate Length Strained Silicon CMOS Transistors”、（米）、２００３年、ｐ．９８７
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、図２０および図２１を用いて説明したようなチャネル部ｃｈに応力を印加する技術においては、半導体層１０７からチャネル部ｃｈに印加される応力が、チャネル部の上方に設けられたゲート電極１０４からの反作用により弱められてしまう。このため、半導体層１０７からの応力が、チャネル部ｃｈに対して効果的に印加できておらず、キャリア移動度の向上が妨げられていた。
【００１２】
またこのような技術においては、半導体層１０７中におけるＧｅ濃度やＣ濃度が高いほど、キャリア移動度を向上させる効果が高い。しかしながら、Ｇｅ濃度やＣ濃度が高すぎると、シリコン基板１０１と半導体層１０７との界面に欠陥が発生し、これによる応力の低下や接合リークの増加の問題が発生する。
【００１３】
そこで本発明は、基板とは格子定数の異なる半導体層からチャネル部に対して効果的に応力を印加することが可能でこれによりキャリア移動度の向上を図り高機能化の達成が可能な半導体装置、およびその製造方法を提供すること目的とする。
【課題を解決するための手段】
【００１４】
上記目的を達成するための本発明の半導体装置は、半導体基板上にゲート絶縁膜を介して設けられたゲート電極と、ゲート電極下のチャネル部に応力を加えるための応力印加層とを備えている。この応力印加層は、ゲート電極の両脇における半導体基板の表面より深い位置に設けられている。また、ゲート絶縁膜およびゲート電極は、応力印加層間において半導体基板の表面を掘り下げた部分を埋め込む状態で設けられている。
【００１５】
このような構成の半導体装置では、半導体基板の表面を掘り下げた部分を埋め込んでなるゲート絶縁膜およびゲート電極を設けたことにより、半導体基板の表面よりも深い位置がチャネル部となる。これにより、ゲート電極の両脇における半導体基板の表面より深い位置に設けられた応力印加層の深さ方向にわたって当該応力印加層間の半導体基板部分に印加される応力が、チャネル部に対して集約的に印加されるようになる。したがって、半導体基板の表面とほぼ同一高さにチャネル部が形成される従来構成と比較して、応力印加層からの応力をより効果的にチャネル部に対して印加することができる。
【００１６】
また上記目的を達成するための本発明の半導体装置の製造方法は、以下の手順で行われることを特徴としている。先ず第１工程では、半導体基板上にダミーのゲート電極を形成し、当該ダミーのゲート電極をマスクにしたエッチングにより当該半導体基板の表面を掘り下げる。次の第２工程では、掘り下げられた半導体基板の表面に、当該半導体基板とは格子定数の異なる半導体材料からなる応力印加層をエピタキシャル成長によって形成する。その後第３工程では、ダミーのゲート電極および応力印加層を覆う状態で層間絶縁膜を成膜し、この層間絶縁膜から当該ダミーのゲート電極を露出させた後、当該ダミーのゲート電極を除去する。これにより層間絶縁膜に溝パターンを形成すると共に、半導体基板を露出させる。次いで第４工程では、溝パターンの底部に露出させた半導体基板の露出面を掘り下げる。その後第５工程では、半導体基板の露出面が掘り下げられた溝パターン内に、ゲート絶縁膜を介して新たなゲート電極を埋め込み形成する。
【００１７】
このような手順によれば、第３工程において、応力印加層を形成した状態でダミーのゲート電極を除去することにより、応力印加層からダミーのゲート電極下の半導体基板部分に印加される応力が、ダミーのゲート電極からの反作用により弱められることが防止される。これにより、半導体層間の基板部分に対して、応力印加層からの応力が効果的に印加された状態となる。そして特に、次の第４工程でダミーのゲート電極下の半導体基板をさらに掘り下げることにより、第５工程でゲート絶縁膜およびゲート電極を作製した状態においては、上記応力が効果的に印加されている応力印加層間において基板の表面よりも深い位置がチャネル部となる。これにより、このチャネル部には、応力印加層の深さ方向にわたって当該半導体層間の半導体基板部分に印加される応力が、集約的に印加されるようになる。したがって、応力印加層からの応力を効果的にかつ集約させた状態でチャネル部に印加させることができる。
【００１８】
また上記目的を達成するための本発明の半導体装置の製造方法の他の例は、以下の手順で行われることを特徴としている。先ず第１工程では、半導体基板の表面側を掘り下げた凹部を形成する。次の第２工程では、凹部に重ねてダミーのゲート電極を形成し、当該ゲート電極をマスクにしたエッチングにより半導体基板の表面を掘り下げる。その後第３工程では、掘り下げられた半導体基板の表面に、当該半導体基板とは格子定数の異なる半導体材料からなる応力印加層をエピタキシャル成長によって形成する。次いで第４工程では、ダミーのゲート電極および応力印加層を覆う状態で層間絶縁膜を成膜し、この層間絶縁膜から当該ダミーのゲート電極を露出させた後、当該ダミーのゲート電極を除去して半導体基板の凹部に重なる溝パターンを形成する。その後第５工程では、半導体基板の凹部を含む溝パターン内にゲート絶縁膜を介して新たなゲート電極を埋め込み形成する。
【００１９】
このような手順によれば、第４工程において、応力印加層を形成した状態でダミーのゲート電極を除去することにより、応力印加層からダミーのゲート電極下の半導体基板部分に印加される応力が、ダミーのゲート電極からの反作用により弱められることが防止される。これにより、応力印加層間の基板部分に対して、応力印加層からの応力が効果的に印加された状態となる。そして次の第５工程で、半導体基板の凹部を含む溝パターン内にゲート絶縁膜を介して新たなゲート電極を形成することにより、上記応力が効果的に印加されている部分、すなわち応力印加層間において基板の表面よりも深い位置がチャネル部となる。これにより、このチャネル部には、応力印加層の深さ方向にわたって当該応力印加層間の半導体基板部分に印加される応力が、集約的に印加されるようになる。したがって、応力印加層からの応力を効果的にかつ集約させた状態でチャネル部に印加させることができる。
【発明の効果】
【００２０】
以上説明したように本発明によれば、ゲート電極の両脇にエピタキシャル成長させた応力印加層から、より効果的にチャネル部に応力を印加することができるため、応力印加層を構成する材料濃度によらずにキャリア移動度の向上を図ることが可能になる。この結果、半導体装置の高機能化を図ることが可能になる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２２】
＜半導体装置＞
図１は、本発明を適用した半導体装置１の要部断面図である。この図に示す半導体装置は、電界効果型トランジスタ構成の半導体装置であり、次のように構成されている。
【００２３】
すなわち、単結晶シリコンからなる半導体基板３上には、ゲート絶縁膜５を介してゲート電極７が設けられている。ゲート電極７の両脇において半導体基板３の表面を掘り下げたリセス部分には、ゲート電極７下部における半導体基板３のチャネル部ｃｈに対して応力を加えるための応力印加層として半導体層９が設けられている。この半導体層９は、次の製造方法で詳細に説明するように、半導体基板３とは格子定数が異なる半導体材料を、半導体基板３のリセス部分にエピタキシャル成長させた層であることとする。
【００２４】
そして、特に本発明で特徴的な構成は、ゲート絶縁膜５およびゲート電極７が、半導体層９間において半導体基板３の表面を掘り下げたリセス部分を埋め込む状態で設けられているところにある。これにより、半導体基板３においてゲート絶縁膜５との界面側に設けられるチャネル部ｃｈが、半導体層９間において半導体基板３の表面よりも深い部分に設定された状態となる。
【００２５】
そして、ゲート絶縁膜５およびゲート電極７と半導体層９との間には、半導体基板３部分が残されていることが好ましい。
【００２６】
またゲート絶縁膜５およびゲート電極７は、例えばダマシンゲート構造であり、絶縁性のサイドウォール１１を備えている。この構造においては、例えば半導体基板３と半導体層９とを覆う層間絶縁膜１３に、サイドウォール１１によって側壁が規定された溝パターン１５が設けられている。この溝パターン１５の底面は、さらに半導体基板３部分を掘り下げた位置に設定されている。そして、この溝パターン１５の内壁を覆う状態でゲート絶縁膜５が設けられ、このゲート絶縁膜５を介してパターン１５内を埋め込む状態でゲート電極７が設けられている。
【００２７】
ここで、半導体基板３の表面に対して、半導体層９が設けられるリセス部分の深さを半導体層９の深さｄ１とする。また、半導体基板３の表面に対して、ダマシンゲート構造が設けられるリセス部分の深さ、すなわちゲート絶縁膜５の深さ位置をチャネル深さｄ２とする。この場合、［チャネル深さｄ２］＜［半導体層９の深さｄ１］であることとする。尚、この範囲においてのチャネル深さｄ２の最適な深さについては、後に詳細に説明するが、チャネル部ｃｈに印加される応力が最も高くなるように、実験的に求められることとする。
【００２８】
尚、ゲート絶縁膜５は、図示したように溝パターン１５の底面を含む内壁の全体を覆っている構成に限定されることはない。このゲート絶縁膜５は、少なくとも半導体基板３の露出面を覆う状態で設けられていれば良い。このため、後の製造方法において詳細に説明するように、ゲート絶縁膜５は、溝パターン１５の内壁上部を露出する状態で設けられていても良い。
【００２９】
またゲート絶縁膜５は、物理的な膜厚を維持しつつ実効膜厚を下げるために、高誘電率（Ｈｉｇｈ−Ｋ）絶縁膜で構成されていることが好ましい。この場合、上述したように、溝パターン１５の内壁上部を露出する状態でゲート絶縁膜５を設けた構成とすることにより、ゲート絶縁膜５に起因して、ゲート電極７ｒと他の電極との間に発生する寄生容量を抑えることが可能である。
【００３０】
ゲート絶縁膜５を構成する誘電率絶縁膜としては、アルミニウム（Ａｌ）、イットリウム（Ｙ）、ジルコニウム（Ｚｒ）、ランタン（Ｌａ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）のうちから選択される少なくとも１種を含んだ酸化物、酸化珪化物、窒化酸化物、または酸化窒化珪化物からなる膜が用いられる。具体的には、ＨｆＯ2，ＺｒＯ2，Ｌａ2Ｏ3，Ｙ2Ｏ3，Ｔａ2Ｏ5，Ａｌ2Ｏ3，ＨｆＳｉＯｘ，ＺｒＳｉＯｘ，ＺｒＴｉＯｘ，ＨｆＡｌＯｘ，ＺｒＡｌＯｘ，さらにはこれらの窒化物(ＨｆＳｉＯＮなど）が例示される。これらの材料の比誘電率は、組成や結晶性などによって多少の変動はあるが、例えばＨｆＯ2の比誘電率は２５〜３０、ＺｒＯ2の比誘電率は２０〜２５である。尚、ゲート絶縁膜５はシリコン酸化膜と高誘電率（Ｈｉｇｈ−Ｋ）絶縁膜との積層構造であっても良い。
【００３１】
またゲート電極７を構成する主たる金属層は、Ｔｉ，Ｒｕ，Ｈｆ,Ｉｒ，Ｃｏ，Ｗ，Ｍｏ，Ｌａ，Ｎｉ，Ｃｕ，Ａｌ等の金属、またはこれら金属のＳｉ化合物やＮ化合物、さらにはこれらを組み合わせて用いる。積層構造である場合には、ゲート電極の仕事関数を調整したり（しきい値電圧を調整するため）、ゲート電極の抵抗を下げるために複数の金属膜を積層しても良い。
【００３２】
ここで一般的には、ｎ型の電界効果型トランジスタであれば、ゲート電極７の仕事関数は４．６ｅＶ以下、望ましくは４．３ｅＶ以下とされる。一方ｐ型の電界効果トランジスタであれば、ゲート電極７の仕事関数は４．６ｅＶ以上、望ましくは４．９ｅＶとされる。そして、ｎ型とｐ型とで、ゲート電極７の仕事関数の差が０．３ｅＶ以上あることが望ましいとされている。
【００３３】
そこで、ゲート電極７を積層構造にしてその下層部分を仕事関数制御層とする場合、この仕事関数制御層を構成する材料としては、Ｔｉ,Ｖ,Ｎｉ,Ｚｒ,Ｎｂ,Ｍｏ,Ｒｕ,Ｈｆ,Ｔａ,Ｗ,Ｐｔ等から成る群から構成された金属、またはこれらの金属を含む合金のなかから、適宜の仕事関数を示す材料が選択して用いられる。またこの他にも、これらの金属の化合物、例えば金属窒化物や、金属と半導体材料との化合物である金属シリサイドが用いられる。
【００３４】
具体的には、ｎ型の電界効果型トランジスタのゲート電極７であれば、Ｈｆ,Ｔａ等から成る群から構成された金属、当該金属を含む合金、または当該の化合物が好ましく、ＨｆＳｉｘがより好ましい。ＨｆＳｉの仕事関数は、組成や結晶性によって異なるが、概ね４．１〜４．３ｅＶ程度である。
【００３５】
また、ｐ型の電界効果トランジスタのゲート電極７であれば、Ｔｉ,Ｍｏ,Ｒｕ等から成る群から構成された金属、当該金属を含む合金、または当該金属の化合物が好ましく、ＴｉＮやＲｕがより好ましい。ＴｉＮの仕事関数は、組成や結晶性によって異なるが、概ね４．５〜５．０ｅＶ程度である。
【００３６】
以上のような構成の半導体装置１では、半導体基板３においてゲート絶縁膜５との界面側に設けられるチャネル部ｃｈが、半導体層９間において半導体基板３の表面よりも深い部分に設定された状態となる。
【００３７】
これにより、半導体層９の深さ方向にわたって当該半導体層９間の半導体基板３部分に印加される応力が、半導体層９の深さ方向の中間部に位置するチャネル部ｃｈに対して集約的に印加されるようになる。したがって、半導体基板３の表面とほぼ同一高さにチャネル部が形成される従来構成と比較して、半導体層９からの応力をより効果的にチャネル部ｃｈに対して印加させることができる。
【００３８】
この結果、半導体層９を構成する材料濃度によらずにキャリア移動度の向上を図ることが可能になるため、半導体装置１のさらなる高機能化を図ることが可能になる。また、同じＯＮ電流値を得ようとしたとき、応力印加源のＧｅやＣの濃度を低下させることが出来、結晶欠陥やそれに起因するリーク電流の発生を抑制することが出来る。
【００３９】
＜半導体装置の製造方法−１＞
図２〜図６は、本発明を適用した半導体装置の製造方法の第１例を示す断面工程図であり、図１を用いて説明した構成の半導体装置の製造方法の一例である。以下これらの図に基づいて製造方法の実施の形態を説明する。尚、図１を用いて説明したと同様の構成要素には同一の符号を付して説明を行うこととする。
【００４０】
先ず、図２（１）に示すように、単結晶シリコンからなる半導体基板３の表面側に、溝内を酸化シリコン膜で埋め込んでなるＳＴＩ(Shallow Trench Isoration)構造の素子分離２１を形成する。
【００４１】
次いで図２（２）に示すように、表面酸化などにより、酸化シリコンからなるチャネリング防止用の保護膜２３を５〜１０ｎｍ程度の膜厚で成膜する。その後、しきい値調整用にリン（Ｐ）、ヒ素（Ａｓ）、ホウ素（Ｂ）、インジウム（Ｉｎ）などの不純物のイオン注入を行う。この際、ｎチャンネル型の電界効果トランジスタの形成領域（以下ｎＭＯＳ領域と記す）と、ｐチャンネル型の電界効果トランジスタの形成領域（以下ｐＭＯＳ領域と記す）とに対して、それぞれに選択された不純物のイオン注入を行う。イオン注入後には、保護膜２３を除去する。
【００４２】
次に図２（３）に示すように、例えば熱酸化法によって、酸化シリコンからなるダミーのゲート絶縁膜２５を１〜３ｎｍ程度の膜厚で成膜する。その後、ＣＶＤ法により、ポリシリコンまたはアモルファスシリコンからなるダミーのゲート電極膜２７を１００〜１５０ｎｍ程度の膜厚で成膜する。さらにこの上部にＣＶＤ法によって窒化シリコンからなるハードマスク層２９を３０〜１００ｎｍ程度の膜厚で成膜する。
【００４３】
次に、図２（４）に示すように、ハードマスク層２９、ダミーのゲート電極膜２７、およびダミーのゲート絶縁膜２５を、ゲート電極の形状にパターンエッチングしてダミーゲート構造Ａを形成する。
【００４４】
このようなパターンエッチングは次のように行う。先ず、ハードマスク層２９上に光リソグラフィー技術や電子ビームリソグラフィー技術を用いてゲート電極用のレジストパターンを形成する。次に、このレジストパターンをマスクにしてハードマスク層２９をエッチングし、ハードマスク層２９をパターニングする。その後、パターニングされたハードマスク層２９上からのエッチングより、ダミーのゲート電極膜２７をパターニングしてダミーのゲート電極２７ａとし、さらにダミーのゲート絶縁膜２５をパターニングする。このパターニングは、ハードマスク層２９をほとんどエッチングしないような選択比でのドライエッチングによって行うこととする。また、ダミーのゲート電極膜２７のパターニングにおいては、ダミーのゲート絶縁膜２５をストッパにしたエッチングを行うことにより、ダミーゲート構造Ａの両脇の半導体基板３の表面にエッチングダメージが入ることを防止することが好ましい。
【００４５】
以上の後には、図２（５）に示すように、ダミーゲート構造Ａの側壁に、絶縁性の第１サイドウォール１１-1を形成する。この場合、例えばＣＶＤ法によって成膜した膜厚１〜１０ｎｍ程度の窒化シリコン膜を、ドライエッチング法を用いた異方性エッチングによりエッチバックすることにより、ダミーゲート構造の側壁のみに窒化シリコン膜を残して第１サイドウォール１１-1を形成する。尚、第１サイドウォール１１-1は、堆積成膜した酸化シリコン膜をエッチバックしてなるものであっても良く、さらにダミーのゲート電極２７ａの側壁を酸化させて形成しても良い。
【００４６】
尚、この第１サイドウォール１１-1は、以降に行うソース・ドレイン領域のエクステンション形成においてエクステンションの位置調整のために設けられるものであり、必要に応じて設ければ良い。したがって、この工程は必要に応じて行えば良い。
【００４７】
次いで、図３（１）に示すように、第１サイドウォール１１-1の外側に、後に除去される酸化シリコンからなる犠牲サイドウォール３１を形成する。ここでは、ＣＶＤ法による酸化シリコン膜の成膜と、その後の酸化シリコン膜のエッチバックによって犠牲サイドウォール３１を形成する。尚、半導体基板３の表面側に、本発明を適用しないＭＯＳトランジスタ（電界効果トランジスタ）を同時に形成する場合には、この領域上の酸化シリコン膜はエッチングせずにそのまま残しておくこととする。
【００４８】
次に、図３（２）に示すように、ダミーゲート構造Ａ、犠牲サイドウォール３１、および素子分離２１をマスクにしたドライエッチングにより、半導体基板３の表面を掘り下げるリセスエッチングを行う。ここでは、半導体基板３の表面を深さｄ１＝５０〜１００ｎｍ程度にまで掘り下げる（リセスする）こととする。またこれにより、ダミーゲート構造Ａの直下に対して、犠牲サイドウォール３１に応じたスペースを設けて半導体基板３が掘り下げられる。
【００４９】
その後、図３（３）に示すように、掘り下げられた半導体基板３の露出表面に、応力印加層として半導体基板３とは格子定数の異なる半導体層９をエピタキシャル成長によって形成する。ここでは、ｐＭＯＳ領域とｎＭＯＳ領域とで半導体層９の作り分けを行う。
【００５０】
ｐＭＯＳ領域であれば、半導体基板３に対して圧縮応力を加えることができるように、半導体基板３を構成する単結晶シリコンよりも格子定数が大きいＳｉＧｅからなる半導体層９をエピタキシャル成長させる。また、半導体基板３と半導体層９との界面に欠陥が生じることを防止するために、Ｇｅ濃度を１５〜４０％程度の範囲とする。さらに、エピタキシャル成長と同時にホウ素（Ｂ）などのp型不純物を５×１０18〜５×１０20個／ｃｍ3の濃度範囲で同時に半導体層９に導入しても良い。これにより半導体層９全体が、ソース・ドレイン領域として機能する。
【００５１】
一方、ｎＭＯＳ領域であれば、半導体基板３に対して引っ張り応力を加えることができるように、半導体基板３を構成する単結晶シリコンよりも格子定数が小さいＳｉＣからなる半導体層９をエピタキシャル成長させる。また、半導体基板３と半導体層９との界面に欠陥が生じることを防止するために、Ｃ濃度は０．５〜４％程度の範囲とする。さらに、エピタキシャル成長と同時に、リン（Ｐ）やヒ素（Ａｓ）などのｎ型不純物を５×１０18〜５×１０20個／ｃｍ3の濃度範囲で半導体層９に同時に導入しても良い。これにより半導体層９全体が、ソース・ドレイン領域として機能する。
【００５２】
以上のようにして半導体層９を形成した後には、酸化シリコン膜からなる犠牲サイドウォール３１をフッ酸によるウェットエッチングによって除去する。
【００５３】
次に、図３（４）に示すように、イオン注入によって、ソース・ドレイン領域のエクステンション３５を形成するための不純物を、半導体基板３および半導体層９の表面層に導入する。この際、ｐＭＯＳ領域にはＢやＩｎなどのp型不純物を、ｎＭＯＳ領域にはＡｓやＰなどのｎ型不純物を導入する。また、注入エネルギー０．５〜２ｋｅＶ程度、ドーズ量５×１０14〜２×１０15個／ｃｍ2程度でのイオン注入を行うこととする。
【００５４】
次いで、図４（１）に示すように、第１サイドウォール１１-1の外側に、絶縁性の第２サイドウォール１１-2を形成する。ここでは、ＣＶＤ法による窒化シリコン膜の成膜と、その後の窒化シリコン膜のエッチバックによって第２サイドウォール１１-2を形成する。その後、次に行うシリサイド化の際の抵抗低減のため、Ｐ、Ａｓ、Ｂなどの不純物イオン注入を行う。尚、半導体層９のエピタキシャル成長時に不純物を導入していない場合は、必要に応じてソース・ドレイン領域を形成するための不純物の注入を行う。この不純物注入の後には、注入した不純物を活性化させるために９００℃〜１１００℃の熱処理を６０秒以下の範囲で行う。
【００５５】
その後図４（２）に示すように、サリサイドプロセス技術によってソース・ドレインを構成する半導体層９の表面に、コバルト（Ｃｏ）,ニッケル（Ｎｉ）,プラチナ（Ｐｔ）、またはそれらのシリサイド層３９を形成し、ソース・ドレインのコンタクト抵抗を低減させる。
【００５６】
次に、図４（３）に示すように、ダミーゲート構造Ａを埋め込む状態で、例えば酸化シリコンからなる層間絶縁膜１３を成膜する。
【００５７】
次いで、図４（４）に示すように、ダミーゲート構造Ａにおけるダミーのゲート電極２７ａが露出するまで層間絶縁膜１３の表面をＣＭＰ法によって研磨する。
【００５８】
次に、図５（１）に示すように、ポリシリコンまたはアモルファスシリコンからなるダミーのゲート電極２７ａをドライエッチングにより除去した後に、酸化シリコンからなるダミーのゲート絶縁膜２５をウェットエッチングにより除去する。これにより、半導体基板３と半導体層９とを覆う層間絶縁膜１３に、ダミーゲート構造Ａを除去してなる溝パターン１５を形成し、溝パターン１５の底面に半導体基板３を露出させる。この溝パターン１５は、サイドウォール１１-1，１１-2によって側壁が規定されたものになる。
【００５９】
次に、図５（２）に示すように、溝パターン１５の底部における半導体基板３の露出面を掘り下げるリセスエッチングを行う。ここでは、半導体基板３の表面に対して、半導体層９が設けられるリセス部分の深さを半導体層９の深さｄ１とした場合、ここでのリセス部分のチャネル深さｄ２が、［チャネル深さｄ２］＜［半導体層９の深さｄ１］となるようにする。尚、この範囲においてのチャネル深さｄ２の最適値については、後に詳細に説明するが、ここで形成するＭＯＳトランジスタ（電界効果トランジスタ）のチャネル部に印加される応力が最も高くなるように、実験的に求められることとする。
【００６０】
このようなリセスエッチングには、プラズマ雰囲気中で酸化を行うプラズマ酸化によって単結晶シリコンからなる半導体基板３の表面に１〜２ｎｍ程度の膜厚の酸化シリコン膜を形成した後、フッ酸のウェットエッチングにより酸化シリコン膜を除去する手法を適用する。プラズマ酸化とウェットエッチングとは、チャネル深さｄ２に合わせて必要回数繰り返し行うこととする。これにより、リセスエッチングによって露出する半導体基板３の露出面にダメージが加わることを防止する。またこの際のプラズマ酸化は、不純物の熱による再拡散を防ぐために５００℃以下で行うことが望ましい。
【００６１】
尚、半導体基板３の表面酸化には、上記のプラズマ酸化以外に、オゾンを用いた酸化や、ガスを用いた酸化を行っても良い。またシリコン表面をドライエッチング法によって直接エッチングする方法もある。
【００６２】
以上のようにして、半導体層９との間に離間させた位置において溝パターン１５が掘り下げられる。
【００６３】
次に、図５（３）に示すように、半導体基板３の表面を掘り下げた溝パターン１５の内壁を覆う状態で、ゲート絶縁膜５を成膜する。ここでは、ＣＶＤ法やＡＬＤ法などにより、上述した高誘電率材料からなるゲート絶縁膜５を成膜することが好ましい。
【００６４】
次に、図５（４）に示すように、溝パターン１５の内部を埋め込む状態で、ゲート絶縁膜５を介してゲート電極材料膜７ａを成膜する。ここでは、ゲート電極材料膜７ａとして、メタルゲート用の金属層をＣＶＤ法、ＰＶＤ法、またはＡＬＤ法によって成膜する。このゲート電極材料膜７ａは、単層または積層構造であって良く、装置の構成において述べた各材料を用いて成膜されることとする。
【００６５】
次に、図６（１）に示すように、層間絶縁膜１３が露出するまで、ゲート電極材料膜７ａとゲート絶縁膜５をＣＭＰによって研磨する。これにより、溝パターン１５内に、ゲート絶縁膜５を介してゲート電極材料膜７ａを残してなるゲート電極７を形成する。
【００６６】
以上の後には必要に応じて、図６（２）に示すように、層間絶縁膜１３およびゲート電極７を覆う状態で、酸化シリコンからなる上層絶縁膜４１を成膜する。次いで、上層絶縁膜４１および層間絶縁膜１３に、シリサイド層３９に達する接続孔４３を形成する。そして、これらの接続孔４３を埋め込むプラグおよびこれに接続する配線４５を形成する。
【００６７】
以上により図１を用いて説明したように、ゲート電極７の両脇において半導体基板３の表面を掘り下げたリセス部分に応力印加用の半導体層９が設けられ、さらに半導体基板３の表面を掘り下げたリセス部分を埋め込む状態でゲート絶縁膜５およびゲート電極７が設けられた半導体装置１が得られる。
【００６８】
そして以上説明した第１例の製造方法によれば、図５（１）を用いて説明したように、半導体層９が形成された状態でダミーゲート構造Ａを除去することにより、半導体層９からダミー構造Ａ下の半導体基板３部分に印加される応力が、ダミーのゲート電極２７ａからの反作用により弱められることが防止される。このため、半導体層９間の半導体基板３であるチャネル部ｃｈに対して、半導体層９からの応力が効果的に印加された状態となる。
【００６９】
そして特に、次の図５（２）で用いて説明したように、ダミーゲート構造Ａを除去した溝パターン１５の底部の半導体基板３をさらに掘り下げることにより、半導体層９間において半導体基板３の表面よりも深い位置がチャネル部ｃｈとなる。これにより、このチャネル部ｃｈには、半導体層９の深さ方向にわたって当該半導体層９間の半導体基板３部分に印加される応力が、集約的に印加されるようになる。したがって、半導体層９からの応力を効果的にかつ集約させた状態でチャネル部に印加させることが可能な構成の半導体装置１を作製することが可能になる。
【００７０】
この結果、半導体層９を構成する材料濃度によらずにキャリア移動度の向上を図ることが可能な構成の半導体装置１の作製が可能になる。
【００７１】
次に、図１を用いて説明した［チャネル深さｄ２］＜［半導体層９の深さｄ１］となる範囲においての［チャネル深さｄ２］の最適値について説明する。ここでは、単結晶シリコンからなる半導体基板３に対して圧縮応力が印加されるように、ＳｉＧｅからなる半導体層９をエピタキシャル成長させた半導体装置１を想定したシミュレーションを行った。そして、チャネル深さｄ２に対するチャネル部の中心で表面より１ｎｍの深さに印加される応力の大きさ［Ｓｔｒｅｓｓ（Ｐａ）］を算出した。
【００７２】
図７は、［溝パターン１５の幅ＬＧａｔｅ］＝４０ｎｍ、［半導体層９中のＧｅ濃度］＝２０％に固定し、［半導体層９の深さｄ１］＝２０ｎｍ，４０ｎｍ，６０ｎｍ，１００ｎｍの各値とした構成のシミュレーション結果である。この結果から、［チャネル深さｄ２］＜［半導体層９の深さｄ１］の範囲においては、［チャネル深さｄ２］＝０である構成よりもチャネル部に印加される応力が大きくなることが確認された。また、最も応力が大きくなる［チャネル深さｄ２］は、［半導体層９の深さｄ１］によって異なるため、［半導体層９の深さｄ１］に合わせて［チャネル深さｄ２］の最適値が設定されることが好ましい。
【００７３】
図８は、［溝パターン１５の幅ＬＧａｔｅ］＝４０ｎｍ、［半導体層９の深さｄ１］＝６０ｎｍに固定し、［半導体層９中のＧｅ濃度］を１５％、２０％、２５％の各値とした構成のシミュレーション結果である。この結果から、［溝パターン１５の幅ＬＧａｔｅ］および［半導体層９の深さｄ１］が固定されていれば、最も応力が大きくなる［チャネル深さｄ２］は、半導体層９の材料構成（組成）によって変化しないことが確認された。
【００７４】
図９は、［半導体層９の深さｄ１］＝６０ｎｍ、［半導体層９中のＧｅ濃度］＝２０％に固定し、［溝パターン１５の幅ＬＧａｔｅ］＝３０ｎｍ，４０ｎｍ，６０ｎｍ，１００ｎｍの各値とした構成のシミュレーション結果である。この結果から、［溝パターン１５の幅ＬＧａｔｅ］＝３０ｎｍ，４０ｎｍの微細化が進んだ構成においては、［チャネル深さｄ２］＜［半導体層９の深さｄ１］の範囲において、［チャネル深さｄ２］＝０である構成よりもチャネル部に印加される応力が大きくなることが確認された。そして、最も応力が大きくなる［チャネル深さｄ２］は、［溝パターン１５の幅ＬＧａｔｅ］によって異なるため、［溝パターン１５の幅ＬＧａｔｅ］に合わせて［チャネル深さｄ２］の最適値が設定されることが好ましい。
【００７５】
＜半導体装置の製造方法−２＞
図１０〜図１３は、本発明を適用した半導体装置の製造方法の第２例を示す断面工程図であり、図１を用いて説明した構成の半導体装置の製造方法の他の例である。以下これらの図に基づいて製造方法の実施の形態を説明する。尚、先の図面を用いて説明したと同様の構成要素には同一の符号を付して説明を行うこととする。
【００７６】
先ず、１０（１）に示すように、半導体基板３の表面側に素子分離２１を形成し、さらに、ここでの図示を省略した保護膜を形成し、これを介してしきい値調整用の不純物のイオン注入を行い、イオン注入後に保護膜を除去するまでを第１例と同様に行う。
【００７７】
次に、図１０（２）に示すように、半導体基板３における素子分離２１で分離された間に、以降に形成するゲート電極の形成部に一致させた溝形状の凹部３ａを形成する。この凹部３ａは、光リソグラフィー技術や電子ビームリソグラフィー技術を適用して形成したレジストパターンをマスクにした半導体基板３のリセスエッチングによって形成する。尚、ここでは、この凹部３ａの表面層がチャネル部となるため、凹部３ａの深さが第１例で説明したチャネル深さｄ２となる。このチャネル深さｄ２は、先の第１例と同様に、［チャネル深さｄ２］＜［半導体層の深さｄ１］となるようにする。ここでｄ１は後で形成する応力印加領域の半導体層の深さである。
【００７８】
その後、図１０（３）に示すように、第１例と同様に酸化シリコンからなるダミーのゲート絶縁膜２５、ポリシリコンまたはアモルファスシリコンからなるダミーのゲート電極膜２７、さらには窒化シリコンからなるハードマスク層２９を順次成膜する。
【００７９】
次に、図１０（４）に示すように、ハードマスク層２９、ダミーのゲート電極膜２７、およびダミーのゲート絶縁膜２５を、ゲート電極の形状にパターンエッチングし、凹部３ａ上に重ねてダミーゲート構造Ａを形成する。このようなパターンエッチングは、第１例と同様に行って良く、例えばレジストパターンをマスクに用いたエッチングを行う。この際、ダミーのゲート絶縁膜２５をストッパにしたエッチングを行うことにより、ダミーゲート構造Ａの両脇の半導体基板３の表面にエッチングダメージが入ることを防止することが好ましい。
【００８０】
尚、図示した例においては、ダミーゲート構造Ａが凹部３ａに対して一致した状態を示している。しかしながら、ダミーゲート構造Ａは、凹部３ａに重ねて設けられていれば良く、これらのパターンがずれていても良い。
【００８１】
以上の後の図１０（５）〜図１３（５）までに示す工程は、第１例と同様に行えば良い。
【００８２】
すなわち、図１０（５）に示すように、ダミーゲート構造Ａの側壁に、絶縁性の第１サイドウォール１１-1を形成する。この第１サイドウォール１１-1は、以降に行うソース・ドレイン領域のエクステンション形成においてエクステンションの位置調整のために設けられるものであり、必要に応じて設ければ良い。したがって、この工程は必要に応じて行えば良い。
【００８３】
次に、図１１（１）に示すように、第１サイドウォール１１-1の外側に、後に除去される酸化シリコンからなる犠牲サイドウォール３１を、第１例と同様に形成する。尚、この時点において、ダミーゲート構造Ａと凹部３ａとのパターンがずれていて、凹部３ａの底面がダミーゲート構造Ａから露出している場合、凹部３ａの露出部分が犠牲サイドウォール３１で完全に覆われるようにすることが好ましい。
【００８４】
次に、図１１（２）に示すように、ダミーゲート構造Ａ、犠牲サイドウォール３１、および素子分離２１をマスクにしたドライエッチングにより、半導体基板３の表面を掘り下げるリセスエッチングを行う。ここでは、先に形成した凹部３ａの深さが第１例で説明したチャネル深さｄ２となるため、先の第１例と同様に、［チャネル深さｄ２］＜［半導体層の深さｄ１］となるように、半導体基板３の表面を深さｄ１＝５０〜１００ｎｍ程度にまで掘り下げる（リセスする）こととする。またこれにより、ダミーゲート構造Ａの直下に対して、犠牲サイドウォール３１に応じたスペースを設けて半導体基板３が掘り下げられることも第１例と同様である。
【００８５】
その後、図１１（３）に示すように、掘り下げられた半導体基板３の露出表面に、応力印加層として半導体基板３とは格子定数の異なる半導体層９をエピタキシャル成長によって形成する。ここでは、ｐＭＯＳ領域とｎＭＯＳ領域とで半導体層９の作り分けを行う。また以上のようにして半導体層９を形成した後には、酸化シリコン膜からなる犠牲サイドウォール３１をフッ酸によるウェットエッチングによって除去することも第１例と同様である。
【００８６】
次に、図１１（４）に示すように、イオン注入によって、ソース・ドレイン領域のエクステンション３５を形成するための不純物を、半導体基板３および半導体層９の表面層に導入する。この際、イオン注入の打ち分けによりｐＭＯＳ領域とｎＭＯＳ領域とで異なる不純物を導入することも第１例と同様である。
【００８７】
次いで、図１２（１）に示すように、第１サイドウォール１１-1の外側に、絶縁性の第２サイドウォール１１-2を形成し、その後、次に行うシリサイド化の際の抵抗低減のための不純物イオン注入を行う。この際、半導体層９のエピタキシャル成長時に不純物を導入していない場合は、必要に応じてソース・ドレイン領域を形成するための不純物の注入を行い、さらに不純物を活性化させるための熱処理を行うことも第１例と同様である。尚、ダミーゲート構造Ａと凹部３ａとのパターンがずれていて、凹部３ａの底面がダミーゲート構造Ａから露出している場合、凹部３ａの露出部分が第２サイドウォール１１-2で完全に覆われるようにすることが好ましい。
【００８８】
その後、図１２（２）に示すように、サリサイドプロセス技術によってソース・ドレインを構成する半導体層９の表面にシリサイド層３９を形成し、さらに図１２（３）に示すように、ダミーゲート構造Ａを埋め込む状態で、例えば酸化シリコンからなる層間絶縁膜１３を成膜する。その後、図１２（４）に示すように、ダミーゲート構造Ａにおけるダミーのゲート電極２７ａが露出するまで層間絶縁膜１３の表面をＣＭＰ法によって研磨する。以上は、第１例と同様に行う。
【００８９】
次に、図１３（１）に示すように、ポリシリコンまたはアモルファスシリコンからなるダミーのゲート電極２７ａをドライエッチングにより除去した後に、酸化シリコンからなるダミーのゲート絶縁膜２５をウェットエッチングにより除去する。これにより、半導体基板３と半導体層９とを覆う層間絶縁膜１３に、ダミーゲート構造Ａを除去してなる溝パターン１５を形成し、溝パターン１５の底面に半導体基板３を露出させる。この溝パターン１５は、凹部３ａに重ねて形成される。したがって、溝パターン１５の底部は、半導体基板３をチャネル深さｄ２で掘り下げた凹部３ａで構成されることになる。またこの溝パターン１５は、第１例と同様にサイドウォール１１-1，１１-2によって側壁が規定されたものになる。
【００９０】
以上の後には、図１３（２）に示すように、半導体基板３の表面を掘り下げた凹部３ａを含む溝パターン１５の内壁を覆う状態で、ＣＶＤ法やＡＬＤ法などにより上述した高誘電率材料からなるゲート絶縁膜５を成膜し、さらに溝パターン１５の内部を埋め込む状態で、ゲート絶縁膜５を介して第１例と同様のゲート電極材料膜７ａを成膜する。
【００９１】
さらに図１３（３）に示すように、層間絶縁膜１３が露出するまで、ゲート電極材料膜７ａとゲート絶縁膜５をＣＭＰによって研磨する。これにより、溝パターン１５内に、ゲート絶縁膜５を介してゲート電極材料膜７ａを残してなるゲート電極７を形成する。
【００９２】
以上の後には必要に応じて、図１３（４）に示すように、層間絶縁膜１３およびゲート電極７を覆う状態で、酸化シリコンからなる上層絶縁膜４１を成膜する。次いで、上層絶縁膜４１および層間絶縁膜１３に、シリサイド層３９に達する接続孔４３を形成する。そして、これらの接続孔４３を埋め込むプラグおよびこれに接続する配線４５を形成する。
【００９３】
以上により図１を用いて説明したように、ゲート電極７の両脇において半導体基板３の表面を掘り下げたリセス部分に応力印加用の半導体層９が設けられ、さらに半導体基板３の表面を掘り下げたリセス部分（凹部３ａ）を埋め込む状態でゲート絶縁膜５およびゲート電極７が設けられた半導体装置１が得られる。
【００９４】
そして以上説明した第２例の製造方法であっても、図１３（１）を用いて説明したように、半導体層９が形成された状態でダミーゲート構造Ａを除去することにより、半導体層９からダミー構造Ａ下の半導体基板３部分に印加される応力が、ダミーのゲート電極２７ａからの反作用により弱められることが防止される。このため、半導体層９間の半導体基板３であるチャネル部ｃｈに対して、半導体層９からの応力が効果的に印加された状態となる。
【００９５】
また、半導体基板３を掘り下げた凹部３ａの底面がチャネル部ｃｈとなるため、半導体層９間において半導体基板３の表面よりも深い位置がチャネル部ｃｈとなる。第１例と同様に、このチャネル部ｃｈには、半導体層９の深さ方向にわたって当該半導体層９間の半導体基板３部分に印加される応力が、集約的に印加されるようになる。したがって、半導体層９からの応力を効果的にかつ集約させた状態でチャネル部に印加させることが可能な構成の半導体装置１を作製することが可能になる。
【００９６】
この結果、第１例と同様に、半導体層９を構成する材料濃度によらずにキャリア移動度の向上を図ることが可能な構成の半導体装置１の作製が可能になる。
【００９７】
＜半導体装置の製造方法−３＞
図１４から図１５は、本発明を適用した半導体装置の製造方法の第３例の要部を示す断面工程図である。以下これらの図に基づいて製造方法の実施の形態を説明する。尚、これらの図に示す第３例の製造方法は、上述した第２例の変形例であり、先の図面を用いて説明したと同様の構成要素には同一の符号を付し、重複する説明は省略する。
【００９８】
先ず、先の第２例で説明したと同様に、図１４（１）に示すように半導体基板３の表面側に素子分離２１を形成し、さらに図１４（２）に示すように半導体基板３における素子分離２１で分離された間に、以降に形成するゲート電極の形成部に一致させた溝形状の凹部３ａを形成する。ここでは、この凹部３ａがチャネル部となり、このチャネル深さｄ２は、第１例および第２例と同様に、［チャネル深さｄ２］＜［半導体層の深さｄ１］となるようにする。ここでｄ１は後で形成する応力印加領域の半導体層の深さである。
【００９９】
次に、図１４（３）に示すように、半導体基板３の表面を掘り下げた凹部３ａの内壁を覆う状態で、ＣＶＤ法やＡＬＤ法などにより上述した高誘電率材料からなるゲート絶縁膜５を成膜する。このように、予めゲート絶縁膜５を成膜する点において、本第３例は、上述した第２例とは異なる。
【０１００】
その後、図１４（４）に示すように、ゲート絶縁膜５上に、ポリシリコンまたはアモルファスシリコンからなるダミーのゲート電極膜２７、さらには窒化シリコンからなるハードマスク層２９を順次成膜する。
【０１０１】
次に、図１４（５）に示すように、ここでの図示を省略したレジストパターンをマスクにしてハードマスク層２９をエッチングし、ハードマスク層２９をパターニングする。その後、パターニングされたハードマスク層２９上からのエッチングより、ダミーのゲート電極膜２７をパターニングしてダミーのゲート電極２７ａとする。ダミーのゲート電極膜２７のパターニングにおいては、高誘電率材料からなるゲート絶縁膜５をストッパにしたエッチングを行うことにより、ダミーゲート構造Ａの両脇の半導体基板３の表面にエッチングダメージが入ることを防止する。このようなエッチングには、エッチングガスとしては例えばＨＢｒ／Ｏ2などを用いたドライエッチングを行う。
【０１０２】
また、以上のドライエッチングに続けてゲート絶縁膜５のエッチングを行い、ダミーゲート構造Ａ下のみにゲート絶縁膜５を残す。
【０１０３】
尚、図示した例においては、ダミーゲート構造Ａが凹部３ａに対して一致した状態を示している。しかしながら、ダミーゲート構造Ａは、凹部３ａに重ねて設けられていれば良く、これらのパターンがずれていても良いことは、第２例と同様である。
【０１０４】
以上の後には、第２例において図１１および図１２を用いて説明したと同様の工程を行う。これにより、図１５（１）に示すように、ダミーゲート構造Ａおよびこの両側に設けたサイドウォール１１-1，１１-2を覆う層間絶縁膜１３から、ダミーのゲート電極２７ａを露出させた状態とする。
【０１０５】
次に、図１５（２）に示すように、ゲート絶縁膜５を残して、ポリシリコンまたはアモルファスシリコンからなるダミーのゲート電極２７ａをドライエッチングにより除去する。これにより、半導体基板３と半導体層９とを覆う層間絶縁膜１３に、ダミーゲート構造Ａを除去してなる溝パターン１５を形成する。溝パターン１５の底面はゲート絶縁膜５で覆われた状態となるが、この溝パターン１５は、凹部３ａに重ねて形成されることは第２例と同様である。またこの溝パターン１５は、第１例および第２例と同様にサイドウォール１１-1，１１-2によって側壁が規定されたものになる。
【０１０６】
その後は、図１５（３）に示すように、溝パターン１５の内部を埋め込む状態で第１例と同様のゲート電極材料膜を成膜し、さらにこのゲート電極材料膜をＣＭＰ研磨することにより、溝パターン１５内にゲート電極７を形成する。
【０１０７】
以上の後には必要に応じて、図１５（４）に示すように、層間絶縁膜１３およびゲート電極７を覆う状態で、酸化シリコンからなる上層絶縁膜４１を成膜する。次いで、上層絶縁膜４１および層間絶縁膜１３に、シリサイド層３９に達する接続孔４３を形成する。そして、これらの接続孔４３を埋め込むプラグおよびこれに接続する配線４５を形成する。
【０１０８】
そして以上説明した第３例の製造方法であっても、図１５（２）を用いて説明したように、半導体層９が形成された状態でダミーのゲート電極２７ａを除去することにより、半導体層９からダミーのゲート電極２７ａ下の半導体基板３部分に印加される応力が、ダミーのゲート電極２７ａからの反作用により弱められることが防止される。このため、半導体層９間の半導体基板３であるチャネル部ｃｈに対して、半導体層９からの応力が効果的に印加された状態となる。
【０１０９】
また、半導体基板３を掘り下げた凹部３ａの底面がチャネル部ｃｈとなるため、半導体層９間において半導体基板３の表面よりも深い位置がチャネル部ｃｈとなる。第１例と同様に、このチャネル部ｃｈには、半導体層９の深さ方向にわたって当該半導体層９間の半導体基板３部分に印加される応力が、集約的に印加されるようになる。したがって、半導体層９からの応力を効果的にかつ集約させた状態でチャネル部に印加させることが可能な構成の半導体装置１を作製することが可能になる。
【０１１０】
また本第３例の作製手順では、凹部３ａを含む溝パターン１５の側壁上部にゲート絶縁膜５が形成されない。すなわち、ゲート絶縁膜５が、溝パターン１５の内壁上部を露出する状態で設けられた構成となる。このため、高誘電率材料からなるゲート絶縁膜５が、ゲート電極７と配線４５との間に存在せず、ゲート電極７−配線４５間の寄生容量による素子性能の低下を防止できると言った効果を得ることが可能である。
【０１１１】
＜半導体装置の製造方法−４＞
図１６〜図１７は、本発明を適用した半導体装置の製造方法の第４例を示す断面工程図である。以下これらの図に基づいて製造方法の実施の形態を説明する。尚、これらの図に示す第４例の製造方法は、上述した第２例および第３例の変形例であり、先の図面を用いて説明したと同様の構成要素には同一の符号を付し、重複する説明は省略する。
【０１１２】
先ず、先の第２例で説明したと同様に、図１６（１）に示すように半導体基板３の表面側に素子分離２１を形成し、さらに図１６（２）に示すように半導体基板３における素子分離２１で分離された間に、以降に形成するゲート電極の形成部に一致させた溝形状の凹部３ａを形成する。ここでは、この凹部３ａがチャネル部となり、このチャネル深さｄ２は、第１例および第２例と同様に、［チャネル深さｄ２］＜［半導体層の深さｄ１］となるようにする。ここでｄ１は後で形成する応力印加領域の半導体層の深さである。
【０１１３】
次に、図１６（３）に示すように、半導体基板３の表面を掘り下げた凹部３ａの内壁を覆う状態で、ＣＶＤ法やＡＬＤ法などにより上述した高誘電率材料からなるゲート絶縁膜５を成膜する。そしてさらに、ゲート絶縁膜５上に、キャップ膜５０をＣＶＤ法、ＰＶＤ法、またはＡＬＤ法などにより成膜する。このキャップ膜５０は、以降の工程においてゲート絶縁膜５を保護するためのものである。このようなキャップ膜５０として、例えば窒化チタン（ＴｉＮ）膜を１〜１０ｎｍ程度の膜厚で形成する。
【０１１４】
その後、図１６（４）に示すように、キャップ膜５０上に、ポリシリコンまたはアモルファスシリコンからなるダミーのゲート電極膜２７、さらには窒化シリコンからなるハードマスク層２９を順次成膜する。
【０１１５】
次に、図１６（５）に示すように、ここでの図示を省略したレジストパターンをマスクにしてハードマスク層２９をエッチングし、ハードマスク層２９をパターニングする。その後、パターニングされたハードマスク層２９上からのエッチングより、ダミーのゲート電極膜２７をパターニングしてダミーのゲート電極２７ａとする。またこのダミーのゲート電極２７のエッチングに続けて、キャップ膜５０、さらにはゲート絶縁膜５のエッチングを行う。これにより、ダミーゲート構造Ａ下のみにゲート絶縁膜５を残す。
【０１１６】
尚、ダミーのゲート電極膜２７のパターニングにおいては、キャップ膜５０および高誘電率材料からなるゲート絶縁膜５をストッパにしたエッチングを行うことにより、ダミーゲート構造Ａの両脇の半導体基板３の表面にエッチングダメージが入ることを防止することは、上述した第３例と同様である。また、図示した例においては、ダミーゲート構造Ａが凹部３ａに対して一致した状態を示している。しかしながら、ダミーゲート構造Ａは、凹部３ａに重ねて設けられていれば良く、これらのパターンがずれていても良いことも、第２例および第３例と同様である。
【０１１７】
以上の後には、第２例および第３例と同様に、図１１および図１２を用いて説明した工程を行う。これにより、図１７（１）に示すように、ダミーゲート構造Ａおよびこの両側に設けたサイドウォール１１-1，１１-2を覆う層間絶縁膜１３から、ダミーのゲート電極２７ａを露出させた状態とする。
【０１１８】
次に、図１７（２）に示すように、ポリシリコンまたはアモルファスシリコンからなるダミーのゲート電極２７ａをドライエッチングにより除去する。この際、キャップ膜５０をエッチングストッパーとすることにより、高誘電率材料からなるゲート絶縁膜５にダメージが入ることを抑制する。その後、下地に対するエッチングダメージの小さいウェットエッチングやドライエッチングによって、キャップ膜５０を選択的に除去する。
【０１１９】
以上により、半導体基板３と半導体層９とを覆う層間絶縁膜１３に、ダミーゲート構造Ａを除去してなる溝パターン１５を形成する。溝パターン１５の底面はゲート絶縁膜５で覆われた状態となるが、この溝パターン１５は、凹部３ａに重ねて形成される。またこの溝パターン１５は、上述した第１例〜第３例と同様にサイドウォール１１-1，１１-2によって側壁が規定されたものになる。
【０１２０】
その後は、図１７（３）に示すように、溝パターン１５の内部を埋め込む状態で第１例と同様のゲート電極材料膜を成膜し、さらにこのゲート電極材料膜７ａをＣＭＰ研磨する。これにより、溝パターン１５内に、ゲート絶縁膜５を介してゲート電極材料膜７ａを残してなるゲート電極７を形成する。
【０１２１】
以上の後には必要に応じて、図１７（４）に示すように、層間絶縁膜１３およびゲート電極７を覆う状態で、酸化シリコンからなる上層絶縁膜４１を成膜する。次いで、上層絶縁膜４１および層間絶縁膜１３に、シリサイド層３９に達する接続孔４３を形成する。そして、これらの接続孔４３を埋め込むプラグおよびこれに接続する配線４５を形成する。
【０１２２】
そして以上説明した第４例の製造方法であっても、図１７（２）を用いて説明したように、半導体層９が形成された状態でダミーのゲート電極２７ａを除去することにより、半導体層９からダミーのゲート電極２７ａ下の半導体基板３部分に印加される応力が、ダミーのゲート電極２７ａからの反作用により弱められることが防止される。このため、半導体層９間の半導体基板３であるチャネル部ｃｈに対して、半導体層９からの応力が効果的に印加された状態となる。
【０１２３】
また、半導体基板３を掘り下げた凹部３ａの底面がチャネル部ｃｈとなるため、半導体層９間において半導体基板３の表面よりも深い位置がチャネル部ｃｈとなる。第１例と同様に、このチャネル部ｃｈには、半導体層９の深さ方向にわたって当該半導体層９間の半導体基板３部分に印加される応力が、集約的に印加されるようになる。したがって、半導体層９からの応力を効果的にかつ集約させた状態でチャネル部に印加させることが可能な構成の半導体装置１を作製することが可能になる。
【０１２４】
また本第４例の作製手順では、凹部３ａを含む溝パターン１５の側壁上部にゲート絶縁膜５が形成されないこのため、第３例と同様に、高誘電率材料からなるゲート絶縁膜５が、ゲート電極７と配線４５との間に存在せず、ゲート電極７−配線４５間の寄生容量による素子性能の低下を防止できると言った効果を得ることが可能である。
【０１２５】
さらに本第４例では、ゲート絶縁膜５上にキャップ膜５０を設け、ダミーのゲート電極２７ａを除去する際のエッチングストッパとしたことにより、予めゲート絶縁膜５を形成しておく手順であっても、ダミーのゲート電極２７ａを除去する際のエッチングダメージがゲート絶縁膜５に加わることが防止でき、ゲート絶縁膜５の膜質を維持できる。
【０１２６】
尚、上述した第４例では、キャップ膜５０を除去する構成としたが、キャップ膜５０はゲート電極の一部としてそのまま残すようにしても良い。この場合、キャップ膜５０は、装置の構造で述べた仕事関数制御層として残しても良く、材料を適宜選択して用いれば良い。
【０１２７】
＜半導体装置の製造方法−５＞
図１８は、以上のような第４例を適用し、ｐ型電界効果トランジスタとｎ型電界効果トランジスタとでゲート電極を作り分けたＣＭＯＳ構成の半導体装置を作製する手順を示す図である。以下、この図に基づいて、本発明を適用した半導体装置の製造方法の第５例を説明する。尚、図面上右側をｐ型電界効果トランジスタが設けられるｐＭＯＳ領域とし、左側をｎ型電界効果トランジスタが設けられるｎＭＯＳ領域とする。
【０１２８】
この場合、第４例と同様の手順により、図１８（１）に示すように、ゲート絶縁膜５上にキャップ膜５０を介してダミーのゲート２７ａを設け、このダミーゲート構造Ａとその両側に設けたサイドウォール１１-1，１１-2を覆う層間絶縁膜１３から、ダミーのゲート電極２７ａを露出させた状態とする。この際、ｎＭＯＳ領域においては、ソース・ドレイン領域として機能する半導体層９をｎ型として形成する。一方、ｐＭＯＳ領域においては、ソース・ドレイン領域として機能する半導体層９をｐ型とする。またキャップ膜５０を構成する材料としては、例えばｐ型電界効果トランジスタにおけるゲート電極の仕事関数制御層となる材料を用いる。
【０１２９】
次に、図１８（２）に示すように、ｎＭＯＳ領域およびｐＭＯＳ領域において、ポリシリコンまたはアモルファスシリコンからなるダミーのゲート電極２７ａをドライエッチングにより除去する。この際、キャップ膜５０をエッチングストッパーとすることにより、高誘電率材料からなるゲート絶縁膜５にダメージが入ることを抑制する。
【０１３０】
以上により、半導体基板３と半導体層９とを覆う層間絶縁膜１３に、ダミーゲート構造Ａを除去してなる溝パターン１５を形成する。溝パターン１５の底面はゲート絶縁膜５で覆われた状態となるが、この溝パターン１５は、凹部３ａに重ねて形成される。またこの溝パターン１５は、上述した各例と同様にサイドウォール１１-1，１１-2によって側壁が規定されたものになる。
【０１３１】
その後、図１８（３）に示すように、ｐ型領域をレジストマスク５１で覆った状態で、ｎＭＯＳ領域のキャップ膜５０のみを、下地に対するエッチングダメージの小さいウェットエッチングやドライエッチングによって選択的に除去する。このエッチングの後にはレジストマスク５１を除去する。
【０１３２】
以上の後には、図１８（４）に示すように、半導体基板３の表面を掘り下げた凹部３ａを含む溝パターン１５の内壁を覆う状態で、仕事関数制御層５３を成膜し、さらに溝パターン１５の内部を埋め込む状態で、ゲート電極材料膜７ａを成膜する。この仕事関数制御層５３を構成する材料としては、ｎ型電界効果トランジスタにおけるゲート電極の仕事関数制御層となる材料を用いることとする。
【０１３３】
次に、図１８（５）に示すように、層間絶縁膜１３が露出するまで、ゲート電極材料膜７ａと仕事関数制御層５３とをＣＭＰによって研磨する。これにより、ｎＭＯＳ領域には、溝パターン１５内に、ゲート絶縁膜５を介して仕事関数制御層５３およびゲート電極材料膜７ａを残してなるゲート電極７が設けられたｎ型電界効果トランジスタが得られる。一方、ｐＭＯＳ領域には、溝パターン１５内に、ゲート絶縁膜５を介して、キャップ膜５０および仕事関数制御層５３、さらにはゲート電極材料膜７ａを残してなるゲート電極７が設けられたｐ型電界効果トランジスタが得られる。
【０１３４】
尚、キャップ膜５０および仕事関数制御層５３は、それぞれ必要に応じてｎＭＯＳ領域およびｐＭＯＳ領域の両方、またはどちらか一方のみに残すことにより、各ゲート電極７の仕事関数を適宜調整すれば良い。
【０１３５】
＜半導体装置の製造方法−６＞
図１９は、以上のような第４例を適用し、ｐ型電界効果トランジスタとｎ型電界効果トランジスタとでゲート電極を作り分けたＣＭＯＳ構成の半導体装置を作製する他の手順を示す図である。以下、この図に基づいて、本発明を適用した半導体装置の製造方法の第６例を説明する。尚、図面上右側をｐ型電界効果トランジスタが設けられるｐＭＯＳ領域とし、左側をｎ型電界効果トランジスタが設けられるｎＭＯＳ領域とする。
【０１３６】
この場合、第４例と同様の手順により、図１９（１）に示すように、ゲート絶縁膜５上にキャップ膜５０を介してダミーのゲート２７ａを設け、このダミーゲート構造Ａとその両側に設けたサイドウォール１１-1，１１-2を覆う層間絶縁膜１３から、ダミーのゲート電極２７ａを露出させた状態とする。この際、ｎＭＯＳ領域においては、ソース・ドレイン領域として機能する半導体層９をｎ型として形成する。一方、ｐＭＯＳ領域においては、ソース・ドレイン領域として機能する半導体層９をｐ型とする。またキャップ膜５０を構成する材料としては、次に説明する金属層と反応してｎ型電界効果トランジスタにおけるゲート電極の仕事関数制御層を形成する材料を用いる。この点において、第５例のキャップ膜５０と異なる。
【０１３７】
次に、図１９（２）に示すように、ｎ型領域およびｐ型領域において、ポリシリコンまたはアモルファスシリコンからなるダミーのゲート電極２７ａをドライエッチングにより除去する。この際、キャップ膜５０をエッチングストッパーとすることにより、高誘電率材料からなるゲート絶縁膜５にダメージが入ることを抑制する。
【０１３８】
以上により、半導体基板３と半導体層９とを覆う層間絶縁膜１３に、ダミーゲート構造Ａを除去してなる溝パターン１５を形成する。溝パターン１５の底面はゲート絶縁膜５で覆われた状態となるが、この溝パターン１５は、凹部３ａに重ねて形成される。またこの溝パターン１５は、上述した各例と同様にサイドウォール１１-1，１１-2によって側壁が規定されたものになる。
【０１３９】
次に、図１９（３）に示すように、半導体基板３の表面を掘り下げた凹部３ａを含む溝パターン１５の内壁を覆う状態で、金属層５７を成膜する。この金属層５７を構成する材料としては、キャップ膜５０と反応することによってｎ型電界効果トランジスタにおけるゲート電極の仕事関数制御層となる材料を用いることとする。このような金属層５７は、例えばＡｌ，Ｔｉ，Ｃｕ，Ｌａ等を用いて構成される。
【０１４０】
その後、図１９（４）に示すように、ｎＭＯＳ領域をレジストマスク５５で覆った状態で、ｐＭＯＳ領域の仕事関数制御層５３のみを、下地に対するエッチングダメージの小さいウェットエッチングやドライエッチングによって選択的に除去する。このエッチングの後にはレジストマスク５５を除去する。
【０１４１】
次いで、図１９（５）に示すように、熱処理を行うことによって、ｎＭＯＳ領域のみに残した金属層５７とキャップ膜５０とを反応させ、これらの反応物からなる仕事関数制御層５９を形成する。
【０１４２】
次に、図１９（６）に示すように、半導体基板３の表面を掘り下げた凹部３ａを含む溝パターン１５の内壁を覆う状態でゲート電極材料膜７ａを成膜し、層間絶縁膜１３が露出するまで、ゲート電極材料膜７ａおよび金属層５７をＣＭＰによって研磨する。これにより、ｎＭＯＳ領域には、溝パターン１５内に、ゲート絶縁膜５を介して、仕事関数制御層５９およびゲート電極材料膜７ａを残してなるゲート電極７が設けられたｎ型電界効果トランジスタが得られる。一方、ｐＭＯＳ領域には、溝パターン１５内に、ゲート絶縁膜５を介して、仕事関数制御層となるキャップ膜５０およびゲート電極材料膜７ａを残してなるゲート電極７が設けられたｐ型電界効果トランジスタが得られる。
【０１４３】
尚、熱処理による反応によって形成した仕事関数制御層５９は、ｐＭＯＳ領域に形成しても良い。また、溝パターン１５内において未反応のまま残った金属層５７を除去しても良い。
【図面の簡単な説明】
【０１４４】
【図１】実施形態の半導体装置を示す断面図である。
【図２】実施形態の製造方法の第１例を示す断面工程図（その１）である。
【図３】実施形態の製造方法を第１例示す断面工程図（その２）である。
【図４】実施形態の製造方法を第１例示す断面工程図（その３）である。
【図５】実施形態の製造方法を第１例示す断面工程図（その４）である。
【図６】実施形態の製造方法を第１例示す断面工程図（その５）である。
【図７】半導体基板のリセス量ｄ２に対するチャネル部のストレスの大きさを半導体層の深さ毎に示すグラフである。
【図８】半導体基板のリセス量ｄ２に対するチャネル部のストレスの大きさを半導体層のＧｅ濃度毎に示すグラフである。
【図９】半導体基板のリセス量ｄ２に対するチャネル部のストレスの大きさを溝パターンの幅毎に示すグラフである。
【図１０】実施形態の製造方法の第２例を示す断面工程図（その１）である。
【図１１】実施形態の製造方法を第２例示す断面工程図（その２）である。
【図１２】実施形態の製造方法を第２例示す断面工程図（その３）である。
【図１３】実施形態の製造方法を第２例示す断面工程図（その４）である。
【図１４】実施形態の製造方法の第３例を示す断面工程図（その１）である。
【図１５】実施形態の製造方法を第３例示す断面工程図（その２）である。
【図１６】実施形態の製造方法の第４例を示す断面工程図（その１）である。
【図１７】実施形態の製造方法を第４例示す断面工程図（その２）である。
【図１８】本発明をＣＭＯＳに適用した実施形態を第５例として説明する断面工程図である。
【図１９】本発明をＣＭＯＳに適用した実施形態を第６例として説明する断面工程図である。
【図２０】従来の技術を説明する断面工程図である。
【図２１】半導体層によるチャネル部の応力の印加を説明する図である。
【符号の説明】
【０１４５】
１…半導体装置、３…半導体基板、３ａ…凹部、５…ゲート絶縁膜、７…ゲート電極、９…半導体層（応力印加層）、１３…層間絶縁膜、１５…溝パターン、２７ａ…ダミーのゲート電極、３１…犠牲サイドウォール、５０…キャップ膜（仕事関数制御層）、５３，５９…仕事関数制御層、ｃｈ…チャネル部、ｄ１…半導体層の深さ位置、ｄ２…チャネル深さ（半導体基板の表面からのゲート絶縁膜の深さ位置）
【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を介して設けられたゲート電極と、前記ゲート電極下のチャネル部に応力を加えるための応力印加層とを備えると共に、
前記応力印加層が、前記ゲート電極の両脇における前記半導体基板の表面より深い位置に設けられ、
前記ゲート絶縁膜およびゲート電極は、前記応力印加層間において前記半導体基板の表面を掘り下げた部分を埋め込む状態で設けられている
ことを特徴とする半導体装置。
【請求項２】
請求項1記載の半導体装置において、
前記応力印加層は、当該半導体基板とは格子定数の異なる半導体材料で構成され、前記ゲート電極の両脇において前記半導体基板の表面を掘り下げた部分にエピタキシャル成長によって形成された半導体層である
ことを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記半導体基板は単結晶シリコンからなり、
前記半導体層は、シリコンにシリコンとは格子定数の異なる元素材料を含有させてなる
ことを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記半導体基板の表面に対する前記チャネル部の深さ位置は、前記応力印加層の深さ位置よりも浅い
ことを特徴とする半導体装置。
【請求項５】
請求項1記載の半導体装置において、
前記半導体基板および前記応力印加層上を覆う層間絶縁膜における当該応力印加層間に、当該半導体基板を底面としてこれを掘り下げた溝パターンが設けられ、
少なくとも前記半導体基板の露出面を覆う前記ゲート絶縁膜を介して前記溝パターンを埋め込む状態で前記ゲート電極が形成されている
ことを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記ゲート絶縁膜は、前記溝パターンの底面を含む内壁を覆う状態で設けられている
ことを特徴とする半導体装置。
【請求項７】
請求項５記載の半導体装置において、
前記ゲート絶縁膜は、前記溝パターンの内壁上部を露出する状態で設けられている
ことを特徴とする半導体装置。
【請求項８】
請求項1記載の半導体装置において、
前記ゲート絶縁膜は、アルミニウム（Ａｌ）、イットリウム（Ｙ）、ジルコニウム（Ｚｒ）、ランタン（Ｌａ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）のうちから選択される少なくとも１種を含んだ酸化物、酸化珪化物、窒化酸化物、または酸化窒化珪化物を有する
ことを特徴とする半導体装置。
【請求項９】
請求項1記載の半導体装置において、
前記ゲート電極は、当該ゲート電極の仕事関数を調整するための仕事関数制御層を含む積層構造を有する
ことを特徴とする半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
前記仕事関数制御層は、前記ゲート絶縁膜に接して設けられている
ことを特徴とする半導体装置。
【請求項１１】
請求項１記載の半導体装置において、
前記半導体基板上に、前記ゲート絶縁膜とゲート電極と応力印加層とを備えたｐ型電界効果トランジスタとｎ型電界効果トランジスタとが設けられており、
前記ｐ型電界効果トランジスタおよびｎ型電界効果トランジスタの少なくとも一方のゲート電極は、当該ゲート電極の仕事関数を調整するための仕事関数制御層を含む積層構造を有する
ことを特徴とする半導体装置。
【請求項１２】
請求項１１記載の半導体装置において、
前記ｐ型電界効果トランジスタおよびｎ型電界効果トランジスタのゲート電極が、それぞれ異なる仕事関数を有する
ことを特徴とする半導体装置。
【請求項１３】
半導体基板上にダミーのゲート電極を形成し、当該ダミーのゲート電極をマスクにしたエッチングにより当該半導体基板の表面を掘り下げる第１工程と、
前記掘り下げられた半導体基板の表面に、当該半導体基板とは格子定数の異なる半導体材料からなる応力印加層をエピタキシャル成長によって形成する第２工程と、
前記ダミーのゲート電極および応力印加層を覆う状態で層間絶縁膜を成膜し、当該層間絶縁膜から当該ダミーのゲート電極を露出させた後、当該ダミーのゲート電極を除去することにより当該層間絶縁膜に溝パターンを形成すると共に前記半導体基板を露出させる第３工程と、
前記溝パターンの底部に露出させた前記半導体基板の露出面を掘り下げる第４工程と、
前記半導体基板の露出面が掘り下げられた前記溝パターン内にゲート絶縁膜を介して新たなゲート電極を埋め込み形成する第５工程とを行う
ことを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、
前記第４工程で前記半導体基板を掘り下げる深さは、前記応力印加層の深さ位置よりも浅い
ことを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１３記載の半導体装置の製造方法において、
前記第１工程では、前記ダミーのゲート電極の側壁にサイドウォールを形成し、当該ダミーのゲート電極およびサイドウォールをマスクにしたエッチングにより当該半導体基板の表面を張り下げ、
前記第２工程では、前記サイドウォールの外側に前記応力印加層を形成する
ことを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１３記載の半導体装置の製造方法において、
前記第５工程では、仕事関数を調整するための仕事関数制御層を含む積層構造からなる前記ゲート電極を形成する
ことを特徴とする半導体装置の製造方法。
【請求項１７】
半導体基板の表面側を掘り下げた凹部を形成する第１工程と、
前記凹部にダミーのゲート電極を形成し、当該ゲート電極をマスクにしたエッチングにより当該半導体基板の表面を掘り下げる第２工程と、
前記掘り下げられた半導体基板の表面に、当該半導体基板とは格子定数の異なる半導体材料からなる応力印加層をエピタキシャル成長によって形成する第３工程と、
前記ダミーのゲート電極および応力印加層を覆う状態で層間絶縁膜を成膜し、当該層間絶縁膜から当該ダミーのゲート電極を露出させた後、当該ダミーのゲート電極を除去して前記半導体基板の凹部に重なる溝パターンを形成する第４工程と、
前記半導体基板の凹部を含む前記溝パターン内にゲート絶縁膜を介して新たなゲート電極を埋め込み形成する第５工程とを行う
ことを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１７記載の半導体装置の製造方法において、
前記第２工程で前記半導体基板を掘り下げる深さは、前記凹部の深さ位置よりも深い
ことを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１７記載の半導体装置の製造方法において、
前記第２工程では、前記ダミーのゲート電極の側壁にサイドウォールを形成し、当該ダミーのゲート電極およびサイドウォールをマスクにしたエッチングにより当該半導体基板の表面を掘り下げ、
前記第３工程では、前記サイドウォールの外側に前記応力印加層を形成する
ことを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１７記載の半導体装置の製造方法において、
前記第５工程では、仕事関数を調整するための仕事関数制御層を含む積層構造からなる前記ゲート電極を形成する
ことを特徴とする半導体装置の製造方法。
【請求項２１】
請求項１７記載の半導体装置の製造方法において、
前記第２工程では、前記ゲート絶縁膜を介して前記ダミーのゲート電極を形成し、
前記第５工程では、前記第２工程で形成した前記ゲート絶縁膜上に新たなゲート電極を埋め込み形成する
ことを特徴とする半導体装置の製造方法。
【請求項２２】
請求項２１記載の半導体装置の製造方法において、
前記第２工程では、前記ゲート絶縁膜と前記ダミーのゲート電極との間に、キャップ膜を形成し、
前記第４工程で前記ダミーのゲート電極を除去する際には、前記キャップ膜をストッパとしたエッチングを行う
ことを特徴とする半導体装置の製造方法。
【請求項２３】
請求項２２記載の半導体装置の製造方法において、
前記第４工程では、前記ゲート絶縁膜上に、前記ゲート電極の仕事関数を調整するための仕事関数制御層として前記キャップ膜を残す
ことを特徴とする半導体装置の製造方法。
【請求項２４】
請求項２２記載の半導体装置の製造方法において、
前記第４工程では、前記ゲート絶縁膜上に前記キャップ膜を残して前記ダミーのゲート電極を除去し、
前記第５工程では、前記キャップ膜と反応させる金属膜を当該キャップ膜上に成膜し、当該キャップ膜と金属膜とを反応させて仕事関数制御層を形成した後、前記半導体基板の凹部を含む前記溝パターン内に当該仕事関数制御層を介してゲート電極材料を埋め込み形成し、当該仕事関数制御層によって仕事関数が制御された新たなゲート電極を形成する
ことを特徴とする半導体装置の製造方法。
【請求項１】
半導体基板上にゲート絶縁膜を介して設けられたゲート電極と、前記ゲート電極下のチャネル部に応力を加えるための応力印加層とを備えると共に、
前記応力印加層が、前記ゲート電極の両脇における前記半導体基板の表面より深い位置に設けられ、
前記ゲート絶縁膜およびゲート電極は、前記応力印加層間において前記半導体基板の表面を掘り下げた部分を埋め込む状態で設けられている
ことを特徴とする半導体装置。
【請求項２】
請求項1記載の半導体装置において、
前記応力印加層は、当該半導体基板とは格子定数の異なる半導体材料で構成され、前記ゲート電極の両脇において前記半導体基板の表面を掘り下げた部分にエピタキシャル成長によって形成された半導体層である
ことを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記半導体基板は単結晶シリコンからなり、
前記半導体層は、シリコンにシリコンとは格子定数の異なる元素材料を含有させてなる
ことを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記半導体基板の表面に対する前記チャネル部の深さ位置は、前記応力印加層の深さ位置よりも浅い
ことを特徴とする半導体装置。
【請求項５】
請求項1記載の半導体装置において、
前記半導体基板および前記応力印加層上を覆う層間絶縁膜における当該応力印加層間に、当該半導体基板を底面としてこれを掘り下げた溝パターンが設けられ、
少なくとも前記半導体基板の露出面を覆う前記ゲート絶縁膜を介して前記溝パターンを埋め込む状態で前記ゲート電極が形成されている
ことを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記ゲート絶縁膜は、前記溝パターンの底面を含む内壁を覆う状態で設けられている
ことを特徴とする半導体装置。
【請求項７】
請求項５記載の半導体装置において、
前記ゲート絶縁膜は、前記溝パターンの内壁上部を露出する状態で設けられている
ことを特徴とする半導体装置。
【請求項８】
請求項1記載の半導体装置において、
前記ゲート絶縁膜は、アルミニウム（Ａｌ）、イットリウム（Ｙ）、ジルコニウム（Ｚｒ）、ランタン（Ｌａ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）のうちから選択される少なくとも１種を含んだ酸化物、酸化珪化物、窒化酸化物、または酸化窒化珪化物を有する
ことを特徴とする半導体装置。
【請求項９】
請求項1記載の半導体装置において、
前記ゲート電極は、当該ゲート電極の仕事関数を調整するための仕事関数制御層を含む積層構造を有する
ことを特徴とする半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
前記仕事関数制御層は、前記ゲート絶縁膜に接して設けられている
ことを特徴とする半導体装置。
【請求項１１】
請求項１記載の半導体装置において、
前記半導体基板上に、前記ゲート絶縁膜とゲート電極と応力印加層とを備えたｐ型電界効果トランジスタとｎ型電界効果トランジスタとが設けられており、
前記ｐ型電界効果トランジスタおよびｎ型電界効果トランジスタの少なくとも一方のゲート電極は、当該ゲート電極の仕事関数を調整するための仕事関数制御層を含む積層構造を有する
ことを特徴とする半導体装置。
【請求項１２】
請求項１１記載の半導体装置において、
前記ｐ型電界効果トランジスタおよびｎ型電界効果トランジスタのゲート電極が、それぞれ異なる仕事関数を有する
ことを特徴とする半導体装置。
【請求項１３】
半導体基板上にダミーのゲート電極を形成し、当該ダミーのゲート電極をマスクにしたエッチングにより当該半導体基板の表面を掘り下げる第１工程と、
前記掘り下げられた半導体基板の表面に、当該半導体基板とは格子定数の異なる半導体材料からなる応力印加層をエピタキシャル成長によって形成する第２工程と、
前記ダミーのゲート電極および応力印加層を覆う状態で層間絶縁膜を成膜し、当該層間絶縁膜から当該ダミーのゲート電極を露出させた後、当該ダミーのゲート電極を除去することにより当該層間絶縁膜に溝パターンを形成すると共に前記半導体基板を露出させる第３工程と、
前記溝パターンの底部に露出させた前記半導体基板の露出面を掘り下げる第４工程と、
前記半導体基板の露出面が掘り下げられた前記溝パターン内にゲート絶縁膜を介して新たなゲート電極を埋め込み形成する第５工程とを行う
ことを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、
前記第４工程で前記半導体基板を掘り下げる深さは、前記応力印加層の深さ位置よりも浅い
ことを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１３記載の半導体装置の製造方法において、
前記第１工程では、前記ダミーのゲート電極の側壁にサイドウォールを形成し、当該ダミーのゲート電極およびサイドウォールをマスクにしたエッチングにより当該半導体基板の表面を張り下げ、
前記第２工程では、前記サイドウォールの外側に前記応力印加層を形成する
ことを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１３記載の半導体装置の製造方法において、
前記第５工程では、仕事関数を調整するための仕事関数制御層を含む積層構造からなる前記ゲート電極を形成する
ことを特徴とする半導体装置の製造方法。
【請求項１７】
半導体基板の表面側を掘り下げた凹部を形成する第１工程と、
前記凹部にダミーのゲート電極を形成し、当該ゲート電極をマスクにしたエッチングにより当該半導体基板の表面を掘り下げる第２工程と、
前記掘り下げられた半導体基板の表面に、当該半導体基板とは格子定数の異なる半導体材料からなる応力印加層をエピタキシャル成長によって形成する第３工程と、
前記ダミーのゲート電極および応力印加層を覆う状態で層間絶縁膜を成膜し、当該層間絶縁膜から当該ダミーのゲート電極を露出させた後、当該ダミーのゲート電極を除去して前記半導体基板の凹部に重なる溝パターンを形成する第４工程と、
前記半導体基板の凹部を含む前記溝パターン内にゲート絶縁膜を介して新たなゲート電極を埋め込み形成する第５工程とを行う
ことを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１７記載の半導体装置の製造方法において、
前記第２工程で前記半導体基板を掘り下げる深さは、前記凹部の深さ位置よりも深い
ことを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１７記載の半導体装置の製造方法において、
前記第２工程では、前記ダミーのゲート電極の側壁にサイドウォールを形成し、当該ダミーのゲート電極およびサイドウォールをマスクにしたエッチングにより当該半導体基板の表面を掘り下げ、
前記第３工程では、前記サイドウォールの外側に前記応力印加層を形成する
ことを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１７記載の半導体装置の製造方法において、
前記第５工程では、仕事関数を調整するための仕事関数制御層を含む積層構造からなる前記ゲート電極を形成する
ことを特徴とする半導体装置の製造方法。
【請求項２１】
請求項１７記載の半導体装置の製造方法において、
前記第２工程では、前記ゲート絶縁膜を介して前記ダミーのゲート電極を形成し、
前記第５工程では、前記第２工程で形成した前記ゲート絶縁膜上に新たなゲート電極を埋め込み形成する
ことを特徴とする半導体装置の製造方法。
【請求項２２】
請求項２１記載の半導体装置の製造方法において、
前記第２工程では、前記ゲート絶縁膜と前記ダミーのゲート電極との間に、キャップ膜を形成し、
前記第４工程で前記ダミーのゲート電極を除去する際には、前記キャップ膜をストッパとしたエッチングを行う
ことを特徴とする半導体装置の製造方法。
【請求項２３】
請求項２２記載の半導体装置の製造方法において、
前記第４工程では、前記ゲート絶縁膜上に、前記ゲート電極の仕事関数を調整するための仕事関数制御層として前記キャップ膜を残す
ことを特徴とする半導体装置の製造方法。
【請求項２４】
請求項２２記載の半導体装置の製造方法において、
前記第４工程では、前記ゲート絶縁膜上に前記キャップ膜を残して前記ダミーのゲート電極を除去し、
前記第５工程では、前記キャップ膜と反応させる金属膜を当該キャップ膜上に成膜し、当該キャップ膜と金属膜とを反応させて仕事関数制御層を形成した後、前記半導体基板の凹部を含む前記溝パターン内に当該仕事関数制御層を介してゲート電極材料を埋め込み形成し、当該仕事関数制御層によって仕事関数が制御された新たなゲート電極を形成する
ことを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【公開番号】特開２００８−１９３０６０（Ｐ２００８−１９３０６０Ａ）
【公開日】平成２０年８月２１日（２００８．８．２１）
【国際特許分類】
【出願番号】特願２００７−３２９５６４（Ｐ２００７−３２９５６４）
【出願日】平成１９年１２月２１日（２００７．１２．２１）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２０年８月２１日（２００８．８．２１）
【国際特許分類】
【出願日】平成１９年１２月２１日（２００７．１２．２１）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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