半導体装置および半導体装置の製造方法
【課題】研磨工程などを削減するとともに素子分離領域の上に微細なゲートスペースパターンを有する。
【解決手段】半導体装置は、半導体基板１００と、素子分離絶縁膜１０１と、第１および第２電極１０７ａ，１０７ｂと、ゲート絶縁膜パターン１０４と、側壁絶縁膜１０８とを備えている。素子分離絶縁膜１０１は半導体基板１００の上に設けられており、第１および第２電極１０７ａ，１０７ｂはゲート絶縁膜パターン１０４を挟むようにして素子分離絶縁膜１０１の上に設けられている。側壁絶縁膜１０８は、第１および第２電極１０７ａ，１０７ｂの側面のうちゲート絶縁膜パターン１０４に接している部分以外の部分に設けられている。
【解決手段】半導体装置は、半導体基板１００と、素子分離絶縁膜１０１と、第１および第２電極１０７ａ，１０７ｂと、ゲート絶縁膜パターン１０４と、側壁絶縁膜１０８とを備えている。素子分離絶縁膜１０１は半導体基板１００の上に設けられており、第１および第２電極１０７ａ，１０７ｂはゲート絶縁膜パターン１０４を挟むようにして素子分離絶縁膜１０１の上に設けられている。側壁絶縁膜１０８は、第１および第２電極１０７ａ，１０７ｂの側面のうちゲート絶縁膜パターン１０４に接している部分以外の部分に設けられている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関し、特にゲート電極パターンの形成方法に特徴がある。
【背景技術】
【０００２】
近年の半導体装置においては、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタなどの能動素子と、抵抗などの受動素子とを共通の半導体基板の上に形成してＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ−ｃｉｒｃｕｉｔ）を構成することにより、半導体装置全体を高集積化することが進められている。このため、素子領域を構成するゲート電極は、目的に応じて微細な寸法のラインパターンやスペースパターンを形成する必要がある。能動素子を形成する活性領域の上では、ゲート電極間にＭＯＳトランジスタのソース・ドレイン領域となる領域を形成し、そのソース・ドレイン領域にコンタクトプラグを電気的に接触させる必要がある。このため、ゲート電極間の寸法は、コンタクトプラグの寸法やゲート電極の側壁絶縁膜の寸法により制約されており、ゲートスペースパターンの微細化限界による制限を受けるほどの集積化は行われない。一方、素子分離絶縁膜上のゲート電極は、ゲート電極の間にコンタクトプラグなどを形成する必要がないので、微細なスペースパターンの形成が要求される場合がある。
【０００３】
図７に、従来におけるゲート電極形成プロセスを用いて素子分離絶縁膜の上に半導体装置を形成した場合のその半導体装置の断面図を示す。図７に示すように、従来のこのような半導体装置は、半導体基板６００の上に形成された素子分離絶縁膜６０１と、ゲート電極６０２およびゲート電極６０３と、ゲート電極６０２およびゲート電極６０３のそれぞれの側壁に形成された側壁絶縁膜６０４と、半導体基板６００の全面を覆う層間絶縁膜６０５とから構成されている。ここで、ゲート電極６０２およびゲート電極６０３は、フォトレジストをマスクとしてゲート電極材料をエッチングすることにより互いに分離して形成されている。
【特許文献１】特開２００２−３０５２５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、前述した従来技術では、次に述べる問題がある。
【０００５】
半導体装置（半導体素子）を高集積化するためには、ゲート電極６０２とゲート電極６０３との間のゲート分離幅ａを可能な限り小さくすることが望ましい。ここで、ゲート分離幅ａは、フォトレジストのスペースパターンに対する露光の解像限界により律速される。なお、フォトレジストでは、ラインパターンに比べてスペースパターンの方が解像限界寸法が大きいので、微細形成しにくい。
【０００６】
また、近年では、活性領域上のＭＯＳトランジスタを構成するゲート電極のラインパターンを微細化するために、フォトレジストのマスクパターンを等方性エッチングした後にゲート電極材料を異方性エッチングする方法（シュリンクエッチング）が用いられている。このため、ゲート分離幅ａは、フォトレジストのスペースパターンの解像限界よりもさらに大きくなる。この結果、ゲートスペースパターンを微細に形成することは、ゲートラインパターンを微細に形成することに比べて困難である。
【０００７】
上記問題は、微細なゲートラインパターンを別のゲートパターンと分離する場合において、さらに深刻となる。
【０００８】
微細なゲートラインパターンの分離を必要とする具体例として、複数のＭＯＳトランジスタを互いに平行に並べる場合が挙げられる。図８（ａ）に、互いに平行に並べられた２つのＭＯＳトランジスタを上から見た図を示す。なお、同図では、図が煩雑になることを避けるために、ゲート電極の側壁絶縁膜を省略している。
【０００９】
ゲート電極７０１，７０２は、活性領域７００，７００の上にそれぞれ設けられており、素子分離絶縁膜７０３の上で互いに離れている。ゲート電極７０１，７０２は、それぞれ、レジストパターン７０４，７０５（これらのレジストパターン７０４，７０５はゲート電極パターンを形成したのちに除去されているので、図８（ａ）では破線で示している）をマスクとして用い、シュリンクエッチングにより形成されている。ここで、レジストパターン７０４，７０５は微細なラインパターンであるので、その端部はフォトリソグラフィー時に角が丸くなると共に後退しながら形成される。具体的には、図８（ｂ）に示すようにレジストの角の丸まり７０６がレチクルパターン７０８に重なると、図８（ｃ）に示すようにレジストパターン（微細なラインパターン）７０７の端部がレチクルパターン７０８から後退する。このようにしてレジストパターン７０４，７０５が形成されるので、レジストパターン７０４とレジストパターン７０５との間のレジスト分離幅ｂ０は、フォトレジストのスペースパターンの解像限界よりも大きくなる。さらに、シュリンクエッチング法を用いてゲート電極７０１およびゲート電極７０２を形成しているので、ゲート電極７０１とゲート電極７０２との間のゲート分離幅ｂは、レジスト分離幅ｂ０よりも大きくなる。従って、活性領域７００の間を十分に広げなければ、図８（ａ）に示す太点線部にゲート長の短い領域が形成され、所望のＭＯＳトランジスタ特性を得ることができなくなる。そして、活性領域７００の間を広げるということは、すなわち、ゲートラインパターンの微細化を阻害することである。
【００１０】
このため、特開２００２−３０５２５１号公報では、以下に示す方法を用いてゲート電極が形成されている。図９（ａ）および図９（ｂ）は同公報に開示された方法を用いて形成された半導体装置の構成を示しており、図９（ａ）はその上面図であり、図９（ｂ）は図９（ａ）に示すIXB−IXB線における断面図である。
【００１１】
具体的には、まず、２つの活性領域８００，８００を跨ぐように、絶縁膜からなるダミーゲート層（図示せず）を形成し、ダミーゲート層の側面に側壁絶縁膜８０１を形成する。次に、ダミーゲート層と同じ高さにまで層間絶縁膜８０２を形成し、ダミーゲート層のうちゲート電極領域となる部分を開口し、その開口部にゲート電極８０３およびゲート電極８０４を形成する。これにより、ゲート電極８０３およびゲート電極８０４は、ダミーゲート層の非開口領域８０６を挟んで形成される、すなわち、素子分離絶縁膜８０５上において互いに分離される。このようにしてゲート電極を形成すると、ゲート電極端部の角が丸まることを抑制できる。
【００１２】
しかし、特開２００２−３０５２５１号公報に開示された方法を用いてデート電極を形成すると、層間絶縁膜８０２の形成時とゲート電極８０３およびゲート電極８０４の形成時とにそれぞれ研磨を行うので、研磨を２回行うことになる。研磨を均等に行わなければ、ゲート電極８０３およびゲート電極８０４の高さが相異なってしまう。
【００１３】
また、公知の手法を用いて金属サリサイドを活性領域８００の上に形成する場合には、ゲート電極を形成したのちにゲート不純物の活性化処理を行うと金属サリサイドの特性が悪化するので、一般に知られているポリシリコンをゲート電極材料として使用することができない。
【００１４】
さらに、側壁絶縁膜８０１および層間絶縁膜８０２をエッチングすることなく、異方性エッチング法を用いてダミーゲート層の一部分のみを開口することは難しい。
【００１５】
本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、研磨工程などを削減するとともに素子分離領域の上に微細なゲートスペースパターンを有する半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００１６】
本発明の第１の半導体装置は、半導体基板上に形成された素子分離絶縁膜と、互いに離れるように素子分離絶縁膜の上に設けられた第１電極および第２電極と、第１電極と第２電極とで挟まれるように素子分離絶縁膜の上に設けられた絶縁膜パターンと、第１電極および第２電極の側面のうち絶縁膜パターンに接している部分以外の部分にそれぞれ設けられた側壁絶縁膜とを備えている。
【００１７】
本発明の第１の半導体装置では、絶縁膜パターンには幅が最小である部分が存在しており、幅が最小である部分の絶縁膜パターンの幅は８０ｎｍ以下であることが好ましい。
【００１８】
本発明の第１の半導体装置では、半導体基板には素子領域とダミー領域とが存在しており、第１電極および第２電極と、絶縁膜パターンと、側壁絶縁膜とは、素子領域内に設けられており、ダミー領域内には、絶縁膜パターンと、絶縁膜パターンの側面に設けられた側壁絶縁膜とが設けられていることが好ましい。
【００１９】
本発明の第１の半導体装置では、絶縁膜パターンのうち半導体基板の上面に接している部分の面積は、半導体基板の上面の面積の２０％以上５０％以下であることが好ましい。
【００２０】
本発明の第１の半導体装置では、素子分離絶縁膜は、絶縁膜パターンよりも幅広であることが好ましい。
【００２１】
本発明の第１の半導体装置では、第１電極および第２電極の上にそれぞれ設けられた金属シリサイド膜と、金属シリサイド膜および絶縁膜パターンを覆う層間絶縁膜とをさらに備えていることが好ましい。
【００２２】
本発明の第２の半導体装置は、互いに隣接するように半導体基板上に形成された活性領域および素子分離絶縁膜と、活性領域の上に設けられたゲート絶縁膜と、ゲート絶縁膜の上に設けられた第１ゲート電極と、素子分離絶縁膜の上に設けられ第１ゲート電極に接する絶縁膜パターンと、絶縁膜パターンを挟んで第１ゲート電極とは反対側に設けられた第２ゲート電極と、第１ゲート電極および第２ゲート電極の側面のうち絶縁膜パターンに接している部分以外の部分にそれぞれ設けられた側壁絶縁膜と、活性領域内であってゲート絶縁膜よりも下に設けられたソース・ドレイン電極とを備えている。絶縁膜パターンは活性領域に対して平行に延びている一方、第１ゲート電極および第２ゲート電極はそれぞれ活性領域に対して略垂直に延びており、第１ゲート電極および第２ゲート電極の両端はそれぞれ素子分離絶縁膜の上に設けられている。
【００２３】
本発明の第２の半導体装置では、第２ゲート電極は、絶縁膜パターンを挟んで第１ゲート電極に対向して設けられていることが好ましい。
【００２４】
本発明の第２の半導体装置では、素子分離絶縁膜に対して活性領域とは反対側に設けられた第２の活性領域と、第２の活性領域の上に設けられた第２のゲート絶縁膜とをさらに備え、第２ゲート電極は、第２のゲート絶縁膜の上に設けられており、第１ゲート電極および第２ゲート電極は、それぞれ、ＳＲＡＭ（static random access memory）のゲート電極であることが好ましい。
【００２５】
本発明の第２の半導体装置では、第１ゲート電極および第２ゲート電極の上にそれぞれ設けられた金属シリサイド膜と、金属シリサイド膜および絶縁膜パターンを覆う層間絶縁膜とをさらに備えていることが好ましく、金属シリサイド膜と層間絶縁膜との間には絶縁膜が設けられていることが好ましい。
【００２６】
本発明の第１および第２の半導体装置では、絶縁膜パターンは複数の絶縁膜パターンが積層されることにより形成されていることが好ましく、絶縁膜パターンの上面はシリコン酸化膜からなることが好ましい。
【００２７】
本発明の第１の半導体装置の製造方法は、半導体基板上に素子分離絶縁膜および絶縁膜材料を順に設ける工程と、絶縁膜材料の上に第１レジストパターンを設ける工程と、第１レジストパターンをマスクとして絶縁膜材料をエッチングすることにより素子分離絶縁膜の上に絶縁膜パターンを形成する工程と、素子分離絶縁膜のうち絶縁膜パターンが形成されている部分以外の部分に電極材料を設ける工程と、絶縁膜パターンおよび電極材料の上に第２レジストパターンを設ける工程と、第２レジストパターンをマスクとして電極材料をエッチングすることにより絶縁膜パターンを挟むように第１電極および第２電極を形成する工程と、第１電極および第２電極の側面のうち露出している部分に側壁絶縁膜をそれぞれ設ける工程とを備えている。
【００２８】
本発明の第１の半導体装置の製造方法において、絶縁膜パターンを形成する工程では、第１レジストパターンに対して等方性エッチングを行った後に、第１レジストパターンをマスクとして絶縁膜材料に対して異方性エッチングを行い、第１電極および第２電極を形成する工程では、第２レジストパターンに対して等方性エッチングを行った後に、第２レジストパターンをマスクとして電極材料に対して異方性エッチングを行うことが好ましい。
【００２９】
本発明の第１の半導体装置の製造方法において、電極材料を設ける工程は、絶縁膜パターンを覆うように電極材料を設ける工程と、絶縁膜パターンの上面が露出するまで電極材料を研磨する工程と、電極材料に不純物を注入した後に熱処理を行う工程とを有していることが好ましい。
【００３０】
本発明の第１の半導体装置の製造方法において、側壁絶縁膜を形成する工程の後に、第１電極および第２電極の上にそれぞれ金属シリサイド膜を設ける工程と、金属シリサイド膜および絶縁膜パターンを覆うように層間絶縁膜を設ける工程とをさらに備えていることが好ましい。
【００３１】
本発明の第２の半導体装置の製造方法は、互いに隣接するように半導体基板上に活性領域および素子分離絶縁膜を形成する工程と、活性領域の上にゲート絶縁膜を設ける工程と、ゲート絶縁膜および素子分離絶縁膜の上に絶縁膜材料を設ける工程と、活性領域に対して略平行に延びるように第１レジストパターンを絶縁膜材料の上に設ける工程と、第１レジストパターンをマスクとして絶縁膜材料をエッチングすることにより素子分離絶縁膜の上に絶縁膜パターンを形成する工程と、素子分離絶縁膜のうち絶縁膜パターンが形成されている部分以外の部分にゲート電極材料を設ける工程と、活性領域に対して略垂直に延びるように第２レジストパターンを絶縁膜パターンおよびゲート電極材料の上に設ける工程と、第２レジストパターンをマスクとしてゲート電極材料をエッチングすることにより、ゲート絶縁膜の上に第１ゲート電極を形成し絶縁膜パターンを挟んで第１ゲート電極とは反対側に第２ゲート電極を形成する工程と、第１ゲート電極および第２ゲート電極の側面のうち露出している部分に側壁絶縁膜を設ける工程と、活性領域内にソース・ドレイン電極材料をそれぞれ注入することにより活性領域内のうちゲート絶縁膜よりも下にソース・ドレイン電極を形成する工程とを備えている。
【００３２】
本発明の第２の半導体装置の製造方法において、素子分離絶縁膜に対して活性領域とは反対側に第２の活性領域を形成する工程と、第２の活性領域の上に第２のゲート絶縁膜を設ける工程とをさらに備え、第２ゲート電極を第２のゲート絶縁膜の上に設けることが好ましい。
【００３３】
本発明の第２の半導体装置の製造方法において、絶縁膜パターンを形成する工程では、第１レジストパターンに対して等方性エッチングを行った後に、第１レジストパターンをマスクとして絶縁膜材料に対して異方性エッチングを行い、第１ゲート電極および第２ゲート電極を形成する工程では、第２レジストパターンに対して等方性エッチングを行った後に、第２レジストパターンをマスクとしてゲート電極材料に対して異方性エッチングを行うことが好ましい。
【００３４】
本発明の第２の半導体装置の製造方法において、側壁絶縁膜を形成する工程の後に、第１ゲート電極および第２ゲート電極の上に金属シリサイド膜をそれぞれ設ける工程と、金属シリサイド膜および絶縁膜パターンを覆うように層間絶縁膜を設ける工程とをさらに備えていることが好ましい。
【００３５】
本発明の第２の半導体装置の製造方法において、第２レジストパターンを設ける工程では、絶縁膜パターンの一部分が露出するように第２レジストパターンを設け、第１ゲート電極および第２ゲート電極を形成する工程では、絶縁膜パターンのうちの露出している部分に対してエッチングを行うことが好ましい。
【発明の効果】
【００３６】
本発明によれば、研磨工程などを削減するとともに素子分離領域の上に微細なゲートスペースパターンを有する。
【発明を実施するための最良の形態】
【００３７】
以下では、図面を用いて本発明にかかる実施形態を詳細に説明する。なお、以下において、同一の部材には同一の符号を付して、その説明を省略する。また、本願は、以下の記載に限定されない。
【００３８】
《発明の実施形態１》
図１（ａ）〜図１（ｊ）は、実施形態１にかかる半導体装置の製造方法、特に半導体装置の素子領域１２０の製造方法を示す断面図である。
【００３９】
まず、図１（ａ）に示すように、ｐ型シリコン基板（半導体基板）１００の上に、素子絶縁膜１０１およびシリコン窒化膜（絶縁膜材料）１０２を順に形成する。ここで、シリコン基板１００に対してＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ ）法を用いて素子絶縁膜１０１を形成することが好ましい。また、膜厚については、素子絶縁膜１０１の膜厚を３００ｎｍとし、シリコン窒化膜１０２の膜厚を１４０ｎｍとすることが好ましい。
【００４０】
次に、図１（ｂ）に示すように、リソグラフィー技術を用いて、シリコン窒化膜１０２の上にレジストパターン（第１レジストパターン）１０３を形成する。
【００４１】
続いて、レジストパターン１０３をマスクとしてシリコン窒化膜１０２を異方性エッチングし、図１（ｃ）に示すようにゲート分離絶縁膜パターン（絶縁膜パターン）１０４を形成してレジストパターン１０３を除去する。シリコン窒化膜１０２のエッチング条件としては、シリコン窒化膜１０２が素子絶縁膜１０１よりも優先的にエッチングされるように設定することが好ましい。また、シリコン窒化膜１０２の異方性エッチングを行う前にレジストパターン１０３を等方性エッチングすることにより、ゲート分離絶縁膜パターン１０４の横方向における寸法を小さくしてもよい（シュリンクエッチング）。さらに、ゲート分離絶縁膜パターン１０４の幅は、素子分離絶縁膜１０１の幅よりも狭いことが好ましく、長手方向において略同一でなくても良いが、ゲート分離絶縁膜パターン１０４のうち最も狭い部分の幅を８０ｎｍ以下とすることが好ましい。また、ゲート分離絶縁膜パターン１０４のうち半導体基板の上面に接している部分の面積を、半導体基板の上面の面積の２０％以上５０％以下とすることが好ましい。
【００４２】
続いて、図１（ｄ）に示すように、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、Ｐ型シリコン基板１００の上面全体（素子絶縁膜１０１およびゲート分離絶縁膜パターン１０４の上）にポリシリコン（電極材料）１０５を堆積する。このとき、膜厚が例えば１６０ｍｍとなるまでポリシリコン１０５を堆積することが好ましい。
【００４３】
続いて、図１（ｅ）に示すように、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃａｎｉｃａｌ Ｐｏｌｉｓｈ）法を用いてゲート分離絶縁膜パターン１０４が露出するまでポリシリコン１０５を研磨する。オーバー研磨を含めて、ゲート分離絶縁パターン１０４およびポリシリコン１０５の膜厚を例えば１２０ｎｍとすることが好ましい。ここで、ゲート分離絶縁膜パターン１０４のうちパターン密度の低い部分では、ディッシングと呼ばれる現象によりポリシリコン１０５の研磨後の膜厚がシリコン窒化膜１０２のうちパターン密度の高いところに比べて薄くなってしまう。ゲート分離絶縁膜パターン１０４をＣＭＰにおけるダミーパターンとして使用することによりディッシングを回避することができるが、そのためには、ゲート電極の分離を行いたい領域だけではなく素子形成領域以外の部分にもゲート分離絶縁膜パターン１０４を形成する。この場合、ゲート分離絶縁膜パターン１０４のうちダミーパターンとして用いる部分の面積率は２０％以上であることが好ましく、その大きさは任意であり、また、必ずしも素子分離絶縁膜１０１の上に形成しなくてもよい。
【００４４】
続いて、図示していないが、イオン注入法を用いてポリシリコン１０５に不純物を注入し、その不純物の活性化処理を行う。
【００４５】
続いて、図１（ｆ）に示すように、ゲート分離絶縁膜パターン１０４およびポリシリコン１０５の上に、リソグラフィ技術を用いてレジストパターン（第２レジストパターン）１０６を形成する。ここでは、レジストパターン１０６を構成するフォトレジストのスペースパターン（レジストパターン１０６）の解像限界寸法は、ゲート分離絶縁膜パターン１０４の横方向の寸法よりも大きい。
【００４６】
続いて、図１（ｇ）に示すように、レジストパターン１０６をマスクとしてポリシリコン１０５をシュリンクエッチングする。これにより、第１および第２電極１０７ａ，１０７ｂが形成される。ここで、レジストパターン１０６に施す等方性エッチングによりレジストパターン１０６が縮小する量は２０ｎｍ程度である。
【００４７】
続いて、図１（ｈ）に示すように、Ｐ型シリコン基板１００の上面全体（ゲート分離絶縁膜パターン１０４の上と、第１および第２電極１０７ａ，１０７ｂの上と）に例えば膜厚４０ｎｍのシリコン窒化膜を堆積した後、このシリコン窒化膜をエッチバックする。これにより、第１および第２電極１０７ａ，１０７ｂの側壁のうちゲート分離絶縁膜パターン１０４と接していない部分に、側壁絶縁膜１０８が形成される。
【００４８】
続いて、図１（ｉ）に示すように、プラズマＣＶＤ法等を用いてｐ型シリコン基板１００の上面全面（ゲート分離絶縁膜パターン１０４と、第１および第２電極１０７ａ，１０７ｂの上）にシリコン酸化膜（膜厚が例えば５００ｎｍ以上７００ｎｍ以下）を堆積し、その後ＣＭＰを行う。これにより、第１および第２電極１０７ａ，１０７ｂの上とゲート分離絶縁膜パターン１０４の上とに層間絶縁膜１０９（膜厚が例えば１００ｎｍ以上３００ｎｍ以下）が形成される。
【００４９】
このようにして形成された半導体装置を上から見ると、図１（ｊ）に示すようになる。すなわち、本実施形態にかかる半導体装置では、半導体基板１００の上面に素子絶縁膜１０１が形成されている。素子絶縁膜１０１の上にゲート分離絶縁膜パターン１０４と第１および第２電極１０７ａ，１０７ｂとが設けられており、第１および第２電極１０７ａ，１０７ｂはゲート分離絶縁膜パターン１０４を挟んで設けられている。第１および第２電極１０７ａ，１０７ｂの側面のうちゲート分離絶縁膜パターン１０４に接していない部分には、側壁絶縁膜１０８が設けられている。
【００５０】
以上説明したように、第１電極１０７ａと第２電極１０７ｂとの間にはゲート分離絶縁パターン１０４が設けられており、これにより、第１電極１０７ａと第２電極１０７ｂとは互いに離れて設けられている。このような第１および第２電極１０７ａ，１０７ｂを形成するためには、フォトレジストのラインパターン（レジストパターン１０３）をマスクとしてゲート分離絶縁膜パターン１０４を形成しゲート分離絶縁膜パターン１０４を挟むようにゲート電極材料（ポリシリコン）を設ける工程と、ゲート電極材料のうちフォトレジストのスペースパターンから露出した部分をエッチングした後にそのエッチングされた部分に絶縁膜（層間絶縁膜１０９）を埋める工程との２種類の工程を組み合わせている。
【００５１】
また、ゲート分離絶縁膜パターン１０４を用いずにシュリンクエッチングを用いて第１および第２電極１０７ａ，１０７ｂをそれぞれ形成すると、解像限界以下のゲートラインパターンを形成することはできるが、スペースパターンは拡がってしまう。しかし、ゲート分離絶縁膜パターン１０４の形成時にシュリンクエッチングを組み合わせることにより、解像限界以下のゲートスペースパターンを形成することを可能としている。すなわち、シュリンクエッチングを２回行うことにより、ゲートラインパターンおよびゲートスペースパターンの両方を解像限界以下で形成することができる。
【００５２】
また、側壁絶縁膜１０８を形成した後に、公知の方法を用いて第１および第２電極１０７ａ，１０７ｂの表面にそれぞれ金属シリサイド膜を形成すると、ゲート不純物の活性化処理は側壁絶縁膜１０８の形成前に完了している。よって、金属シリサイド膜を形成後、その金属シリサイド膜はゲート不純物の活性化処理に代表される高温長時間の熱処理に曝されないので、シリサイド特性の悪化を防ぐことができる。
【００５３】
なお、本実施形態にかかる半導体装置では、シリコン窒化膜１０２をエッチングすることによりゲート分離絶縁膜パターン１０４を作製している。しかし、シリコン窒化膜１０２は、素子絶縁膜１０１よりも優先的にエッチングされる絶縁膜であればよく、下層シリコン窒化膜と上層シリコン酸化膜との積層構造であってもよい。このようにシリコン窒化膜１０２が積層構造をとる場合には、上層シリコン酸化膜と下層シリコン窒化膜とを異方性エッチングによりパターニングした後に、等方性エッチングにより下層シリコン窒化膜のみをさらに微細幅に加工することができる。この加工において、上層シリコン酸化膜の幅は減少しないので、ゲート分離絶縁膜パターンの見かけ上の面積率は減少しない。よって、シリコン窒化膜１０２として積層構造を採用する場合には、面積率が小さいパターンを用いてディッシングの発生を回避することができるとともに、ゲート分離幅を縮小することができる。
【００５４】
また、半導体基板全体を考えた場合、微細なゲートパターン形成が不要な領域（例えばダミー領域）も存在する。ゲート電極を形成したのちに半導体基板全体にシリコン酸化膜を堆積しそののちＣＭＰを行って層間絶縁膜を形成する工程において、ＣＭＰ実施時にゲートパターンの面積率が低い領域ではディッシングが発生してしまう。このため、従来方法では、ダミー領域にダミーゲート電極パターンを形成してゲートパターンの面積率の低下を防止することにより、ディッシングの発生を抑制している。しかし、図２（ａ）に示すように、ダミー領域２１０において層間絶縁膜２０４の上に配線パターン２０５を配置する場合、配線パターン２０５とダミーゲート電極パターン２０２との間には浮遊容量が発生し、半導体装置の動作速度が遅くなるという問題があった。なお、図２（ａ）において、２００はｐ型シリコン基板であり、２０１は素子分離絶縁膜であり、２０３は側壁絶縁膜である。
【００５５】
一方、本実施形態にかかる半導体装置の製造方法を応用すれば、図２（ｂ）に示すように、ダミー領域２２０では、一部のダミーゲート電極２０５をゲート分離絶縁膜パターン（絶縁膜パターン）２０６で置き換えることができる。これにより、ダミーゲート電極パターン２０５とゲート分離絶縁膜パターン２０６との間には浮遊容量が発生しないので、ディッシングの発生を防ぐことができるとともに半導体装置の動作速度の低下を抑制することができる。なお、ゲートパターンの面積率を確保できるならば、全てのダミーゲート電極パターン２０２をゲート分離絶縁膜パターン２０６で置き換えても良い。
【００５６】
《発明の実施形態２》
図３（ａ）〜図３（ｇ）は、実施形態２にかかる半導体装置の製造方法を示す断面図である。なお、以下において、上記実施形態１と重複する内容については、省略する。
【００５７】
まず、図３（ａ）に示すように、ｐ型シリコン基板（半導体基板）３００の上に、素子分離絶縁膜３０１、シリコン窒化膜（絶縁膜材料）３０２およびポリシリコン３０３を順に形成する。このとき、素子分離絶縁膜３０１の膜厚は例えば３００ｎｍであり、シリコン窒化膜３０２の膜厚は例えば１４０ｎｍであり、ポリシリコン３０３の膜厚は３０ｎｍであることが好ましい。
【００５８】
次に、図３（ｂ）に示すように、ポリシリコン３０３の上に、フォトリソグラフィーによりレジストパターン（第１レジストパターン）３０４を形成する。
【００５９】
続いて、レジストパターン３０４をマスクとしてポリシリコン３０３を異方性エッチングし、図３（ｃ）に示すようにポリシリコンマスク３０５を形成してレジストパターン３０４を除去する。ポリシリコン３０３のエッチング条件として、シリコン窒化膜３０２よりもポリシリコン３０３が優先的にエッチングされる条件で行うことが好ましい。また、ポリシリコン３０３の異方性エッチングを行う前に、レジストパターン３０４を等方性エッチングしてポリシリコンマスク３０５の横方向における寸法を小さくしてもよい。
【００６０】
続いて、図３（ｄ）に示すように、ポリシリコンマスク３０５をマスクとしてシリコン窒化膜３０２を異方性エッチングすることにより、ゲート分離絶縁膜パターン（絶縁膜パターン）３０６を形成する。シリコン窒化膜３０２のエッチング条件として、素子分離絶縁膜３０１よりもシリコン窒化膜３０２が優先的にエッチングされる条件で行うことが好ましい。
【００６１】
続いて、図３（ｅ）に示すように、等方性エッチングによりゲート分離絶縁膜パターン３０６の寸法をシュリンクさせてゲート分離絶縁膜パターン（絶縁膜パターン）３１６とする。ここで、ゲート分離絶縁膜パターン３０６の上にはポリシリコンマスク３０５が設けられているので、ゲート分離絶縁膜パターン３０６の縦方向にはシュリンクが発生しない。等方性エッチングによるゲート分離絶縁膜パターン３０６のシュリンク量は２０ｎｍ程度であることが好ましい。
【００６２】
続いて、図３（ｆ）に示すように、ＣＶＤ法を用いてｐ型シリコン基板３００の上面全体（具体的には、素子分離絶縁膜３０１の上、ゲート分離絶縁膜パターン３１６の側方およびポリシリコンマスク３０５の上）に、ポリシリコン（電極材料）３０７を堆積する。このとき、ｐ型シリコン基板３００の上面およびポリシリコンマスク３０５の上には、それぞれ、例えば膜厚１６０ｎｍのポリシリコン３０７が堆積されることが好ましい。
【００６３】
続いて、図３（ｇ）に示すように、ＣＭＰ法を用いてゲート分離絶縁膜パターン３１６が露出するまでポリシリコン３０７を研磨する。このとき、オーバー研磨を含めてゲート分離絶縁膜パターン３１６およびポリシリコン３０７の膜厚をそれぞれ１２０ｎｍとすることが好ましい。また、ポリシリコンマスク３０５はＣＭＰ法により削り取られる。これより以降の工程では、上記実施形態１の図１（ｆ）〜図１（ｉ）を順に行う。
【００６４】
このようにして形成された半導体装置では、上記実施形態１と同じく、半導体基板３００上に素子分離絶縁膜３０１が形成されており、素子分離絶縁膜３０１の上には２つのゲート電極（不図示）がゲート分離絶縁膜パターン３１６を挟むようにして設けられている。しかし、ゲート分離絶縁膜パターン３１６はシュリンクエッチングにより形成されているので、上記実施形態１におけるゲート分離絶縁膜パターン１０４よりも狭い。
【００６５】
上述の製造方法を用いて作製された半導体装置は、上記実施形態１と同様に、微細なゲートラインパターン（レジストパターン３０４）形成に優れる方法と微細なゲートスペースパターン（不図示）形成に優れる方法とを目的とするパターンに応じて使い分けることにより、微細なゲート加工が可能となり半導体装置の高集積化が可能となる。また、ゲート分離絶縁膜パターン３１６はパターニング後に等方性エッチングによりシュリンクされるので、上記実施形態１に比べて半導体装置をさらに高集積化することができる。さらには、後述のように、レジストパターン３０４も上記実施形態１に比べて微細化されているので、半導体装置のさらなる高集積化が可能である。
【００６６】
シュリンクエッチングを用いてパターニングを行う場合、被エッチング材料の上に形成されたレジストパターンは、等方性エッチングを行うことによりパターンの高さもシュリンクされる（レジストパターンの高さは低くなる）。一般に、レジスト高さのシュリンク量が多すぎると被エッチング材料のエッチングが完了するまでにレジストが消滅してしまう虞があるので、レジスト高さのシュリンク量をある一定値以上にできない。しかし、本実施形態では、レジストパターン３０４をマスクとして異方性エッチングを行う対象（被エッチング材料）はシリコン窒化膜３０２（例えば膜厚が１４０ｎｍ）ではなくポリシリコン３０３（例えば膜厚が３０ｎｍ）であるので、エッチングを完了するために必要なレジストパターン３０４の膜厚は上記実施形態１の場合よりも薄くなる。これにより、レジストパターン３０４に対するシュリンク量を増加させることができる。または、レジストパターン３０４に対するシュリンク量を増加させなくても、上記実施形態１に比べてレジストパターン３０４の初期膜厚を薄くできる。通常、リソグラフィにおけるレジストパターニングでは、レジスト膜厚が薄い方が微細なパターンまで解像できるので、シュリンク量を増加させない場合では、上記実施形態１に比べて微細なレジストパターン３０４を形成することができる。
【００６７】
また、本実施形態では、ポリシリコンマスク３０５をハードマスクとして用いることによりゲート分離絶縁膜パターン３０６をシュリンクさせることができる。よって、レジストパターン３０４よりも微細なゲート分離絶縁膜パターン３１６を、上記実施形態１よりも安定に形成することができる。また、ポリシリコンマスク３０５はゲート電極（不図示）と同じ材質であるので、ポリシリコン３０７をＣＭＰ法で研磨するときにゲート電極に悪影響を及ぼすことを抑制できる。
【００６８】
《発明の実施形態３》
図４（ａ）〜図４（ｉ）は、実施形態３にかかる半導体装置の製造方法を示す断面図である。なお、以下において、上記実施形態１と重複する内容については、省略する。
【００６９】
まず、図４（ａ）に示すように、周知の素子分離方法を用いて、ｐ型シリコン基板（半導体基板）４００の上面にトレンチ領域（不図示）を形成し、そのトレンチ領域に素子分離絶縁膜４０１を埋め込んで、素子分離と第１活性領域（活性領域）４０２および第２活性領域（第２の活性領域）４２２とに作り分ける。このとき、第１活性領域４０２と第２活性領域４２２とで挟むように素子分離絶縁膜４０１を形成する。そして、第１および第２活性領域４０２，４２２の上に犠牲酸化膜４０４，４０４をそれぞれ形成後、ｐ型シリコン基板４００の上面全体（具体的には、素子分離絶縁膜４０１の上と、第１および第２活性領域４０２，４２２の上と）にシリコン窒化膜（絶縁膜材料）４０３を形成する。ここで、トレンチ領域の深さは例えば３００ｎｍであることが好ましく、シリコン窒化膜４０３の厚みは例えば１４０ｎｍであることが好ましく、犠牲酸化膜４０４，４０４の厚みは例えば１０ｎｍであることが好ましい。
【００７０】
次に、図４（ｂ）に示すように、リソグラフィによりレジストパターン（第１レジストパターン）４０５をシリコン窒化膜４０３の上に形成する。このとき、第１活性領域４０２に対して略平行にレジストパターン４０５を形成する。
【００７１】
続いて、レジストパターン４０５をマスクとしてシリコン窒化膜４０３を異方性エッチングし、図４（ｃ）に示すようにゲート分離絶縁膜パターン（絶縁膜パターン）４０６を形成する。その後レジストパターン４０５を除去する。シリコン窒化膜４０３をエッチングする際には、素子分離絶縁膜４０１および各犠牲酸化膜４０４よりもシリコン窒化膜４０３が優先的にエッチングされるようにエッチング条件を設定することが好ましい。なお、ここでは、ゲート分離絶縁膜４０６の幅を、後述の工程で形成される側壁絶縁膜４１２（図４（ｈ）を参照）の幅を見越して素子分離絶縁膜４０１よりも小さくし、ゲート分離絶縁膜パターンの側壁絶縁膜４１２が活性領域４０２にかからないようにすることが好ましいので、必要に応じてレジストパターン４０５に対して等方性エッチングを行う（シュリンクエッチング）ことが好ましい。
【００７２】
続いて、犠牲酸化膜４０４，４０４を除去して、それぞれ、第１および第２活性領域４０２，４２２の上面を露出させる。そして、図４（ｄ）に示すように、熱酸化法を用いて第１および第２活性領域４０２，４２２の上にそれぞれ第１および第２ゲート絶縁膜（順に、ゲート絶縁膜、第２のゲート絶縁膜）４０７，４２７を形成し、さらにはＣＶＤ法を用いて半導体基板４００の上面全体（具体的には、素子分離絶縁膜４０１の上と、第１および第２ゲート絶縁膜４０７，４２７の上と、ゲート分離絶縁膜パターン４０６の上面および側方と）に、ポリシリコン（電極材料）４０８を堆積する。このとき、第１および第２ゲート絶縁膜４０７，４２７の膜厚はそれぞれ例えば２ｎｍであることが好ましく、ポリシリコン４０８の厚みは例えば１６０ｎｍであることが好ましい。
【００７３】
続いて、図４（ｅ）に示すように、ＣＭＰ法を用いてゲート分離絶縁膜パターン４０６が露出するまでポリシリコン４０８を研磨する。オーバー研磨を含めてゲート分離絶縁膜パターン４０６およびポリシリコン４０８の膜厚を例えば１２０ｎｍとすることが好ましい。そして、不図示であるが、イオン注入法によりポリシリコンに不純物を注入し、不純物を活性化させる。
【００７４】
続いて、図４（ｆ）に示すように、ｐ型シリコン基板４００の上面全体（具体的には、ゲート分離絶縁膜パターン４０６の上と、ポリシリコン４０８の上と）に、リソグラフィを用いてレジストパターン（第２レジストパターン）４０９を形成する。このとき、第１活性領域４０２に対して略垂直に延びるようにレジストパターン４０９を形成する。
【００７５】
続いて、レジストパターン４０９をマスクとしてポリシリコン４０８をシュリンクエッチングし、図４（ｇ）に示すように第１および第２ゲート電極４１０ａ，４１０ｂをそれぞれ形成する。これにより、第１および第２ゲート電極４１０ａ，４１０ｂは第１活性領域４０２に対して略垂直に延びるようにそれぞれ設けられ、その両端はいずれも素子分離絶縁膜４０１の上に設けられる。このとき、シュリンクエッチング時にはレジストパターン４０９に等方性エッチングを施して、レジストパターン４０９を２０ｎｍ程度縮小させることが好ましい。
【００７６】
続いて、図４（ｈ）に示すように、第１および第２ゲート電極４１０ａ，４１０ｂをマスクとしてイオン注入法を用いて活性領域４０２に不純物を注入し、第１および第２上側拡散層４１１，４２１を形成する。ここで、実際には、第１および第２上側拡散層４１１，４２１はそれぞれ第１および第２ゲート電極４１０ａ，４１０ｂの直下には形成されないが、第１および第２上側拡散層４１１，４２１が形成される位置を示すために図４（ｈ）では破線で記載している。そして、ｐ型シリコン基板４００の上にシリコン窒化膜を堆積しエッチバックする。これにより、第１および第２ゲート電極４１０ａ，４１０ｂの側面のうちゲート分離絶縁膜パターン４０６が接している部分以外の部分に、側壁絶縁膜４１２を形成する。
【００７７】
続いて、図４（ｉ）に示すように、第１および第２ゲート電極４１０ａ，４１０ｂと側壁絶縁膜４１２とをマスクとしてイオン注入法を用いて活性領域４０２に不純物を注入する。これにより、第１および第２下側拡散層４１３，４２３が形成される。ここで、第１および第２下側拡散層４１３についてもゲート電極４１０ａおよびゲート電極４１０ｂの下に形成されないが、第１および第２下側拡散層４１３，４２３が形成される位置を示すために図４（ｉ）では破線で記載している。そして、ＣＶＤ法を用いてｐ型シリコン基板の上面全体（具体的には、ゲート分離絶縁膜パターン４０６の上と、第１および第２ゲート電極４１０ａ，４１０ｂの上と、側壁絶縁膜４１２の上とに）ライナー膜（絶縁膜）４１４を形成し、ライナー膜４１４の上に層間絶縁膜４１５を形成する。ここで、ライナー膜４１４はシリコン窒化膜からなることが好ましく、その膜厚は２０ｎｍであることが好ましい。シリコン酸化膜の膜厚は５００ｎｍ以上７００ｎｍ以下であることが好ましく、層間絶縁膜４０５の膜厚は１００ｎｍ以上３００ｎｍ以下であることが好ましい。この後、不図示であるが、配線パターンなどを形成して、半導体装置を作製することができる。
【００７８】
このようにして形成された半導体装置を図５に示す。ここで、図５（ａ）は本実施形態にかかる半導体装置の上面図であり、図５（ａ）にはライナー膜４１４および層間絶縁膜４１５を除去した状態を示している。図５（ｂ）は図４（ｉ）に示すVB−VB線における断面図である。
【００７９】
図５（ａ）および図５（ｂ）に示すように、本実施形態にかかる半導体装置では、ｐ型シリコン基板４００上に、素子分離絶縁膜４０１が第１活性領域４０２と第２活性領域４２２とに挟まれている。第１および第２活性領域４０２，４２２上にはそれぞれ第１および第２ゲート絶縁膜４０７，４２７が設けられており、第１および第２ゲート絶縁膜４０７，４２７の上にはそれぞれ第１および第２ゲート電極４１０ａ，４１０ｂが設けられている。第１および第２ゲート電極４１０ａ，４１０ｂはそれぞれ第１および第２活性領域４０２，４２２に対して略垂直に延びるように設けられており、その両端はそれぞれ素子分離絶縁膜４０１の上に設けられている。
【００８０】
素子分離絶縁膜４０１の上にはゲート分離絶縁膜パターン４０６が設けられており、ゲート分離絶縁膜パターン４０６は第１ゲート電極４１０ａと第２ゲート電極４１０ｂとで挟まれて設けられている。そして、側壁絶縁膜４１２が第１および第２ゲート電極４１０ａ，４１０ｂの露出部分に設けられている。
【００８１】
本実施形態にかかる製造方法では、微細なゲートラインパターン（レジストパターン４０５）の端部を別のゲートパターンから分離させる場合には、微細な幅のゲートラインパターンの後退を防ぎトランジスタの特性を安定させるとともに、別のゲートパターンとの分離を微細な分離幅で達成させている。さらに、本実施形態ではシュリンクエッチングを組み合わせることにより、解像限界以下の微細なゲートラインパターンとゲートスペースパターン（レジストパターン４０９）とを同時に形成することが可能であり、半導体装置の高集積化を実現することができる。
【００８２】
また、側壁絶縁膜４１２を形成した後に、ゲート電極４１０ａ、ゲート電極４１０ｂおよび活性領域４０２の表面に公知の方法を用いて金属シリサイド膜を形成する工程を組み合わせた場合、ゲート不純物の活性化処理は側壁絶縁膜４１２を形成する前に完了している。よって、公知の方法を用いて形成された金属シリサイド膜はゲート不純物の活性処理に代表される高温長時間の熱処理に曝されないので、シリサイド特性の悪化を抑制できる。
【００８３】
以上では、並列に並んだ２つのＭＯＳトランジスタを製造する場合を説明したが、１つのＭＯＳトランジスタと素子分離絶縁膜上のゲート配線とを互いに分離して形成する場合であっても集積化することができる。図６（ａ）〜（ｃ）はいずれも１つのＭＯＳトランジスタとゲート配線とを互いに分離して形成した場合の構成を示す図である。上述したように、ゲート電極４１０ａおよびゲート電極４１０ｂのうちゲート分離絶縁膜４０６に接していない部分には、側壁絶縁膜４１２が形成されている。このため、図６（ａ）に示すように、ゲート分離絶縁膜パターン４０６と活性領域４０２との間を側壁絶縁膜４１２の膜厚以上離すことが好ましい。
【００８４】
しかしながら、図８に示すように、２つのＭＯＳトランジスタが並んでいる場合以外の場合でも、本発明を用いない場合に発生するゲート端部の角丸めに起因してゲート分離が拡大する。特に、ゲート電極４１０ａおよびゲート電極４１０ｂを形成するときにシュリンクエッチングでのシュリンク量が増大するにつれて、ゲート端部の後退量は飛躍的に増加する。そのため、本発明を用いない場合には、本発明を用いた場合に必要な側壁絶縁膜４１２の膜厚分以上のパターンレイアウトを拡大させなければならない。よって、本発明では、ＳＲＡＭのようなＭＯＳトランジスタが複数並んでいる半導体装置以外の半導体装置に対しても、高集積化を実現することができる。
【００８５】
また、ゲート電極４１０ａが素子分離絶縁膜４０１の上に形成されたゲート配線である場合には、シュリンクエッチングを行わなくてもゲート分離絶縁膜パターン４０６を用いれば、図６（ｂ）に示すようにゲート分離絶縁膜パターン４０６に接する部分のパターン幅を解像限界以下で作製することができる。
【００８６】
また、ゲート分離絶縁膜パターン４０６は第１ゲート電極４１０ａと第２ゲート電極４１０ｂとで挟まれていればよいので、例えば図６（ｃ）に示す形状であってもよい。この場合、側壁絶縁膜４１２は第１活性領域４０２とゲート分離絶縁膜パターン４０６との間に設けられないので、図６（ａ）および（ｂ）に示す場合に比べて第１ゲート電極４１０ａと第１活性領域４０２との間の間隔をさらに縮小させることができる。よって、図６（ａ）および図６（ｂ）に示す場合とは異なり図６（ｃ）に示す場合では、半導体装置を更に高集積化することができる。
【００８７】
なお、図６（ｃ）に示すゲート分離絶縁膜パターン４０６を形成するためには、例えば、図４（ｆ）に示す工程においてゲート分離絶縁膜パターン４０６の一部分を露出するようにレジストパターン４０９を設けレジストパターン４０９をマスクとしてエッチングを行うことにより、第１および第２ゲート電極４１０ａ，４１０ｂを形成するとともに図６（ｃ）に示すゲート分離絶縁膜パターン４０６を形成することができる。
【産業上の利用可能性】
【００８８】
以上説明したように、本発明は、ゲート分離幅が狭い半導体装置の形成などに有用である。
【図面の簡単な説明】
【００８９】
【図１】本発明の実施形態１にかかる半導体装置の製造工程を説明する断面図。
【図２】本発明の実施形態１の変形例にかかる半導体装置の製造工程を説明する断面図。
【図３】本発明の実施形態２にかかる半導体装置の製造工程を説明する断面図。
【図４】本発明の実施形態３にかかる半導体装置の製造工程を説明する断面図。
【図５】（ａ）は本発明の実施形態３にかかる半導体装置の上面図、（ｂ）は図４（ｉ）に示すVB−VB線における断面図。
【図６】（ａ）〜（ｃ）はいずれも本発明の実施形態３の変形例にかかる半導体装置の上面図。
【図７】第１の従来の形態にかかる半導体装置の断面図。
【図８】（ａ）は第２の従来の形態におけるプロセスを用いて形成された微細なゲートラインパターンを有する半導体装置の上面図、（ｂ）はレジストパターン７０７の端部がレチクルパターン７０８から後退する様子を示す模式図。
【図９】（ａ）は従来の別の実施形態にかかるＭＯＳトランジスタの製造工程を示す上面図、（ｂ）は（ａ）に示すIXB−IXB線における断面図。
【符号の説明】
【００９０】
１００ ｐ型シリコン基板（半導体基板）
１０１ 素子分離絶縁膜
１０２ シリコン窒化膜（絶縁膜材料）
１０３ レジストパターン（第１レジストパターン）
１０４ ゲート分離絶縁膜パターン（絶縁膜パターン）
１０５ ポリシリコン（電極材料）
１０６ レジストパターン（第２レジストパターン）
１０７ａ 第１電極
１０７ｂ 第２電極
１０８ 側壁絶縁膜
１０９ 層間絶縁膜
２００ ｐ型シリコン基板（半導体基板）
２０１ 素子分離絶縁膜
２０２ ダミーゲート電極パターン
２０３ 側壁絶縁膜
２０４ 層間絶縁膜
２０５ 配線パターン
２０６ ゲート分離絶縁膜パターン（絶縁膜パターン）
３００ ｐ型シリコン基板（半導体基板）
３０１ 素子分離絶縁膜
３０２ シリコン窒化膜（絶縁膜材料）
３０３ ポリシリコン
３０４ レジストパターン（第１レジストパターン）
３０５ ポリシリコンマスク
３０６ ゲート分離絶縁膜パターン（絶縁膜パターン）
３０７ ポリシリコン（電極材料）
３１６ ゲート分離絶縁膜パターン（絶縁膜パターン）
４００ ｐ型シリコン基板（半導体基板）
４０１ 素子分離絶縁膜
４０２ 第１活性領域（活性領域）
４０３ シリコン窒化膜（絶縁膜材料）
４０４ 犠牲酸化膜
４０５ レジストパターン（第１レジストパターン）
４０６ ゲート分離絶縁膜パターン（絶縁膜パターン）
４０７ 第１ゲート絶縁膜（ゲート絶縁膜）
４０８ ポリシリコン（電極材料）
４０９ レジストパターン（第２レジストパターン）
４１０ａ 第１ゲート電極
４１０ｂ 第２ゲート電極
４１１ 第１上側拡散層
４１２ 側壁絶縁膜
４１３ 第１下側拡散層
４１４ ライナー膜（絶縁膜）
４１５ 層間絶縁膜
４２１ 第２上側拡散層
４２２ 第２活性領域（第２の活性領域）
４２３ 第２下側拡散層
４２７ 第２ゲート絶縁膜（第２のゲート絶縁膜）
６００ 半導体基板
６０１ 素子分離絶縁膜
６０２ ゲート電極
６０３ ゲート電極
６０４ 側壁絶縁膜
６０５ 層間絶縁膜
７００ 活性領域
７０１ ゲート電極
７０２ ゲート電極
７０３ 素子分離絶縁膜
７０４ レジストパターン
７０５ レジストパターン
７０６ レジストの角の丸まり
７０７ レジストパターン
７０８ レジストパターン
８００ 活性領域
８０１ 側壁絶縁膜
８０２ 層間絶縁膜
８０３ ゲート電極
８０４ ゲート電極
８０５ 素子分離絶縁膜
８０６ ダミーゲート層の非開口領域
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関し、特にゲート電極パターンの形成方法に特徴がある。
【背景技術】
【０００２】
近年の半導体装置においては、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタなどの能動素子と、抵抗などの受動素子とを共通の半導体基板の上に形成してＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ−ｃｉｒｃｕｉｔ）を構成することにより、半導体装置全体を高集積化することが進められている。このため、素子領域を構成するゲート電極は、目的に応じて微細な寸法のラインパターンやスペースパターンを形成する必要がある。能動素子を形成する活性領域の上では、ゲート電極間にＭＯＳトランジスタのソース・ドレイン領域となる領域を形成し、そのソース・ドレイン領域にコンタクトプラグを電気的に接触させる必要がある。このため、ゲート電極間の寸法は、コンタクトプラグの寸法やゲート電極の側壁絶縁膜の寸法により制約されており、ゲートスペースパターンの微細化限界による制限を受けるほどの集積化は行われない。一方、素子分離絶縁膜上のゲート電極は、ゲート電極の間にコンタクトプラグなどを形成する必要がないので、微細なスペースパターンの形成が要求される場合がある。
【０００３】
図７に、従来におけるゲート電極形成プロセスを用いて素子分離絶縁膜の上に半導体装置を形成した場合のその半導体装置の断面図を示す。図７に示すように、従来のこのような半導体装置は、半導体基板６００の上に形成された素子分離絶縁膜６０１と、ゲート電極６０２およびゲート電極６０３と、ゲート電極６０２およびゲート電極６０３のそれぞれの側壁に形成された側壁絶縁膜６０４と、半導体基板６００の全面を覆う層間絶縁膜６０５とから構成されている。ここで、ゲート電極６０２およびゲート電極６０３は、フォトレジストをマスクとしてゲート電極材料をエッチングすることにより互いに分離して形成されている。
【特許文献１】特開２００２−３０５２５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、前述した従来技術では、次に述べる問題がある。
【０００５】
半導体装置（半導体素子）を高集積化するためには、ゲート電極６０２とゲート電極６０３との間のゲート分離幅ａを可能な限り小さくすることが望ましい。ここで、ゲート分離幅ａは、フォトレジストのスペースパターンに対する露光の解像限界により律速される。なお、フォトレジストでは、ラインパターンに比べてスペースパターンの方が解像限界寸法が大きいので、微細形成しにくい。
【０００６】
また、近年では、活性領域上のＭＯＳトランジスタを構成するゲート電極のラインパターンを微細化するために、フォトレジストのマスクパターンを等方性エッチングした後にゲート電極材料を異方性エッチングする方法（シュリンクエッチング）が用いられている。このため、ゲート分離幅ａは、フォトレジストのスペースパターンの解像限界よりもさらに大きくなる。この結果、ゲートスペースパターンを微細に形成することは、ゲートラインパターンを微細に形成することに比べて困難である。
【０００７】
上記問題は、微細なゲートラインパターンを別のゲートパターンと分離する場合において、さらに深刻となる。
【０００８】
微細なゲートラインパターンの分離を必要とする具体例として、複数のＭＯＳトランジスタを互いに平行に並べる場合が挙げられる。図８（ａ）に、互いに平行に並べられた２つのＭＯＳトランジスタを上から見た図を示す。なお、同図では、図が煩雑になることを避けるために、ゲート電極の側壁絶縁膜を省略している。
【０００９】
ゲート電極７０１，７０２は、活性領域７００，７００の上にそれぞれ設けられており、素子分離絶縁膜７０３の上で互いに離れている。ゲート電極７０１，７０２は、それぞれ、レジストパターン７０４，７０５（これらのレジストパターン７０４，７０５はゲート電極パターンを形成したのちに除去されているので、図８（ａ）では破線で示している）をマスクとして用い、シュリンクエッチングにより形成されている。ここで、レジストパターン７０４，７０５は微細なラインパターンであるので、その端部はフォトリソグラフィー時に角が丸くなると共に後退しながら形成される。具体的には、図８（ｂ）に示すようにレジストの角の丸まり７０６がレチクルパターン７０８に重なると、図８（ｃ）に示すようにレジストパターン（微細なラインパターン）７０７の端部がレチクルパターン７０８から後退する。このようにしてレジストパターン７０４，７０５が形成されるので、レジストパターン７０４とレジストパターン７０５との間のレジスト分離幅ｂ０は、フォトレジストのスペースパターンの解像限界よりも大きくなる。さらに、シュリンクエッチング法を用いてゲート電極７０１およびゲート電極７０２を形成しているので、ゲート電極７０１とゲート電極７０２との間のゲート分離幅ｂは、レジスト分離幅ｂ０よりも大きくなる。従って、活性領域７００の間を十分に広げなければ、図８（ａ）に示す太点線部にゲート長の短い領域が形成され、所望のＭＯＳトランジスタ特性を得ることができなくなる。そして、活性領域７００の間を広げるということは、すなわち、ゲートラインパターンの微細化を阻害することである。
【００１０】
このため、特開２００２−３０５２５１号公報では、以下に示す方法を用いてゲート電極が形成されている。図９（ａ）および図９（ｂ）は同公報に開示された方法を用いて形成された半導体装置の構成を示しており、図９（ａ）はその上面図であり、図９（ｂ）は図９（ａ）に示すIXB−IXB線における断面図である。
【００１１】
具体的には、まず、２つの活性領域８００，８００を跨ぐように、絶縁膜からなるダミーゲート層（図示せず）を形成し、ダミーゲート層の側面に側壁絶縁膜８０１を形成する。次に、ダミーゲート層と同じ高さにまで層間絶縁膜８０２を形成し、ダミーゲート層のうちゲート電極領域となる部分を開口し、その開口部にゲート電極８０３およびゲート電極８０４を形成する。これにより、ゲート電極８０３およびゲート電極８０４は、ダミーゲート層の非開口領域８０６を挟んで形成される、すなわち、素子分離絶縁膜８０５上において互いに分離される。このようにしてゲート電極を形成すると、ゲート電極端部の角が丸まることを抑制できる。
【００１２】
しかし、特開２００２−３０５２５１号公報に開示された方法を用いてデート電極を形成すると、層間絶縁膜８０２の形成時とゲート電極８０３およびゲート電極８０４の形成時とにそれぞれ研磨を行うので、研磨を２回行うことになる。研磨を均等に行わなければ、ゲート電極８０３およびゲート電極８０４の高さが相異なってしまう。
【００１３】
また、公知の手法を用いて金属サリサイドを活性領域８００の上に形成する場合には、ゲート電極を形成したのちにゲート不純物の活性化処理を行うと金属サリサイドの特性が悪化するので、一般に知られているポリシリコンをゲート電極材料として使用することができない。
【００１４】
さらに、側壁絶縁膜８０１および層間絶縁膜８０２をエッチングすることなく、異方性エッチング法を用いてダミーゲート層の一部分のみを開口することは難しい。
【００１５】
本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、研磨工程などを削減するとともに素子分離領域の上に微細なゲートスペースパターンを有する半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００１６】
本発明の第１の半導体装置は、半導体基板上に形成された素子分離絶縁膜と、互いに離れるように素子分離絶縁膜の上に設けられた第１電極および第２電極と、第１電極と第２電極とで挟まれるように素子分離絶縁膜の上に設けられた絶縁膜パターンと、第１電極および第２電極の側面のうち絶縁膜パターンに接している部分以外の部分にそれぞれ設けられた側壁絶縁膜とを備えている。
【００１７】
本発明の第１の半導体装置では、絶縁膜パターンには幅が最小である部分が存在しており、幅が最小である部分の絶縁膜パターンの幅は８０ｎｍ以下であることが好ましい。
【００１８】
本発明の第１の半導体装置では、半導体基板には素子領域とダミー領域とが存在しており、第１電極および第２電極と、絶縁膜パターンと、側壁絶縁膜とは、素子領域内に設けられており、ダミー領域内には、絶縁膜パターンと、絶縁膜パターンの側面に設けられた側壁絶縁膜とが設けられていることが好ましい。
【００１９】
本発明の第１の半導体装置では、絶縁膜パターンのうち半導体基板の上面に接している部分の面積は、半導体基板の上面の面積の２０％以上５０％以下であることが好ましい。
【００２０】
本発明の第１の半導体装置では、素子分離絶縁膜は、絶縁膜パターンよりも幅広であることが好ましい。
【００２１】
本発明の第１の半導体装置では、第１電極および第２電極の上にそれぞれ設けられた金属シリサイド膜と、金属シリサイド膜および絶縁膜パターンを覆う層間絶縁膜とをさらに備えていることが好ましい。
【００２２】
本発明の第２の半導体装置は、互いに隣接するように半導体基板上に形成された活性領域および素子分離絶縁膜と、活性領域の上に設けられたゲート絶縁膜と、ゲート絶縁膜の上に設けられた第１ゲート電極と、素子分離絶縁膜の上に設けられ第１ゲート電極に接する絶縁膜パターンと、絶縁膜パターンを挟んで第１ゲート電極とは反対側に設けられた第２ゲート電極と、第１ゲート電極および第２ゲート電極の側面のうち絶縁膜パターンに接している部分以外の部分にそれぞれ設けられた側壁絶縁膜と、活性領域内であってゲート絶縁膜よりも下に設けられたソース・ドレイン電極とを備えている。絶縁膜パターンは活性領域に対して平行に延びている一方、第１ゲート電極および第２ゲート電極はそれぞれ活性領域に対して略垂直に延びており、第１ゲート電極および第２ゲート電極の両端はそれぞれ素子分離絶縁膜の上に設けられている。
【００２３】
本発明の第２の半導体装置では、第２ゲート電極は、絶縁膜パターンを挟んで第１ゲート電極に対向して設けられていることが好ましい。
【００２４】
本発明の第２の半導体装置では、素子分離絶縁膜に対して活性領域とは反対側に設けられた第２の活性領域と、第２の活性領域の上に設けられた第２のゲート絶縁膜とをさらに備え、第２ゲート電極は、第２のゲート絶縁膜の上に設けられており、第１ゲート電極および第２ゲート電極は、それぞれ、ＳＲＡＭ（static random access memory）のゲート電極であることが好ましい。
【００２５】
本発明の第２の半導体装置では、第１ゲート電極および第２ゲート電極の上にそれぞれ設けられた金属シリサイド膜と、金属シリサイド膜および絶縁膜パターンを覆う層間絶縁膜とをさらに備えていることが好ましく、金属シリサイド膜と層間絶縁膜との間には絶縁膜が設けられていることが好ましい。
【００２６】
本発明の第１および第２の半導体装置では、絶縁膜パターンは複数の絶縁膜パターンが積層されることにより形成されていることが好ましく、絶縁膜パターンの上面はシリコン酸化膜からなることが好ましい。
【００２７】
本発明の第１の半導体装置の製造方法は、半導体基板上に素子分離絶縁膜および絶縁膜材料を順に設ける工程と、絶縁膜材料の上に第１レジストパターンを設ける工程と、第１レジストパターンをマスクとして絶縁膜材料をエッチングすることにより素子分離絶縁膜の上に絶縁膜パターンを形成する工程と、素子分離絶縁膜のうち絶縁膜パターンが形成されている部分以外の部分に電極材料を設ける工程と、絶縁膜パターンおよび電極材料の上に第２レジストパターンを設ける工程と、第２レジストパターンをマスクとして電極材料をエッチングすることにより絶縁膜パターンを挟むように第１電極および第２電極を形成する工程と、第１電極および第２電極の側面のうち露出している部分に側壁絶縁膜をそれぞれ設ける工程とを備えている。
【００２８】
本発明の第１の半導体装置の製造方法において、絶縁膜パターンを形成する工程では、第１レジストパターンに対して等方性エッチングを行った後に、第１レジストパターンをマスクとして絶縁膜材料に対して異方性エッチングを行い、第１電極および第２電極を形成する工程では、第２レジストパターンに対して等方性エッチングを行った後に、第２レジストパターンをマスクとして電極材料に対して異方性エッチングを行うことが好ましい。
【００２９】
本発明の第１の半導体装置の製造方法において、電極材料を設ける工程は、絶縁膜パターンを覆うように電極材料を設ける工程と、絶縁膜パターンの上面が露出するまで電極材料を研磨する工程と、電極材料に不純物を注入した後に熱処理を行う工程とを有していることが好ましい。
【００３０】
本発明の第１の半導体装置の製造方法において、側壁絶縁膜を形成する工程の後に、第１電極および第２電極の上にそれぞれ金属シリサイド膜を設ける工程と、金属シリサイド膜および絶縁膜パターンを覆うように層間絶縁膜を設ける工程とをさらに備えていることが好ましい。
【００３１】
本発明の第２の半導体装置の製造方法は、互いに隣接するように半導体基板上に活性領域および素子分離絶縁膜を形成する工程と、活性領域の上にゲート絶縁膜を設ける工程と、ゲート絶縁膜および素子分離絶縁膜の上に絶縁膜材料を設ける工程と、活性領域に対して略平行に延びるように第１レジストパターンを絶縁膜材料の上に設ける工程と、第１レジストパターンをマスクとして絶縁膜材料をエッチングすることにより素子分離絶縁膜の上に絶縁膜パターンを形成する工程と、素子分離絶縁膜のうち絶縁膜パターンが形成されている部分以外の部分にゲート電極材料を設ける工程と、活性領域に対して略垂直に延びるように第２レジストパターンを絶縁膜パターンおよびゲート電極材料の上に設ける工程と、第２レジストパターンをマスクとしてゲート電極材料をエッチングすることにより、ゲート絶縁膜の上に第１ゲート電極を形成し絶縁膜パターンを挟んで第１ゲート電極とは反対側に第２ゲート電極を形成する工程と、第１ゲート電極および第２ゲート電極の側面のうち露出している部分に側壁絶縁膜を設ける工程と、活性領域内にソース・ドレイン電極材料をそれぞれ注入することにより活性領域内のうちゲート絶縁膜よりも下にソース・ドレイン電極を形成する工程とを備えている。
【００３２】
本発明の第２の半導体装置の製造方法において、素子分離絶縁膜に対して活性領域とは反対側に第２の活性領域を形成する工程と、第２の活性領域の上に第２のゲート絶縁膜を設ける工程とをさらに備え、第２ゲート電極を第２のゲート絶縁膜の上に設けることが好ましい。
【００３３】
本発明の第２の半導体装置の製造方法において、絶縁膜パターンを形成する工程では、第１レジストパターンに対して等方性エッチングを行った後に、第１レジストパターンをマスクとして絶縁膜材料に対して異方性エッチングを行い、第１ゲート電極および第２ゲート電極を形成する工程では、第２レジストパターンに対して等方性エッチングを行った後に、第２レジストパターンをマスクとしてゲート電極材料に対して異方性エッチングを行うことが好ましい。
【００３４】
本発明の第２の半導体装置の製造方法において、側壁絶縁膜を形成する工程の後に、第１ゲート電極および第２ゲート電極の上に金属シリサイド膜をそれぞれ設ける工程と、金属シリサイド膜および絶縁膜パターンを覆うように層間絶縁膜を設ける工程とをさらに備えていることが好ましい。
【００３５】
本発明の第２の半導体装置の製造方法において、第２レジストパターンを設ける工程では、絶縁膜パターンの一部分が露出するように第２レジストパターンを設け、第１ゲート電極および第２ゲート電極を形成する工程では、絶縁膜パターンのうちの露出している部分に対してエッチングを行うことが好ましい。
【発明の効果】
【００３６】
本発明によれば、研磨工程などを削減するとともに素子分離領域の上に微細なゲートスペースパターンを有する。
【発明を実施するための最良の形態】
【００３７】
以下では、図面を用いて本発明にかかる実施形態を詳細に説明する。なお、以下において、同一の部材には同一の符号を付して、その説明を省略する。また、本願は、以下の記載に限定されない。
【００３８】
《発明の実施形態１》
図１（ａ）〜図１（ｊ）は、実施形態１にかかる半導体装置の製造方法、特に半導体装置の素子領域１２０の製造方法を示す断面図である。
【００３９】
まず、図１（ａ）に示すように、ｐ型シリコン基板（半導体基板）１００の上に、素子絶縁膜１０１およびシリコン窒化膜（絶縁膜材料）１０２を順に形成する。ここで、シリコン基板１００に対してＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ ）法を用いて素子絶縁膜１０１を形成することが好ましい。また、膜厚については、素子絶縁膜１０１の膜厚を３００ｎｍとし、シリコン窒化膜１０２の膜厚を１４０ｎｍとすることが好ましい。
【００４０】
次に、図１（ｂ）に示すように、リソグラフィー技術を用いて、シリコン窒化膜１０２の上にレジストパターン（第１レジストパターン）１０３を形成する。
【００４１】
続いて、レジストパターン１０３をマスクとしてシリコン窒化膜１０２を異方性エッチングし、図１（ｃ）に示すようにゲート分離絶縁膜パターン（絶縁膜パターン）１０４を形成してレジストパターン１０３を除去する。シリコン窒化膜１０２のエッチング条件としては、シリコン窒化膜１０２が素子絶縁膜１０１よりも優先的にエッチングされるように設定することが好ましい。また、シリコン窒化膜１０２の異方性エッチングを行う前にレジストパターン１０３を等方性エッチングすることにより、ゲート分離絶縁膜パターン１０４の横方向における寸法を小さくしてもよい（シュリンクエッチング）。さらに、ゲート分離絶縁膜パターン１０４の幅は、素子分離絶縁膜１０１の幅よりも狭いことが好ましく、長手方向において略同一でなくても良いが、ゲート分離絶縁膜パターン１０４のうち最も狭い部分の幅を８０ｎｍ以下とすることが好ましい。また、ゲート分離絶縁膜パターン１０４のうち半導体基板の上面に接している部分の面積を、半導体基板の上面の面積の２０％以上５０％以下とすることが好ましい。
【００４２】
続いて、図１（ｄ）に示すように、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、Ｐ型シリコン基板１００の上面全体（素子絶縁膜１０１およびゲート分離絶縁膜パターン１０４の上）にポリシリコン（電極材料）１０５を堆積する。このとき、膜厚が例えば１６０ｍｍとなるまでポリシリコン１０５を堆積することが好ましい。
【００４３】
続いて、図１（ｅ）に示すように、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃａｎｉｃａｌ Ｐｏｌｉｓｈ）法を用いてゲート分離絶縁膜パターン１０４が露出するまでポリシリコン１０５を研磨する。オーバー研磨を含めて、ゲート分離絶縁パターン１０４およびポリシリコン１０５の膜厚を例えば１２０ｎｍとすることが好ましい。ここで、ゲート分離絶縁膜パターン１０４のうちパターン密度の低い部分では、ディッシングと呼ばれる現象によりポリシリコン１０５の研磨後の膜厚がシリコン窒化膜１０２のうちパターン密度の高いところに比べて薄くなってしまう。ゲート分離絶縁膜パターン１０４をＣＭＰにおけるダミーパターンとして使用することによりディッシングを回避することができるが、そのためには、ゲート電極の分離を行いたい領域だけではなく素子形成領域以外の部分にもゲート分離絶縁膜パターン１０４を形成する。この場合、ゲート分離絶縁膜パターン１０４のうちダミーパターンとして用いる部分の面積率は２０％以上であることが好ましく、その大きさは任意であり、また、必ずしも素子分離絶縁膜１０１の上に形成しなくてもよい。
【００４４】
続いて、図示していないが、イオン注入法を用いてポリシリコン１０５に不純物を注入し、その不純物の活性化処理を行う。
【００４５】
続いて、図１（ｆ）に示すように、ゲート分離絶縁膜パターン１０４およびポリシリコン１０５の上に、リソグラフィ技術を用いてレジストパターン（第２レジストパターン）１０６を形成する。ここでは、レジストパターン１０６を構成するフォトレジストのスペースパターン（レジストパターン１０６）の解像限界寸法は、ゲート分離絶縁膜パターン１０４の横方向の寸法よりも大きい。
【００４６】
続いて、図１（ｇ）に示すように、レジストパターン１０６をマスクとしてポリシリコン１０５をシュリンクエッチングする。これにより、第１および第２電極１０７ａ，１０７ｂが形成される。ここで、レジストパターン１０６に施す等方性エッチングによりレジストパターン１０６が縮小する量は２０ｎｍ程度である。
【００４７】
続いて、図１（ｈ）に示すように、Ｐ型シリコン基板１００の上面全体（ゲート分離絶縁膜パターン１０４の上と、第１および第２電極１０７ａ，１０７ｂの上と）に例えば膜厚４０ｎｍのシリコン窒化膜を堆積した後、このシリコン窒化膜をエッチバックする。これにより、第１および第２電極１０７ａ，１０７ｂの側壁のうちゲート分離絶縁膜パターン１０４と接していない部分に、側壁絶縁膜１０８が形成される。
【００４８】
続いて、図１（ｉ）に示すように、プラズマＣＶＤ法等を用いてｐ型シリコン基板１００の上面全面（ゲート分離絶縁膜パターン１０４と、第１および第２電極１０７ａ，１０７ｂの上）にシリコン酸化膜（膜厚が例えば５００ｎｍ以上７００ｎｍ以下）を堆積し、その後ＣＭＰを行う。これにより、第１および第２電極１０７ａ，１０７ｂの上とゲート分離絶縁膜パターン１０４の上とに層間絶縁膜１０９（膜厚が例えば１００ｎｍ以上３００ｎｍ以下）が形成される。
【００４９】
このようにして形成された半導体装置を上から見ると、図１（ｊ）に示すようになる。すなわち、本実施形態にかかる半導体装置では、半導体基板１００の上面に素子絶縁膜１０１が形成されている。素子絶縁膜１０１の上にゲート分離絶縁膜パターン１０４と第１および第２電極１０７ａ，１０７ｂとが設けられており、第１および第２電極１０７ａ，１０７ｂはゲート分離絶縁膜パターン１０４を挟んで設けられている。第１および第２電極１０７ａ，１０７ｂの側面のうちゲート分離絶縁膜パターン１０４に接していない部分には、側壁絶縁膜１０８が設けられている。
【００５０】
以上説明したように、第１電極１０７ａと第２電極１０７ｂとの間にはゲート分離絶縁パターン１０４が設けられており、これにより、第１電極１０７ａと第２電極１０７ｂとは互いに離れて設けられている。このような第１および第２電極１０７ａ，１０７ｂを形成するためには、フォトレジストのラインパターン（レジストパターン１０３）をマスクとしてゲート分離絶縁膜パターン１０４を形成しゲート分離絶縁膜パターン１０４を挟むようにゲート電極材料（ポリシリコン）を設ける工程と、ゲート電極材料のうちフォトレジストのスペースパターンから露出した部分をエッチングした後にそのエッチングされた部分に絶縁膜（層間絶縁膜１０９）を埋める工程との２種類の工程を組み合わせている。
【００５１】
また、ゲート分離絶縁膜パターン１０４を用いずにシュリンクエッチングを用いて第１および第２電極１０７ａ，１０７ｂをそれぞれ形成すると、解像限界以下のゲートラインパターンを形成することはできるが、スペースパターンは拡がってしまう。しかし、ゲート分離絶縁膜パターン１０４の形成時にシュリンクエッチングを組み合わせることにより、解像限界以下のゲートスペースパターンを形成することを可能としている。すなわち、シュリンクエッチングを２回行うことにより、ゲートラインパターンおよびゲートスペースパターンの両方を解像限界以下で形成することができる。
【００５２】
また、側壁絶縁膜１０８を形成した後に、公知の方法を用いて第１および第２電極１０７ａ，１０７ｂの表面にそれぞれ金属シリサイド膜を形成すると、ゲート不純物の活性化処理は側壁絶縁膜１０８の形成前に完了している。よって、金属シリサイド膜を形成後、その金属シリサイド膜はゲート不純物の活性化処理に代表される高温長時間の熱処理に曝されないので、シリサイド特性の悪化を防ぐことができる。
【００５３】
なお、本実施形態にかかる半導体装置では、シリコン窒化膜１０２をエッチングすることによりゲート分離絶縁膜パターン１０４を作製している。しかし、シリコン窒化膜１０２は、素子絶縁膜１０１よりも優先的にエッチングされる絶縁膜であればよく、下層シリコン窒化膜と上層シリコン酸化膜との積層構造であってもよい。このようにシリコン窒化膜１０２が積層構造をとる場合には、上層シリコン酸化膜と下層シリコン窒化膜とを異方性エッチングによりパターニングした後に、等方性エッチングにより下層シリコン窒化膜のみをさらに微細幅に加工することができる。この加工において、上層シリコン酸化膜の幅は減少しないので、ゲート分離絶縁膜パターンの見かけ上の面積率は減少しない。よって、シリコン窒化膜１０２として積層構造を採用する場合には、面積率が小さいパターンを用いてディッシングの発生を回避することができるとともに、ゲート分離幅を縮小することができる。
【００５４】
また、半導体基板全体を考えた場合、微細なゲートパターン形成が不要な領域（例えばダミー領域）も存在する。ゲート電極を形成したのちに半導体基板全体にシリコン酸化膜を堆積しそののちＣＭＰを行って層間絶縁膜を形成する工程において、ＣＭＰ実施時にゲートパターンの面積率が低い領域ではディッシングが発生してしまう。このため、従来方法では、ダミー領域にダミーゲート電極パターンを形成してゲートパターンの面積率の低下を防止することにより、ディッシングの発生を抑制している。しかし、図２（ａ）に示すように、ダミー領域２１０において層間絶縁膜２０４の上に配線パターン２０５を配置する場合、配線パターン２０５とダミーゲート電極パターン２０２との間には浮遊容量が発生し、半導体装置の動作速度が遅くなるという問題があった。なお、図２（ａ）において、２００はｐ型シリコン基板であり、２０１は素子分離絶縁膜であり、２０３は側壁絶縁膜である。
【００５５】
一方、本実施形態にかかる半導体装置の製造方法を応用すれば、図２（ｂ）に示すように、ダミー領域２２０では、一部のダミーゲート電極２０５をゲート分離絶縁膜パターン（絶縁膜パターン）２０６で置き換えることができる。これにより、ダミーゲート電極パターン２０５とゲート分離絶縁膜パターン２０６との間には浮遊容量が発生しないので、ディッシングの発生を防ぐことができるとともに半導体装置の動作速度の低下を抑制することができる。なお、ゲートパターンの面積率を確保できるならば、全てのダミーゲート電極パターン２０２をゲート分離絶縁膜パターン２０６で置き換えても良い。
【００５６】
《発明の実施形態２》
図３（ａ）〜図３（ｇ）は、実施形態２にかかる半導体装置の製造方法を示す断面図である。なお、以下において、上記実施形態１と重複する内容については、省略する。
【００５７】
まず、図３（ａ）に示すように、ｐ型シリコン基板（半導体基板）３００の上に、素子分離絶縁膜３０１、シリコン窒化膜（絶縁膜材料）３０２およびポリシリコン３０３を順に形成する。このとき、素子分離絶縁膜３０１の膜厚は例えば３００ｎｍであり、シリコン窒化膜３０２の膜厚は例えば１４０ｎｍであり、ポリシリコン３０３の膜厚は３０ｎｍであることが好ましい。
【００５８】
次に、図３（ｂ）に示すように、ポリシリコン３０３の上に、フォトリソグラフィーによりレジストパターン（第１レジストパターン）３０４を形成する。
【００５９】
続いて、レジストパターン３０４をマスクとしてポリシリコン３０３を異方性エッチングし、図３（ｃ）に示すようにポリシリコンマスク３０５を形成してレジストパターン３０４を除去する。ポリシリコン３０３のエッチング条件として、シリコン窒化膜３０２よりもポリシリコン３０３が優先的にエッチングされる条件で行うことが好ましい。また、ポリシリコン３０３の異方性エッチングを行う前に、レジストパターン３０４を等方性エッチングしてポリシリコンマスク３０５の横方向における寸法を小さくしてもよい。
【００６０】
続いて、図３（ｄ）に示すように、ポリシリコンマスク３０５をマスクとしてシリコン窒化膜３０２を異方性エッチングすることにより、ゲート分離絶縁膜パターン（絶縁膜パターン）３０６を形成する。シリコン窒化膜３０２のエッチング条件として、素子分離絶縁膜３０１よりもシリコン窒化膜３０２が優先的にエッチングされる条件で行うことが好ましい。
【００６１】
続いて、図３（ｅ）に示すように、等方性エッチングによりゲート分離絶縁膜パターン３０６の寸法をシュリンクさせてゲート分離絶縁膜パターン（絶縁膜パターン）３１６とする。ここで、ゲート分離絶縁膜パターン３０６の上にはポリシリコンマスク３０５が設けられているので、ゲート分離絶縁膜パターン３０６の縦方向にはシュリンクが発生しない。等方性エッチングによるゲート分離絶縁膜パターン３０６のシュリンク量は２０ｎｍ程度であることが好ましい。
【００６２】
続いて、図３（ｆ）に示すように、ＣＶＤ法を用いてｐ型シリコン基板３００の上面全体（具体的には、素子分離絶縁膜３０１の上、ゲート分離絶縁膜パターン３１６の側方およびポリシリコンマスク３０５の上）に、ポリシリコン（電極材料）３０７を堆積する。このとき、ｐ型シリコン基板３００の上面およびポリシリコンマスク３０５の上には、それぞれ、例えば膜厚１６０ｎｍのポリシリコン３０７が堆積されることが好ましい。
【００６３】
続いて、図３（ｇ）に示すように、ＣＭＰ法を用いてゲート分離絶縁膜パターン３１６が露出するまでポリシリコン３０７を研磨する。このとき、オーバー研磨を含めてゲート分離絶縁膜パターン３１６およびポリシリコン３０７の膜厚をそれぞれ１２０ｎｍとすることが好ましい。また、ポリシリコンマスク３０５はＣＭＰ法により削り取られる。これより以降の工程では、上記実施形態１の図１（ｆ）〜図１（ｉ）を順に行う。
【００６４】
このようにして形成された半導体装置では、上記実施形態１と同じく、半導体基板３００上に素子分離絶縁膜３０１が形成されており、素子分離絶縁膜３０１の上には２つのゲート電極（不図示）がゲート分離絶縁膜パターン３１６を挟むようにして設けられている。しかし、ゲート分離絶縁膜パターン３１６はシュリンクエッチングにより形成されているので、上記実施形態１におけるゲート分離絶縁膜パターン１０４よりも狭い。
【００６５】
上述の製造方法を用いて作製された半導体装置は、上記実施形態１と同様に、微細なゲートラインパターン（レジストパターン３０４）形成に優れる方法と微細なゲートスペースパターン（不図示）形成に優れる方法とを目的とするパターンに応じて使い分けることにより、微細なゲート加工が可能となり半導体装置の高集積化が可能となる。また、ゲート分離絶縁膜パターン３１６はパターニング後に等方性エッチングによりシュリンクされるので、上記実施形態１に比べて半導体装置をさらに高集積化することができる。さらには、後述のように、レジストパターン３０４も上記実施形態１に比べて微細化されているので、半導体装置のさらなる高集積化が可能である。
【００６６】
シュリンクエッチングを用いてパターニングを行う場合、被エッチング材料の上に形成されたレジストパターンは、等方性エッチングを行うことによりパターンの高さもシュリンクされる（レジストパターンの高さは低くなる）。一般に、レジスト高さのシュリンク量が多すぎると被エッチング材料のエッチングが完了するまでにレジストが消滅してしまう虞があるので、レジスト高さのシュリンク量をある一定値以上にできない。しかし、本実施形態では、レジストパターン３０４をマスクとして異方性エッチングを行う対象（被エッチング材料）はシリコン窒化膜３０２（例えば膜厚が１４０ｎｍ）ではなくポリシリコン３０３（例えば膜厚が３０ｎｍ）であるので、エッチングを完了するために必要なレジストパターン３０４の膜厚は上記実施形態１の場合よりも薄くなる。これにより、レジストパターン３０４に対するシュリンク量を増加させることができる。または、レジストパターン３０４に対するシュリンク量を増加させなくても、上記実施形態１に比べてレジストパターン３０４の初期膜厚を薄くできる。通常、リソグラフィにおけるレジストパターニングでは、レジスト膜厚が薄い方が微細なパターンまで解像できるので、シュリンク量を増加させない場合では、上記実施形態１に比べて微細なレジストパターン３０４を形成することができる。
【００６７】
また、本実施形態では、ポリシリコンマスク３０５をハードマスクとして用いることによりゲート分離絶縁膜パターン３０６をシュリンクさせることができる。よって、レジストパターン３０４よりも微細なゲート分離絶縁膜パターン３１６を、上記実施形態１よりも安定に形成することができる。また、ポリシリコンマスク３０５はゲート電極（不図示）と同じ材質であるので、ポリシリコン３０７をＣＭＰ法で研磨するときにゲート電極に悪影響を及ぼすことを抑制できる。
【００６８】
《発明の実施形態３》
図４（ａ）〜図４（ｉ）は、実施形態３にかかる半導体装置の製造方法を示す断面図である。なお、以下において、上記実施形態１と重複する内容については、省略する。
【００６９】
まず、図４（ａ）に示すように、周知の素子分離方法を用いて、ｐ型シリコン基板（半導体基板）４００の上面にトレンチ領域（不図示）を形成し、そのトレンチ領域に素子分離絶縁膜４０１を埋め込んで、素子分離と第１活性領域（活性領域）４０２および第２活性領域（第２の活性領域）４２２とに作り分ける。このとき、第１活性領域４０２と第２活性領域４２２とで挟むように素子分離絶縁膜４０１を形成する。そして、第１および第２活性領域４０２，４２２の上に犠牲酸化膜４０４，４０４をそれぞれ形成後、ｐ型シリコン基板４００の上面全体（具体的には、素子分離絶縁膜４０１の上と、第１および第２活性領域４０２，４２２の上と）にシリコン窒化膜（絶縁膜材料）４０３を形成する。ここで、トレンチ領域の深さは例えば３００ｎｍであることが好ましく、シリコン窒化膜４０３の厚みは例えば１４０ｎｍであることが好ましく、犠牲酸化膜４０４，４０４の厚みは例えば１０ｎｍであることが好ましい。
【００７０】
次に、図４（ｂ）に示すように、リソグラフィによりレジストパターン（第１レジストパターン）４０５をシリコン窒化膜４０３の上に形成する。このとき、第１活性領域４０２に対して略平行にレジストパターン４０５を形成する。
【００７１】
続いて、レジストパターン４０５をマスクとしてシリコン窒化膜４０３を異方性エッチングし、図４（ｃ）に示すようにゲート分離絶縁膜パターン（絶縁膜パターン）４０６を形成する。その後レジストパターン４０５を除去する。シリコン窒化膜４０３をエッチングする際には、素子分離絶縁膜４０１および各犠牲酸化膜４０４よりもシリコン窒化膜４０３が優先的にエッチングされるようにエッチング条件を設定することが好ましい。なお、ここでは、ゲート分離絶縁膜４０６の幅を、後述の工程で形成される側壁絶縁膜４１２（図４（ｈ）を参照）の幅を見越して素子分離絶縁膜４０１よりも小さくし、ゲート分離絶縁膜パターンの側壁絶縁膜４１２が活性領域４０２にかからないようにすることが好ましいので、必要に応じてレジストパターン４０５に対して等方性エッチングを行う（シュリンクエッチング）ことが好ましい。
【００７２】
続いて、犠牲酸化膜４０４，４０４を除去して、それぞれ、第１および第２活性領域４０２，４２２の上面を露出させる。そして、図４（ｄ）に示すように、熱酸化法を用いて第１および第２活性領域４０２，４２２の上にそれぞれ第１および第２ゲート絶縁膜（順に、ゲート絶縁膜、第２のゲート絶縁膜）４０７，４２７を形成し、さらにはＣＶＤ法を用いて半導体基板４００の上面全体（具体的には、素子分離絶縁膜４０１の上と、第１および第２ゲート絶縁膜４０７，４２７の上と、ゲート分離絶縁膜パターン４０６の上面および側方と）に、ポリシリコン（電極材料）４０８を堆積する。このとき、第１および第２ゲート絶縁膜４０７，４２７の膜厚はそれぞれ例えば２ｎｍであることが好ましく、ポリシリコン４０８の厚みは例えば１６０ｎｍであることが好ましい。
【００７３】
続いて、図４（ｅ）に示すように、ＣＭＰ法を用いてゲート分離絶縁膜パターン４０６が露出するまでポリシリコン４０８を研磨する。オーバー研磨を含めてゲート分離絶縁膜パターン４０６およびポリシリコン４０８の膜厚を例えば１２０ｎｍとすることが好ましい。そして、不図示であるが、イオン注入法によりポリシリコンに不純物を注入し、不純物を活性化させる。
【００７４】
続いて、図４（ｆ）に示すように、ｐ型シリコン基板４００の上面全体（具体的には、ゲート分離絶縁膜パターン４０６の上と、ポリシリコン４０８の上と）に、リソグラフィを用いてレジストパターン（第２レジストパターン）４０９を形成する。このとき、第１活性領域４０２に対して略垂直に延びるようにレジストパターン４０９を形成する。
【００７５】
続いて、レジストパターン４０９をマスクとしてポリシリコン４０８をシュリンクエッチングし、図４（ｇ）に示すように第１および第２ゲート電極４１０ａ，４１０ｂをそれぞれ形成する。これにより、第１および第２ゲート電極４１０ａ，４１０ｂは第１活性領域４０２に対して略垂直に延びるようにそれぞれ設けられ、その両端はいずれも素子分離絶縁膜４０１の上に設けられる。このとき、シュリンクエッチング時にはレジストパターン４０９に等方性エッチングを施して、レジストパターン４０９を２０ｎｍ程度縮小させることが好ましい。
【００７６】
続いて、図４（ｈ）に示すように、第１および第２ゲート電極４１０ａ，４１０ｂをマスクとしてイオン注入法を用いて活性領域４０２に不純物を注入し、第１および第２上側拡散層４１１，４２１を形成する。ここで、実際には、第１および第２上側拡散層４１１，４２１はそれぞれ第１および第２ゲート電極４１０ａ，４１０ｂの直下には形成されないが、第１および第２上側拡散層４１１，４２１が形成される位置を示すために図４（ｈ）では破線で記載している。そして、ｐ型シリコン基板４００の上にシリコン窒化膜を堆積しエッチバックする。これにより、第１および第２ゲート電極４１０ａ，４１０ｂの側面のうちゲート分離絶縁膜パターン４０６が接している部分以外の部分に、側壁絶縁膜４１２を形成する。
【００７７】
続いて、図４（ｉ）に示すように、第１および第２ゲート電極４１０ａ，４１０ｂと側壁絶縁膜４１２とをマスクとしてイオン注入法を用いて活性領域４０２に不純物を注入する。これにより、第１および第２下側拡散層４１３，４２３が形成される。ここで、第１および第２下側拡散層４１３についてもゲート電極４１０ａおよびゲート電極４１０ｂの下に形成されないが、第１および第２下側拡散層４１３，４２３が形成される位置を示すために図４（ｉ）では破線で記載している。そして、ＣＶＤ法を用いてｐ型シリコン基板の上面全体（具体的には、ゲート分離絶縁膜パターン４０６の上と、第１および第２ゲート電極４１０ａ，４１０ｂの上と、側壁絶縁膜４１２の上とに）ライナー膜（絶縁膜）４１４を形成し、ライナー膜４１４の上に層間絶縁膜４１５を形成する。ここで、ライナー膜４１４はシリコン窒化膜からなることが好ましく、その膜厚は２０ｎｍであることが好ましい。シリコン酸化膜の膜厚は５００ｎｍ以上７００ｎｍ以下であることが好ましく、層間絶縁膜４０５の膜厚は１００ｎｍ以上３００ｎｍ以下であることが好ましい。この後、不図示であるが、配線パターンなどを形成して、半導体装置を作製することができる。
【００７８】
このようにして形成された半導体装置を図５に示す。ここで、図５（ａ）は本実施形態にかかる半導体装置の上面図であり、図５（ａ）にはライナー膜４１４および層間絶縁膜４１５を除去した状態を示している。図５（ｂ）は図４（ｉ）に示すVB−VB線における断面図である。
【００７９】
図５（ａ）および図５（ｂ）に示すように、本実施形態にかかる半導体装置では、ｐ型シリコン基板４００上に、素子分離絶縁膜４０１が第１活性領域４０２と第２活性領域４２２とに挟まれている。第１および第２活性領域４０２，４２２上にはそれぞれ第１および第２ゲート絶縁膜４０７，４２７が設けられており、第１および第２ゲート絶縁膜４０７，４２７の上にはそれぞれ第１および第２ゲート電極４１０ａ，４１０ｂが設けられている。第１および第２ゲート電極４１０ａ，４１０ｂはそれぞれ第１および第２活性領域４０２，４２２に対して略垂直に延びるように設けられており、その両端はそれぞれ素子分離絶縁膜４０１の上に設けられている。
【００８０】
素子分離絶縁膜４０１の上にはゲート分離絶縁膜パターン４０６が設けられており、ゲート分離絶縁膜パターン４０６は第１ゲート電極４１０ａと第２ゲート電極４１０ｂとで挟まれて設けられている。そして、側壁絶縁膜４１２が第１および第２ゲート電極４１０ａ，４１０ｂの露出部分に設けられている。
【００８１】
本実施形態にかかる製造方法では、微細なゲートラインパターン（レジストパターン４０５）の端部を別のゲートパターンから分離させる場合には、微細な幅のゲートラインパターンの後退を防ぎトランジスタの特性を安定させるとともに、別のゲートパターンとの分離を微細な分離幅で達成させている。さらに、本実施形態ではシュリンクエッチングを組み合わせることにより、解像限界以下の微細なゲートラインパターンとゲートスペースパターン（レジストパターン４０９）とを同時に形成することが可能であり、半導体装置の高集積化を実現することができる。
【００８２】
また、側壁絶縁膜４１２を形成した後に、ゲート電極４１０ａ、ゲート電極４１０ｂおよび活性領域４０２の表面に公知の方法を用いて金属シリサイド膜を形成する工程を組み合わせた場合、ゲート不純物の活性化処理は側壁絶縁膜４１２を形成する前に完了している。よって、公知の方法を用いて形成された金属シリサイド膜はゲート不純物の活性処理に代表される高温長時間の熱処理に曝されないので、シリサイド特性の悪化を抑制できる。
【００８３】
以上では、並列に並んだ２つのＭＯＳトランジスタを製造する場合を説明したが、１つのＭＯＳトランジスタと素子分離絶縁膜上のゲート配線とを互いに分離して形成する場合であっても集積化することができる。図６（ａ）〜（ｃ）はいずれも１つのＭＯＳトランジスタとゲート配線とを互いに分離して形成した場合の構成を示す図である。上述したように、ゲート電極４１０ａおよびゲート電極４１０ｂのうちゲート分離絶縁膜４０６に接していない部分には、側壁絶縁膜４１２が形成されている。このため、図６（ａ）に示すように、ゲート分離絶縁膜パターン４０６と活性領域４０２との間を側壁絶縁膜４１２の膜厚以上離すことが好ましい。
【００８４】
しかしながら、図８に示すように、２つのＭＯＳトランジスタが並んでいる場合以外の場合でも、本発明を用いない場合に発生するゲート端部の角丸めに起因してゲート分離が拡大する。特に、ゲート電極４１０ａおよびゲート電極４１０ｂを形成するときにシュリンクエッチングでのシュリンク量が増大するにつれて、ゲート端部の後退量は飛躍的に増加する。そのため、本発明を用いない場合には、本発明を用いた場合に必要な側壁絶縁膜４１２の膜厚分以上のパターンレイアウトを拡大させなければならない。よって、本発明では、ＳＲＡＭのようなＭＯＳトランジスタが複数並んでいる半導体装置以外の半導体装置に対しても、高集積化を実現することができる。
【００８５】
また、ゲート電極４１０ａが素子分離絶縁膜４０１の上に形成されたゲート配線である場合には、シュリンクエッチングを行わなくてもゲート分離絶縁膜パターン４０６を用いれば、図６（ｂ）に示すようにゲート分離絶縁膜パターン４０６に接する部分のパターン幅を解像限界以下で作製することができる。
【００８６】
また、ゲート分離絶縁膜パターン４０６は第１ゲート電極４１０ａと第２ゲート電極４１０ｂとで挟まれていればよいので、例えば図６（ｃ）に示す形状であってもよい。この場合、側壁絶縁膜４１２は第１活性領域４０２とゲート分離絶縁膜パターン４０６との間に設けられないので、図６（ａ）および（ｂ）に示す場合に比べて第１ゲート電極４１０ａと第１活性領域４０２との間の間隔をさらに縮小させることができる。よって、図６（ａ）および図６（ｂ）に示す場合とは異なり図６（ｃ）に示す場合では、半導体装置を更に高集積化することができる。
【００８７】
なお、図６（ｃ）に示すゲート分離絶縁膜パターン４０６を形成するためには、例えば、図４（ｆ）に示す工程においてゲート分離絶縁膜パターン４０６の一部分を露出するようにレジストパターン４０９を設けレジストパターン４０９をマスクとしてエッチングを行うことにより、第１および第２ゲート電極４１０ａ，４１０ｂを形成するとともに図６（ｃ）に示すゲート分離絶縁膜パターン４０６を形成することができる。
【産業上の利用可能性】
【００８８】
以上説明したように、本発明は、ゲート分離幅が狭い半導体装置の形成などに有用である。
【図面の簡単な説明】
【００８９】
【図１】本発明の実施形態１にかかる半導体装置の製造工程を説明する断面図。
【図２】本発明の実施形態１の変形例にかかる半導体装置の製造工程を説明する断面図。
【図３】本発明の実施形態２にかかる半導体装置の製造工程を説明する断面図。
【図４】本発明の実施形態３にかかる半導体装置の製造工程を説明する断面図。
【図５】（ａ）は本発明の実施形態３にかかる半導体装置の上面図、（ｂ）は図４（ｉ）に示すVB−VB線における断面図。
【図６】（ａ）〜（ｃ）はいずれも本発明の実施形態３の変形例にかかる半導体装置の上面図。
【図７】第１の従来の形態にかかる半導体装置の断面図。
【図８】（ａ）は第２の従来の形態におけるプロセスを用いて形成された微細なゲートラインパターンを有する半導体装置の上面図、（ｂ）はレジストパターン７０７の端部がレチクルパターン７０８から後退する様子を示す模式図。
【図９】（ａ）は従来の別の実施形態にかかるＭＯＳトランジスタの製造工程を示す上面図、（ｂ）は（ａ）に示すIXB−IXB線における断面図。
【符号の説明】
【００９０】
１００ ｐ型シリコン基板（半導体基板）
１０１ 素子分離絶縁膜
１０２ シリコン窒化膜（絶縁膜材料）
１０３ レジストパターン（第１レジストパターン）
１０４ ゲート分離絶縁膜パターン（絶縁膜パターン）
１０５ ポリシリコン（電極材料）
１０６ レジストパターン（第２レジストパターン）
１０７ａ 第１電極
１０７ｂ 第２電極
１０８ 側壁絶縁膜
１０９ 層間絶縁膜
２００ ｐ型シリコン基板（半導体基板）
２０１ 素子分離絶縁膜
２０２ ダミーゲート電極パターン
２０３ 側壁絶縁膜
２０４ 層間絶縁膜
２０５ 配線パターン
２０６ ゲート分離絶縁膜パターン（絶縁膜パターン）
３００ ｐ型シリコン基板（半導体基板）
３０１ 素子分離絶縁膜
３０２ シリコン窒化膜（絶縁膜材料）
３０３ ポリシリコン
３０４ レジストパターン（第１レジストパターン）
３０５ ポリシリコンマスク
３０６ ゲート分離絶縁膜パターン（絶縁膜パターン）
３０７ ポリシリコン（電極材料）
３１６ ゲート分離絶縁膜パターン（絶縁膜パターン）
４００ ｐ型シリコン基板（半導体基板）
４０１ 素子分離絶縁膜
４０２ 第１活性領域（活性領域）
４０３ シリコン窒化膜（絶縁膜材料）
４０４ 犠牲酸化膜
４０５ レジストパターン（第１レジストパターン）
４０６ ゲート分離絶縁膜パターン（絶縁膜パターン）
４０７ 第１ゲート絶縁膜（ゲート絶縁膜）
４０８ ポリシリコン（電極材料）
４０９ レジストパターン（第２レジストパターン）
４１０ａ 第１ゲート電極
４１０ｂ 第２ゲート電極
４１１ 第１上側拡散層
４１２ 側壁絶縁膜
４１３ 第１下側拡散層
４１４ ライナー膜（絶縁膜）
４１５ 層間絶縁膜
４２１ 第２上側拡散層
４２２ 第２活性領域（第２の活性領域）
４２３ 第２下側拡散層
４２７ 第２ゲート絶縁膜（第２のゲート絶縁膜）
６００ 半導体基板
６０１ 素子分離絶縁膜
６０２ ゲート電極
６０３ ゲート電極
６０４ 側壁絶縁膜
６０５ 層間絶縁膜
７００ 活性領域
７０１ ゲート電極
７０２ ゲート電極
７０３ 素子分離絶縁膜
７０４ レジストパターン
７０５ レジストパターン
７０６ レジストの角の丸まり
７０７ レジストパターン
７０８ レジストパターン
８００ 活性領域
８０１ 側壁絶縁膜
８０２ 層間絶縁膜
８０３ ゲート電極
８０４ ゲート電極
８０５ 素子分離絶縁膜
８０６ ダミーゲート層の非開口領域
【特許請求の範囲】
【請求項１】
半導体基板上に形成された素子分離絶縁膜と、
互いに離れるように前記素子分離絶縁膜の上に設けられた第１電極および第２電極と、
前記第１電極と前記第２電極とで挟まれるように前記素子分離絶縁膜の上に設けられた絶縁膜パターンと、
前記第１電極および前記第２電極の側面のうち前記絶縁膜パターンに接している部分以外の部分にそれぞれ設けられた側壁絶縁膜と
を備えている、半導体装置。
【請求項２】
前記絶縁膜パターンには、幅が最小である部分が存在しており、
幅が最小である前記部分の前記絶縁膜パターンの幅は、８０ｎｍ以下である、請求項１に記載の半導体装置。
【請求項３】
前記半導体基板には、素子領域とダミー領域とが存在しており、
前記第１電極および前記第２電極と、前記絶縁膜パターンと、前記側壁絶縁膜とは、前記素子領域内に設けられており、
前記ダミー領域内には、前記絶縁膜パターンと、前記絶縁膜パターンの側面に設けられた側壁絶縁膜とが設けられている、請求項１に記載の半導体装置。
【請求項４】
前記絶縁膜パターンのうち前記半導体基板の上面に接している部分の面積は、前記半導体基板の前記上面の面積の２０％以上５０％以下である、請求項１に記載の半導体装置。
【請求項５】
前記素子分離絶縁膜は、前記絶縁膜パターンよりも幅広である、請求項１に記載の半導体装置。
【請求項６】
前記第１電極および前記第２電極の上にそれぞれ設けられた金属シリサイド膜と、
前記金属シリサイド膜および前記絶縁膜パターンを覆う層間絶縁膜とをさらに備えている、請求項１に記載の半導体装置。
【請求項７】
互いに隣接するように半導体基板上に形成された活性領域および素子分離絶縁膜と、
前記活性領域の上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の上に設けられた第１ゲート電極と、
前記素子分離絶縁膜の上に設けられ前記第１ゲート電極に接する絶縁膜パターンと、
前記絶縁膜パターンを挟んで前記第１ゲート電極とは反対側に設けられた第２ゲート電極と、
前記第１ゲート電極および前記第２ゲート電極の側面のうち前記絶縁膜パターンに接している部分以外の部分にそれぞれ設けられた側壁絶縁膜と、
前記活性領域内であって前記ゲート絶縁膜よりも下に設けられたソース・ドレイン電極とを備え、
前記絶縁膜パターンは前記活性領域に対して平行に延びている一方、
前記第１ゲート電極および前記第２ゲート電極はそれぞれ前記活性領域に対して略垂直に延びており、前記第１ゲート電極および前記第２ゲート電極の両端はそれぞれ前記素子分離絶縁膜の上に設けられている、半導体装置。
【請求項８】
前記第２ゲート電極は、前記絶縁膜パターンを挟んで前記第１ゲート電極に対向して設けられている、請求項７に記載の半導体装置。
【請求項９】
前記素子分離絶縁膜に対して前記活性領域とは反対側に設けられた第２の活性領域と、
前記第２の活性領域の上に設けられた第２のゲート絶縁膜とをさらに備え、
前記第２ゲート電極は、前記第２のゲート絶縁膜の上に設けられており、
前記第１ゲート電極および前記第２ゲート電極は、それぞれ、ＳＲＡＭのゲート電極である、請求項７に記載の半導体装置。
【請求項１０】
前記第１ゲート電極および前記第２ゲート電極の上にそれぞれ設けられた金属シリサイド膜と、
前記金属シリサイド膜および前記絶縁膜パターンを覆う層間絶縁膜とをさらに備えている、請求項７に記載の半導体装置。
【請求項１１】
前記金属シリサイド膜と前記層間絶縁膜との間には絶縁膜が設けられている、請求項１０に記載の半導体装置。
【請求項１２】
前記絶縁膜パターンは、複数の絶縁膜パターンが積層されることにより形成されている、請求項１または７に記載の半導体装置。
【請求項１３】
前記絶縁膜パターンの上面は、シリコン酸化膜からなる、請求項１２に記載の半導体装置。
【請求項１４】
半導体基板上に、素子分離絶縁膜および絶縁膜材料を順に設ける工程と、
前記絶縁膜材料の上に、第１レジストパターンを設ける工程と、
前記第１レジストパターンをマスクとして前記絶縁膜材料をエッチングすることにより、前記素子分離絶縁膜の上に絶縁膜パターンを形成する工程と、
前記素子分離絶縁膜のうち前記絶縁膜パターンが形成されている部分以外の部分に、電極材料を設ける工程と、
前記絶縁膜パターンおよび前記電極材料の上に、第２レジストパターンを設ける工程と、
前記第２レジストパターンをマスクとして前記電極材料をエッチングすることにより、前記絶縁膜パターンを挟むように第１電極および第２電極を形成する工程と、
前記第１電極および前記第２電極の側面のうち露出している部分に、側壁絶縁膜をそれぞれ設ける工程と
を備えている、半導体装置の製造方法。
【請求項１５】
前記絶縁膜パターンを形成する前記工程では、前記第１レジストパターンに対して等方性エッチングを行った後に、前記第１レジストパターンをマスクとして前記絶縁膜材料に対して異方性エッチングを行い、
前記第１電極および前記第２電極を形成する前記工程では、前記第２レジストパターンに対して等方性エッチングを行った後に、前記第２レジストパターンをマスクとして前記電極材料に対して異方性エッチングを行う、請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記電極材料を設ける工程は、
前記絶縁膜パターンを覆うように前記電極材料を設ける工程と、
前記絶縁膜パターンの上面が露出するまで前記電極材料を研磨する工程と、
前記電極材料に不純物を注入した後に熱処理を行う工程と
を有している、請求項１４に記載の半導体装置の製造方法。
【請求項１７】
前記側壁絶縁膜を形成する前記工程の後に、
前記第１電極および前記第２電極の上にそれぞれ金属シリサイド膜を設ける工程と、
前記金属シリサイド膜および前記絶縁膜パターンを覆うように層間絶縁膜を設ける工程と
をさらに備えている、請求項１４に記載の半導体装置の製造方法。
【請求項１８】
互いに隣接するように半導体基板上に活性領域および素子分離絶縁膜を形成する工程と、
前記活性領域の上にゲート絶縁膜を設ける工程と、
前記ゲート絶縁膜および前記素子分離絶縁膜の上に絶縁膜材料を設ける工程と、
前記活性領域に対して略平行に延びるように第１レジストパターンを絶縁膜材料の上に設ける工程と、
前記第１レジストパターンをマスクとして前記絶縁膜材料をエッチングすることにより、前記素子分離絶縁膜の上に前記絶縁膜パターンを形成する工程と、
前記素子分離絶縁膜のうち前記絶縁膜パターンが形成されている部分以外の部分に、ゲート電極材料を設ける工程と、
前記活性領域に対して略垂直に延びるように第２レジストパターンを前記絶縁膜パターンおよび前記ゲート電極材料の上に設ける工程と、
前記第２レジストパターンをマスクとして前記ゲート電極材料をエッチングすることにより、前記ゲート絶縁膜の上に第１ゲート電極を形成し、前記絶縁膜パターンを挟んで前記第１ゲート電極とは反対側に第２ゲート電極を形成する工程と、
前記第１ゲート電極および前記第２ゲート電極の側面のうち露出している部分に側壁絶縁膜を設ける工程と、
前記活性領域内にソース・ドレイン電極材料をそれぞれ注入することにより、前記活性領域内のうち前記ゲート絶縁膜よりも下にソース・ドレイン電極を形成する工程と
を備えている、半導体装置の製造方法。
【請求項１９】
前記素子分離絶縁膜に対して前記活性領域とは反対側に第２の活性領域を形成する工程と、
前記第２の活性領域の上に前記第２のゲート絶縁膜を設ける工程とをさらに備え、
前記第２ゲート電極を前記第２のゲート絶縁膜の上に設ける、請求項１８に記載の半導体装置の製造方法。
【請求項２０】
前記絶縁膜パターンを形成する前記工程では、前記第１レジストパターンに対して等方性エッチングを行った後に、前記第１レジストパターンをマスクとして前記絶縁膜材料に対して異方性エッチングを行い、
前記第１ゲート電極および前記第２ゲート電極を形成する前記工程では、前記第２レジストパターンに対して等方性エッチングを行った後に、前記第２レジストパターンをマスクとして前記ゲート電極材料に対して異方性エッチングを行う、請求項１８に記載の半導体装置の製造方法。
【請求項２１】
前記側壁絶縁膜を形成する前記工程の後に、
前記第１ゲート電極および前記第２ゲート電極の上に、金属シリサイド膜をそれぞれ設ける工程と、
前記金属シリサイド膜および前記絶縁膜パターンを覆うように層間絶縁膜を設ける工程と
をさらに備えている、請求項１８に記載の半導体装置の製造方法。
【請求項２２】
前記第２レジストパターンを設ける前記工程では、前記絶縁膜パターンの一部分が露出するように前記第２レジストパターンを設け、
前記第１ゲート電極および前記第２ゲート電極を形成する前記工程では、前記絶縁膜パターンのうちの露出している部分に対してエッチングを行う、請求項１８に記載の半導体装置の製造方法。
【請求項１】
半導体基板上に形成された素子分離絶縁膜と、
互いに離れるように前記素子分離絶縁膜の上に設けられた第１電極および第２電極と、
前記第１電極と前記第２電極とで挟まれるように前記素子分離絶縁膜の上に設けられた絶縁膜パターンと、
前記第１電極および前記第２電極の側面のうち前記絶縁膜パターンに接している部分以外の部分にそれぞれ設けられた側壁絶縁膜と
を備えている、半導体装置。
【請求項２】
前記絶縁膜パターンには、幅が最小である部分が存在しており、
幅が最小である前記部分の前記絶縁膜パターンの幅は、８０ｎｍ以下である、請求項１に記載の半導体装置。
【請求項３】
前記半導体基板には、素子領域とダミー領域とが存在しており、
前記第１電極および前記第２電極と、前記絶縁膜パターンと、前記側壁絶縁膜とは、前記素子領域内に設けられており、
前記ダミー領域内には、前記絶縁膜パターンと、前記絶縁膜パターンの側面に設けられた側壁絶縁膜とが設けられている、請求項１に記載の半導体装置。
【請求項４】
前記絶縁膜パターンのうち前記半導体基板の上面に接している部分の面積は、前記半導体基板の前記上面の面積の２０％以上５０％以下である、請求項１に記載の半導体装置。
【請求項５】
前記素子分離絶縁膜は、前記絶縁膜パターンよりも幅広である、請求項１に記載の半導体装置。
【請求項６】
前記第１電極および前記第２電極の上にそれぞれ設けられた金属シリサイド膜と、
前記金属シリサイド膜および前記絶縁膜パターンを覆う層間絶縁膜とをさらに備えている、請求項１に記載の半導体装置。
【請求項７】
互いに隣接するように半導体基板上に形成された活性領域および素子分離絶縁膜と、
前記活性領域の上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の上に設けられた第１ゲート電極と、
前記素子分離絶縁膜の上に設けられ前記第１ゲート電極に接する絶縁膜パターンと、
前記絶縁膜パターンを挟んで前記第１ゲート電極とは反対側に設けられた第２ゲート電極と、
前記第１ゲート電極および前記第２ゲート電極の側面のうち前記絶縁膜パターンに接している部分以外の部分にそれぞれ設けられた側壁絶縁膜と、
前記活性領域内であって前記ゲート絶縁膜よりも下に設けられたソース・ドレイン電極とを備え、
前記絶縁膜パターンは前記活性領域に対して平行に延びている一方、
前記第１ゲート電極および前記第２ゲート電極はそれぞれ前記活性領域に対して略垂直に延びており、前記第１ゲート電極および前記第２ゲート電極の両端はそれぞれ前記素子分離絶縁膜の上に設けられている、半導体装置。
【請求項８】
前記第２ゲート電極は、前記絶縁膜パターンを挟んで前記第１ゲート電極に対向して設けられている、請求項７に記載の半導体装置。
【請求項９】
前記素子分離絶縁膜に対して前記活性領域とは反対側に設けられた第２の活性領域と、
前記第２の活性領域の上に設けられた第２のゲート絶縁膜とをさらに備え、
前記第２ゲート電極は、前記第２のゲート絶縁膜の上に設けられており、
前記第１ゲート電極および前記第２ゲート電極は、それぞれ、ＳＲＡＭのゲート電極である、請求項７に記載の半導体装置。
【請求項１０】
前記第１ゲート電極および前記第２ゲート電極の上にそれぞれ設けられた金属シリサイド膜と、
前記金属シリサイド膜および前記絶縁膜パターンを覆う層間絶縁膜とをさらに備えている、請求項７に記載の半導体装置。
【請求項１１】
前記金属シリサイド膜と前記層間絶縁膜との間には絶縁膜が設けられている、請求項１０に記載の半導体装置。
【請求項１２】
前記絶縁膜パターンは、複数の絶縁膜パターンが積層されることにより形成されている、請求項１または７に記載の半導体装置。
【請求項１３】
前記絶縁膜パターンの上面は、シリコン酸化膜からなる、請求項１２に記載の半導体装置。
【請求項１４】
半導体基板上に、素子分離絶縁膜および絶縁膜材料を順に設ける工程と、
前記絶縁膜材料の上に、第１レジストパターンを設ける工程と、
前記第１レジストパターンをマスクとして前記絶縁膜材料をエッチングすることにより、前記素子分離絶縁膜の上に絶縁膜パターンを形成する工程と、
前記素子分離絶縁膜のうち前記絶縁膜パターンが形成されている部分以外の部分に、電極材料を設ける工程と、
前記絶縁膜パターンおよび前記電極材料の上に、第２レジストパターンを設ける工程と、
前記第２レジストパターンをマスクとして前記電極材料をエッチングすることにより、前記絶縁膜パターンを挟むように第１電極および第２電極を形成する工程と、
前記第１電極および前記第２電極の側面のうち露出している部分に、側壁絶縁膜をそれぞれ設ける工程と
を備えている、半導体装置の製造方法。
【請求項１５】
前記絶縁膜パターンを形成する前記工程では、前記第１レジストパターンに対して等方性エッチングを行った後に、前記第１レジストパターンをマスクとして前記絶縁膜材料に対して異方性エッチングを行い、
前記第１電極および前記第２電極を形成する前記工程では、前記第２レジストパターンに対して等方性エッチングを行った後に、前記第２レジストパターンをマスクとして前記電極材料に対して異方性エッチングを行う、請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記電極材料を設ける工程は、
前記絶縁膜パターンを覆うように前記電極材料を設ける工程と、
前記絶縁膜パターンの上面が露出するまで前記電極材料を研磨する工程と、
前記電極材料に不純物を注入した後に熱処理を行う工程と
を有している、請求項１４に記載の半導体装置の製造方法。
【請求項１７】
前記側壁絶縁膜を形成する前記工程の後に、
前記第１電極および前記第２電極の上にそれぞれ金属シリサイド膜を設ける工程と、
前記金属シリサイド膜および前記絶縁膜パターンを覆うように層間絶縁膜を設ける工程と
をさらに備えている、請求項１４に記載の半導体装置の製造方法。
【請求項１８】
互いに隣接するように半導体基板上に活性領域および素子分離絶縁膜を形成する工程と、
前記活性領域の上にゲート絶縁膜を設ける工程と、
前記ゲート絶縁膜および前記素子分離絶縁膜の上に絶縁膜材料を設ける工程と、
前記活性領域に対して略平行に延びるように第１レジストパターンを絶縁膜材料の上に設ける工程と、
前記第１レジストパターンをマスクとして前記絶縁膜材料をエッチングすることにより、前記素子分離絶縁膜の上に前記絶縁膜パターンを形成する工程と、
前記素子分離絶縁膜のうち前記絶縁膜パターンが形成されている部分以外の部分に、ゲート電極材料を設ける工程と、
前記活性領域に対して略垂直に延びるように第２レジストパターンを前記絶縁膜パターンおよび前記ゲート電極材料の上に設ける工程と、
前記第２レジストパターンをマスクとして前記ゲート電極材料をエッチングすることにより、前記ゲート絶縁膜の上に第１ゲート電極を形成し、前記絶縁膜パターンを挟んで前記第１ゲート電極とは反対側に第２ゲート電極を形成する工程と、
前記第１ゲート電極および前記第２ゲート電極の側面のうち露出している部分に側壁絶縁膜を設ける工程と、
前記活性領域内にソース・ドレイン電極材料をそれぞれ注入することにより、前記活性領域内のうち前記ゲート絶縁膜よりも下にソース・ドレイン電極を形成する工程と
を備えている、半導体装置の製造方法。
【請求項１９】
前記素子分離絶縁膜に対して前記活性領域とは反対側に第２の活性領域を形成する工程と、
前記第２の活性領域の上に前記第２のゲート絶縁膜を設ける工程とをさらに備え、
前記第２ゲート電極を前記第２のゲート絶縁膜の上に設ける、請求項１８に記載の半導体装置の製造方法。
【請求項２０】
前記絶縁膜パターンを形成する前記工程では、前記第１レジストパターンに対して等方性エッチングを行った後に、前記第１レジストパターンをマスクとして前記絶縁膜材料に対して異方性エッチングを行い、
前記第１ゲート電極および前記第２ゲート電極を形成する前記工程では、前記第２レジストパターンに対して等方性エッチングを行った後に、前記第２レジストパターンをマスクとして前記ゲート電極材料に対して異方性エッチングを行う、請求項１８に記載の半導体装置の製造方法。
【請求項２１】
前記側壁絶縁膜を形成する前記工程の後に、
前記第１ゲート電極および前記第２ゲート電極の上に、金属シリサイド膜をそれぞれ設ける工程と、
前記金属シリサイド膜および前記絶縁膜パターンを覆うように層間絶縁膜を設ける工程と
をさらに備えている、請求項１８に記載の半導体装置の製造方法。
【請求項２２】
前記第２レジストパターンを設ける前記工程では、前記絶縁膜パターンの一部分が露出するように前記第２レジストパターンを設け、
前記第１ゲート電極および前記第２ゲート電極を形成する前記工程では、前記絶縁膜パターンのうちの露出している部分に対してエッチングを行う、請求項１８に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２００８−２１１１１４（Ｐ２００８−２１１１１４Ａ）
【公開日】平成２０年９月１１日（２００８．９．１１）
【国際特許分類】
【出願番号】特願２００７−４８４５１（Ｐ２００７−４８４５１）
【出願日】平成１９年２月２８日（２００７．２．２８）
【出願人】（０００００５８２１）松下電器産業株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２０年９月１１日（２００８．９．１１）
【国際特許分類】
【出願日】平成１９年２月２８日（２００７．２．２８）
【出願人】（０００００５８２１）松下電器産業株式会社 (73,050)
【Ｆターム（参考）】
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