絶縁ゲート電界効果トランジスタの製造方法。
【課題】ゲート電極の上方に層間絶縁層を形成するときに、ゲート電極に対向する基体の部分が酸化されることが無い、絶縁ゲート電界効果トランジスタの製造方法を提供する。
【解決手段】絶縁ゲート電界効果トランジスタの製造方法は、（ａ）ソース／ドレイン領域１３、チャネル形成領域１２、チャネル形成領域１２上に形成されたゲート絶縁膜３０、ソース／ドレイン領域１３を覆う絶縁層２１、及び、チャネル形成領域１２の上方の絶縁層２１の部分に設けられたゲート電極形成用開口部２２を備えた基体を準備し、（ｂ）ゲート電極形成用開口部２２内を導電材料層３１，３２で埋め込むことでゲート電極２３を形成し、次いで、（ｃ）絶縁層２１を除去し、その後、（ｄ）全面に、第１の層間絶縁層４１、第２の層間絶縁層４２を、順次、成膜する工程を備え、前記工程（ｄ）において、酸素原子を含まない成膜雰囲気中で第１の層間絶縁層４１を成膜する。
【解決手段】絶縁ゲート電界効果トランジスタの製造方法は、（ａ）ソース／ドレイン領域１３、チャネル形成領域１２、チャネル形成領域１２上に形成されたゲート絶縁膜３０、ソース／ドレイン領域１３を覆う絶縁層２１、及び、チャネル形成領域１２の上方の絶縁層２１の部分に設けられたゲート電極形成用開口部２２を備えた基体を準備し、（ｂ）ゲート電極形成用開口部２２内を導電材料層３１，３２で埋め込むことでゲート電極２３を形成し、次いで、（ｃ）絶縁層２１を除去し、その後、（ｄ）全面に、第１の層間絶縁層４１、第２の層間絶縁層４２を、順次、成膜する工程を備え、前記工程（ｄ）において、酸素原子を含まない成膜雰囲気中で第１の層間絶縁層４１を成膜する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲート電界効果トランジスタの製造方法に関する。
【背景技術】
【０００２】
現在、所謂スケーリング則に基づきトランジスタの微細化を図ることにより、半導体装置の高集積化や動作速度の向上が図られている。絶縁ゲート電界効果トランジスタ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor FET）の微細化に際しては、所謂短チャネル効果の影響を抑制することが必要となる。ゲート電極を半導体材料から構成する限り、短チャネル効果の要因の１つであるゲート電極の空乏化を効果的に抑制することはできない。そのため、ゲート電極を、金属や金属化合物等の導電材料から構成することが提案されている。ゲート電極を導電材料から形成する手法として、多結晶シリコン膜の代わりに例えば金属膜を成膜し、この金属膜を従来と同様にパターニングしてゲート電極の形成を行う方法の他、ゲート電極形成用開口部内に導電材料を埋め込む所謂ダマシン・プロセスによりゲート電極を形成する方法も提案されている（例えば、Atsushi Yagishita et al.,“High Performance Metal Gate MOSFETs Fabricated by CMP for 0.lμm Regime”, International Electron Devices Meeting 1998 Technical Digest pp.785-788(1998) 、あるいは、特開２００５−３０３２５６を参照）。ダマシン・プロセスによりゲート電極を形成する方法においては、ダミーゲート電極を除去することにより形成したゲート電極形成用開口部内に、例えば酸化シリコンよりも比誘電率が大きい絶縁材料（例えば、酸化ハフニウム等）から成るゲート絶縁膜を形成し、次いで、ゲート電極を形成する。そして、これによって、絶縁ゲート電界効果トランジスタの特性の向上を図ることができる。
【０００３】
以下、従来のダマシン・プロセスによりゲート電極を形成する方法の概要を、シリコン半導体基板等の模式的な一部端面図である、図２の（Ａ）、（Ｂ）、図３の（Ａ）、（Ｂ）、図１３の（Ａ）、（Ｂ）を参照して説明する。
【０００４】
［工程−１０］
先ず、ソース／ドレイン領域１３、チャネル形成領域１２、チャネル形成領域１２上に形成され、酸化ハフニウムから成るゲート絶縁膜３０、ＳｉＯ2から成り、ソース／ドレイン領域１３を覆う絶縁層２１、及び、チャネル形成領域１２の上方の絶縁層２１の部分に設けられたゲート電極形成用開口部２２を備えた基体１０を準備する（図２の（Ａ）及び（Ｂ）参照）。
【０００５】
尚、基体１０の製造方法については、実施例１において詳しく説明する。ここで、参照番号１１はシリコン半導体基板であり、参照番号１３Ａはソース／ドレイン領域１３の上部の部分に形成されたシリサイド層であり、参照番号１７はサイドウオールである。
【０００６】
［工程−２０］
次いで、全面に、ゲート電極の仕事関数を規定するための金属材料（ハフニウム・シリサイド）から成る仕事関数制御層３１、ＴｉＮから成るバリア層（図示せず）を、順次、形成する（図３の（Ａ）参照）。その後、所謂ブランケットタングステンＣＶＤ法に基づき、全面にタングステンから成る導電材料層３２を形成した後、ＣＭＰ法に基づいた平坦化処理を行い、絶縁層２１及びサイドウオール１７の上の導電材料層３２、バリア層、仕事関数制御層３１、ゲート絶縁膜３０を除去する。こうして、ゲート電極２３を得ることができる（図３の（Ｂ）参照）。ここで、ゲート電極２３は、チャネル形成領域１２の上方にゲート絶縁膜３０を介して形成されており、仕事関数制御層３１、バリア層（図示せず）、及び、導電材料層３２から構成されている。
【０００７】
［工程−３０］
次に、全面に、ＳｉＯ2から成る層間絶縁層１４２を、例えば、高密度プラズマＣＶＤ法にて形成する（図１３の（Ａ）参照）。
【０００８】
［工程−４０］
その後、フォトリソグラフィ技術及びドライエッチング技術に基づき、ゲート電極２３の上方、及び、ソース／ドレイン領域１３の上方の層間絶縁層１４２の部分にコンタクトプラグ形成用開口部４３Ａ，４３Ｂを形成する。その後、全面に、Ｔｉ（下層）／ＴｉＮ（上層）から成る第２のバリア層（図示せず）を形成し、ブランケットタングステンＣＶＤ法に基づき全面にタングステン層を形成した後、ＣＭＰ法に基づいた平坦化処理を行うことで、コンタクトプラグ形成用開口部４３Ａ，４３Ｂ内にコンタクトプラグ４４Ａ，４４Ｂを形成することができる（図１３の（Ｂ）参照）。
【０００９】
【特許文献１】特開２００５−３０３２５６
【非特許文献１】Atsushi Yagishita et al.,“High Performance Metal Gate MOSFETs Fabricated by CMP for 0.lμm Regime”, International Electron Devices Meeting 1998 Technical Digest pp.785-788(1998)
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ところで、このような製造方法によって得られる絶縁ゲート電界効果トランジスタにあっては、［工程−３０］（図１３の（Ａ）参照）において、全面に、ＳｉＯ2から成る層間絶縁層１４２をＣＶＤ法にて形成するが、係るＣＶＤ法において用いる原料ガスの組成には、通常、酸素原子あるいは酸素分子が含まれている。そのため、ＳｉＯ2から成る層間絶縁層１４２を形成する際、雰囲気中の酸素原子あるいは酸素分子が、導電材料層３２、バリア層、仕事関数制御層３１、ゲート絶縁膜３０を通過して、ゲート電極２３に対向するシリコン半導体基板１１の部分に到達し、係るシリコン半導体基板１１の部分を酸化してしまう。尚、この酸化されたシリコン半導体基板１１の部分を、図１３の（Ａ）及び（Ｂ）においては、参照番号３０Ａで示す。
【００１１】
そして、このような現象が発生すると、結局、ゲート絶縁膜３０の膜厚が厚くなったことと等価となってしまい、ゲート容量の低下等、絶縁ゲート電界効果トランジスタの特性劣化が生じてしまう。
【００１２】
従って、本発明の目的は、ゲート電極の上方に層間絶縁層を形成するときに、ゲート電極に対向する基体の部分が酸化されることが無い、絶縁ゲート電界効果トランジスタの製造方法を提供することにある。
【課題を解決するための手段】
【００１３】
上記の目的を達成するための本発明の第１の態様に係る絶縁ゲート電界効果トランジスタの製造方法（以下、本発明の第１の態様に係る製造方法と略称する）は、
（ａ）ソース／ドレイン領域、チャネル形成領域、チャネル形成領域上に形成されたゲート絶縁膜、ソース／ドレイン領域を覆う絶縁層、及び、チャネル形成領域の上方の絶縁層の部分に設けられたゲート電極形成用開口部を備えた基体を準備し、
（ｂ）ゲート電極形成用開口部内を導電材料層で埋め込むことでゲート電極を形成し、次いで、
（ｃ）絶縁層を除去し、その後、
（ｄ）全面に、第１の層間絶縁層、第２の層間絶縁層を、順次、成膜する、
工程を備え、
前記工程（ｄ）において、酸素原子を含まない成膜雰囲気中で第１の層間絶縁層を成膜することを特徴とする。
【００１４】
ここで、本発明の第１の態様に係る製造方法においては、全面に、第１の層間絶縁層、第２の層間絶縁層を、順次、成膜するが、具体的には、第１の層間絶縁層、第２の層間絶縁層を、ゲート電極及びソース／ドレイン領域上に、順次、成膜する。
【００１５】
上記の目的を達成するための本発明の第２の態様に係る絶縁ゲート電界効果トランジスタの製造方法（以下、本発明の第２の態様に係る製造方法と略称する）は、
（ａ）ソース／ドレイン領域、チャネル形成領域、チャネル形成領域上に形成されたゲート絶縁膜、ソース／ドレイン領域を覆う絶縁層、及び、チャネル形成領域の上方の絶縁層の部分に設けられたゲート電極形成用開口部を備えた基体を準備し、
（ｂ）ゲート電極形成用開口部内を導電材料層で埋め込むことでゲート電極を形成し、次いで、
（ｃ）全面に、第１の層間絶縁層、第２の層間絶縁層を、順次、成膜する、
工程を備え、
前記工程（ｃ）において、酸素原子を含まない成膜雰囲気中で第１の層間絶縁層を成膜することを特徴とする。
【００１６】
ここで、本発明の第２の態様に係る製造方法においては、全面に、第１の層間絶縁層、第２の層間絶縁層を、順次、成膜するが、具体的には、第１の層間絶縁層、第２の層間絶縁層を、ゲート電極及び絶縁層上に、順次、成膜する。
【００１７】
本発明の第１の態様に係る製造方法にあっては前記工程（ｄ）において、また、本発明の第２の態様に係る製造方法にあっては前記工程（ｃ）において、酸素原子を含む成膜雰囲気中で第２の層間絶縁層を成膜することができる。そして、この場合、第１の層間絶縁層は窒化シリコン（ＳｉＮ）又は炭化シリコン（ＳｉＣ）から成り、第２の層間絶縁層は酸化シリコン（ＳｉＯX）から成ることが望ましい。
【００１８】
上記の好ましい構成を含む本発明の第１の態様あるいは第２の態様に係る製造方法において、絶縁層は、下層絶縁層、及び、この下層絶縁層上に形成された上層絶縁層から構成されており、下層絶縁層は、少なくともソース／ドレイン領域を被覆している構成とすることもできる。そして、本発明の第１の態様に係る製造方法にあっては、前記工程（ｃ）において、上層絶縁層を除去し、下層絶縁層を残すことが好ましい。更には、これらの場合、下層絶縁層は第１の層間絶縁層と同じ材料から構成され、上層絶縁層は第２の層間絶縁層と同じ材料から構成されていることが、限定するものではないが望ましく、具体的には、第１の層間絶縁層及び下層絶縁層は窒化シリコン（ＳｉＮ）又は炭化シリコン（ＳｉＣ）から成り、第２の層間絶縁層及び上層絶縁層は酸化シリコン（ＳｉＯX）から成ることが望ましい。ここで、本発明の第１の態様に係る製造方法においては、全面に、第１の層間絶縁層、第２の層間絶縁層を、順次、成膜するが、具体的には、第１の層間絶縁層、第２の層間絶縁層を、ゲート電極及び下層絶縁層上に、順次、成膜する。一方、本発明の第２の態様に係る製造方法においては、全面に、第１の層間絶縁層、第２の層間絶縁層を、順次、成膜するが、具体的には、第１の層間絶縁層、第２の層間絶縁層を、ゲート電極及び上層絶縁層上に、順次、成膜する。
【００１９】
基体は、ゲート電極形成用開口部の側壁を構成するサイドウオールを更に備えていることが好ましい。そして、サイドウオールの少なくとも一部を構成する材料は、絶縁層（あるいは上層絶縁層）を構成する材料と異なっていることが望ましい。ゲート電極の側面部と接するサイドウオールの部分を構成する材料として、具体的には、ＳｉＮを例示することができる。絶縁層を下層絶縁層及び上層絶縁層から構成する場合、下層絶縁層がサイドウオールの側面上に延在していてもよい。ここで、本発明の第１の態様に係る製造方法においては、全面に、第１の層間絶縁層、第２の層間絶縁層を、順次、成膜するが、具体的には、第１の層間絶縁層、第２の層間絶縁層を、ゲート電極、サイドウオール及びソース／ドレイン領域上に、順次、成膜し、あるいは又、ゲート電極、サイドウオール及び下層絶縁層上に、順次、成膜する。一方、本発明の第２の態様に係る製造方法においては、全面に、第１の層間絶縁層、第２の層間絶縁層を、順次、成膜するが、具体的には、第１の層間絶縁層、第２の層間絶縁層を、ゲート電極、サイドウオール及び絶縁層上に、順次、成膜し、あるいは又、ゲート電極、サイドウオール及び上層絶縁層上に、順次、成膜する。
【００２０】
以上に説明した好ましい構成を含む本発明の第１の態様に係る製造方法における前記工程（ｄ）にあっては、あるいは又、以上に説明した好ましい構成を含む本発明の第２の態様に係る製造方法における前記工程（ｃ）にあっては、第１の層間絶縁層を、酸素原子あるいは酸素分子を組成内に含まない原料ガスを使用した化学的気相成長法［ＡＬＤ（Atomic Layer Deposition）法を含む、例えばプラズマＣＶＤ法、高密度プラズマＣＶＤ法、常圧ＣＶＤ法といった各種のＣＶＤ法］に基づき成膜（形成）することが好ましく、一方、第２の層間絶縁層を、酸素原子あるいは酸素分子を組成内に含む原料ガスを使用した各種の化学的気相成長法［ＣＶＤ法］に基づき成膜（形成）することが好ましい。但し、これに限定するものではなく、スパッタリング法、電子ビーム蒸着法や熱フィラメント蒸着法といった蒸着法、イオンプレーティング法、レーザアブレーション法といった各種の物理的気相成長法［ＰＶＤ法］によって、第１の層間絶縁層あるいは第２の層間絶縁層を成膜（形成）してもよい。尚、この場合、第１の層間絶縁層を、酸素原子あるいは酸素分子を含まない雰囲気中におけるＰＶＤ法に基づき成膜（形成）することが好ましく、また、第２の層間絶縁層を、酸素原子あるいは酸素分子を含む雰囲気中におけるＰＶＤ法に基づき成膜（形成）することが好ましい。
【００２１】
以上に説明した好ましい構成を含む本発明の第１の態様あるいは第２の態様に係る製造方法（以下、これらを総称して、単に、本発明の製造方法と呼ぶ場合がある）にあっては、ゲート電極全体が導電材料層から構成されていてもよいし、ゲート電極の底面部及び側面部が、ゲート電極の仕事関数を規定するための仕事関数制御層から構成され、底面部と側面部とによって囲まれた中央部（残部）が導電材料層から構成されていてもよい。後者の場合、仕事関数制御層を構成する導電材料よりも、導電材料層を構成する導電材料の方が電気抵抗率の低いことが望ましい。前者の形態によれば、ゲート電極の形成工程をより単純なものとすることができるし、後者の形態によれば、ゲート電極の電気抵抗をより低くすることができる。また、ゲート電極の中央部と底面部との間、及び、中央部と側面部との間に、更に別の導電材料層が形成されている態様であってもよい。即ち、ゲート電極は３層以上の導電材料層が積層して形成されている態様とすることもできる。導電材料層を構成する導電材料、仕事関数制御層を構成する導電材料として、ｎチャネル型あるいはｐチャネル型絶縁ゲート電界効果トランジスタのチャネル形成領域との関係で好ましい仕事関数を有する導電材料を適宜選択すればよい。
【００２２】
導電材料層や仕事関数制御層を構成する導電材料（金属材料）として、タングステン（Ｗ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）等の金属（これらの金属から成る合金をも含む）；これら金属の窒化物等の化合物；金属シリサイド等の金属と半導体材料との化合物を挙げることができる。尚、仕事関数制御層を構成する導電材料として、チャネル形成領域との関係において良好な仕事関数の値を有する材料を適宜選択すればよい。例えば、チャネル形成領域がｎ型である場合には、ハフニウム（Ｈｆ）、タンタル（Ｔａ）等を含む導電材料（金属材料）を、チャネル形成領域がｐ型である場合には、チタン（Ｔｉ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）等を含む導電材料（金属材料）を選択することができるが、これに限定するものではない。また、導電材料層をシリサイドから構成する場合、シリサイド中に含まれる不純物の種類及び量を制御することで、あるいは又、例えば、シリサイドにアルミニウムイオンを適切にイオン注入することで、ｎチャネル型絶縁ゲート電界効果トランジスタとｐチャネル型絶縁ゲート電界効果トランジスタのゲート電極の仕事関数の値の最適化を図ることができる。ゲート電極は、例えば、電子ビーム蒸着法や熱フィラメント蒸着法といった蒸着法、スパッタリング法、イオンプレーティング法、レーザアブレーション法といった各種のＰＶＤ法；ＡＬＤ法、ＭＯＣＶＤ法を含む各種のＣＶＤ法；電解メッキ法や無電解メッキ法といったメッキ法を単独で行うか、あるいは適宜組み合わせて行うことによりゲート電極形成用開口部を導電材料層で埋め込み、次いで、化学的・機械的研磨法（ＣＭＰ法）やエッチバック法等により平坦化処理を行う周知のダマシン・プロセスにより形成することができる。
【００２３】
絶縁層の除去は、絶縁層を構成する材料に適した方法に基づき行えばよく、適切なエッチャントを用いたドライエッチング法やウェットエッチング法を挙げることができる。
【００２４】
本発明の製造方法にあっては、絶縁層にゲート電極形成用開口部を形成した後にゲート絶縁膜を形成してもよいし、ゲート絶縁膜を形成した後に絶縁層とゲート電極形成用開口部とを形成してもよい。尚、後者の場合、底部にゲート絶縁膜を残してゲート電極形成用開口部を形成する必要がある。ゲート絶縁膜を構成する材料として、従来から一般的に用いられているＳｉＯ2系材料、ＳｉＮ系材料の他、比誘電率ｋ（＝ε／ε0）が概ね４．０以上の所謂高比誘電率材料を挙げることができる。高比誘電率材料としては、酸化ジルコニウム（ＺｒＯ2）、酸化ハフニウム（ＨｆＯ2）、酸化アルミニウム（Ａｌ2Ｏ3）、酸化イットリウム（Ｙ2Ｏ3）、酸化ランタン（Ｌａ2Ｏ）を例示することができる。あるいは又、ＨｆＳｉＯ、ＺｒＳｉＯ、ＡｌＳｉＯ、ＬａＳｉＯといった金属シリケートを例示することもできる。ゲート絶縁膜は１種類の材料から形成されていてもよいし、複数種類の材料から形成されていてもよい。また、ゲート絶縁膜は単一膜（複数の材料から成る複合膜を含む）であってもよいし、積層膜であってもよい。ｎチャネル型絶縁ゲート電界効果トランジスタのゲート絶縁膜とｐチャネル型絶縁ゲート電界効果トランジスタのゲート絶縁膜とは、同一材料から成る構成とすることもできるし、それぞれ異なる材料から成る構成とすることもできる。ゲート絶縁膜は広く周知の方法により形成することができる。特に、上述した高比誘電率材料から成るゲート絶縁膜を形成する方法として、ＡＬＤ法、有機金属化学的気相成長法（ＭＯＣＶＤ法）を含むＣＶＤ法を例示することができる。
【００２５】
本発明の製造方法において、絶縁層を構成する材料として、上述したＳｉＯ2、ＳｉＮ以外にも、ＳｉＯＮ、ＳｉＯＦ、ＳｉＣ、誘電率ｋ（＝ε／ε0）が例えば３．５以下の有機ＳＯＧ、ポリイミド系樹脂、フッ素系樹脂といった低誘電率絶縁材料（例えば、フルオロカーボン、アモルファス・テトラフルオロエチレン、ポリアリールエーテル、フッ化アリールエーテル、フッ化ポリイミド、パリレン、ベンゾシクロブテン、アモルファス・カーボン、シクロパーフルオロカーボンポリマー、フッ化フラーレン）を挙げることができ、あるいは又、絶縁層をこれらの材料の積層体から構成することもできる。
【００２６】
チャネル形成領域の上方及びソース／ドレイン領域の上方に位置する層間絶縁層の部分には、ゲート電極及びソース／ドレイン領域に接続されたコンタクトプラグが設けられている形態とすることができる。コンタクトプラグを構成する材料として、不純物がドーピングされた多結晶シリコンや、タングステン（Ｗ）等の高融点金属材料を挙げることができる。コンタクトプラグは、層間絶縁層にコンタクトプラグ形成用開口部をＲＩＥ法といったドライエッチング法等により形成した後、周知の方法によりコンタクトプラグ形成用開口部内を上述した材料で埋め込むことにより形成することができる。具体的には、例えば、ブランケットタングステンＣＶＤ法によりコンタクトプラグ形成用開口部内にタングステンを埋め込み、次いで、層間絶縁層上の余剰のタングステン層を除去することによりコンタクトプラグを形成することができる。尚、密着層としてのＴｉ層及びＴｉＮ層をコンタクトプラグ形成用開口部内に形成した後、ブランケットタングステンＣＶＤ法によりコンタクトプラグ形成用開口部内にタングステンを埋め込む態様であってもよい。
【００２７】
ソース／ドレイン領域の頂面は、コンタクト抵抗値の低減のためにシリサイド層から構成されていることが望ましい。
【００２８】
本発明の製造方法で用いられるソース／ドレイン領域やチャネル形成領域等を備えた基体として、シリコン半導体基板等の半導体基板の他、表面に半導体層が形成された支持体（例えば、ガラス基板、石英基板、表面に絶縁材料層が形成されたシリコン半導体基板、プラスチック基板、プラスチックフィルム等）を例示することができる。絶縁ゲート電界効果トランジスタは、例えば、半導体基板や半導体層のウェル領域等に形成される。絶縁ゲート電界効果トランジスタと絶縁ゲート電界効果トランジスタとの間には、例えばトレンチ構造の所謂素子分離領域が形成されていてもよい。素子分離領域は、ＬＯＣＯＳ構造を有していてもよいし、トレンチ構造とＬＯＣＯＳ構造の組合せとしてもよい。更には、ＳＩＭＯＸ法や基板貼合せ法によって得られたＳＯＩ構造を有する基体を用いてもよい。ソース／ドレイン領域、チャネル形成領域、チャネル形成領域上に形成されたゲート絶縁膜、ソース／ドレイン領域を覆う絶縁層、及び、チャネル形成領域の上方の絶縁層の部分に設けられたゲート電極形成用開口部を備えた基体を準備する方法、即ち、係る基体を作製する方法は、周知の方法とすればよい。
【００２９】
尚、「チャネル形成領域」とは、チャネルが形成され得る領域を意味し、現実にチャネルが形成されている領域のみを示すものではない。例えば、ゲート電極に対向して位置する半導体層や半導体基板の部分は、「チャネル形成領域」に該当する。また、「ゲート電極」には、「チャネル形成領域」と対向する電極の部分の他、この電極の部分から延在する引き出し電極の部分も含まれる。本発明の製造方法によって製造される絶縁ゲート電界効果トランジスタは、ｎチャネル型ＭＩＳＦＥＴ、ｐチャネル型ＭＩＳＦＥＴだけでなく、例えばｎチャネル型ＭＯＳとｐチャネル型ＭＯＳとから構成されたＣＭＯＳ半導体装置であってもよいし、ｎチャネル型ＭＯＳとｐチャネル型ＭＯＳに加えてバイポーラトランジスタを含むＢｉＣＭＯＳ半導体装置であってもよい。
【発明の効果】
【００３０】
本発明の製造方法にあっては、ゲート電極を形成した後、全面に、第１の層間絶縁層、第２の層間絶縁層を、順次、成膜するが、この際、第１の層間絶縁層を、酸素原子を含まない成膜雰囲気中で成膜する。従って、ゲート電極に対向する基体（例えば、シリコン半導体基板）の部分が酸化されてしまうといった現象の発生を確実に防止することができ、ゲート容量の低下等、絶縁ゲート電界効果トランジスタの特性劣化が生じてしまうといった問題の発生を確実に回避することができる。
【００３１】
本発明の第１の態様に係る製造方法にあっては、ゲート電極の上方の構成要素の構成（層間絶縁層の構成）と、ソース／ドレイン領域の上方の構成要素の構成（絶縁層＋層間絶縁層の構成）とを実質的に同じとすることが可能となるので、ゲート電極及びソース／ドレイン領域にコンタクトプラグを設ける際のコンタクトプラグ形成用開口部の形成を容易に行うことができる。
【００３２】
また、本発明の製造方法において、絶縁層を下層絶縁層及び上層絶縁層から構成すれば、係る下層絶縁層をライナー層として機能させることが可能となり、これによって、チャネル形成領域に応力を加えることができる結果、絶縁ゲート電界効果トランジスタの駆動能力の向上を図ることができる。また、本発明の第１の態様に係る製造方法にあっては、上層絶縁層を除去し、下層絶縁層を残すので、絶縁層の除去の際、ソース／ドレイン領域に損傷が発生することが無い。
【発明を実施するための最良の形態】
【００３３】
以下、図面を参照して、実施例に基づき本発明を説明する。
【実施例１】
【００３４】
実施例１は、本発明の第１の態様に係る絶縁ゲート電界効果トランジスタの製造方法に関する。
【００３５】
実施例１の絶縁ゲート電界効果トランジスタの製造方法によって得られた絶縁ゲート電界効果トランジスタは、図５に模式的な一部端面図を示すように、
（Ａ）ソース／ドレイン領域１３及びチャネル形成領域１２、
（Ｂ）チャネル形成領域１２の上方に形成されたゲート電極２３、並びに、
（Ｃ）ゲート絶縁膜３０、
を備えた絶縁ゲート電界効果トランジスタである。尚、実施例１、あるいは、後述する実施例２〜実施例４にあっては、絶縁ゲート電界効果トランジスタを、ｎチャネル型絶縁ゲート電界効果トランジスタとした。
【００３６】
ゲート絶縁膜３０は酸化ハフニウムから成る。また、ゲート電極２３は、仕事関数制御層３１及び導電材料層３２から構成されている。ここで、仕事関数制御層３１は、ゲート電極２３の仕事関数を規定するための導電材料（金属材料）から構成されており、具体的には、ハフニウム・シリサイド，ＨｆＳｉXから成る。また、導電材料層３２は、仕事関数制御層３１を構成する導電材料とは異なる導電材料（金属材料であり、具体的には、タングステン，Ｗ）から構成されている。そして、仕事関数制御層３１は、チャネル形成領域１２に対向するゲート電極２３の底面部からゲート電極２３の側面部に亙り形成されており、導電材料層３２は、ゲート電極２３の残部を占めている。実施例１の絶縁ゲート電界効果トランジスタにあっては、ゲート電極２３の側面部は、ＳｉＮから成るサイドウオール１７と接している。また、ソース／ドレイン領域１３の表面には、シリサイド層（具体的には、ニッケル・シリサイド層）１３Ａが形成されている。後述する実施例２〜実施例４においても同様である。
【００３７】
また、ソース／ドレイン領域１３、サイドウオール１７及びゲート電極２３の上には、窒化シリコン（ＳｉＮ）から成る第１の層間絶縁層４１が成膜（形成）されており、第１の層間絶縁層４１上には、酸化シリコン（ＳｉＯXであり、例えば、Ｘ＝２）から成る第２の層間絶縁層４２が成膜（形成）されている。更には、チャネル形成領域１２の上方に位置する第１の層間絶縁層４１及び第２の層間絶縁層４２の部分にはコンタクトプラグ形成用開口部４３Ａが設けられ、このコンタクトプラグ形成用開口部４３Ａ内にはタングステンから成り、ゲート電極２３の頂部に接続されたコンタクトプラグ４４Ａが設けられている。一方、ソース／ドレイン領域１３の上方に位置する第１の層間絶縁層４１及び第２の層間絶縁層４２の部分にはコンタクトプラグ形成用開口部４３Ｂが設けられ、このコンタクトプラグ形成用開口部４３Ｂ内にはタングステンから成り、ソース／ドレイン領域１３を構成するシリサイド層１３Ａに接続されたコンタクトプラグ４４Ｂが設けられている。尚、参照番号１１はシリコン半導体基板である。
【００３８】
以下、シリコン半導体基板等の模式的な一部端面図である図１の（Ａ）、（Ｂ）、図２の（Ａ）、（Ｂ）、図３の（Ａ）、（Ｂ）、図４の（Ａ）、（Ｂ）、及び、図５を参照して、以下、実施例１の絶縁ゲート電界効果トランジスタの製造方法を説明する。
【００３９】
［工程−１００］
先ず、ソース／ドレイン領域１３、チャネル形成領域１２、チャネル形成領域１２上に形成されたゲート絶縁膜３０、ＳｉＯ2から成り、ソース／ドレイン領域１３を覆う絶縁層２１、及び、チャネル形成領域１２の上方の絶縁層２１の部分に設けられたゲート電極形成用開口部２２を備えた基体１０を準備する。
【００４０】
具体的には、シリコン半導体基板１１に素子分離領域（図示せず）を形成した後、シリコン半導体基板１１の表面にダミーゲート絶縁膜１４を形成し、次いで、ダミーポリシリコン層１５、ＳｉＮから成るハードマスク層を、順次、形成した後、フォトリソグラフィ技術及びドライエッチング技術に基づきダミーゲート電極１５’を形成する。ダミーゲート電極１５’は、ダミーポリシリコン層１５及びハードマスク１６の積層構造を有する。次いで、ＬＤＤ構造を形成するための不純物の浅いイオン注入を行った後、ダミーゲート電極１５’の側面に、サイドウオール１７を形成するためのＳｉＮ層を形成し、ＳｉＮ層をエッチバックすることによって、ＳｉＮから成るサイドウオール１７を形成することができる。その後、不純物の深いイオン注入を行うことでソース／ドレイン領域１３を形成する。次に、全面にニッケル層を成膜し、加熱処理を施すことで、ソース／ドレイン領域１３の上部をシリサイド化し、ニッケル・シリサイドから成るシリサイド層１３Ａを得ることができる。その後、未反応のニッケル層を除去し、再度、加熱処理を行うことで、シリサイド層１３Ａの安定化を図る。以上によって、エクステンション領域とシリサイド層１３Ａ（低抵抗層）を備えたソース／ドレイン領域１３を得ることができる。ソース／ドレイン領域１３のエクステンション領域で挟まれた領域が、チャネル形成領域１２となる。こうして、図１の（Ａ）に示す状態を得ることができる。
【００４１】
その後、全面にＳｉＯ2から成る絶縁層２１を形成した後、ＣＭＰ法に基づき平坦化処理を施すことで、絶縁層２１の一部及びハードマスク１６（場合によっては、更に、ダミーポリシリコン層１５の一部及びサイドウオール１７の一部）を除去する。こうして、図１の（Ｂ）に示す状態を得ることができる。
【００４２】
次いで、露出したダミーゲート電極１５’を、フッ素等のラジカルを使用するエッチング法によって除去し、更に、ダミーゲート絶縁膜１４を、例えば希フッ酸等のウェットエッチング法により除去する。こうして、図２の（Ａ）に示す状態を得ることができる。
【００４３】
次いで、ゲート電極形成用開口部２２の底部に露出したチャネル形成領域１２の上にゲート絶縁膜３０を形成する。実施例１にあっては、先ず、ゲート電極形成用開口部２２の底部に露出したチャネル形成領域１２の上、及び、ゲート電極形成用開口部２２の側壁に、ゲート絶縁膜３０を形成する。具体的には、全面に、酸化ハフニウムから成り、厚さ３．０ｎｍのゲート絶縁膜３０を形成する（図２の（Ｂ）参照）。このゲート絶縁膜３０は、例えば、有機系のＨｆガスを原料ガスとして用いたＣＶＤ法に基づき形成することができるし、あるいは又、ハフニウムをターゲットとして用いたスパッタリング法に基づきハフニウム膜を形成した後、ハフニウム膜を酸化することで形成することができるし、ＡＬＤ法に基づき形成することができる。
【００４４】
［工程−１１０］
次に、ゲート電極形成用開口部２２内を導電材料層で埋め込むことでゲート電極２３を形成する。ところで、実施例１にあっては、ゲート電極２３は、導電材料（金属材料）から成る仕事関数制御層３１、及び、仕事関数制御層３１を構成する導電材料（金属材料）とは異なる導電材料（金属材料）から成る導電材料層３２から構成されている。従って、具体的には、先ず、スパッタリング法に基づき、全面に（具体的には、ゲート絶縁膜３０の上に）、ハフニウム・シリサイド（ＨｆＳｉX）から成り、厚さ１５ｎｍの仕事関数制御層３１を形成する（図３の（Ａ）参照）。
【００４５】
その後、ゲート電極形成用開口部２２の残部を導電材料層３２で埋め込むことで、仕事関数制御層３１及び導電材料層３２から構成されたゲート電極２３を得る。より具体的には、先ず、スパッタリング法に基づき、全面にＴｉＮから成るバリア層（図示せず）を形成する。厚さ１０ｎｍのバリア層は、ＣＶＤ法、あるいは、スパッタリング法、あるいは、ＡＬＤ法（ＮＨ3ガス及びＴｉＣｌ4ガスを交互に使用）に基づき、形成することができる。その後、所謂ブランケットタングステンＣＶＤ法に基づき、全面にタングステンから成り、厚さ０．２μｍの導電材料層３２を形成した後、ＣＭＰ法に基づいた平坦化処理を行い、絶縁層２１及びサイドウオール１７上の導電材料層３２、バリア層、仕事関数制御層３１、ゲート絶縁膜３０を除去する（図３の（Ｂ）参照）。こうして、ゲート電極２３を得ることができる。ここで、ゲート電極２３は、チャネル形成領域１２の上方にゲート絶縁膜３０を介して形成されており、仕事関数制御層３１、バリア層、及び、導電材料層３２から構成されている。
【００４６】
［工程−１２０］
次に、絶縁層２１を除去する（図４の（Ａ）参照）。具体的には、Ｃ4Ｆ8ガス及びＡｒガスを用いたドライエッチング法に基づき、絶縁層２１を除去することができる。
【００４７】
［工程−１３０］
その後、全面に、第１の層間絶縁層４１、第２の層間絶縁層４２を、順次、成膜する。具体的には、第１の層間絶縁層４１、第２の層間絶縁層４２を、ゲート電極２３、サイドウオール１７及びソース／ドレイン領域１３（より具体的には、シリサイド層１３Ａ）上に、順次、成膜する。次いで、第２の層間絶縁層４２の平坦化処理を行う。こうして、図４の（Ｂ）に示す構造を得ることができる。ここで、第１の層間絶縁層４１を、酸素原子を含まない成膜雰囲気中で成膜し、第２の層間絶縁層４２を、酸素原子を含む成膜雰囲気中で第２の層間絶縁層を成膜する。より具体的には、第１の層間絶縁層４１を、酸素原子あるいは酸素分子を組成内に含まない原料ガスを使用したＣＶＤ法に基づき成膜した後、第２の層間絶縁層４２を、酸素原子あるいは酸素分子を組成内に含む原料ガスを使用したＣＶＤ法に基づき成膜する。成膜条件を以下の表１及び表２に例示する。
【００４８】
［表１］
第１の層間絶縁層４１のプラズマＣＶＤ法に基づく成膜条件
原料ガス：ＳｉＨ4／ＮＨ3／Ｎ2＝３０〜８００sccm／３０〜８００sccm／３０００〜５０００sccm
温度 ：４００゜Ｃ以下
圧力 ：４×１０2Ｐａ〜１．３×１０3Ｐａ
【００４９】
［表２］
第２の層間絶縁層４２のプラズマ ＴＥＯＳ−ＣＶＤ法に基づく成膜条件
原料ガス：ＴＥＯＳガス／Ｏ2＝５００〜１０００sccm／４００〜１０００sccm
温度 ：４００゜Ｃ以下
圧力 ：４×１０2Ｐａ〜１．３×１０3Ｐａ
【００５０】
［工程−１４０］
その後、フォトリソグラフィ技術及びドライエッチング技術に基づき、ゲート電極２３の上方、及び、ソース／ドレイン領域１３の上方の第１の層間絶縁層４１及び第２の層間絶縁層４２にコンタクトプラグ形成用開口部４３Ａ，４３Ｂを形成する。次いで、全面に、Ｔｉ（下層）／ＴｉＮ（上層）の積層構造から成る第２のバリア層（図示せず）をスパッタリング法に基づき形成し、ＷＦ6ガス、Ｈ2ガス、ＳｉＨ4ガスを用いたブランケットタングステンＣＶＤ法（成膜温度：４００゜Ｃ）に基づき全面にタングステン層を形成した後、ＣＭＰ法に基づいた平坦化処理を行うことで、コンタクトプラグ形成用開口部４３Ａ，４３Ｂ内にコンタクトプラグ４４Ａ，４４Ｂを形成することができる（図５参照）。その後、必要に応じて第２の層間絶縁層４２の上に図示しない配線等を形成して、実施例１の絶縁ゲート電界効果トランジスタを完成させることができる。
【００５１】
実施例１にあっては、［工程−１３０］において、第１の層間絶縁層４１を、酸素原子を含まない成膜雰囲気中で成膜する。従って、ゲート電極２３に対向する基体（シリコン半導体基板１１）の部分が酸化されてしまうといった現象の発生を確実に防止することができ、ゲート容量の低下等、絶縁ゲート電界効果トランジスタの特性劣化が生じてしまうといった問題の発生を確実に回避することができる。また、ゲート電極２３の上方の構成要素の構成（層間絶縁層４１，４２の構成）と、ソース／ドレイン領域１３の上方の構成要素の構成（層間絶縁層４１，４２の構成）とは同じであるが故に、［工程−１４０］において、ゲート電極２３及びソース／ドレイン領域１３にコンタクトプラグ４４Ａ，４４Ｂを設ける際のコンタクトプラグ形成用開口部４３Ａ，４３Ｂの形成を容易に行うことができる。
【実施例２】
【００５２】
実施例２は、実施例１の変形である。実施例２にあっては、絶縁層は、下層絶縁層２１Ａ、及び、この下層絶縁層２１Ａ上に形成された上層絶縁層２１Ｂから構成されており、下層絶縁層２１Ａは少なくともソース／ドレイン領域１３を被覆しており（具体的には、ソース／ドレイン領域１３及びサイドウオール１７を被覆しており）、絶縁層を除去する工程においては、上層絶縁層２１Ｂを除去し、下層絶縁層２１Ａを残す。ここで、下層絶縁層２１Ａは、第１の層間絶縁層４１と同じ材料、より具体的には，ＳｉＮから構成され、上層絶縁層２１Ｂは、第２の層間絶縁層４２と同じ材料、より具体的には、ＳｉＯX（Ｘ＝２）から構成されている。ＳｉＮから成る下層絶縁層２１Ａの成膜条件は、表１に示した成膜条件と同様とすることができる。また、ＳｉＯ2から成る上層絶縁層２１Ｂの成膜条件を、以下の表３あるいは表４に例示する。
【００５３】
［表３］
上層絶縁層２１Ｂの高密度プラズマＣＶＤ法に基づく成膜条件
原料ガス：ＳｉＨ4／Ｏ2／Ａｒ（又はＨｅ、又はＨ2）＝８〜１２０sccm／１０〜２４０sccm／１０〜１２０sccm
温度 ：４００゜Ｃ以下
圧力 ：４×１０2Ｐａ〜１．３×１０3Ｐａ
【００５４】
［表４］
上層絶縁層２１ＢのＯ3−ＴＥＯＳ−ＣＶＤ法に基づく成膜条件
原料ガス：Ｏ2とＯ3の混合ガス５〜１０リットル／分中に１０〜１５重量％のＴＥＯＳガス（流量５００〜１０００ミリグラム／分）が含まれるガス
温度 ：４５０゜Ｃ以下
圧力 ：６．７×１０3Ｐａ〜９．３×１０4Ｐａ
【００５５】
以下、シリコン半導体基板等の模式的な一部端面図である図６の（Ａ）、（Ｂ）、図７の（Ａ）、（Ｂ）、図８の（Ａ）、（Ｂ）、図９の（Ａ）、（Ｂ）、及び、図１０を参照して、以下、実施例２の絶縁ゲート電界効果トランジスタの製造方法を説明する。
【００５６】
［工程−２００］
先ず、ソース／ドレイン領域１３、チャネル形成領域１２、チャネル形成領域１２上に形成されたゲート絶縁膜３０、ソース／ドレイン領域１３を覆う絶縁層２１Ａ，２１Ｂ、及び、チャネル形成領域１２の上方の絶縁層２１Ａ，２１Ｂの部分に設けられたゲート電極形成用開口部２２を備えた基体１０を準備する。
【００５７】
具体的には、先ず、実施例１の［工程−１００］の前段と同様の工程を実行することで、図１の（Ａ）に示す状態を得た後、ＣＶＤ法にて、全面に、ＳｉＮから成り、ライナー層として機能する下層絶縁層２１Ａを、表１に例示した成膜条件に基づき成膜する。こうして、図６の（Ａ）に示す状態を得ることができる。次に、全面にＳｉＯ2から成る上層絶縁層２１Ｂを、表３あるいは表４に例示した成膜条件に基づき成膜した後、ＣＭＰ法に基づき平坦化処理を施すことで、上層絶縁層２１Ｂの一部、下層絶縁層２１Ａの一部、及び、ハードマスク１６（場合によっては、更に、ダミーポリシリコン層１５の一部及びサイドウオール１７の一部）を除去する。こうして、図６の（Ｂ）に示す状態を得ることができる。
【００５８】
次いで、露出したダミーゲート電極１５’を、フッ素等のラジカルを使用するエッチング法によって除去し、更に、ダミーゲート絶縁膜１４を、例えば希フッ酸等のウェットエッチング法により除去する。こうして、図７の（Ａ）に示す状態を得ることができる。
【００５９】
次いで、実施例１の［工程−１００］と同様にして、ゲート電極形成用開口部２２の底部に露出したチャネル形成領域１２の上にゲート絶縁膜３０を形成する（図７の（Ｂ）参照）。
【００６０】
［工程−２１０］
その後、ゲート電極形成用開口部２２内を仕事関数制御層３１及び導電材料層３２で埋め込むことでゲート電極２３を形成する（図８の（Ａ）及び（Ｂ）参照）。ゲート電極２３は、実施例１と同様に、仕事関数制御層３１、バリア層（図示せず）、及び、導電材料層３２から構成されている。
【００６１】
［工程−２２０］
次に、実施例１の［工程−１２０］と同様にして、上層絶縁層２１Ｂを除去する（図９の（Ａ）参照）。下層絶縁層２１Ａは残される。
【００６２】
［工程−２３０］
その後、実施例１の［工程−１３０］と同様にして、全面に、第１の層間絶縁層４１、第２の層間絶縁層４２を、順次、成膜する。具体的には、第１の層間絶縁層４１、第２の層間絶縁層４２を、ゲート電極２３、サイドウオール１７及び下層絶縁層２１Ａ上に、順次、成膜する。次いで、第２の層間絶縁層４２の平坦化処理を行う。こうして、図９の（Ｂ）に示す構造を得ることができる。
【００６３】
［工程−２４０］
その後、実施例１の［工程−１４０］と同様にして、コンタクトプラグ４４Ａ，４４Ｂを形成する（図１０参照）。次いで、必要に応じて第２の層間絶縁層４２の上に図示しない配線等を形成して、実施例２の絶縁ゲート電界効果トランジスタを完成させることができる。
【００６４】
実施例２にあっても、［工程−２３０］において、第１の層間絶縁層４１を、酸素原子を含まない成膜雰囲気中で成膜する。従って、ゲート電極２３に対向する基体（シリコン半導体基板１１）の部分が酸化されてしまうといった現象の発生を確実に防止することができ、ゲート容量の低下等、絶縁ゲート電界効果トランジスタの特性劣化が生じてしまうといった問題の発生を確実に回避することができる。また、ゲート電極２３の上方の構成要素の構成（層間絶縁層４１，４２の構成）と、ソース／ドレイン領域１３の上方の構成要素の構成（絶縁層２１Ａ＋層間絶縁層４１，４２の構成）とは、実質的に同じであるが故に、［工程−２４０］において、ゲート電極２３及びソース／ドレイン領域１３にコンタクトプラグ４４Ａ，４４Ｂを設ける際のコンタクトプラグ形成用開口部４３Ａ，４３Ｂの形成を容易に行うことができる。更には、［工程−２２０］において、上層絶縁層２１Ｂを除去し、下層絶縁層２１Ａを残すので、係る絶縁層の除去の際、ソース／ドレイン領域１３に損傷が発生することが無い。また、下層絶縁層２１Ａをライナー層として機能させ得るので、チャネル形成領域１２に応力を加えることができる結果、絶縁ゲート電界効果トランジスタの駆動能力の向上を図ることができる。
【実施例３】
【００６５】
実施例３は、本発明の第２の態様に係る絶縁ゲート電界効果トランジスタの製造方法に関する。
【００６６】
実施例３の絶縁ゲート電界効果トランジスタの製造方法によって得られた絶縁ゲート電界効果トランジスタも、図１１の（Ｂ）に模式的な一部端面図を示すように、
（Ａ）ソース／ドレイン領域１３及びチャネル形成領域１２、
（Ｂ）チャネル形成領域１２の上方に形成されたゲート電極２３、並びに、
（Ｃ）ゲート絶縁膜３０、
を備えた絶縁ゲート電界効果トランジスタである。
【００６７】
実施例３にあっては、実施例１と異なり、絶縁層２１、サイドウオール１７及びゲート電極２３の上に、窒化シリコン（ＳｉＮ）から成る第１の層間絶縁層４１が成膜（形成）されており、第１の層間絶縁層４１上には、酸化シリコン（ＳｉＯXであり、例えば、Ｘ＝２）から成る第２の層間絶縁層４２が成膜（形成）されている。更には、チャネル形成領域１２の上方に位置する第１の層間絶縁層４１及び第２の層間絶縁層４２の部分にはコンタクトプラグ形成用開口部４３Ａが設けられ、このコンタクトプラグ形成用開口部４３Ａ内にはタングステンから成り、ゲート電極２３の頂部に接続されたコンタクトプラグ４４Ａが設けられている。一方、ソース／ドレイン領域１３の上方に位置する絶縁層２１、第１の層間絶縁層４１及び第２の層間絶縁層４２の部分にはコンタクトプラグ形成用開口部４３Ｂが設けられ、このコンタクトプラグ形成用開口部４３Ｂ内にはタングステンから成り、ソース／ドレイン領域１３を構成するシリサイド層１３Ａに接続されたコンタクトプラグ４４Ｂが設けられている。
【００６８】
以下、シリコン半導体基板等の模式的な一部端面図である図１１の（Ａ）、（Ｂ）を参照して、以下、実施例３の絶縁ゲート電界効果トランジスタの製造方法を説明する。
【００６９】
［工程−３００］
先ず、実施例１の［工程−１００］と同様にして、ソース／ドレイン領域１３、チャネル形成領域１２、チャネル形成領域１２上に形成されたゲート絶縁膜３０、ＳｉＯ2から成り、ソース／ドレイン領域１３を覆う絶縁層２１、及び、チャネル形成領域１２の上方の絶縁層２１の部分に設けられたゲート電極形成用開口部２２を備えた基体１０を準備する。具体的には、実施例１の［工程−１００］と同様の工程を実行すればよい。即ち、図１の（Ａ）に示す状態を得た後、全面にＳｉＯ2から成る上層絶縁層２１を形成し、次いで、ＣＭＰ法に基づき平坦化処理を施すことで、絶縁層２１の一部及びハードマスク１６（場合によっては、更に、ダミーポリシリコン層１５の一部及びサイドウオール１７の一部）を除去する。こうして、図１の（Ｂ）に示す状態を得ることができる。次いで、露出したダミーゲート電極１５’を、フッ素等のラジカルを使用するエッチング法によって除去し、更に、ダミーゲート絶縁膜１４を、例えば希フッ酸等のウェットエッチング法により除去する。こうして、図２の（Ａ）に示す状態を得ることができる。次いで、ゲート電極形成用開口部２２の底部に露出したチャネル形成領域１２の上にゲート絶縁膜３０を形成した後（図２の（Ｂ）参照）、実施例１の［工程−１１０］と同様にして、ゲート電極形成用開口部２２内を仕事関数制御層３１及び導電材料層３２で埋め込むことでゲート電極２３を形成する（図３の（Ａ）及び（Ｂ）参照）。ゲート電極２３は、実施例１と同様に、仕事関数制御層３１、バリア層（図示せず）、及び、導電材料層３２から構成されている。
【００７０】
［工程−３１０］
その後、実施例１と異なり、絶縁層２１を除去すること無く、全面に、具体的には、絶縁層２１、サイドウオール１７及びゲート電極２３上に、実施例１の［工程−１３０］と同様にして、第１の層間絶縁層４１、第２の層間絶縁層４２を、順次、成膜する（図１１の（Ａ）参照）。
【００７１】
［工程−３２０］
次いで、実施例１の［工程−１４０］と同様にして、コンタクトプラグ形成用開口部４３Ａ，４３Ｂ内にコンタクトプラグ４４Ａ，４４Ｂを形成する（図１１の（Ｂ）参照）。その後、必要に応じて第２の層間絶縁層４２の上に図示しない配線等を形成して、実施例３の絶縁ゲート電界効果トランジスタを完成させることができる。
【００７２】
実施例３にあっては、［工程−３１０］において、第１の層間絶縁層４１を、酸素原子を含まない成膜雰囲気中で成膜する。従って、ゲート電極２３に対向する基体（シリコン半導体基板１１）の部分が酸化されてしまうといった現象の発生を確実に防止することができ、ゲート容量の低下等、絶縁ゲート電界効果トランジスタの特性劣化が生じてしまうといった問題の発生を確実に回避することができる。
【実施例４】
【００７３】
実施例４は、実施例３の変形である。実施例４にあっては、絶縁層は、下層絶縁層２１Ａ、及び、この下層絶縁層２１Ａ上に形成された上層絶縁層２１Ｂから構成されており、下層絶縁層２１Ａは少なくともソース／ドレイン領域１３を被覆している（具体的には、ソース／ドレイン領域１３及びサイドウオール１７を被覆している）。ここで、下層絶縁層２１Ａは、第１の層間絶縁層４１と同じ材料、より具体的には，ＳｉＮから構成され、上層絶縁層２１Ｂは、第２の層間絶縁層４２と同じ材料、より具体的には、ＳｉＯX（Ｘ＝２）から構成されている。ＳｉＮから成る下層絶縁層２１Ａの成膜条件、及び、ＳｉＯ2から成る上層絶縁層２１Ｂの成膜条件は、それぞれ、表１、及び、表３あるいは表４に示した成膜条件と同様とすることができる。
【００７４】
以下、シリコン半導体基板等の模式的な一部端面図である図１２の（Ａ）、（Ｂ）を参照して、以下、実施例４の絶縁ゲート電界効果トランジスタの製造方法を説明する。
【００７５】
［工程−４００］
先ず、実施例２の［工程−２００］と同様にして、ソース／ドレイン領域１３、チャネル形成領域１２、チャネル形成領域１２上に形成されたゲート絶縁膜３０、ソース／ドレイン領域１３を覆う絶縁層２１Ａ，２１Ｂ、及び、チャネル形成領域１２の上方の絶縁層２１Ａ，２１Ｂの部分に設けられたゲート電極形成用開口部２２を備えた基体１０を準備する（図６の（Ａ）、（Ｂ）、図７の（Ａ）、（Ｂ）参照）。そして、その後、実施例１の［工程−１１０］と同様にして、ゲート電極形成用開口部２２内を仕事関数制御層３１及び導電材料層３２で埋め込むことでゲート電極２３を形成する（図８の（Ａ）及び（Ｂ）参照）。
【００７６】
［工程−４１０］
次に、実施例３の［工程−３１０］と同様にして、全面に、第１の層間絶縁層４１、第２の層間絶縁層４２を、順次、成膜する。具体的には、第１の層間絶縁層４１、第２の層間絶縁層４２を、ゲート電極２３、サイドウオール１７及び上層絶縁層２１Ｂ上に、順次、成膜する（図１２の（Ａ）参照）。
【００７７】
［工程−４２０］
その後、実施例１の［工程−１４０］と同様にして、コンタクトプラグ４４Ａ，４４Ｂを形成する（図１２の（Ｂ）参照）。次いで、必要に応じて第２の層間絶縁層４２の上に図示しない配線等を形成して、実施例４の絶縁ゲート電界効果トランジスタを完成させることができる。
【００７８】
実施例４にあっても、［工程−４１０］において、第１の層間絶縁層４１を、酸素原子を含まない成膜雰囲気中で成膜する。従って、ゲート電極に対向する基体（シリコン半導体基板１１）の部分が酸化されてしまうといった現象の発生を確実に防止することができ、ゲート容量の低下等、絶縁ゲート電界効果トランジスタの特性劣化が生じてしまうといった問題の発生を確実に回避することができる。
【００７９】
以上、本発明を好ましい実施例に基づき説明したが、本発明は、これらの実施例に限定されるものではない。実施例において説明した絶縁ゲート電界効果トランジスタの構造、構成は例示であり、適宜、変更することができるし、実施例において説明した絶縁ゲート電界効果トランジスタの製造条件等も例示であり、適宜、変更することができる。
【００８０】
実施例１〜実施例４にあっては、絶縁ゲート電界効果トランジスタをｎチャネル型絶縁ゲート電界効果トランジスタとしたが、ｐチャネル型絶縁ゲート電界効果トランジスタとする場合には、例えば、仕事関数制御層３１をルテニウム（Ｒｕ）やＴｉＮから構成すればよい。あるいは又、ゲート電極の構成材料を変えることによりゲート電極の仕事関数を好適な値とする代わりに、ゲート絶縁膜の構成材料を変えることにより、仕事関数の値を調整する方法も提案されており（例えば、特開２００６−２４５９４号公報）、係る方法を本発明に適用することもできる。
【００８１】
実施例においては、第１の層間絶縁層をＳｉＮから構成したが、代替的に，ＳｉＣから構成することもできる。ＳｉＣから成る第１の層間絶縁層を、酸素原子あるいは酸素分子を組成内に含まない原料ガスを使用したＣＶＤ法に基づき成膜する場合、具体的には、例えば、（ＳＨ3）3ＳｉＨガス、Ｈｅガス、ＮＨ3ガスの合計流量を７００sccmとし、４００゜Ｃ以下、１．３×１０2Ｐａ〜１．３×１０3Ｐａといった条件を採用すればよい。
【図面の簡単な説明】
【００８２】
【図１】図１の（Ａ）及び（Ｂ）は、実施例１の絶縁ゲート電界効果トランジスタの製造方法を説明するための半導体基板等の模式的な一部端面図である。
【図２】図２の（Ａ）及び（Ｂ）は、図１の（Ｂ）に引き続き、実施例１の絶縁ゲート電界効果トランジスタの製造方法を説明するための半導体基板等の模式的な一部端面図である。
【図３】図３の（Ａ）及び（Ｂ）は、図２の（Ｂ）に引き続き、実施例１の絶縁ゲート電界効果トランジスタの製造方法を説明するための半導体基板等の模式的な一部端面図である。
【図４】図４の（Ａ）及び（Ｂ）は、図３の（Ｂ）に引き続き、実施例１の絶縁ゲート電界効果トランジスタの製造方法を説明するための半導体基板等の模式的な一部端面図である。
【図５】図５は、図４の（Ｂ）に引き続き、実施例１の絶縁ゲート電界効果トランジスタの製造方法を説明するための半導体基板等の模式的な一部端面図である。
【図６】図６の（Ａ）及び（Ｂ）は、実施例２の絶縁ゲート電界効果トランジスタの製造方法を説明するための半導体基板等の模式的な一部端面図である。
【図７】図７の（Ａ）及び（Ｂ）は、図６の（Ｂ）に引き続き、実施例２の絶縁ゲート電界効果トランジスタの製造方法を説明するための半導体基板等の模式的な一部端面図である。
【図８】図８の（Ａ）及び（Ｂ）は、図７の（Ｂ）に引き続き、実施例２の絶縁ゲート電界効果トランジスタの製造方法を説明するための半導体基板等の模式的な一部端面図である。
【図９】図９の（Ａ）及び（Ｂ）は、図８の（Ｂ）に引き続き、実施例２の絶縁ゲート電界効果トランジスタの製造方法を説明するための半導体基板等の模式的な一部端面図である。
【図１０】図１０は、図９の（Ｂ）に引き続き、実施例２の絶縁ゲート電界効果トランジスタの製造方法を説明するための半導体基板等の模式的な一部端面図である。
【図１１】図１１の（Ａ）及び（Ｂ）は、実施例３の絶縁ゲート電界効果トランジスタの製造方法を説明するための半導体基板等の模式的な一部端面図である。
【図１２】図１２の（Ａ）及び（Ｂ）は、実施例４の絶縁ゲート電界効果トランジスタの製造方法を説明するための半導体基板等の模式的な一部端面図である。
【図１３】図１３の（Ａ）及び（Ｂ）は、従来の絶縁ゲート電界効果トランジスタの製造方法及びその問題点を説明するための半導体基板等の模式的な一部端面図である。
【符号の説明】
【００８３】
１０・・・基体、１１・・・シリコン半導体基板、１２・・・チャネル形成領域、１３・・・ソース／ドレイン領域、１３Ａ・・・シリサイド層、１４・・・ダミーゲート絶縁膜、１５・・・ダミーポリシリコン層、１５’・・・ダミーゲート電極、１６・・・ハードマスク、１７・・・サイドウオール、２１・・・絶縁層、２１Ａ・・・下層絶縁層、２１Ｂ・・・上層絶縁層、２２・・・ゲート電極形成用開口部、２３・・・ゲート電極、３０・・・ゲート絶縁膜、３１・・・仕事関数制御層、３２・・・導電材料層、４１・・・第１の層間絶縁層、４２・・・第２の層間絶縁層、４３Ａ，４３Ｂ・・・コンタクトプラグ形成用開口部、４４Ａ，４４Ｂ・・・コンタクトプラグ
【技術分野】
【０００１】
本発明は、絶縁ゲート電界効果トランジスタの製造方法に関する。
【背景技術】
【０００２】
現在、所謂スケーリング則に基づきトランジスタの微細化を図ることにより、半導体装置の高集積化や動作速度の向上が図られている。絶縁ゲート電界効果トランジスタ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor FET）の微細化に際しては、所謂短チャネル効果の影響を抑制することが必要となる。ゲート電極を半導体材料から構成する限り、短チャネル効果の要因の１つであるゲート電極の空乏化を効果的に抑制することはできない。そのため、ゲート電極を、金属や金属化合物等の導電材料から構成することが提案されている。ゲート電極を導電材料から形成する手法として、多結晶シリコン膜の代わりに例えば金属膜を成膜し、この金属膜を従来と同様にパターニングしてゲート電極の形成を行う方法の他、ゲート電極形成用開口部内に導電材料を埋め込む所謂ダマシン・プロセスによりゲート電極を形成する方法も提案されている（例えば、Atsushi Yagishita et al.,“High Performance Metal Gate MOSFETs Fabricated by CMP for 0.lμm Regime”, International Electron Devices Meeting 1998 Technical Digest pp.785-788(1998) 、あるいは、特開２００５−３０３２５６を参照）。ダマシン・プロセスによりゲート電極を形成する方法においては、ダミーゲート電極を除去することにより形成したゲート電極形成用開口部内に、例えば酸化シリコンよりも比誘電率が大きい絶縁材料（例えば、酸化ハフニウム等）から成るゲート絶縁膜を形成し、次いで、ゲート電極を形成する。そして、これによって、絶縁ゲート電界効果トランジスタの特性の向上を図ることができる。
【０００３】
以下、従来のダマシン・プロセスによりゲート電極を形成する方法の概要を、シリコン半導体基板等の模式的な一部端面図である、図２の（Ａ）、（Ｂ）、図３の（Ａ）、（Ｂ）、図１３の（Ａ）、（Ｂ）を参照して説明する。
【０００４】
［工程−１０］
先ず、ソース／ドレイン領域１３、チャネル形成領域１２、チャネル形成領域１２上に形成され、酸化ハフニウムから成るゲート絶縁膜３０、ＳｉＯ2から成り、ソース／ドレイン領域１３を覆う絶縁層２１、及び、チャネル形成領域１２の上方の絶縁層２１の部分に設けられたゲート電極形成用開口部２２を備えた基体１０を準備する（図２の（Ａ）及び（Ｂ）参照）。
【０００５】
尚、基体１０の製造方法については、実施例１において詳しく説明する。ここで、参照番号１１はシリコン半導体基板であり、参照番号１３Ａはソース／ドレイン領域１３の上部の部分に形成されたシリサイド層であり、参照番号１７はサイドウオールである。
【０００６】
［工程−２０］
次いで、全面に、ゲート電極の仕事関数を規定するための金属材料（ハフニウム・シリサイド）から成る仕事関数制御層３１、ＴｉＮから成るバリア層（図示せず）を、順次、形成する（図３の（Ａ）参照）。その後、所謂ブランケットタングステンＣＶＤ法に基づき、全面にタングステンから成る導電材料層３２を形成した後、ＣＭＰ法に基づいた平坦化処理を行い、絶縁層２１及びサイドウオール１７の上の導電材料層３２、バリア層、仕事関数制御層３１、ゲート絶縁膜３０を除去する。こうして、ゲート電極２３を得ることができる（図３の（Ｂ）参照）。ここで、ゲート電極２３は、チャネル形成領域１２の上方にゲート絶縁膜３０を介して形成されており、仕事関数制御層３１、バリア層（図示せず）、及び、導電材料層３２から構成されている。
【０００７】
［工程−３０］
次に、全面に、ＳｉＯ2から成る層間絶縁層１４２を、例えば、高密度プラズマＣＶＤ法にて形成する（図１３の（Ａ）参照）。
【０００８】
［工程−４０］
その後、フォトリソグラフィ技術及びドライエッチング技術に基づき、ゲート電極２３の上方、及び、ソース／ドレイン領域１３の上方の層間絶縁層１４２の部分にコンタクトプラグ形成用開口部４３Ａ，４３Ｂを形成する。その後、全面に、Ｔｉ（下層）／ＴｉＮ（上層）から成る第２のバリア層（図示せず）を形成し、ブランケットタングステンＣＶＤ法に基づき全面にタングステン層を形成した後、ＣＭＰ法に基づいた平坦化処理を行うことで、コンタクトプラグ形成用開口部４３Ａ，４３Ｂ内にコンタクトプラグ４４Ａ，４４Ｂを形成することができる（図１３の（Ｂ）参照）。
【０００９】
【特許文献１】特開２００５−３０３２５６
【非特許文献１】Atsushi Yagishita et al.,“High Performance Metal Gate MOSFETs Fabricated by CMP for 0.lμm Regime”, International Electron Devices Meeting 1998 Technical Digest pp.785-788(1998)
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ところで、このような製造方法によって得られる絶縁ゲート電界効果トランジスタにあっては、［工程−３０］（図１３の（Ａ）参照）において、全面に、ＳｉＯ2から成る層間絶縁層１４２をＣＶＤ法にて形成するが、係るＣＶＤ法において用いる原料ガスの組成には、通常、酸素原子あるいは酸素分子が含まれている。そのため、ＳｉＯ2から成る層間絶縁層１４２を形成する際、雰囲気中の酸素原子あるいは酸素分子が、導電材料層３２、バリア層、仕事関数制御層３１、ゲート絶縁膜３０を通過して、ゲート電極２３に対向するシリコン半導体基板１１の部分に到達し、係るシリコン半導体基板１１の部分を酸化してしまう。尚、この酸化されたシリコン半導体基板１１の部分を、図１３の（Ａ）及び（Ｂ）においては、参照番号３０Ａで示す。
【００１１】
そして、このような現象が発生すると、結局、ゲート絶縁膜３０の膜厚が厚くなったことと等価となってしまい、ゲート容量の低下等、絶縁ゲート電界効果トランジスタの特性劣化が生じてしまう。
【００１２】
従って、本発明の目的は、ゲート電極の上方に層間絶縁層を形成するときに、ゲート電極に対向する基体の部分が酸化されることが無い、絶縁ゲート電界効果トランジスタの製造方法を提供することにある。
【課題を解決するための手段】
【００１３】
上記の目的を達成するための本発明の第１の態様に係る絶縁ゲート電界効果トランジスタの製造方法（以下、本発明の第１の態様に係る製造方法と略称する）は、
（ａ）ソース／ドレイン領域、チャネル形成領域、チャネル形成領域上に形成されたゲート絶縁膜、ソース／ドレイン領域を覆う絶縁層、及び、チャネル形成領域の上方の絶縁層の部分に設けられたゲート電極形成用開口部を備えた基体を準備し、
（ｂ）ゲート電極形成用開口部内を導電材料層で埋め込むことでゲート電極を形成し、次いで、
（ｃ）絶縁層を除去し、その後、
（ｄ）全面に、第１の層間絶縁層、第２の層間絶縁層を、順次、成膜する、
工程を備え、
前記工程（ｄ）において、酸素原子を含まない成膜雰囲気中で第１の層間絶縁層を成膜することを特徴とする。
【００１４】
ここで、本発明の第１の態様に係る製造方法においては、全面に、第１の層間絶縁層、第２の層間絶縁層を、順次、成膜するが、具体的には、第１の層間絶縁層、第２の層間絶縁層を、ゲート電極及びソース／ドレイン領域上に、順次、成膜する。
【００１５】
上記の目的を達成するための本発明の第２の態様に係る絶縁ゲート電界効果トランジスタの製造方法（以下、本発明の第２の態様に係る製造方法と略称する）は、
（ａ）ソース／ドレイン領域、チャネル形成領域、チャネル形成領域上に形成されたゲート絶縁膜、ソース／ドレイン領域を覆う絶縁層、及び、チャネル形成領域の上方の絶縁層の部分に設けられたゲート電極形成用開口部を備えた基体を準備し、
（ｂ）ゲート電極形成用開口部内を導電材料層で埋め込むことでゲート電極を形成し、次いで、
（ｃ）全面に、第１の層間絶縁層、第２の層間絶縁層を、順次、成膜する、
工程を備え、
前記工程（ｃ）において、酸素原子を含まない成膜雰囲気中で第１の層間絶縁層を成膜することを特徴とする。
【００１６】
ここで、本発明の第２の態様に係る製造方法においては、全面に、第１の層間絶縁層、第２の層間絶縁層を、順次、成膜するが、具体的には、第１の層間絶縁層、第２の層間絶縁層を、ゲート電極及び絶縁層上に、順次、成膜する。
【００１７】
本発明の第１の態様に係る製造方法にあっては前記工程（ｄ）において、また、本発明の第２の態様に係る製造方法にあっては前記工程（ｃ）において、酸素原子を含む成膜雰囲気中で第２の層間絶縁層を成膜することができる。そして、この場合、第１の層間絶縁層は窒化シリコン（ＳｉＮ）又は炭化シリコン（ＳｉＣ）から成り、第２の層間絶縁層は酸化シリコン（ＳｉＯX）から成ることが望ましい。
【００１８】
上記の好ましい構成を含む本発明の第１の態様あるいは第２の態様に係る製造方法において、絶縁層は、下層絶縁層、及び、この下層絶縁層上に形成された上層絶縁層から構成されており、下層絶縁層は、少なくともソース／ドレイン領域を被覆している構成とすることもできる。そして、本発明の第１の態様に係る製造方法にあっては、前記工程（ｃ）において、上層絶縁層を除去し、下層絶縁層を残すことが好ましい。更には、これらの場合、下層絶縁層は第１の層間絶縁層と同じ材料から構成され、上層絶縁層は第２の層間絶縁層と同じ材料から構成されていることが、限定するものではないが望ましく、具体的には、第１の層間絶縁層及び下層絶縁層は窒化シリコン（ＳｉＮ）又は炭化シリコン（ＳｉＣ）から成り、第２の層間絶縁層及び上層絶縁層は酸化シリコン（ＳｉＯX）から成ることが望ましい。ここで、本発明の第１の態様に係る製造方法においては、全面に、第１の層間絶縁層、第２の層間絶縁層を、順次、成膜するが、具体的には、第１の層間絶縁層、第２の層間絶縁層を、ゲート電極及び下層絶縁層上に、順次、成膜する。一方、本発明の第２の態様に係る製造方法においては、全面に、第１の層間絶縁層、第２の層間絶縁層を、順次、成膜するが、具体的には、第１の層間絶縁層、第２の層間絶縁層を、ゲート電極及び上層絶縁層上に、順次、成膜する。
【００１９】
基体は、ゲート電極形成用開口部の側壁を構成するサイドウオールを更に備えていることが好ましい。そして、サイドウオールの少なくとも一部を構成する材料は、絶縁層（あるいは上層絶縁層）を構成する材料と異なっていることが望ましい。ゲート電極の側面部と接するサイドウオールの部分を構成する材料として、具体的には、ＳｉＮを例示することができる。絶縁層を下層絶縁層及び上層絶縁層から構成する場合、下層絶縁層がサイドウオールの側面上に延在していてもよい。ここで、本発明の第１の態様に係る製造方法においては、全面に、第１の層間絶縁層、第２の層間絶縁層を、順次、成膜するが、具体的には、第１の層間絶縁層、第２の層間絶縁層を、ゲート電極、サイドウオール及びソース／ドレイン領域上に、順次、成膜し、あるいは又、ゲート電極、サイドウオール及び下層絶縁層上に、順次、成膜する。一方、本発明の第２の態様に係る製造方法においては、全面に、第１の層間絶縁層、第２の層間絶縁層を、順次、成膜するが、具体的には、第１の層間絶縁層、第２の層間絶縁層を、ゲート電極、サイドウオール及び絶縁層上に、順次、成膜し、あるいは又、ゲート電極、サイドウオール及び上層絶縁層上に、順次、成膜する。
【００２０】
以上に説明した好ましい構成を含む本発明の第１の態様に係る製造方法における前記工程（ｄ）にあっては、あるいは又、以上に説明した好ましい構成を含む本発明の第２の態様に係る製造方法における前記工程（ｃ）にあっては、第１の層間絶縁層を、酸素原子あるいは酸素分子を組成内に含まない原料ガスを使用した化学的気相成長法［ＡＬＤ（Atomic Layer Deposition）法を含む、例えばプラズマＣＶＤ法、高密度プラズマＣＶＤ法、常圧ＣＶＤ法といった各種のＣＶＤ法］に基づき成膜（形成）することが好ましく、一方、第２の層間絶縁層を、酸素原子あるいは酸素分子を組成内に含む原料ガスを使用した各種の化学的気相成長法［ＣＶＤ法］に基づき成膜（形成）することが好ましい。但し、これに限定するものではなく、スパッタリング法、電子ビーム蒸着法や熱フィラメント蒸着法といった蒸着法、イオンプレーティング法、レーザアブレーション法といった各種の物理的気相成長法［ＰＶＤ法］によって、第１の層間絶縁層あるいは第２の層間絶縁層を成膜（形成）してもよい。尚、この場合、第１の層間絶縁層を、酸素原子あるいは酸素分子を含まない雰囲気中におけるＰＶＤ法に基づき成膜（形成）することが好ましく、また、第２の層間絶縁層を、酸素原子あるいは酸素分子を含む雰囲気中におけるＰＶＤ法に基づき成膜（形成）することが好ましい。
【００２１】
以上に説明した好ましい構成を含む本発明の第１の態様あるいは第２の態様に係る製造方法（以下、これらを総称して、単に、本発明の製造方法と呼ぶ場合がある）にあっては、ゲート電極全体が導電材料層から構成されていてもよいし、ゲート電極の底面部及び側面部が、ゲート電極の仕事関数を規定するための仕事関数制御層から構成され、底面部と側面部とによって囲まれた中央部（残部）が導電材料層から構成されていてもよい。後者の場合、仕事関数制御層を構成する導電材料よりも、導電材料層を構成する導電材料の方が電気抵抗率の低いことが望ましい。前者の形態によれば、ゲート電極の形成工程をより単純なものとすることができるし、後者の形態によれば、ゲート電極の電気抵抗をより低くすることができる。また、ゲート電極の中央部と底面部との間、及び、中央部と側面部との間に、更に別の導電材料層が形成されている態様であってもよい。即ち、ゲート電極は３層以上の導電材料層が積層して形成されている態様とすることもできる。導電材料層を構成する導電材料、仕事関数制御層を構成する導電材料として、ｎチャネル型あるいはｐチャネル型絶縁ゲート電界効果トランジスタのチャネル形成領域との関係で好ましい仕事関数を有する導電材料を適宜選択すればよい。
【００２２】
導電材料層や仕事関数制御層を構成する導電材料（金属材料）として、タングステン（Ｗ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）等の金属（これらの金属から成る合金をも含む）；これら金属の窒化物等の化合物；金属シリサイド等の金属と半導体材料との化合物を挙げることができる。尚、仕事関数制御層を構成する導電材料として、チャネル形成領域との関係において良好な仕事関数の値を有する材料を適宜選択すればよい。例えば、チャネル形成領域がｎ型である場合には、ハフニウム（Ｈｆ）、タンタル（Ｔａ）等を含む導電材料（金属材料）を、チャネル形成領域がｐ型である場合には、チタン（Ｔｉ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）等を含む導電材料（金属材料）を選択することができるが、これに限定するものではない。また、導電材料層をシリサイドから構成する場合、シリサイド中に含まれる不純物の種類及び量を制御することで、あるいは又、例えば、シリサイドにアルミニウムイオンを適切にイオン注入することで、ｎチャネル型絶縁ゲート電界効果トランジスタとｐチャネル型絶縁ゲート電界効果トランジスタのゲート電極の仕事関数の値の最適化を図ることができる。ゲート電極は、例えば、電子ビーム蒸着法や熱フィラメント蒸着法といった蒸着法、スパッタリング法、イオンプレーティング法、レーザアブレーション法といった各種のＰＶＤ法；ＡＬＤ法、ＭＯＣＶＤ法を含む各種のＣＶＤ法；電解メッキ法や無電解メッキ法といったメッキ法を単独で行うか、あるいは適宜組み合わせて行うことによりゲート電極形成用開口部を導電材料層で埋め込み、次いで、化学的・機械的研磨法（ＣＭＰ法）やエッチバック法等により平坦化処理を行う周知のダマシン・プロセスにより形成することができる。
【００２３】
絶縁層の除去は、絶縁層を構成する材料に適した方法に基づき行えばよく、適切なエッチャントを用いたドライエッチング法やウェットエッチング法を挙げることができる。
【００２４】
本発明の製造方法にあっては、絶縁層にゲート電極形成用開口部を形成した後にゲート絶縁膜を形成してもよいし、ゲート絶縁膜を形成した後に絶縁層とゲート電極形成用開口部とを形成してもよい。尚、後者の場合、底部にゲート絶縁膜を残してゲート電極形成用開口部を形成する必要がある。ゲート絶縁膜を構成する材料として、従来から一般的に用いられているＳｉＯ2系材料、ＳｉＮ系材料の他、比誘電率ｋ（＝ε／ε0）が概ね４．０以上の所謂高比誘電率材料を挙げることができる。高比誘電率材料としては、酸化ジルコニウム（ＺｒＯ2）、酸化ハフニウム（ＨｆＯ2）、酸化アルミニウム（Ａｌ2Ｏ3）、酸化イットリウム（Ｙ2Ｏ3）、酸化ランタン（Ｌａ2Ｏ）を例示することができる。あるいは又、ＨｆＳｉＯ、ＺｒＳｉＯ、ＡｌＳｉＯ、ＬａＳｉＯといった金属シリケートを例示することもできる。ゲート絶縁膜は１種類の材料から形成されていてもよいし、複数種類の材料から形成されていてもよい。また、ゲート絶縁膜は単一膜（複数の材料から成る複合膜を含む）であってもよいし、積層膜であってもよい。ｎチャネル型絶縁ゲート電界効果トランジスタのゲート絶縁膜とｐチャネル型絶縁ゲート電界効果トランジスタのゲート絶縁膜とは、同一材料から成る構成とすることもできるし、それぞれ異なる材料から成る構成とすることもできる。ゲート絶縁膜は広く周知の方法により形成することができる。特に、上述した高比誘電率材料から成るゲート絶縁膜を形成する方法として、ＡＬＤ法、有機金属化学的気相成長法（ＭＯＣＶＤ法）を含むＣＶＤ法を例示することができる。
【００２５】
本発明の製造方法において、絶縁層を構成する材料として、上述したＳｉＯ2、ＳｉＮ以外にも、ＳｉＯＮ、ＳｉＯＦ、ＳｉＣ、誘電率ｋ（＝ε／ε0）が例えば３．５以下の有機ＳＯＧ、ポリイミド系樹脂、フッ素系樹脂といった低誘電率絶縁材料（例えば、フルオロカーボン、アモルファス・テトラフルオロエチレン、ポリアリールエーテル、フッ化アリールエーテル、フッ化ポリイミド、パリレン、ベンゾシクロブテン、アモルファス・カーボン、シクロパーフルオロカーボンポリマー、フッ化フラーレン）を挙げることができ、あるいは又、絶縁層をこれらの材料の積層体から構成することもできる。
【００２６】
チャネル形成領域の上方及びソース／ドレイン領域の上方に位置する層間絶縁層の部分には、ゲート電極及びソース／ドレイン領域に接続されたコンタクトプラグが設けられている形態とすることができる。コンタクトプラグを構成する材料として、不純物がドーピングされた多結晶シリコンや、タングステン（Ｗ）等の高融点金属材料を挙げることができる。コンタクトプラグは、層間絶縁層にコンタクトプラグ形成用開口部をＲＩＥ法といったドライエッチング法等により形成した後、周知の方法によりコンタクトプラグ形成用開口部内を上述した材料で埋め込むことにより形成することができる。具体的には、例えば、ブランケットタングステンＣＶＤ法によりコンタクトプラグ形成用開口部内にタングステンを埋め込み、次いで、層間絶縁層上の余剰のタングステン層を除去することによりコンタクトプラグを形成することができる。尚、密着層としてのＴｉ層及びＴｉＮ層をコンタクトプラグ形成用開口部内に形成した後、ブランケットタングステンＣＶＤ法によりコンタクトプラグ形成用開口部内にタングステンを埋め込む態様であってもよい。
【００２７】
ソース／ドレイン領域の頂面は、コンタクト抵抗値の低減のためにシリサイド層から構成されていることが望ましい。
【００２８】
本発明の製造方法で用いられるソース／ドレイン領域やチャネル形成領域等を備えた基体として、シリコン半導体基板等の半導体基板の他、表面に半導体層が形成された支持体（例えば、ガラス基板、石英基板、表面に絶縁材料層が形成されたシリコン半導体基板、プラスチック基板、プラスチックフィルム等）を例示することができる。絶縁ゲート電界効果トランジスタは、例えば、半導体基板や半導体層のウェル領域等に形成される。絶縁ゲート電界効果トランジスタと絶縁ゲート電界効果トランジスタとの間には、例えばトレンチ構造の所謂素子分離領域が形成されていてもよい。素子分離領域は、ＬＯＣＯＳ構造を有していてもよいし、トレンチ構造とＬＯＣＯＳ構造の組合せとしてもよい。更には、ＳＩＭＯＸ法や基板貼合せ法によって得られたＳＯＩ構造を有する基体を用いてもよい。ソース／ドレイン領域、チャネル形成領域、チャネル形成領域上に形成されたゲート絶縁膜、ソース／ドレイン領域を覆う絶縁層、及び、チャネル形成領域の上方の絶縁層の部分に設けられたゲート電極形成用開口部を備えた基体を準備する方法、即ち、係る基体を作製する方法は、周知の方法とすればよい。
【００２９】
尚、「チャネル形成領域」とは、チャネルが形成され得る領域を意味し、現実にチャネルが形成されている領域のみを示すものではない。例えば、ゲート電極に対向して位置する半導体層や半導体基板の部分は、「チャネル形成領域」に該当する。また、「ゲート電極」には、「チャネル形成領域」と対向する電極の部分の他、この電極の部分から延在する引き出し電極の部分も含まれる。本発明の製造方法によって製造される絶縁ゲート電界効果トランジスタは、ｎチャネル型ＭＩＳＦＥＴ、ｐチャネル型ＭＩＳＦＥＴだけでなく、例えばｎチャネル型ＭＯＳとｐチャネル型ＭＯＳとから構成されたＣＭＯＳ半導体装置であってもよいし、ｎチャネル型ＭＯＳとｐチャネル型ＭＯＳに加えてバイポーラトランジスタを含むＢｉＣＭＯＳ半導体装置であってもよい。
【発明の効果】
【００３０】
本発明の製造方法にあっては、ゲート電極を形成した後、全面に、第１の層間絶縁層、第２の層間絶縁層を、順次、成膜するが、この際、第１の層間絶縁層を、酸素原子を含まない成膜雰囲気中で成膜する。従って、ゲート電極に対向する基体（例えば、シリコン半導体基板）の部分が酸化されてしまうといった現象の発生を確実に防止することができ、ゲート容量の低下等、絶縁ゲート電界効果トランジスタの特性劣化が生じてしまうといった問題の発生を確実に回避することができる。
【００３１】
本発明の第１の態様に係る製造方法にあっては、ゲート電極の上方の構成要素の構成（層間絶縁層の構成）と、ソース／ドレイン領域の上方の構成要素の構成（絶縁層＋層間絶縁層の構成）とを実質的に同じとすることが可能となるので、ゲート電極及びソース／ドレイン領域にコンタクトプラグを設ける際のコンタクトプラグ形成用開口部の形成を容易に行うことができる。
【００３２】
また、本発明の製造方法において、絶縁層を下層絶縁層及び上層絶縁層から構成すれば、係る下層絶縁層をライナー層として機能させることが可能となり、これによって、チャネル形成領域に応力を加えることができる結果、絶縁ゲート電界効果トランジスタの駆動能力の向上を図ることができる。また、本発明の第１の態様に係る製造方法にあっては、上層絶縁層を除去し、下層絶縁層を残すので、絶縁層の除去の際、ソース／ドレイン領域に損傷が発生することが無い。
【発明を実施するための最良の形態】
【００３３】
以下、図面を参照して、実施例に基づき本発明を説明する。
【実施例１】
【００３４】
実施例１は、本発明の第１の態様に係る絶縁ゲート電界効果トランジスタの製造方法に関する。
【００３５】
実施例１の絶縁ゲート電界効果トランジスタの製造方法によって得られた絶縁ゲート電界効果トランジスタは、図５に模式的な一部端面図を示すように、
（Ａ）ソース／ドレイン領域１３及びチャネル形成領域１２、
（Ｂ）チャネル形成領域１２の上方に形成されたゲート電極２３、並びに、
（Ｃ）ゲート絶縁膜３０、
を備えた絶縁ゲート電界効果トランジスタである。尚、実施例１、あるいは、後述する実施例２〜実施例４にあっては、絶縁ゲート電界効果トランジスタを、ｎチャネル型絶縁ゲート電界効果トランジスタとした。
【００３６】
ゲート絶縁膜３０は酸化ハフニウムから成る。また、ゲート電極２３は、仕事関数制御層３１及び導電材料層３２から構成されている。ここで、仕事関数制御層３１は、ゲート電極２３の仕事関数を規定するための導電材料（金属材料）から構成されており、具体的には、ハフニウム・シリサイド，ＨｆＳｉXから成る。また、導電材料層３２は、仕事関数制御層３１を構成する導電材料とは異なる導電材料（金属材料であり、具体的には、タングステン，Ｗ）から構成されている。そして、仕事関数制御層３１は、チャネル形成領域１２に対向するゲート電極２３の底面部からゲート電極２３の側面部に亙り形成されており、導電材料層３２は、ゲート電極２３の残部を占めている。実施例１の絶縁ゲート電界効果トランジスタにあっては、ゲート電極２３の側面部は、ＳｉＮから成るサイドウオール１７と接している。また、ソース／ドレイン領域１３の表面には、シリサイド層（具体的には、ニッケル・シリサイド層）１３Ａが形成されている。後述する実施例２〜実施例４においても同様である。
【００３７】
また、ソース／ドレイン領域１３、サイドウオール１７及びゲート電極２３の上には、窒化シリコン（ＳｉＮ）から成る第１の層間絶縁層４１が成膜（形成）されており、第１の層間絶縁層４１上には、酸化シリコン（ＳｉＯXであり、例えば、Ｘ＝２）から成る第２の層間絶縁層４２が成膜（形成）されている。更には、チャネル形成領域１２の上方に位置する第１の層間絶縁層４１及び第２の層間絶縁層４２の部分にはコンタクトプラグ形成用開口部４３Ａが設けられ、このコンタクトプラグ形成用開口部４３Ａ内にはタングステンから成り、ゲート電極２３の頂部に接続されたコンタクトプラグ４４Ａが設けられている。一方、ソース／ドレイン領域１３の上方に位置する第１の層間絶縁層４１及び第２の層間絶縁層４２の部分にはコンタクトプラグ形成用開口部４３Ｂが設けられ、このコンタクトプラグ形成用開口部４３Ｂ内にはタングステンから成り、ソース／ドレイン領域１３を構成するシリサイド層１３Ａに接続されたコンタクトプラグ４４Ｂが設けられている。尚、参照番号１１はシリコン半導体基板である。
【００３８】
以下、シリコン半導体基板等の模式的な一部端面図である図１の（Ａ）、（Ｂ）、図２の（Ａ）、（Ｂ）、図３の（Ａ）、（Ｂ）、図４の（Ａ）、（Ｂ）、及び、図５を参照して、以下、実施例１の絶縁ゲート電界効果トランジスタの製造方法を説明する。
【００３９】
［工程−１００］
先ず、ソース／ドレイン領域１３、チャネル形成領域１２、チャネル形成領域１２上に形成されたゲート絶縁膜３０、ＳｉＯ2から成り、ソース／ドレイン領域１３を覆う絶縁層２１、及び、チャネル形成領域１２の上方の絶縁層２１の部分に設けられたゲート電極形成用開口部２２を備えた基体１０を準備する。
【００４０】
具体的には、シリコン半導体基板１１に素子分離領域（図示せず）を形成した後、シリコン半導体基板１１の表面にダミーゲート絶縁膜１４を形成し、次いで、ダミーポリシリコン層１５、ＳｉＮから成るハードマスク層を、順次、形成した後、フォトリソグラフィ技術及びドライエッチング技術に基づきダミーゲート電極１５’を形成する。ダミーゲート電極１５’は、ダミーポリシリコン層１５及びハードマスク１６の積層構造を有する。次いで、ＬＤＤ構造を形成するための不純物の浅いイオン注入を行った後、ダミーゲート電極１５’の側面に、サイドウオール１７を形成するためのＳｉＮ層を形成し、ＳｉＮ層をエッチバックすることによって、ＳｉＮから成るサイドウオール１７を形成することができる。その後、不純物の深いイオン注入を行うことでソース／ドレイン領域１３を形成する。次に、全面にニッケル層を成膜し、加熱処理を施すことで、ソース／ドレイン領域１３の上部をシリサイド化し、ニッケル・シリサイドから成るシリサイド層１３Ａを得ることができる。その後、未反応のニッケル層を除去し、再度、加熱処理を行うことで、シリサイド層１３Ａの安定化を図る。以上によって、エクステンション領域とシリサイド層１３Ａ（低抵抗層）を備えたソース／ドレイン領域１３を得ることができる。ソース／ドレイン領域１３のエクステンション領域で挟まれた領域が、チャネル形成領域１２となる。こうして、図１の（Ａ）に示す状態を得ることができる。
【００４１】
その後、全面にＳｉＯ2から成る絶縁層２１を形成した後、ＣＭＰ法に基づき平坦化処理を施すことで、絶縁層２１の一部及びハードマスク１６（場合によっては、更に、ダミーポリシリコン層１５の一部及びサイドウオール１７の一部）を除去する。こうして、図１の（Ｂ）に示す状態を得ることができる。
【００４２】
次いで、露出したダミーゲート電極１５’を、フッ素等のラジカルを使用するエッチング法によって除去し、更に、ダミーゲート絶縁膜１４を、例えば希フッ酸等のウェットエッチング法により除去する。こうして、図２の（Ａ）に示す状態を得ることができる。
【００４３】
次いで、ゲート電極形成用開口部２２の底部に露出したチャネル形成領域１２の上にゲート絶縁膜３０を形成する。実施例１にあっては、先ず、ゲート電極形成用開口部２２の底部に露出したチャネル形成領域１２の上、及び、ゲート電極形成用開口部２２の側壁に、ゲート絶縁膜３０を形成する。具体的には、全面に、酸化ハフニウムから成り、厚さ３．０ｎｍのゲート絶縁膜３０を形成する（図２の（Ｂ）参照）。このゲート絶縁膜３０は、例えば、有機系のＨｆガスを原料ガスとして用いたＣＶＤ法に基づき形成することができるし、あるいは又、ハフニウムをターゲットとして用いたスパッタリング法に基づきハフニウム膜を形成した後、ハフニウム膜を酸化することで形成することができるし、ＡＬＤ法に基づき形成することができる。
【００４４】
［工程−１１０］
次に、ゲート電極形成用開口部２２内を導電材料層で埋め込むことでゲート電極２３を形成する。ところで、実施例１にあっては、ゲート電極２３は、導電材料（金属材料）から成る仕事関数制御層３１、及び、仕事関数制御層３１を構成する導電材料（金属材料）とは異なる導電材料（金属材料）から成る導電材料層３２から構成されている。従って、具体的には、先ず、スパッタリング法に基づき、全面に（具体的には、ゲート絶縁膜３０の上に）、ハフニウム・シリサイド（ＨｆＳｉX）から成り、厚さ１５ｎｍの仕事関数制御層３１を形成する（図３の（Ａ）参照）。
【００４５】
その後、ゲート電極形成用開口部２２の残部を導電材料層３２で埋め込むことで、仕事関数制御層３１及び導電材料層３２から構成されたゲート電極２３を得る。より具体的には、先ず、スパッタリング法に基づき、全面にＴｉＮから成るバリア層（図示せず）を形成する。厚さ１０ｎｍのバリア層は、ＣＶＤ法、あるいは、スパッタリング法、あるいは、ＡＬＤ法（ＮＨ3ガス及びＴｉＣｌ4ガスを交互に使用）に基づき、形成することができる。その後、所謂ブランケットタングステンＣＶＤ法に基づき、全面にタングステンから成り、厚さ０．２μｍの導電材料層３２を形成した後、ＣＭＰ法に基づいた平坦化処理を行い、絶縁層２１及びサイドウオール１７上の導電材料層３２、バリア層、仕事関数制御層３１、ゲート絶縁膜３０を除去する（図３の（Ｂ）参照）。こうして、ゲート電極２３を得ることができる。ここで、ゲート電極２３は、チャネル形成領域１２の上方にゲート絶縁膜３０を介して形成されており、仕事関数制御層３１、バリア層、及び、導電材料層３２から構成されている。
【００４６】
［工程−１２０］
次に、絶縁層２１を除去する（図４の（Ａ）参照）。具体的には、Ｃ4Ｆ8ガス及びＡｒガスを用いたドライエッチング法に基づき、絶縁層２１を除去することができる。
【００４７】
［工程−１３０］
その後、全面に、第１の層間絶縁層４１、第２の層間絶縁層４２を、順次、成膜する。具体的には、第１の層間絶縁層４１、第２の層間絶縁層４２を、ゲート電極２３、サイドウオール１７及びソース／ドレイン領域１３（より具体的には、シリサイド層１３Ａ）上に、順次、成膜する。次いで、第２の層間絶縁層４２の平坦化処理を行う。こうして、図４の（Ｂ）に示す構造を得ることができる。ここで、第１の層間絶縁層４１を、酸素原子を含まない成膜雰囲気中で成膜し、第２の層間絶縁層４２を、酸素原子を含む成膜雰囲気中で第２の層間絶縁層を成膜する。より具体的には、第１の層間絶縁層４１を、酸素原子あるいは酸素分子を組成内に含まない原料ガスを使用したＣＶＤ法に基づき成膜した後、第２の層間絶縁層４２を、酸素原子あるいは酸素分子を組成内に含む原料ガスを使用したＣＶＤ法に基づき成膜する。成膜条件を以下の表１及び表２に例示する。
【００４８】
［表１］
第１の層間絶縁層４１のプラズマＣＶＤ法に基づく成膜条件
原料ガス：ＳｉＨ4／ＮＨ3／Ｎ2＝３０〜８００sccm／３０〜８００sccm／３０００〜５０００sccm
温度 ：４００゜Ｃ以下
圧力 ：４×１０2Ｐａ〜１．３×１０3Ｐａ
【００４９】
［表２］
第２の層間絶縁層４２のプラズマ ＴＥＯＳ−ＣＶＤ法に基づく成膜条件
原料ガス：ＴＥＯＳガス／Ｏ2＝５００〜１０００sccm／４００〜１０００sccm
温度 ：４００゜Ｃ以下
圧力 ：４×１０2Ｐａ〜１．３×１０3Ｐａ
【００５０】
［工程−１４０］
その後、フォトリソグラフィ技術及びドライエッチング技術に基づき、ゲート電極２３の上方、及び、ソース／ドレイン領域１３の上方の第１の層間絶縁層４１及び第２の層間絶縁層４２にコンタクトプラグ形成用開口部４３Ａ，４３Ｂを形成する。次いで、全面に、Ｔｉ（下層）／ＴｉＮ（上層）の積層構造から成る第２のバリア層（図示せず）をスパッタリング法に基づき形成し、ＷＦ6ガス、Ｈ2ガス、ＳｉＨ4ガスを用いたブランケットタングステンＣＶＤ法（成膜温度：４００゜Ｃ）に基づき全面にタングステン層を形成した後、ＣＭＰ法に基づいた平坦化処理を行うことで、コンタクトプラグ形成用開口部４３Ａ，４３Ｂ内にコンタクトプラグ４４Ａ，４４Ｂを形成することができる（図５参照）。その後、必要に応じて第２の層間絶縁層４２の上に図示しない配線等を形成して、実施例１の絶縁ゲート電界効果トランジスタを完成させることができる。
【００５１】
実施例１にあっては、［工程−１３０］において、第１の層間絶縁層４１を、酸素原子を含まない成膜雰囲気中で成膜する。従って、ゲート電極２３に対向する基体（シリコン半導体基板１１）の部分が酸化されてしまうといった現象の発生を確実に防止することができ、ゲート容量の低下等、絶縁ゲート電界効果トランジスタの特性劣化が生じてしまうといった問題の発生を確実に回避することができる。また、ゲート電極２３の上方の構成要素の構成（層間絶縁層４１，４２の構成）と、ソース／ドレイン領域１３の上方の構成要素の構成（層間絶縁層４１，４２の構成）とは同じであるが故に、［工程−１４０］において、ゲート電極２３及びソース／ドレイン領域１３にコンタクトプラグ４４Ａ，４４Ｂを設ける際のコンタクトプラグ形成用開口部４３Ａ，４３Ｂの形成を容易に行うことができる。
【実施例２】
【００５２】
実施例２は、実施例１の変形である。実施例２にあっては、絶縁層は、下層絶縁層２１Ａ、及び、この下層絶縁層２１Ａ上に形成された上層絶縁層２１Ｂから構成されており、下層絶縁層２１Ａは少なくともソース／ドレイン領域１３を被覆しており（具体的には、ソース／ドレイン領域１３及びサイドウオール１７を被覆しており）、絶縁層を除去する工程においては、上層絶縁層２１Ｂを除去し、下層絶縁層２１Ａを残す。ここで、下層絶縁層２１Ａは、第１の層間絶縁層４１と同じ材料、より具体的には，ＳｉＮから構成され、上層絶縁層２１Ｂは、第２の層間絶縁層４２と同じ材料、より具体的には、ＳｉＯX（Ｘ＝２）から構成されている。ＳｉＮから成る下層絶縁層２１Ａの成膜条件は、表１に示した成膜条件と同様とすることができる。また、ＳｉＯ2から成る上層絶縁層２１Ｂの成膜条件を、以下の表３あるいは表４に例示する。
【００５３】
［表３］
上層絶縁層２１Ｂの高密度プラズマＣＶＤ法に基づく成膜条件
原料ガス：ＳｉＨ4／Ｏ2／Ａｒ（又はＨｅ、又はＨ2）＝８〜１２０sccm／１０〜２４０sccm／１０〜１２０sccm
温度 ：４００゜Ｃ以下
圧力 ：４×１０2Ｐａ〜１．３×１０3Ｐａ
【００５４】
［表４］
上層絶縁層２１ＢのＯ3−ＴＥＯＳ−ＣＶＤ法に基づく成膜条件
原料ガス：Ｏ2とＯ3の混合ガス５〜１０リットル／分中に１０〜１５重量％のＴＥＯＳガス（流量５００〜１０００ミリグラム／分）が含まれるガス
温度 ：４５０゜Ｃ以下
圧力 ：６．７×１０3Ｐａ〜９．３×１０4Ｐａ
【００５５】
以下、シリコン半導体基板等の模式的な一部端面図である図６の（Ａ）、（Ｂ）、図７の（Ａ）、（Ｂ）、図８の（Ａ）、（Ｂ）、図９の（Ａ）、（Ｂ）、及び、図１０を参照して、以下、実施例２の絶縁ゲート電界効果トランジスタの製造方法を説明する。
【００５６】
［工程−２００］
先ず、ソース／ドレイン領域１３、チャネル形成領域１２、チャネル形成領域１２上に形成されたゲート絶縁膜３０、ソース／ドレイン領域１３を覆う絶縁層２１Ａ，２１Ｂ、及び、チャネル形成領域１２の上方の絶縁層２１Ａ，２１Ｂの部分に設けられたゲート電極形成用開口部２２を備えた基体１０を準備する。
【００５７】
具体的には、先ず、実施例１の［工程−１００］の前段と同様の工程を実行することで、図１の（Ａ）に示す状態を得た後、ＣＶＤ法にて、全面に、ＳｉＮから成り、ライナー層として機能する下層絶縁層２１Ａを、表１に例示した成膜条件に基づき成膜する。こうして、図６の（Ａ）に示す状態を得ることができる。次に、全面にＳｉＯ2から成る上層絶縁層２１Ｂを、表３あるいは表４に例示した成膜条件に基づき成膜した後、ＣＭＰ法に基づき平坦化処理を施すことで、上層絶縁層２１Ｂの一部、下層絶縁層２１Ａの一部、及び、ハードマスク１６（場合によっては、更に、ダミーポリシリコン層１５の一部及びサイドウオール１７の一部）を除去する。こうして、図６の（Ｂ）に示す状態を得ることができる。
【００５８】
次いで、露出したダミーゲート電極１５’を、フッ素等のラジカルを使用するエッチング法によって除去し、更に、ダミーゲート絶縁膜１４を、例えば希フッ酸等のウェットエッチング法により除去する。こうして、図７の（Ａ）に示す状態を得ることができる。
【００５９】
次いで、実施例１の［工程−１００］と同様にして、ゲート電極形成用開口部２２の底部に露出したチャネル形成領域１２の上にゲート絶縁膜３０を形成する（図７の（Ｂ）参照）。
【００６０】
［工程−２１０］
その後、ゲート電極形成用開口部２２内を仕事関数制御層３１及び導電材料層３２で埋め込むことでゲート電極２３を形成する（図８の（Ａ）及び（Ｂ）参照）。ゲート電極２３は、実施例１と同様に、仕事関数制御層３１、バリア層（図示せず）、及び、導電材料層３２から構成されている。
【００６１】
［工程−２２０］
次に、実施例１の［工程−１２０］と同様にして、上層絶縁層２１Ｂを除去する（図９の（Ａ）参照）。下層絶縁層２１Ａは残される。
【００６２】
［工程−２３０］
その後、実施例１の［工程−１３０］と同様にして、全面に、第１の層間絶縁層４１、第２の層間絶縁層４２を、順次、成膜する。具体的には、第１の層間絶縁層４１、第２の層間絶縁層４２を、ゲート電極２３、サイドウオール１７及び下層絶縁層２１Ａ上に、順次、成膜する。次いで、第２の層間絶縁層４２の平坦化処理を行う。こうして、図９の（Ｂ）に示す構造を得ることができる。
【００６３】
［工程−２４０］
その後、実施例１の［工程−１４０］と同様にして、コンタクトプラグ４４Ａ，４４Ｂを形成する（図１０参照）。次いで、必要に応じて第２の層間絶縁層４２の上に図示しない配線等を形成して、実施例２の絶縁ゲート電界効果トランジスタを完成させることができる。
【００６４】
実施例２にあっても、［工程−２３０］において、第１の層間絶縁層４１を、酸素原子を含まない成膜雰囲気中で成膜する。従って、ゲート電極２３に対向する基体（シリコン半導体基板１１）の部分が酸化されてしまうといった現象の発生を確実に防止することができ、ゲート容量の低下等、絶縁ゲート電界効果トランジスタの特性劣化が生じてしまうといった問題の発生を確実に回避することができる。また、ゲート電極２３の上方の構成要素の構成（層間絶縁層４１，４２の構成）と、ソース／ドレイン領域１３の上方の構成要素の構成（絶縁層２１Ａ＋層間絶縁層４１，４２の構成）とは、実質的に同じであるが故に、［工程−２４０］において、ゲート電極２３及びソース／ドレイン領域１３にコンタクトプラグ４４Ａ，４４Ｂを設ける際のコンタクトプラグ形成用開口部４３Ａ，４３Ｂの形成を容易に行うことができる。更には、［工程−２２０］において、上層絶縁層２１Ｂを除去し、下層絶縁層２１Ａを残すので、係る絶縁層の除去の際、ソース／ドレイン領域１３に損傷が発生することが無い。また、下層絶縁層２１Ａをライナー層として機能させ得るので、チャネル形成領域１２に応力を加えることができる結果、絶縁ゲート電界効果トランジスタの駆動能力の向上を図ることができる。
【実施例３】
【００６５】
実施例３は、本発明の第２の態様に係る絶縁ゲート電界効果トランジスタの製造方法に関する。
【００６６】
実施例３の絶縁ゲート電界効果トランジスタの製造方法によって得られた絶縁ゲート電界効果トランジスタも、図１１の（Ｂ）に模式的な一部端面図を示すように、
（Ａ）ソース／ドレイン領域１３及びチャネル形成領域１２、
（Ｂ）チャネル形成領域１２の上方に形成されたゲート電極２３、並びに、
（Ｃ）ゲート絶縁膜３０、
を備えた絶縁ゲート電界効果トランジスタである。
【００６７】
実施例３にあっては、実施例１と異なり、絶縁層２１、サイドウオール１７及びゲート電極２３の上に、窒化シリコン（ＳｉＮ）から成る第１の層間絶縁層４１が成膜（形成）されており、第１の層間絶縁層４１上には、酸化シリコン（ＳｉＯXであり、例えば、Ｘ＝２）から成る第２の層間絶縁層４２が成膜（形成）されている。更には、チャネル形成領域１２の上方に位置する第１の層間絶縁層４１及び第２の層間絶縁層４２の部分にはコンタクトプラグ形成用開口部４３Ａが設けられ、このコンタクトプラグ形成用開口部４３Ａ内にはタングステンから成り、ゲート電極２３の頂部に接続されたコンタクトプラグ４４Ａが設けられている。一方、ソース／ドレイン領域１３の上方に位置する絶縁層２１、第１の層間絶縁層４１及び第２の層間絶縁層４２の部分にはコンタクトプラグ形成用開口部４３Ｂが設けられ、このコンタクトプラグ形成用開口部４３Ｂ内にはタングステンから成り、ソース／ドレイン領域１３を構成するシリサイド層１３Ａに接続されたコンタクトプラグ４４Ｂが設けられている。
【００６８】
以下、シリコン半導体基板等の模式的な一部端面図である図１１の（Ａ）、（Ｂ）を参照して、以下、実施例３の絶縁ゲート電界効果トランジスタの製造方法を説明する。
【００６９】
［工程−３００］
先ず、実施例１の［工程−１００］と同様にして、ソース／ドレイン領域１３、チャネル形成領域１２、チャネル形成領域１２上に形成されたゲート絶縁膜３０、ＳｉＯ2から成り、ソース／ドレイン領域１３を覆う絶縁層２１、及び、チャネル形成領域１２の上方の絶縁層２１の部分に設けられたゲート電極形成用開口部２２を備えた基体１０を準備する。具体的には、実施例１の［工程−１００］と同様の工程を実行すればよい。即ち、図１の（Ａ）に示す状態を得た後、全面にＳｉＯ2から成る上層絶縁層２１を形成し、次いで、ＣＭＰ法に基づき平坦化処理を施すことで、絶縁層２１の一部及びハードマスク１６（場合によっては、更に、ダミーポリシリコン層１５の一部及びサイドウオール１７の一部）を除去する。こうして、図１の（Ｂ）に示す状態を得ることができる。次いで、露出したダミーゲート電極１５’を、フッ素等のラジカルを使用するエッチング法によって除去し、更に、ダミーゲート絶縁膜１４を、例えば希フッ酸等のウェットエッチング法により除去する。こうして、図２の（Ａ）に示す状態を得ることができる。次いで、ゲート電極形成用開口部２２の底部に露出したチャネル形成領域１２の上にゲート絶縁膜３０を形成した後（図２の（Ｂ）参照）、実施例１の［工程−１１０］と同様にして、ゲート電極形成用開口部２２内を仕事関数制御層３１及び導電材料層３２で埋め込むことでゲート電極２３を形成する（図３の（Ａ）及び（Ｂ）参照）。ゲート電極２３は、実施例１と同様に、仕事関数制御層３１、バリア層（図示せず）、及び、導電材料層３２から構成されている。
【００７０】
［工程−３１０］
その後、実施例１と異なり、絶縁層２１を除去すること無く、全面に、具体的には、絶縁層２１、サイドウオール１７及びゲート電極２３上に、実施例１の［工程−１３０］と同様にして、第１の層間絶縁層４１、第２の層間絶縁層４２を、順次、成膜する（図１１の（Ａ）参照）。
【００７１】
［工程−３２０］
次いで、実施例１の［工程−１４０］と同様にして、コンタクトプラグ形成用開口部４３Ａ，４３Ｂ内にコンタクトプラグ４４Ａ，４４Ｂを形成する（図１１の（Ｂ）参照）。その後、必要に応じて第２の層間絶縁層４２の上に図示しない配線等を形成して、実施例３の絶縁ゲート電界効果トランジスタを完成させることができる。
【００７２】
実施例３にあっては、［工程−３１０］において、第１の層間絶縁層４１を、酸素原子を含まない成膜雰囲気中で成膜する。従って、ゲート電極２３に対向する基体（シリコン半導体基板１１）の部分が酸化されてしまうといった現象の発生を確実に防止することができ、ゲート容量の低下等、絶縁ゲート電界効果トランジスタの特性劣化が生じてしまうといった問題の発生を確実に回避することができる。
【実施例４】
【００７３】
実施例４は、実施例３の変形である。実施例４にあっては、絶縁層は、下層絶縁層２１Ａ、及び、この下層絶縁層２１Ａ上に形成された上層絶縁層２１Ｂから構成されており、下層絶縁層２１Ａは少なくともソース／ドレイン領域１３を被覆している（具体的には、ソース／ドレイン領域１３及びサイドウオール１７を被覆している）。ここで、下層絶縁層２１Ａは、第１の層間絶縁層４１と同じ材料、より具体的には，ＳｉＮから構成され、上層絶縁層２１Ｂは、第２の層間絶縁層４２と同じ材料、より具体的には、ＳｉＯX（Ｘ＝２）から構成されている。ＳｉＮから成る下層絶縁層２１Ａの成膜条件、及び、ＳｉＯ2から成る上層絶縁層２１Ｂの成膜条件は、それぞれ、表１、及び、表３あるいは表４に示した成膜条件と同様とすることができる。
【００７４】
以下、シリコン半導体基板等の模式的な一部端面図である図１２の（Ａ）、（Ｂ）を参照して、以下、実施例４の絶縁ゲート電界効果トランジスタの製造方法を説明する。
【００７５】
［工程−４００］
先ず、実施例２の［工程−２００］と同様にして、ソース／ドレイン領域１３、チャネル形成領域１２、チャネル形成領域１２上に形成されたゲート絶縁膜３０、ソース／ドレイン領域１３を覆う絶縁層２１Ａ，２１Ｂ、及び、チャネル形成領域１２の上方の絶縁層２１Ａ，２１Ｂの部分に設けられたゲート電極形成用開口部２２を備えた基体１０を準備する（図６の（Ａ）、（Ｂ）、図７の（Ａ）、（Ｂ）参照）。そして、その後、実施例１の［工程−１１０］と同様にして、ゲート電極形成用開口部２２内を仕事関数制御層３１及び導電材料層３２で埋め込むことでゲート電極２３を形成する（図８の（Ａ）及び（Ｂ）参照）。
【００７６】
［工程−４１０］
次に、実施例３の［工程−３１０］と同様にして、全面に、第１の層間絶縁層４１、第２の層間絶縁層４２を、順次、成膜する。具体的には、第１の層間絶縁層４１、第２の層間絶縁層４２を、ゲート電極２３、サイドウオール１７及び上層絶縁層２１Ｂ上に、順次、成膜する（図１２の（Ａ）参照）。
【００７７】
［工程−４２０］
その後、実施例１の［工程−１４０］と同様にして、コンタクトプラグ４４Ａ，４４Ｂを形成する（図１２の（Ｂ）参照）。次いで、必要に応じて第２の層間絶縁層４２の上に図示しない配線等を形成して、実施例４の絶縁ゲート電界効果トランジスタを完成させることができる。
【００７８】
実施例４にあっても、［工程−４１０］において、第１の層間絶縁層４１を、酸素原子を含まない成膜雰囲気中で成膜する。従って、ゲート電極に対向する基体（シリコン半導体基板１１）の部分が酸化されてしまうといった現象の発生を確実に防止することができ、ゲート容量の低下等、絶縁ゲート電界効果トランジスタの特性劣化が生じてしまうといった問題の発生を確実に回避することができる。
【００７９】
以上、本発明を好ましい実施例に基づき説明したが、本発明は、これらの実施例に限定されるものではない。実施例において説明した絶縁ゲート電界効果トランジスタの構造、構成は例示であり、適宜、変更することができるし、実施例において説明した絶縁ゲート電界効果トランジスタの製造条件等も例示であり、適宜、変更することができる。
【００８０】
実施例１〜実施例４にあっては、絶縁ゲート電界効果トランジスタをｎチャネル型絶縁ゲート電界効果トランジスタとしたが、ｐチャネル型絶縁ゲート電界効果トランジスタとする場合には、例えば、仕事関数制御層３１をルテニウム（Ｒｕ）やＴｉＮから構成すればよい。あるいは又、ゲート電極の構成材料を変えることによりゲート電極の仕事関数を好適な値とする代わりに、ゲート絶縁膜の構成材料を変えることにより、仕事関数の値を調整する方法も提案されており（例えば、特開２００６−２４５９４号公報）、係る方法を本発明に適用することもできる。
【００８１】
実施例においては、第１の層間絶縁層をＳｉＮから構成したが、代替的に，ＳｉＣから構成することもできる。ＳｉＣから成る第１の層間絶縁層を、酸素原子あるいは酸素分子を組成内に含まない原料ガスを使用したＣＶＤ法に基づき成膜する場合、具体的には、例えば、（ＳＨ3）3ＳｉＨガス、Ｈｅガス、ＮＨ3ガスの合計流量を７００sccmとし、４００゜Ｃ以下、１．３×１０2Ｐａ〜１．３×１０3Ｐａといった条件を採用すればよい。
【図面の簡単な説明】
【００８２】
【図１】図１の（Ａ）及び（Ｂ）は、実施例１の絶縁ゲート電界効果トランジスタの製造方法を説明するための半導体基板等の模式的な一部端面図である。
【図２】図２の（Ａ）及び（Ｂ）は、図１の（Ｂ）に引き続き、実施例１の絶縁ゲート電界効果トランジスタの製造方法を説明するための半導体基板等の模式的な一部端面図である。
【図３】図３の（Ａ）及び（Ｂ）は、図２の（Ｂ）に引き続き、実施例１の絶縁ゲート電界効果トランジスタの製造方法を説明するための半導体基板等の模式的な一部端面図である。
【図４】図４の（Ａ）及び（Ｂ）は、図３の（Ｂ）に引き続き、実施例１の絶縁ゲート電界効果トランジスタの製造方法を説明するための半導体基板等の模式的な一部端面図である。
【図５】図５は、図４の（Ｂ）に引き続き、実施例１の絶縁ゲート電界効果トランジスタの製造方法を説明するための半導体基板等の模式的な一部端面図である。
【図６】図６の（Ａ）及び（Ｂ）は、実施例２の絶縁ゲート電界効果トランジスタの製造方法を説明するための半導体基板等の模式的な一部端面図である。
【図７】図７の（Ａ）及び（Ｂ）は、図６の（Ｂ）に引き続き、実施例２の絶縁ゲート電界効果トランジスタの製造方法を説明するための半導体基板等の模式的な一部端面図である。
【図８】図８の（Ａ）及び（Ｂ）は、図７の（Ｂ）に引き続き、実施例２の絶縁ゲート電界効果トランジスタの製造方法を説明するための半導体基板等の模式的な一部端面図である。
【図９】図９の（Ａ）及び（Ｂ）は、図８の（Ｂ）に引き続き、実施例２の絶縁ゲート電界効果トランジスタの製造方法を説明するための半導体基板等の模式的な一部端面図である。
【図１０】図１０は、図９の（Ｂ）に引き続き、実施例２の絶縁ゲート電界効果トランジスタの製造方法を説明するための半導体基板等の模式的な一部端面図である。
【図１１】図１１の（Ａ）及び（Ｂ）は、実施例３の絶縁ゲート電界効果トランジスタの製造方法を説明するための半導体基板等の模式的な一部端面図である。
【図１２】図１２の（Ａ）及び（Ｂ）は、実施例４の絶縁ゲート電界効果トランジスタの製造方法を説明するための半導体基板等の模式的な一部端面図である。
【図１３】図１３の（Ａ）及び（Ｂ）は、従来の絶縁ゲート電界効果トランジスタの製造方法及びその問題点を説明するための半導体基板等の模式的な一部端面図である。
【符号の説明】
【００８３】
１０・・・基体、１１・・・シリコン半導体基板、１２・・・チャネル形成領域、１３・・・ソース／ドレイン領域、１３Ａ・・・シリサイド層、１４・・・ダミーゲート絶縁膜、１５・・・ダミーポリシリコン層、１５’・・・ダミーゲート電極、１６・・・ハードマスク、１７・・・サイドウオール、２１・・・絶縁層、２１Ａ・・・下層絶縁層、２１Ｂ・・・上層絶縁層、２２・・・ゲート電極形成用開口部、２３・・・ゲート電極、３０・・・ゲート絶縁膜、３１・・・仕事関数制御層、３２・・・導電材料層、４１・・・第１の層間絶縁層、４２・・・第２の層間絶縁層、４３Ａ，４３Ｂ・・・コンタクトプラグ形成用開口部、４４Ａ，４４Ｂ・・・コンタクトプラグ
【特許請求の範囲】
【請求項１】
絶縁ゲート電界効果トランジスタの製造方法であって、
（ａ）ソース／ドレイン領域、チャネル形成領域、チャネル形成領域上に形成されたゲート絶縁膜、ソース／ドレイン領域を覆う絶縁層、及び、チャネル形成領域の上方の絶縁層の部分に設けられたゲート電極形成用開口部を備えた基体を準備し、
（ｂ）ゲート電極形成用開口部内を導電材料層で埋め込むことでゲート電極を形成し、次いで、
（ｃ）絶縁層を除去し、その後、
（ｄ）全面に、第１の層間絶縁層、第２の層間絶縁層を、順次、成膜する、
工程を備え、
前記工程（ｄ）において、酸素原子を含まない成膜雰囲気中で第１の層間絶縁層を成膜することを特徴とする絶縁ゲート電界効果トランジスタの製造方法。
【請求項２】
前記工程（ｄ）において、酸素原子を含む成膜雰囲気中で第２の層間絶縁層を成膜することを特徴とする請求項１に記載の絶縁ゲート電界効果トランジスタの製造方法。
【請求項３】
第１の層間絶縁層は、窒化シリコン又は炭化シリコンから成り、
第２の層間絶縁層は、酸化シリコンから成ることを特徴とする請求項２に記載の絶縁ゲート電界効果トランジスタの製造方法。
【請求項４】
絶縁層は、下層絶縁層、及び、該下層絶縁層上に形成された上層絶縁層から構成されており、
下層絶縁層は、少なくともソース／ドレイン領域を被覆しており、
前記工程（ｃ）においては、上層絶縁層を除去し、下層絶縁層を残すことを特徴とする請求項１に記載の絶縁ゲート電界効果トランジスタの製造方法。
【請求項５】
下層絶縁層は、第１の層間絶縁層と同じ材料から構成され、
上層絶縁層は、第２の層間絶縁層と同じ材料から構成されていることを特徴とする請求項４に記載の絶縁ゲート電界効果トランジスタの製造方法。
【請求項６】
第１の層間絶縁層及び下層絶縁層は、窒化シリコン又は炭化シリコンから成り、
第２の層間絶縁層及び上層絶縁層は、酸化シリコンから成ることを特徴とする請求項５に記載の絶縁ゲート電界効果トランジスタの製造方法。
【請求項７】
前記工程（ｄ）において、第１の層間絶縁層を、酸素原子あるいは酸素分子を組成内に含まない原料ガスを使用した化学的気相成長法に基づき成膜することを特徴とする請求項１に記載の絶縁ゲート電界効果トランジスタの製造方法。
【請求項８】
前記工程（ｄ）において、第２の層間絶縁層を、酸素原子あるいは酸素分子を組成内に含む原料ガスを使用した化学的気相成長法に基づき成膜することを特徴とする請求項１に記載の絶縁ゲート電界効果トランジスタの製造方法。
【請求項９】
導電材料層はタングステンから成ることを特徴とする請求項１に記載の絶縁ゲート電界効果トランジスタの製造方法。
【請求項１０】
絶縁ゲート電界効果トランジスタの製造方法であって、
（ａ）ソース／ドレイン領域、チャネル形成領域、チャネル形成領域上に形成されたゲート絶縁膜、ソース／ドレイン領域を覆う絶縁層、及び、チャネル形成領域の上方の絶縁層の部分に設けられたゲート電極形成用開口部を備えた基体を準備し、
（ｂ）ゲート電極形成用開口部内を導電材料層で埋め込むことでゲート電極を形成し、次いで、
（ｃ）全面に、第１の層間絶縁層、第２の層間絶縁層を、順次、成膜する、
工程を備え、
前記工程（ｃ）において、酸素原子を含まない成膜雰囲気中で第１の層間絶縁層を成膜することを特徴とする絶縁ゲート電界効果トランジスタの製造方法。
【請求項１１】
前記工程（ｃ）において、酸素原子を含む成膜雰囲気中で第２の層間絶縁層を成膜することを特徴とする請求項１０に記載の絶縁ゲート電界効果トランジスタの製造方法。
【請求項１２】
第１の層間絶縁層は、窒化シリコン又は炭化シリコンから成り、
第２の層間絶縁層は、酸化シリコンから成ることを特徴とする請求項１１に記載の絶縁ゲート電界効果トランジスタの製造方法。
【請求項１３】
絶縁層は、下層絶縁層、及び、該下層絶縁層上に形成された上層絶縁層から構成されており、
下層絶縁層は、少なくともソース／ドレイン領域を被覆していることを特徴とする請求項１０に記載の絶縁ゲート電界効果トランジスタの製造方法。
【請求項１４】
下層絶縁層は、第１の層間絶縁層と同じ材料から構成され、
上層絶縁層は、第２の層間絶縁層と同じ材料から構成されていることを特徴とする請求項１３に記載の絶縁ゲート電界効果トランジスタの製造方法。
【請求項１５】
第１の層間絶縁層及び下層絶縁層は、窒化シリコン又は炭化シリコンから成り、
第２の層間絶縁層及び上層絶縁層は、酸化シリコンから成ることを特徴とする請求項１４に記載の絶縁ゲート電界効果トランジスタの製造方法。
【請求項１６】
前記工程（ｃ）において、第１の層間絶縁層を、酸素原子あるいは酸素分子を組成内に含まない原料ガスを使用した化学的気相成長法に基づき成膜することを特徴とする請求項１０に記載の絶縁ゲート電界効果トランジスタの製造方法。
【請求項１７】
前記工程（ｃ）において、第２の層間絶縁層を、酸素原子あるいは酸素分子を組成内に含む原料ガスを使用した化学的気相成長法に基づき成膜することを特徴とする請求項１０に記載の絶縁ゲート電界効果トランジスタの製造方法。
【請求項１８】
導電材料層はタングステンから成ることを特徴とする請求項１０に記載の絶縁ゲート電界効果トランジスタの製造方法。
【請求項１】
絶縁ゲート電界効果トランジスタの製造方法であって、
（ａ）ソース／ドレイン領域、チャネル形成領域、チャネル形成領域上に形成されたゲート絶縁膜、ソース／ドレイン領域を覆う絶縁層、及び、チャネル形成領域の上方の絶縁層の部分に設けられたゲート電極形成用開口部を備えた基体を準備し、
（ｂ）ゲート電極形成用開口部内を導電材料層で埋め込むことでゲート電極を形成し、次いで、
（ｃ）絶縁層を除去し、その後、
（ｄ）全面に、第１の層間絶縁層、第２の層間絶縁層を、順次、成膜する、
工程を備え、
前記工程（ｄ）において、酸素原子を含まない成膜雰囲気中で第１の層間絶縁層を成膜することを特徴とする絶縁ゲート電界効果トランジスタの製造方法。
【請求項２】
前記工程（ｄ）において、酸素原子を含む成膜雰囲気中で第２の層間絶縁層を成膜することを特徴とする請求項１に記載の絶縁ゲート電界効果トランジスタの製造方法。
【請求項３】
第１の層間絶縁層は、窒化シリコン又は炭化シリコンから成り、
第２の層間絶縁層は、酸化シリコンから成ることを特徴とする請求項２に記載の絶縁ゲート電界効果トランジスタの製造方法。
【請求項４】
絶縁層は、下層絶縁層、及び、該下層絶縁層上に形成された上層絶縁層から構成されており、
下層絶縁層は、少なくともソース／ドレイン領域を被覆しており、
前記工程（ｃ）においては、上層絶縁層を除去し、下層絶縁層を残すことを特徴とする請求項１に記載の絶縁ゲート電界効果トランジスタの製造方法。
【請求項５】
下層絶縁層は、第１の層間絶縁層と同じ材料から構成され、
上層絶縁層は、第２の層間絶縁層と同じ材料から構成されていることを特徴とする請求項４に記載の絶縁ゲート電界効果トランジスタの製造方法。
【請求項６】
第１の層間絶縁層及び下層絶縁層は、窒化シリコン又は炭化シリコンから成り、
第２の層間絶縁層及び上層絶縁層は、酸化シリコンから成ることを特徴とする請求項５に記載の絶縁ゲート電界効果トランジスタの製造方法。
【請求項７】
前記工程（ｄ）において、第１の層間絶縁層を、酸素原子あるいは酸素分子を組成内に含まない原料ガスを使用した化学的気相成長法に基づき成膜することを特徴とする請求項１に記載の絶縁ゲート電界効果トランジスタの製造方法。
【請求項８】
前記工程（ｄ）において、第２の層間絶縁層を、酸素原子あるいは酸素分子を組成内に含む原料ガスを使用した化学的気相成長法に基づき成膜することを特徴とする請求項１に記載の絶縁ゲート電界効果トランジスタの製造方法。
【請求項９】
導電材料層はタングステンから成ることを特徴とする請求項１に記載の絶縁ゲート電界効果トランジスタの製造方法。
【請求項１０】
絶縁ゲート電界効果トランジスタの製造方法であって、
（ａ）ソース／ドレイン領域、チャネル形成領域、チャネル形成領域上に形成されたゲート絶縁膜、ソース／ドレイン領域を覆う絶縁層、及び、チャネル形成領域の上方の絶縁層の部分に設けられたゲート電極形成用開口部を備えた基体を準備し、
（ｂ）ゲート電極形成用開口部内を導電材料層で埋め込むことでゲート電極を形成し、次いで、
（ｃ）全面に、第１の層間絶縁層、第２の層間絶縁層を、順次、成膜する、
工程を備え、
前記工程（ｃ）において、酸素原子を含まない成膜雰囲気中で第１の層間絶縁層を成膜することを特徴とする絶縁ゲート電界効果トランジスタの製造方法。
【請求項１１】
前記工程（ｃ）において、酸素原子を含む成膜雰囲気中で第２の層間絶縁層を成膜することを特徴とする請求項１０に記載の絶縁ゲート電界効果トランジスタの製造方法。
【請求項１２】
第１の層間絶縁層は、窒化シリコン又は炭化シリコンから成り、
第２の層間絶縁層は、酸化シリコンから成ることを特徴とする請求項１１に記載の絶縁ゲート電界効果トランジスタの製造方法。
【請求項１３】
絶縁層は、下層絶縁層、及び、該下層絶縁層上に形成された上層絶縁層から構成されており、
下層絶縁層は、少なくともソース／ドレイン領域を被覆していることを特徴とする請求項１０に記載の絶縁ゲート電界効果トランジスタの製造方法。
【請求項１４】
下層絶縁層は、第１の層間絶縁層と同じ材料から構成され、
上層絶縁層は、第２の層間絶縁層と同じ材料から構成されていることを特徴とする請求項１３に記載の絶縁ゲート電界効果トランジスタの製造方法。
【請求項１５】
第１の層間絶縁層及び下層絶縁層は、窒化シリコン又は炭化シリコンから成り、
第２の層間絶縁層及び上層絶縁層は、酸化シリコンから成ることを特徴とする請求項１４に記載の絶縁ゲート電界効果トランジスタの製造方法。
【請求項１６】
前記工程（ｃ）において、第１の層間絶縁層を、酸素原子あるいは酸素分子を組成内に含まない原料ガスを使用した化学的気相成長法に基づき成膜することを特徴とする請求項１０に記載の絶縁ゲート電界効果トランジスタの製造方法。
【請求項１７】
前記工程（ｃ）において、第２の層間絶縁層を、酸素原子あるいは酸素分子を組成内に含む原料ガスを使用した化学的気相成長法に基づき成膜することを特徴とする請求項１０に記載の絶縁ゲート電界効果トランジスタの製造方法。
【請求項１８】
導電材料層はタングステンから成ることを特徴とする請求項１０に記載の絶縁ゲート電界効果トランジスタの製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２００８−１９８９３５（Ｐ２００８−１９８９３５Ａ）
【公開日】平成２０年８月２８日（２００８．８．２８）
【国際特許分類】
【出願番号】特願２００７−３５００７（Ｐ２００７−３５００７）
【出願日】平成１９年２月１５日（２００７．２．１５）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２０年８月２８日（２００８．８．２８）
【国際特許分類】
【出願日】平成１９年２月１５日（２００７．２．１５）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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