半導体装置及びその製造方法
【課題】ゲート絶縁膜に用いられるLa−Hf−O膜系は、成膜時にシリコン基板との間に低誘電率層が出現し、これ排除する公知な技術による半導体装置及びその製造方法は提案されていなかった。
【解決手段】本発明に従う実施形態は、非晶質状態でSiが添加されたLa−Hf−O膜をゲート絶縁膜として用いる半導体装置及びその製造方法である。
【解決手段】本発明に従う実施形態は、非晶質状態でSiが添加されたLa−Hf−O膜をゲート絶縁膜として用いる半導体装置及びその製造方法である。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、シリコンを含有し非晶質な絶縁膜ゲートを有する半導体装置及びその製造方法に関する。
【背景技術】
【0002】
電子機器に搭載されるシリコン超集積回路は、将来の高度情報化社会を支える基盤技術の一つである。集積回路の高機能化には、その構成要素であるMOSFET(Metal-Oxide-Semiconductor Field Effect Transistor)、CMOSFET(Complementary MOSFET)等の半導体素子の高性能化が不可欠である。素子の高性能化は、これまで基本的に比例縮小則に沿って行われてきたが、近年のさらなる極微細化による高性能化は、種々の物性的限界により実現が困難であると認識されている。例えば、従来のゲート絶縁膜SiONでは、極微細化による高性能化の要請には応じ得ないと考えられている。そこで、SiONよりも比誘電率の高い、いわゆるHigh−kゲート絶縁膜の導入が検討されている。High−kゲート絶縁膜としては、HfO2、HfSiONなどの材料の実用化が近い。しかし、これらのHf系材料は、シリコン基板との界面に、構造的な遷移層を不可避的に形成する。
【0003】
この構造遷移層はHigh−kゲート絶縁膜よりも比誘電率が低い(以下、低誘電率層と呼ぶ)ため、ゲート絶縁膜の実効的な容量を低下させ、牽いては、トランジスタの性能向上を阻害する原因となる。
【0004】
界面低誘電率層を低減する方法として、La−Al−O膜からなるゲート絶縁膜技術が提案されている(非特許文献1参照)。このLa−Al−O膜であれば、Si基板との界面に低誘電率層が出現されないので、ゲート絶縁膜容量を著しく増加させ、ひいてはトランジスタの継続的な性能向上が可能となると思われる。
【0005】
一方で、La−Hf−Oからなるゲート絶縁膜技術がある(非特許文献2、3、4参照)。非特許文献2では、非特許文献1同様に、シリコン基板との界面に低誘電率層の無い構造が実現できている。しかし、このLa−Hf−O膜は結晶質である。結晶質のゲート絶縁膜は、その内部に包含される結晶粒界に起因した電気的に活性なトラップの発生などにより、トランジスタの動作不安定性、長期信頼性の確保が難しいといわれている。また、結晶の配向の揺らぎなどに起因したトランジスタ特性のばらつきなどが顕在化するといわれている。非特許文献3では、非晶質状態のLa−Hf−Oを実現している。これにより上記結晶質の課題が解決されると思われたが、反面、シリコン基板との界面に低誘電率層が形成される(非特許文献4)。
【0006】
La−Hf−O膜系は、La−Al−O膜と比較して、Hfを用いているために、これまで開発されてきたHigh−kゲート絶縁膜の技術(成膜、エッチング加工など)をより容易に転用できる材料系である。したがって、この材料系で低誘電率層の無い、かつ非晶質のゲート絶縁膜を実現することが望ましい。しかし、低誘電率層が無く、非晶質のLa−Hf−Oゲート絶縁膜をシリコン基板上に形成する技術は存在しなかったものと推定される。
【非特許文献1】M.Suzuki et al., "Ultra-thin (EOT=3Å) and low leakage dielectrics of La-aluminate directly on Si substrate fabricated by high temperature deposition", 2004 IEDM, p.p.445-448
【非特許文献2】A.Dimoulas et al., "La2Hf2O7 High-k gate dielectric grown directly on Si(001) by molecular-beam epitaxy", Appl. Phys. Lett.85, p.p.3205-3207
【非特許文献3】山本ら、「高誘電率(Hf−La−O)三元系酸化物における結晶化温度の増大とMOS特性の向上」、第53回応用物理学関係連合講演会 講演予稿集 (2006年春)、25a−V−8、p853
【非特許文献4】Y.Yamamoto et al.,"Vfb Modification by Thin La2O3 Insertion into HfO2/SiO2 Interface", 2006 Int'l Workshop on Dielectric Thin Films for Future ULSI Devices, p.p.65-66
【発明の開示】
【発明が解決しようとする課題】
【0007】
前述したように、このLa−Hf−O膜を用いて、低誘電率層の無く、かつ非晶質のゲート絶縁膜を実現することが望ましい。
しかし、La−Hf−O膜を用いたゲート絶縁膜で、非晶質であり且つ低誘電率層の無い構造を実現する技術は、これまで公知な技術として提案されていない。
そこで本発明は、非晶質であり、且つ半導体領域との界面における低誘電率層が排除されたLa−Hf−O膜をゲート絶縁膜として用いた半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0008】
本発明に従う実施形態は、半導体基板と、前記半導体基板に離間して形成されたソース領域およびドレイン領域と、前記ソース領域およびドレイン領域との間の前記半導体基板上に接して形成され、La、Hf、Si、Oを含み、且つ非晶質である絶縁膜と、前記絶縁膜上に形成されたゲート電極とを有する。
【0009】
さらに、本実施形態は、素子分離層により電気的に分離されたn型素子形成領域とp型素子形成領域を有する半導体基板に形成され、前記p型素子形成領域内で離間して形成されたn型ソース領域及びn型ドレイン領域と、前記第n型ソース領域及びn型ドレイン領域との間の前記p型素子形成領域上に接して形成され、La、Hf、Si、Oを含み、且つ非晶質である第1の絶縁膜と、前記第1の絶縁膜上に形成された第1のゲート電極とで構成されるn型半導体素子と、前記n型素子形成領域内で離間して形成されたp型ソース領域及びp型ドレイン領域と、前記p型ソース領域及びp型ドレイン領域との間の前記n型素子形成領域上に接して形成され、La、Hf、Si、Oを含み、且つ非晶質である第2の絶縁膜と、前記第2の絶縁膜上に形成された第2のゲート電極とで構成されるp型半導体素子と、を具備する半導体装置を提供する。
【0010】
また、本実施形態は、半導体基板上に接し、La、Hf、Si、Oを含み、且つ非晶質である絶縁膜を形成する工程と、前記絶縁膜を熱処理する工程と、前記絶縁膜上にゲート電極を形成する工程と、を具備する半導体装置の製造方法を提供する。
【0011】
さらに、本実施形態は、Siが露呈する半導体基板上に接し、La、Hf、Oを含み、且つ非晶質である絶縁膜を形成する工程と、熱処理により前記Siを前記絶縁膜内に供給する工程と、前記絶縁膜上にゲート電極を形成する工程と、を具備する半導体装置の製造方法を提供する。
【発明の効果】
【0012】
本発明によれば、非晶質であり、且つ半導体領域との界面における低誘電率層が排除されたLa−Hf−O膜をゲート絶縁膜として用いた半導体装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【0013】
図面を参照して本発明に従う実施形態について詳細に説明する。
以下の実施形態の説明に用いる図面は模式図であり、その形状や寸法、比などは実際の装置と異なる場合があるが、これらは以下の説明と公知の技術を参酌して適宜、設計変更することができるものである。
【0014】
まず、本実施形態の概要について説明する。
本実施形態は、La−Hf−O系ゲート絶縁膜(以下、La−Hf−O膜と称する)を採用して、非晶質の形態を成し、半導体との界面における低誘電率層を排除した構造の半導体装置を実現する技術である。
【0015】
第1にLa−Hf−O膜に適量のSiを添加することにより、絶縁膜の非晶質構造が維持されることを見出した。通常のLa−Hf−O膜は、750℃で結晶化する性質を有している。しかし、Siが添加されたLa−Hf−O膜は、800℃程度の高温下でも非晶質状態を保つことができる。これは、添加された膜中のSi元素がLa−Hf−O結晶の核形成・成長を阻害した結果と考えられる。
【0016】
図1は、約2原子%のSiを含むLa−Hf−O膜(膜厚4〜5nmの薄膜)の内部に含まれる結晶を物理的に評価したXRD(X-ray diffractometry)の検証結果である。図1に示すように、堆積後の熱処理温度400℃、800℃の場合には、Si基板以外の回折ピークはまったく観測されなかった。但し、1000℃ではLa2Hf2O7結晶由来と思われる回折ピークが観測された。これより、本来750℃程度で結晶化するLa−Hf−O薄膜が、800℃アニールにおいても非晶質の状態を保ったことがわかる。これは、膜中に含有されたSiの作用と思われる。
【0017】
上記検証では、La、Hf、Oからなる成膜ターゲットを用いたレーザーアブレーション法によりSi基板上へのLa−Hf−O膜を堆積させた後に熱処理を行った。La−Hf−O中のSiは、このプロセス過程においてSi基板から供給されたものと推定される。ただし、本実施形態におけるLa−Hf−O膜が非晶質を維持することによる効果は、Si元素がLa−Hf−O結晶の核形成・成長を阻害する機構によると考えられる。このため、La−Hf−O成膜時に意図的にSiを添加することによっても得ることができる。
【0018】
La−Hf−O膜中のSi量は1%以上であれば、図1に示すような結晶化の抑制効果が発揮される。さらに添加量が多い場合でも結晶化の抑制効果は維持できるが、あまり多量のSiを添加し過ぎると、La−Hf−O膜の高い比誘電率(ε〜25)にたいするSiO2の低い比誘電率(ε〜4)の影響が作用し始める。すなわち、Siの添加量が多いほど膜の平均的な比誘電率が低下して、ゲート絶縁膜容量を低下させ、牽いてはトランジスタの動作速度の高速化を阻害する。、Si添加量が10%であれば、平均的な比誘電率は23程度と、その低減率は約一割程度に抑えることが出来る。Si添加量を10%以下に抑制することにより、ゲート絶縁膜容量の著しい低下は起きず、トランジスタ動作速度を阻害するには至らない。
【0019】
第2に、プロセス条件の選択によって界面低誘電率層の出現を完全に無くすことができる。鍵となるプロセス条件は、(1)La−Hf−O膜の堆積時の基板温度及び、成膜装置内の酸素分圧、並びに(2)堆積後のLa−Hf−O膜に施す熱処理の雰囲気と処理温度である。
【0020】
堆積時の基板温度は800℃以上に保つ必要がある。基板温度800℃以上の高温成膜であれば、膜の網目構造は完全性が高くなり、膜中の酸素及び、膜外の酸素の拡散が起き難くなる。これに応じ、堆積後に行う熱処理における界面低誘電率層の形成はおきにくくなる。また、堆積時の成膜室雰囲気において酸素分圧が高い場合には、半導体基板表面が酸化されてしまうため、その酸素分圧は1x10−6Pa以下に抑えなければならない。
【0021】
一方、堆積時に基板温度800℃未満だと、膜中の原子結合網目構造に不完全な部分が残ってしまう。この結果、後に述べる堆積後熱処理の際に膜中あるいは膜外からの酸素の拡散が生じ、半導体基板、例えばシリコン基板の表面が酸化し、界面低誘電率層が出現する。
【0022】
界面低誘電率層を排除する上で重要なもうひとつのプロセスが、La−Hf−O堆積後に熱処理を施すことである。上述した様に、La−Hf−O膜の堆積時には半導体表面が酸化し難いように酸素分圧を低くして行うため、La−Hf−O膜には若干酸素が不足した部分がある。これを補う目的で堆積後の酸素雰囲気下で熱処理を行う。
その処理温度は、200℃以上950℃以下で行うことが望ましい。より望ましくは200℃以上400℃以下の範囲内で行われるのが良い。処理温度が200℃未満であると若干不足した酸素の補給効果が得られず、950℃より高い温度だと膜の結晶化が発生する。
【0023】
また、堆積後の熱処理工程では、La−Hf−O膜への酸素供給と同時に、半導体表面の酸化が起きて、界面低誘電率層が形成される可能性がある。本実施形態のように高温でLa−Hf−O膜を堆積することにより膜中酸素移動は相対的に起き難くなるものの、ある一定の条件化では有限量の酸素が基板に到達しうるためである。これを避けるために、堆積後の熱処理は、低い温度の方が良い。例えば、400℃以下であれば、界面低誘電率層の生じる可能性はほぼ皆無となり、高い絶縁膜容量の維持が可能になる。尚、堆積後の熱処理の熱処理雰囲気には少なくとも酸素が含まれることが要件であり、例えば、キャリアガスとして不活性ガスを含んでもよい。
【0024】
図2は、本実施形態で規定するプロセス条件の範囲で成膜したLa−Hf−O膜とSi基板の積層構造を示す図である。
本実施形態で前述した規定プロセス条件として、例えば、堆積時の基板温度800℃、堆積後の熱処理温度400℃において、ゲート絶縁膜となるLa−Hf−O膜を例えば、厚さL[4.4nm]を成膜する。図2は、La−Hf−O膜とSi基板の積層構造を、断面TEM(Transmission electron microscopy)法による原子スケールの分解能で観た観察結果である。ちなみに、この成膜によれば、La−Hf−O内部に約2原子%のSiが存在している。
【0025】
通常の低誘電率層は、TEM観察においては白いコントラストの層として観察される。TEM観察では試料中の重い原子によってより顕著な電子散乱が生じ、その位置に入射した電子ビームが結像に寄与しなくなるため、コントラストが黒くなる。ここで、通常の低誘電率層は主にSiから構成されるので、La,Hfなどの質量の重い元素の存在箇所と比べると、電子ビームが散乱を受けにくく、コントラストが白くなる。本実施形態による図2に示される積層構造には、La−Hf−O膜とSi基板の界面に白いコントラストの層がまったく見いだせない。つまり、本実施形態による成膜条件で、La−Hf−O膜を成膜すれば、界面低誘電率層が出現しないことを確認できる。また、図2から、本実施形態によるLa−Hf−O膜は、上記プロセスを経た後においても非晶質であることが確認される。
【0026】
界面に低誘電率層が無いというTEM実験結果に基づく推定をより厳密に確認するために、La−Hf−O膜の物理的な膜厚を変化させてMOSキャパシタを作成し、その電気的な容量値を測定しSiO2換算膜厚EOT(Equivalent oxide thickness)を求め、物理膜厚とEOTの関係をプロットしたのが図3である。このプロットを物理膜厚ゼロに外挿したときに、仮にEOTのオフセットが観測されるようならば、それは有限量の界面低誘電率層が形成されていることを意味する。この手法ではTEMでは観測できないほど薄い低誘電率層の存在を確認することが可能である。実験のプロットを外挿するとその直線は原点を通過することが判明した。これは、本実験におけるLa−Hf−O膜とSi基板の界面には構造的な遷移層が存在しないことを意味している。
【0027】
堆積時基板温度を800℃以上に維持することは、La−Hf−O膜及び半導体と膜との界面特性を向上させる効果があることが分かった。図4aは、堆積温度を500℃又は図4bにおける800℃に設定して成膜したLa−Hf−O膜のMOSキャパシタの容量ー電圧特性である。MOSキャパシタには、n型シリコン基板およびモリブデンゲート電極を用いた。また、この実験においてはLa−Hf−O膜堆積後の熱処理は行っていない。500℃で成膜したMOSキャパシタの場合、ゲート電圧の変化に対して容量が異常な振る舞いを示した。これは、モリブデンやSi基板からLa−Hf−O膜への注入された電荷の膜中とラップによる捕獲、あるいはLa−Hf−O膜とSi基板の界面とラップへの電荷捕獲などが生じた結果とみなすことが出来る。これに対し、本実施形態の800℃成膜条件では、ゲート電圧に応じてSi表面が空乏、蓄積と変化することを示唆する極めてまっとうな容量−電圧特性が得られた。500℃成膜の場合のLa−Hf−O膜中途ラップや界面トラップが著しく低減したことを示唆している。
【0028】
第3に、La/Hf比の設定が重要である。図1〜図4a,図4bに示したような良い性質は、La/Hf比が1近傍で得られることが分かった。これはLa−Hf−O材料系のLa2Hf2O7が極めて安定な組成比であることが作用していると思われる。すなわち、化合物として安定に存在する組成に近いがゆえに、前記膜中トラップや界面トラップが生じにくく、非晶質の状態であってもその性質が極めて優れていると推定される。この観点から、La/Hf=1がもっとも望ましい。La/Hf比の範囲としては、0.9〜1.1が望ましい。
【0029】
本実施形態では、若干量のSiを含むLa−Hf−O膜が半導体、例えばSiと直接接合している。 このような構造では、絶縁膜/Si界面の微視的原子構造が電気的特性に直接反映される。具体的には、La/Hf比が著しく1からずれることにより界面の欠陥密度が増加する。一般に、Al系組成が多くなると界面には負の電荷を持つ欠陥が増加し、La系組成が多くなると界面には正の電荷を持つ欠陥が増加する。これらの余剰電荷が形成されると、MOS構造のフラットバンド電圧Vfbがその理想位置から大きくずれてしまい、トランジスタのしきい値電圧Vthを適正な値に設定することが困難になる。また、界面の余剰電荷はクーロン散乱体となってトランジスタの電流量を低減させ、スイッチングスピードを低下させる。このような問題を回避するために、La/Hf比を0.9〜1.1の範囲に収め、界面の余剰電荷を適正な範囲に収めることが必要である。
【0030】
ここで、従来の製造方法では、本実施形態による構造や効果が得られないことについて言及する。
まず、非特許文献2の方法でLa−Hf−Oを成膜すると、膜中にはシリコンの存在については触れられておらず、堆積後にはLa2Hf2O7の結晶が形成される。非特許文献2のプロセスは膜堆積温度が750〜770℃であり、これが本実施形態との差の一因であると推定される。また、非特許文献2ではシリコン基板との界面に低誘電率層の形成は認められない。しかし、本実施形態で不可欠であった電気的特性改善のための膜堆積後熱処理プロセスは、非特許文献2では実施されていない。
【0031】
一方、非特許文献3、4では、成膜温度が常温であった。厳密には、非特許文献3には成膜時の基板温度は開示されていないが、非特許文献4で同じ研究グループより詳しい条件が開示されているから、非特許文献3の実験も同じ条件で行われたと推定される。我々の実験結果に基づけば、La−Hf−O膜が常温で堆積された場合、膜の網目構造の不完全性に起因して、堆積後の熱処理の際に膜中を酸素が拡散してSiの表面が再酸化され、低誘電率層が形成されてしまうと推定される。実際、非特許文献4では厚さ1nmもの界面低誘電率層が形成されている。
【0032】
次に第1の実施形態に係る半導体装置の一例として、CMOSFETについて説明する。図5には、そのCMOSFETのゲート長方向の断面構成を示している。
このCMOSFETは、シリコン基板1の主面側に、p型ウェル領域2及びn型ウェル領域3が素子分離層4によって電気的に分離されて形成される。素子分離層4は、例えば、SiO2などによって形成される。p型ウェル領域2には、nチャネル(以下、n-chと称する)MISトランジスタが形成され、n型ウェル領域3にはpチャネル(以下、p-chと称する)MISトランジスタが形成されている。
【0033】
n-chMISトランジスタの構成としては、p型ウェル領域2内に電流通路(チャネル領域)となる距離を空けて両側にn型エクステンション層9が形成され、それらの下層にn型拡散層10が形成される。n型エクステンション層9に両端が掛かり電流通路上にゲート絶縁膜5が形成される。ゲート絶縁膜5上には、ゲート電極6が積層形成され、さらに、ゲート絶縁膜5及びゲート電極6の両側は、それぞれゲート側壁8が形成される。
【0034】
これらのn型拡散層10は、n型エクステンション層9よりもp型ウェル領域2との接合深さが深くなるように構成され、n型拡散層10及びn型エクステンション層9がn-chMISトランジスタのソース・ドレイン領域となる。ここで、ソース・ドレイン領域は、半導体が高濃度にドーピングされた領域であっても良いし、あるいは金属シリサイドであってもよい。
【0035】
同様に、p-chMISトランジスタは、n型ウェル領域3内に電流通路(チャネル領域)となる距離を空けて両側にp型エクステンション層19が形成され、それらの下層にp型拡散層20が形成される。p型エクステンション層19の両端が掛かり電流通路上にゲート絶縁膜15が形成される。ゲート絶縁膜15上には、ゲート電極16が積層形成され、さらに、ゲート絶縁膜15及びゲート電極16の両側は、それぞれゲート側壁18が形成される。
【0036】
これらのp型拡散層20は、p型エクステンション層19よりもn型ウェル領域3との接合深さが深くなるように構成され、p型拡散層20及びp型エクステンション層19がp型MISトランジスタのソース・ドレイン領域となる。nチャネルMISトランジスタ及びp-chMISトランジスタは層間絶縁膜24によって覆われている。
【0037】
第1の実施形態において、ゲート絶縁膜5、15は、前述したSiが添加されたLa−Hf−O膜であり、非晶質状態である。ゲート絶縁膜5とp型ウェル領域2、ゲート絶縁膜15とn型ウェル領域3は直接接触している。
【0038】
次に、図5乃至図10を参照して第1の実施形態における半導体装置CMOSFETの製造方法について説明する。
図6に示すように、シリコン基板1に素子分離層4を形成する。素子分離層4は、局所酸化法や、STI(Shallow Trench Isolation)法を用いてもよいし、メサ型でも構わない。素子分離層4を形成した後、通常のイオン注入によりp型ウェル領域2及びn型ウェル領域3をそれぞれに形成する。
【0039】
次に、シリコン基板1の表面にゲート絶縁膜となるSiが添加されたLa−Hf−Oを成膜する。ここでは一例として、前述したレーザーアブレーション法を用いた。まず、素子分離層4、ウェル領域2,3を含むシリコン基板の表面の自然酸化膜を通常のウェットエッチングに除去した後、直ちに成膜装置に装填した。La2Hf2O7に組成比が調整され、Siを極僅か含む、この例では、1原子%添加したターゲットを用いている。
【0040】
このターゲットにKrFエキシマレーザー(λ=248nm)を照射してシリコン基板1上にレーザーアブレーション成膜を行った。この成膜時の基板温度は、800℃に保持され、プロセスガス雰囲気の酸素分圧は1x10−6Pa以下に保持されていた。ゲート絶縁膜の形成はレーザーアブレーションに限定されるわけではなく、分子ビームエピタキシー法、スパッタリング法など、ほかの方法でもよい。ただし、レーザーアブレーション法ではターゲットの組成が堆積された薄膜の組成に限りなく近くなるという特性を有するため、組成制御が鍵となる本実施形態の製造方法として好ましい。
【0041】
次に、堆積したゲート絶縁膜5(15)の高品質化を目的とした熱処理を施す。一例として、酸素がわずかに添加された窒素雰囲気で、例えば400℃、30分の熱処理を施した。雰囲気には酸素が含まれていることが不可欠であり、酸素は分子状酸素、原子状酸素、励起状態の酸素、N2O、NO、オゾン等でもよく、特には限定されない。温度は200℃以上〜950℃以下で行われることが好ましく、より好ましくは400℃以下である。
【0042】
これは、図7に示すように、温度0℃から400℃までは、堆積後の熱処理による著しい絶縁膜容量の低下が起きない状態となるためである。絶縁膜容量の低下は、トランジスタの電流量を低減させ、スイッチングスピードの低減を引き起こす一因ともなる。
【0043】
ここで、La−Hf−O膜中のSiがプロファイルを持っていてもよく、中央領域に対してゲート電極側で濃度が高くなっていると良い。Si濃度が高くなることで、絶縁膜とゲート電極の界面の反応性が下がり、高温工程後でも安定した特性を期待できる。これは、化学的に反応性の高いLa、Hfなどに対し、相対的に反応性の低いSiを混合させることによる効果である。
【0044】
また、中央領域に対してシリコン基板1との接合面側でLa−Hf−O膜のSi濃度が高くなっていることが望ましい。La,Hfと酸素の結合はイオン性の高い結合であり、それ自体が分極を有しているためトランジスタのチャネルを移動する電子、正孔などを散乱する源になる。これによりトランジスタの駆動電流が低下し、スイッチングスピードが低下する恐れがある。Si基板側でSi濃度が高くなることによってこのLa,Hfイオン分極起因の散乱体が少なくなりトランジスタのスピードが向上することが期待されるためである。ただし10%を超えるSiが添加されると著しい比誘電率の低減が生じ、図3で根拠を示したような直接接合の薄膜化スケーリングのメリットが失われてしまう。
【0045】
図8は、La−Hf−O(Si添加)/Si積層構造のラザフォード後方散乱による元素プロファイル分析結果であり、La−Hf−O膜のSi基板側、ゲート電極側で濃度が高くなるようなSiプロファイルが実際に作成可能であることを示している。このプロファイルは、所謂、マルチターゲットタイプの成膜装置において、例えばLa−Hf−OターゲットとSiターゲットを同時放電させて同時堆積することで実現することが可能である。各ターゲットへの印加電力を調整し、成膜の初期段階ではSiを多めに添加するべくSiターゲットの電力を高め、Siを相対的に多く含むLa−Hf−O膜が形成されたのちにSiターゲットの電力を弱く設定し膜中のSi濃度を下げ、その後再びSiターゲットの電力を強めて成膜することにより、Si基板側およびゲート電極側のSi濃度を高く設定することが可能である。
【0046】
図8に示すプロファイルからは、La−Hf−O膜のほとんどの領域において、LaとHfの比率がほぼ1:1であることも分かる。これは、ターゲットそのものの組成が堆積膜の組成に反映されやすいレーザーアブレーション法の特色であり、また、Siの添加がLa−Hf−O膜のLa/Hf比に影響を与えにくいことをも示している。
【0047】
その後、既存の成膜技術を用いて、La−Hf−O膜上にゲート電極となる単層又は多層の導電膜を形成する。ここでは、一例としてnチャネルMISトランジスタ用にタンタルカーバイドを、p-chMISトランジスタ用にタングステンをそれぞれCVDにより10nm成膜し、その上部にチタンナイトライドをCVDにより10nm成膜し、その上部に多結晶シリコン層を減圧CVDにより50nm成膜した。
【0048】
nチャネルMISトランジスタ用には、タンタルシリサイド、窒化タンタルシリサイド、窒化チタンシリサイド、タングステンシリサイド、窒化タングステンシリサイド等を用いることができる。また、p-chMISトランジスタ用には、ルテニウム、窒化チタン、窒化チタンアルミニウム、白金、白金イリジウムなどを用いることができる。また、ゲート電極界面近傍のLa−Hf−O膜のSi濃度が高いことが、これらゲート電極との界面反応抑制につながる。
【0049】
引き続き、フォトリソグラフィ技術によるパターニングを行い、異方性エッチングにより不要な膜を削除し、それぞれゲート電極6、16を形成する。さらに、ゲート電極を用いて自己整合的に、リンとボロンのイオン注入によりn型及びp型MISトランジスタの高不純物濃度の浅いエクステンション層9,19を形成する。エクステンション層9,19の形成には、選択エピタキシャル成長法を用いデバイス特性としても短チャンネル効果の抑制が可能であるエレベート型ソース・ドレイン構造を用いてもよい。また、エレベート型ソース・ドレイン構造の形成の際に、同時に不純物を導入してもよい。
【0050】
次に、ゲート電極とソース・ドレイン領域の絶縁のための側壁8、18を形成する。先ほどよりも大きな加速電圧によりリン及びボロンのイオン注入を行い、深い拡散層10、20を形成する。ここまでの工程で、ソース・ドレインの活性化プロセス温度としては、ゲート絶縁膜5、15が結晶化しない温度、例えば900℃で行う。
【0051】
また、ソース・ドレインの活性化プロセス条件としては、フラッシュランプアニール、レーザーアニールなどを用いることができる。これらによれば、より短時間の処理で半導体中不純物の活性化を実現できるので、ゲート電極/絶縁膜/半導体構造の耐熱性を維持しやすくなる。
【0052】
その後、減圧CVDにより層間絶縁膜7となるシリコン酸化膜を堆積し、CMP(chemical mechanical planarization)によりゲート電極の上端を露出させたのち、スパッタ法などによりニッケル層を50nm成膜する。その後、500℃の低温熱処理を行うことで、ニッケルと多結晶Siの界面領域からシリサイドが形成されNi2Siが形成する。ここで、本実施例においては多結晶Siが全てシリサイドへと変換されている。もちろん、Niの膜厚をより薄くすることで多結晶Siの一部をシリサイド化するにとどめても良い。この後、硫酸と過酸化水素水の混合溶液などで未反応のNiを除去する。
【0053】
以上説明した製造工程により、図5に示す構造のCMOSFET半導体装置が作成される。本実施形態の半導体装置の構造では、ゲート絶縁膜5とp型ウェル領域2、ゲート絶縁膜15とn型ウェル領域3は界面低誘電率層を挟まずに直接接触している。このため、絶縁膜容量を極めて高い値に設定することが可能であり、トランジスタの電流駆動力が高くなる。また、ゲート絶縁膜5、15は非晶質なので、膜中に電気的活性な欠陥などが少なく、トランジスタの動作が安定し、信頼性が高くなる。また、非晶質ゆえにトランジスタ素子間の閾値電圧のばらつきなど、特性の揺らぎが少ない。
【0054】
次に、第1の実施形態における変形例について説明する。
前述した第1の実施形態では、ゲート絶縁膜及びゲート電極の加工を行った後に、不純物を導入してソース・ドレイン領域を形成する工程であった。これと違う製造工程(製造方法)を採用しても、図5に示す構造の半導体装置を作成することができる。
【0055】
所謂、リプレースメントゲートによるトランジスタの作成方法である。多結晶シリコンなどからなるダミーゲートを用いて、自己整合的にソース・ドレイン領域を形成する。この際、ソース・ドレイン領域の形成は、1000℃以上の高温で行われる。その後、ダミーゲートをウェットエッチング又は、ドライエッチング等の既存の製造方法により除去し、図9に示すような構造を作製する。
【0056】
ここで、溝21の内部に改めて、第1の実施形態と同様に、ゲート絶縁膜及びゲート電極を形成する。例えば、化学気相法、原子層堆積法など、段差被覆性の良い手法によってSiがわずかに添加されたLa−Hf−Oを成膜する。もちろん、先に示したレーザーアブレーションなどの方法を用いても構わない。さらに、前述した第1の実施形態と同様な堆積後の熱処理を施すことにより、図10に示す構造となる。
【0057】
引き続き、図11に示すように、n-chMISトランジスタにはn-chMISトランジスタ用ゲート電極6a、例えば窒素を添加したハフニウムシリサイドを形成する。また、p-chMISトランジスタには、p-chMISトランジスタ用ゲート電極16a、例えばニッケルリッチなニッケルシリサイドをゲート電極として形成する。
【0058】
他にも、n-chMISトランジスタのゲート電極には、希土類金属のシリサイド(ハフニウムシリサイド、エルビウム・イットリウム等)、金属のシリサイド(チタンシリサイド・ジルコニウム・タンタル等)、金属のシリサイドに窒素を添加した窒化金属シリサイド、タンタルカーバイド・タンタルナイトライド、及び、これらにエルビウムなどからなる希土類金属を添加した合金、等を用いることができる。
【0059】
また、p-chMISトランジスタのゲート電極には、白金族元素(白金・イリジウム・ルテニウム・パラジウム・オスミウム等)、白金族元素どうしの合金あるいはシリサイド、ルテニウム及び、イリジウムの酸化物、SrRuO、金・銀、窒化チタンアルミニウム、タングステン及びその窒化物、モリブデン及びその窒化物あるいは酸化物等を用いることができる。
【0060】
さらに、図11に示す構造に対して、全面上にタングステン等の金属薄膜を、例えばCVD法によって被覆性よく堆積する。その後、CMPなどによりデバイス平坦化を実施することにより、図5に示した構造の半導体装置を得ることができる。
【0061】
本変形例では、ゲート絶縁膜及びゲート電極の堆積後に、1000℃あまりにも達するトランジスタ形成のための高温工程がないため、両構造の熱的な安定性に対する危惧が少なくて済む。第1の実施形態のように、900℃熱処理工程が必要な場合、特にゲート電極/ゲート絶縁膜界面の安定性に起因して不良発生の確率が高くなる可能性がある。本変形例では、ゲート電極/ゲート絶縁膜界面形成後には、たかだか500℃以下の熱プロセスしか必要ない。従って、変形例には、500℃程度に耐える金属材料、例えば窒素添加ハフニウムシリサイド、ニッケルリッチなニッケルシリサイドなどを用いることができる。これらの材料は仕事関数がシリコンバンドエッジに近いためトランジスタのしきい値電圧を低くできる。この変形例であれば、原理的な耐熱性不良の懸念無くこれらの低閾値ゲート電極材料を用いることが可能となる
以上説明したように、本実施形態によれば、大きな電流駆動力を有し、リーク電流が少ない半導体装置及びその製造方法を提供することができる。
【0062】
以上、本発明の実施形態を説明したが、本発明はこれらに限られず、特許請求の範囲に
記載の発明の要旨の範疇において様々に変更可能である。また、本発明は、実施段階では
その要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記実施形態に
開示されている複数の構成要素を必要に応じて適宜、組み合わせることにより種々の発明を形成できる。
【図面の簡単な説明】
【0063】
【図1】本発明に係る実施形態のLa−Hf−O膜の結晶化挙動を調べたXRDの評価結果を示す図である。
【図2】本実施形態のLa−Hf−O膜とシリコン基板の界面低誘電率層の有無を調べた断面TEMの例を示す図である。
【図3】本実施形態のLa−Hf−O膜とシリコン基板の界面低誘電率層の有無を調べた物理膜厚とSiO2換算膜厚の関係の一例を示す図である。
【図4a】図4aは、本実施形態の堆積温度を500℃で成膜したLa−Hf−O膜のMOSキャパシタの容量と電圧との関係を示す図である。
【図4b】図4bは、本実施形態の堆積温度を800℃で成膜したLa−Hf−O膜のMOSキャパシタの容量と電圧との関係を示す図である。
【図5】第1の実施形態によるCMOSFETの断面構成を示す図である。
【図6】第1の実施形態によるCMOSFETの製造工程について説明するための図である。
【図7】第1の実施形態における絶縁膜堆積後の熱処理温度に対するSiO2換算膜厚変化を示す一例である。
【図8】La−Hf−O内部のSi分布を調べたラザフォード後方散乱法の結果の一例を示す図である。
【図9】第1の実施形態の変形例によるCMOSFETの製造工程を説明するための図である。
【図10】第1の実施形態の変形例によるCMOSFETの製造工程を説明するための図である。
【図11】第1の実施形態の変形例によるCMOSFETの製造工程を説明するための図である。
【符号の説明】
【0064】
1…シリコン基板、2…p型ウェル領域、3…n型ウェル領域、4…素子分離層、5、15…Si添加La−Hf−O膜(ゲート絶縁層)、6,16…ゲート電極、6a…n-chMISトランジスタ用ゲート電極、7…層間絶縁膜、8、18…ゲート側壁、9,19…エクステンション層、10…拡散層、16a…p-chMISトランジスタ用ゲート電極、20…拡散層、21…溝。
【技術分野】
【0001】
本発明は、シリコンを含有し非晶質な絶縁膜ゲートを有する半導体装置及びその製造方法に関する。
【背景技術】
【0002】
電子機器に搭載されるシリコン超集積回路は、将来の高度情報化社会を支える基盤技術の一つである。集積回路の高機能化には、その構成要素であるMOSFET(Metal-Oxide-Semiconductor Field Effect Transistor)、CMOSFET(Complementary MOSFET)等の半導体素子の高性能化が不可欠である。素子の高性能化は、これまで基本的に比例縮小則に沿って行われてきたが、近年のさらなる極微細化による高性能化は、種々の物性的限界により実現が困難であると認識されている。例えば、従来のゲート絶縁膜SiONでは、極微細化による高性能化の要請には応じ得ないと考えられている。そこで、SiONよりも比誘電率の高い、いわゆるHigh−kゲート絶縁膜の導入が検討されている。High−kゲート絶縁膜としては、HfO2、HfSiONなどの材料の実用化が近い。しかし、これらのHf系材料は、シリコン基板との界面に、構造的な遷移層を不可避的に形成する。
【0003】
この構造遷移層はHigh−kゲート絶縁膜よりも比誘電率が低い(以下、低誘電率層と呼ぶ)ため、ゲート絶縁膜の実効的な容量を低下させ、牽いては、トランジスタの性能向上を阻害する原因となる。
【0004】
界面低誘電率層を低減する方法として、La−Al−O膜からなるゲート絶縁膜技術が提案されている(非特許文献1参照)。このLa−Al−O膜であれば、Si基板との界面に低誘電率層が出現されないので、ゲート絶縁膜容量を著しく増加させ、ひいてはトランジスタの継続的な性能向上が可能となると思われる。
【0005】
一方で、La−Hf−Oからなるゲート絶縁膜技術がある(非特許文献2、3、4参照)。非特許文献2では、非特許文献1同様に、シリコン基板との界面に低誘電率層の無い構造が実現できている。しかし、このLa−Hf−O膜は結晶質である。結晶質のゲート絶縁膜は、その内部に包含される結晶粒界に起因した電気的に活性なトラップの発生などにより、トランジスタの動作不安定性、長期信頼性の確保が難しいといわれている。また、結晶の配向の揺らぎなどに起因したトランジスタ特性のばらつきなどが顕在化するといわれている。非特許文献3では、非晶質状態のLa−Hf−Oを実現している。これにより上記結晶質の課題が解決されると思われたが、反面、シリコン基板との界面に低誘電率層が形成される(非特許文献4)。
【0006】
La−Hf−O膜系は、La−Al−O膜と比較して、Hfを用いているために、これまで開発されてきたHigh−kゲート絶縁膜の技術(成膜、エッチング加工など)をより容易に転用できる材料系である。したがって、この材料系で低誘電率層の無い、かつ非晶質のゲート絶縁膜を実現することが望ましい。しかし、低誘電率層が無く、非晶質のLa−Hf−Oゲート絶縁膜をシリコン基板上に形成する技術は存在しなかったものと推定される。
【非特許文献1】M.Suzuki et al., "Ultra-thin (EOT=3Å) and low leakage dielectrics of La-aluminate directly on Si substrate fabricated by high temperature deposition", 2004 IEDM, p.p.445-448
【非特許文献2】A.Dimoulas et al., "La2Hf2O7 High-k gate dielectric grown directly on Si(001) by molecular-beam epitaxy", Appl. Phys. Lett.85, p.p.3205-3207
【非特許文献3】山本ら、「高誘電率(Hf−La−O)三元系酸化物における結晶化温度の増大とMOS特性の向上」、第53回応用物理学関係連合講演会 講演予稿集 (2006年春)、25a−V−8、p853
【非特許文献4】Y.Yamamoto et al.,"Vfb Modification by Thin La2O3 Insertion into HfO2/SiO2 Interface", 2006 Int'l Workshop on Dielectric Thin Films for Future ULSI Devices, p.p.65-66
【発明の開示】
【発明が解決しようとする課題】
【0007】
前述したように、このLa−Hf−O膜を用いて、低誘電率層の無く、かつ非晶質のゲート絶縁膜を実現することが望ましい。
しかし、La−Hf−O膜を用いたゲート絶縁膜で、非晶質であり且つ低誘電率層の無い構造を実現する技術は、これまで公知な技術として提案されていない。
そこで本発明は、非晶質であり、且つ半導体領域との界面における低誘電率層が排除されたLa−Hf−O膜をゲート絶縁膜として用いた半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0008】
本発明に従う実施形態は、半導体基板と、前記半導体基板に離間して形成されたソース領域およびドレイン領域と、前記ソース領域およびドレイン領域との間の前記半導体基板上に接して形成され、La、Hf、Si、Oを含み、且つ非晶質である絶縁膜と、前記絶縁膜上に形成されたゲート電極とを有する。
【0009】
さらに、本実施形態は、素子分離層により電気的に分離されたn型素子形成領域とp型素子形成領域を有する半導体基板に形成され、前記p型素子形成領域内で離間して形成されたn型ソース領域及びn型ドレイン領域と、前記第n型ソース領域及びn型ドレイン領域との間の前記p型素子形成領域上に接して形成され、La、Hf、Si、Oを含み、且つ非晶質である第1の絶縁膜と、前記第1の絶縁膜上に形成された第1のゲート電極とで構成されるn型半導体素子と、前記n型素子形成領域内で離間して形成されたp型ソース領域及びp型ドレイン領域と、前記p型ソース領域及びp型ドレイン領域との間の前記n型素子形成領域上に接して形成され、La、Hf、Si、Oを含み、且つ非晶質である第2の絶縁膜と、前記第2の絶縁膜上に形成された第2のゲート電極とで構成されるp型半導体素子と、を具備する半導体装置を提供する。
【0010】
また、本実施形態は、半導体基板上に接し、La、Hf、Si、Oを含み、且つ非晶質である絶縁膜を形成する工程と、前記絶縁膜を熱処理する工程と、前記絶縁膜上にゲート電極を形成する工程と、を具備する半導体装置の製造方法を提供する。
【0011】
さらに、本実施形態は、Siが露呈する半導体基板上に接し、La、Hf、Oを含み、且つ非晶質である絶縁膜を形成する工程と、熱処理により前記Siを前記絶縁膜内に供給する工程と、前記絶縁膜上にゲート電極を形成する工程と、を具備する半導体装置の製造方法を提供する。
【発明の効果】
【0012】
本発明によれば、非晶質であり、且つ半導体領域との界面における低誘電率層が排除されたLa−Hf−O膜をゲート絶縁膜として用いた半導体装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【0013】
図面を参照して本発明に従う実施形態について詳細に説明する。
以下の実施形態の説明に用いる図面は模式図であり、その形状や寸法、比などは実際の装置と異なる場合があるが、これらは以下の説明と公知の技術を参酌して適宜、設計変更することができるものである。
【0014】
まず、本実施形態の概要について説明する。
本実施形態は、La−Hf−O系ゲート絶縁膜(以下、La−Hf−O膜と称する)を採用して、非晶質の形態を成し、半導体との界面における低誘電率層を排除した構造の半導体装置を実現する技術である。
【0015】
第1にLa−Hf−O膜に適量のSiを添加することにより、絶縁膜の非晶質構造が維持されることを見出した。通常のLa−Hf−O膜は、750℃で結晶化する性質を有している。しかし、Siが添加されたLa−Hf−O膜は、800℃程度の高温下でも非晶質状態を保つことができる。これは、添加された膜中のSi元素がLa−Hf−O結晶の核形成・成長を阻害した結果と考えられる。
【0016】
図1は、約2原子%のSiを含むLa−Hf−O膜(膜厚4〜5nmの薄膜)の内部に含まれる結晶を物理的に評価したXRD(X-ray diffractometry)の検証結果である。図1に示すように、堆積後の熱処理温度400℃、800℃の場合には、Si基板以外の回折ピークはまったく観測されなかった。但し、1000℃ではLa2Hf2O7結晶由来と思われる回折ピークが観測された。これより、本来750℃程度で結晶化するLa−Hf−O薄膜が、800℃アニールにおいても非晶質の状態を保ったことがわかる。これは、膜中に含有されたSiの作用と思われる。
【0017】
上記検証では、La、Hf、Oからなる成膜ターゲットを用いたレーザーアブレーション法によりSi基板上へのLa−Hf−O膜を堆積させた後に熱処理を行った。La−Hf−O中のSiは、このプロセス過程においてSi基板から供給されたものと推定される。ただし、本実施形態におけるLa−Hf−O膜が非晶質を維持することによる効果は、Si元素がLa−Hf−O結晶の核形成・成長を阻害する機構によると考えられる。このため、La−Hf−O成膜時に意図的にSiを添加することによっても得ることができる。
【0018】
La−Hf−O膜中のSi量は1%以上であれば、図1に示すような結晶化の抑制効果が発揮される。さらに添加量が多い場合でも結晶化の抑制効果は維持できるが、あまり多量のSiを添加し過ぎると、La−Hf−O膜の高い比誘電率(ε〜25)にたいするSiO2の低い比誘電率(ε〜4)の影響が作用し始める。すなわち、Siの添加量が多いほど膜の平均的な比誘電率が低下して、ゲート絶縁膜容量を低下させ、牽いてはトランジスタの動作速度の高速化を阻害する。、Si添加量が10%であれば、平均的な比誘電率は23程度と、その低減率は約一割程度に抑えることが出来る。Si添加量を10%以下に抑制することにより、ゲート絶縁膜容量の著しい低下は起きず、トランジスタ動作速度を阻害するには至らない。
【0019】
第2に、プロセス条件の選択によって界面低誘電率層の出現を完全に無くすことができる。鍵となるプロセス条件は、(1)La−Hf−O膜の堆積時の基板温度及び、成膜装置内の酸素分圧、並びに(2)堆積後のLa−Hf−O膜に施す熱処理の雰囲気と処理温度である。
【0020】
堆積時の基板温度は800℃以上に保つ必要がある。基板温度800℃以上の高温成膜であれば、膜の網目構造は完全性が高くなり、膜中の酸素及び、膜外の酸素の拡散が起き難くなる。これに応じ、堆積後に行う熱処理における界面低誘電率層の形成はおきにくくなる。また、堆積時の成膜室雰囲気において酸素分圧が高い場合には、半導体基板表面が酸化されてしまうため、その酸素分圧は1x10−6Pa以下に抑えなければならない。
【0021】
一方、堆積時に基板温度800℃未満だと、膜中の原子結合網目構造に不完全な部分が残ってしまう。この結果、後に述べる堆積後熱処理の際に膜中あるいは膜外からの酸素の拡散が生じ、半導体基板、例えばシリコン基板の表面が酸化し、界面低誘電率層が出現する。
【0022】
界面低誘電率層を排除する上で重要なもうひとつのプロセスが、La−Hf−O堆積後に熱処理を施すことである。上述した様に、La−Hf−O膜の堆積時には半導体表面が酸化し難いように酸素分圧を低くして行うため、La−Hf−O膜には若干酸素が不足した部分がある。これを補う目的で堆積後の酸素雰囲気下で熱処理を行う。
その処理温度は、200℃以上950℃以下で行うことが望ましい。より望ましくは200℃以上400℃以下の範囲内で行われるのが良い。処理温度が200℃未満であると若干不足した酸素の補給効果が得られず、950℃より高い温度だと膜の結晶化が発生する。
【0023】
また、堆積後の熱処理工程では、La−Hf−O膜への酸素供給と同時に、半導体表面の酸化が起きて、界面低誘電率層が形成される可能性がある。本実施形態のように高温でLa−Hf−O膜を堆積することにより膜中酸素移動は相対的に起き難くなるものの、ある一定の条件化では有限量の酸素が基板に到達しうるためである。これを避けるために、堆積後の熱処理は、低い温度の方が良い。例えば、400℃以下であれば、界面低誘電率層の生じる可能性はほぼ皆無となり、高い絶縁膜容量の維持が可能になる。尚、堆積後の熱処理の熱処理雰囲気には少なくとも酸素が含まれることが要件であり、例えば、キャリアガスとして不活性ガスを含んでもよい。
【0024】
図2は、本実施形態で規定するプロセス条件の範囲で成膜したLa−Hf−O膜とSi基板の積層構造を示す図である。
本実施形態で前述した規定プロセス条件として、例えば、堆積時の基板温度800℃、堆積後の熱処理温度400℃において、ゲート絶縁膜となるLa−Hf−O膜を例えば、厚さL[4.4nm]を成膜する。図2は、La−Hf−O膜とSi基板の積層構造を、断面TEM(Transmission electron microscopy)法による原子スケールの分解能で観た観察結果である。ちなみに、この成膜によれば、La−Hf−O内部に約2原子%のSiが存在している。
【0025】
通常の低誘電率層は、TEM観察においては白いコントラストの層として観察される。TEM観察では試料中の重い原子によってより顕著な電子散乱が生じ、その位置に入射した電子ビームが結像に寄与しなくなるため、コントラストが黒くなる。ここで、通常の低誘電率層は主にSiから構成されるので、La,Hfなどの質量の重い元素の存在箇所と比べると、電子ビームが散乱を受けにくく、コントラストが白くなる。本実施形態による図2に示される積層構造には、La−Hf−O膜とSi基板の界面に白いコントラストの層がまったく見いだせない。つまり、本実施形態による成膜条件で、La−Hf−O膜を成膜すれば、界面低誘電率層が出現しないことを確認できる。また、図2から、本実施形態によるLa−Hf−O膜は、上記プロセスを経た後においても非晶質であることが確認される。
【0026】
界面に低誘電率層が無いというTEM実験結果に基づく推定をより厳密に確認するために、La−Hf−O膜の物理的な膜厚を変化させてMOSキャパシタを作成し、その電気的な容量値を測定しSiO2換算膜厚EOT(Equivalent oxide thickness)を求め、物理膜厚とEOTの関係をプロットしたのが図3である。このプロットを物理膜厚ゼロに外挿したときに、仮にEOTのオフセットが観測されるようならば、それは有限量の界面低誘電率層が形成されていることを意味する。この手法ではTEMでは観測できないほど薄い低誘電率層の存在を確認することが可能である。実験のプロットを外挿するとその直線は原点を通過することが判明した。これは、本実験におけるLa−Hf−O膜とSi基板の界面には構造的な遷移層が存在しないことを意味している。
【0027】
堆積時基板温度を800℃以上に維持することは、La−Hf−O膜及び半導体と膜との界面特性を向上させる効果があることが分かった。図4aは、堆積温度を500℃又は図4bにおける800℃に設定して成膜したLa−Hf−O膜のMOSキャパシタの容量ー電圧特性である。MOSキャパシタには、n型シリコン基板およびモリブデンゲート電極を用いた。また、この実験においてはLa−Hf−O膜堆積後の熱処理は行っていない。500℃で成膜したMOSキャパシタの場合、ゲート電圧の変化に対して容量が異常な振る舞いを示した。これは、モリブデンやSi基板からLa−Hf−O膜への注入された電荷の膜中とラップによる捕獲、あるいはLa−Hf−O膜とSi基板の界面とラップへの電荷捕獲などが生じた結果とみなすことが出来る。これに対し、本実施形態の800℃成膜条件では、ゲート電圧に応じてSi表面が空乏、蓄積と変化することを示唆する極めてまっとうな容量−電圧特性が得られた。500℃成膜の場合のLa−Hf−O膜中途ラップや界面トラップが著しく低減したことを示唆している。
【0028】
第3に、La/Hf比の設定が重要である。図1〜図4a,図4bに示したような良い性質は、La/Hf比が1近傍で得られることが分かった。これはLa−Hf−O材料系のLa2Hf2O7が極めて安定な組成比であることが作用していると思われる。すなわち、化合物として安定に存在する組成に近いがゆえに、前記膜中トラップや界面トラップが生じにくく、非晶質の状態であってもその性質が極めて優れていると推定される。この観点から、La/Hf=1がもっとも望ましい。La/Hf比の範囲としては、0.9〜1.1が望ましい。
【0029】
本実施形態では、若干量のSiを含むLa−Hf−O膜が半導体、例えばSiと直接接合している。 このような構造では、絶縁膜/Si界面の微視的原子構造が電気的特性に直接反映される。具体的には、La/Hf比が著しく1からずれることにより界面の欠陥密度が増加する。一般に、Al系組成が多くなると界面には負の電荷を持つ欠陥が増加し、La系組成が多くなると界面には正の電荷を持つ欠陥が増加する。これらの余剰電荷が形成されると、MOS構造のフラットバンド電圧Vfbがその理想位置から大きくずれてしまい、トランジスタのしきい値電圧Vthを適正な値に設定することが困難になる。また、界面の余剰電荷はクーロン散乱体となってトランジスタの電流量を低減させ、スイッチングスピードを低下させる。このような問題を回避するために、La/Hf比を0.9〜1.1の範囲に収め、界面の余剰電荷を適正な範囲に収めることが必要である。
【0030】
ここで、従来の製造方法では、本実施形態による構造や効果が得られないことについて言及する。
まず、非特許文献2の方法でLa−Hf−Oを成膜すると、膜中にはシリコンの存在については触れられておらず、堆積後にはLa2Hf2O7の結晶が形成される。非特許文献2のプロセスは膜堆積温度が750〜770℃であり、これが本実施形態との差の一因であると推定される。また、非特許文献2ではシリコン基板との界面に低誘電率層の形成は認められない。しかし、本実施形態で不可欠であった電気的特性改善のための膜堆積後熱処理プロセスは、非特許文献2では実施されていない。
【0031】
一方、非特許文献3、4では、成膜温度が常温であった。厳密には、非特許文献3には成膜時の基板温度は開示されていないが、非特許文献4で同じ研究グループより詳しい条件が開示されているから、非特許文献3の実験も同じ条件で行われたと推定される。我々の実験結果に基づけば、La−Hf−O膜が常温で堆積された場合、膜の網目構造の不完全性に起因して、堆積後の熱処理の際に膜中を酸素が拡散してSiの表面が再酸化され、低誘電率層が形成されてしまうと推定される。実際、非特許文献4では厚さ1nmもの界面低誘電率層が形成されている。
【0032】
次に第1の実施形態に係る半導体装置の一例として、CMOSFETについて説明する。図5には、そのCMOSFETのゲート長方向の断面構成を示している。
このCMOSFETは、シリコン基板1の主面側に、p型ウェル領域2及びn型ウェル領域3が素子分離層4によって電気的に分離されて形成される。素子分離層4は、例えば、SiO2などによって形成される。p型ウェル領域2には、nチャネル(以下、n-chと称する)MISトランジスタが形成され、n型ウェル領域3にはpチャネル(以下、p-chと称する)MISトランジスタが形成されている。
【0033】
n-chMISトランジスタの構成としては、p型ウェル領域2内に電流通路(チャネル領域)となる距離を空けて両側にn型エクステンション層9が形成され、それらの下層にn型拡散層10が形成される。n型エクステンション層9に両端が掛かり電流通路上にゲート絶縁膜5が形成される。ゲート絶縁膜5上には、ゲート電極6が積層形成され、さらに、ゲート絶縁膜5及びゲート電極6の両側は、それぞれゲート側壁8が形成される。
【0034】
これらのn型拡散層10は、n型エクステンション層9よりもp型ウェル領域2との接合深さが深くなるように構成され、n型拡散層10及びn型エクステンション層9がn-chMISトランジスタのソース・ドレイン領域となる。ここで、ソース・ドレイン領域は、半導体が高濃度にドーピングされた領域であっても良いし、あるいは金属シリサイドであってもよい。
【0035】
同様に、p-chMISトランジスタは、n型ウェル領域3内に電流通路(チャネル領域)となる距離を空けて両側にp型エクステンション層19が形成され、それらの下層にp型拡散層20が形成される。p型エクステンション層19の両端が掛かり電流通路上にゲート絶縁膜15が形成される。ゲート絶縁膜15上には、ゲート電極16が積層形成され、さらに、ゲート絶縁膜15及びゲート電極16の両側は、それぞれゲート側壁18が形成される。
【0036】
これらのp型拡散層20は、p型エクステンション層19よりもn型ウェル領域3との接合深さが深くなるように構成され、p型拡散層20及びp型エクステンション層19がp型MISトランジスタのソース・ドレイン領域となる。nチャネルMISトランジスタ及びp-chMISトランジスタは層間絶縁膜24によって覆われている。
【0037】
第1の実施形態において、ゲート絶縁膜5、15は、前述したSiが添加されたLa−Hf−O膜であり、非晶質状態である。ゲート絶縁膜5とp型ウェル領域2、ゲート絶縁膜15とn型ウェル領域3は直接接触している。
【0038】
次に、図5乃至図10を参照して第1の実施形態における半導体装置CMOSFETの製造方法について説明する。
図6に示すように、シリコン基板1に素子分離層4を形成する。素子分離層4は、局所酸化法や、STI(Shallow Trench Isolation)法を用いてもよいし、メサ型でも構わない。素子分離層4を形成した後、通常のイオン注入によりp型ウェル領域2及びn型ウェル領域3をそれぞれに形成する。
【0039】
次に、シリコン基板1の表面にゲート絶縁膜となるSiが添加されたLa−Hf−Oを成膜する。ここでは一例として、前述したレーザーアブレーション法を用いた。まず、素子分離層4、ウェル領域2,3を含むシリコン基板の表面の自然酸化膜を通常のウェットエッチングに除去した後、直ちに成膜装置に装填した。La2Hf2O7に組成比が調整され、Siを極僅か含む、この例では、1原子%添加したターゲットを用いている。
【0040】
このターゲットにKrFエキシマレーザー(λ=248nm)を照射してシリコン基板1上にレーザーアブレーション成膜を行った。この成膜時の基板温度は、800℃に保持され、プロセスガス雰囲気の酸素分圧は1x10−6Pa以下に保持されていた。ゲート絶縁膜の形成はレーザーアブレーションに限定されるわけではなく、分子ビームエピタキシー法、スパッタリング法など、ほかの方法でもよい。ただし、レーザーアブレーション法ではターゲットの組成が堆積された薄膜の組成に限りなく近くなるという特性を有するため、組成制御が鍵となる本実施形態の製造方法として好ましい。
【0041】
次に、堆積したゲート絶縁膜5(15)の高品質化を目的とした熱処理を施す。一例として、酸素がわずかに添加された窒素雰囲気で、例えば400℃、30分の熱処理を施した。雰囲気には酸素が含まれていることが不可欠であり、酸素は分子状酸素、原子状酸素、励起状態の酸素、N2O、NO、オゾン等でもよく、特には限定されない。温度は200℃以上〜950℃以下で行われることが好ましく、より好ましくは400℃以下である。
【0042】
これは、図7に示すように、温度0℃から400℃までは、堆積後の熱処理による著しい絶縁膜容量の低下が起きない状態となるためである。絶縁膜容量の低下は、トランジスタの電流量を低減させ、スイッチングスピードの低減を引き起こす一因ともなる。
【0043】
ここで、La−Hf−O膜中のSiがプロファイルを持っていてもよく、中央領域に対してゲート電極側で濃度が高くなっていると良い。Si濃度が高くなることで、絶縁膜とゲート電極の界面の反応性が下がり、高温工程後でも安定した特性を期待できる。これは、化学的に反応性の高いLa、Hfなどに対し、相対的に反応性の低いSiを混合させることによる効果である。
【0044】
また、中央領域に対してシリコン基板1との接合面側でLa−Hf−O膜のSi濃度が高くなっていることが望ましい。La,Hfと酸素の結合はイオン性の高い結合であり、それ自体が分極を有しているためトランジスタのチャネルを移動する電子、正孔などを散乱する源になる。これによりトランジスタの駆動電流が低下し、スイッチングスピードが低下する恐れがある。Si基板側でSi濃度が高くなることによってこのLa,Hfイオン分極起因の散乱体が少なくなりトランジスタのスピードが向上することが期待されるためである。ただし10%を超えるSiが添加されると著しい比誘電率の低減が生じ、図3で根拠を示したような直接接合の薄膜化スケーリングのメリットが失われてしまう。
【0045】
図8は、La−Hf−O(Si添加)/Si積層構造のラザフォード後方散乱による元素プロファイル分析結果であり、La−Hf−O膜のSi基板側、ゲート電極側で濃度が高くなるようなSiプロファイルが実際に作成可能であることを示している。このプロファイルは、所謂、マルチターゲットタイプの成膜装置において、例えばLa−Hf−OターゲットとSiターゲットを同時放電させて同時堆積することで実現することが可能である。各ターゲットへの印加電力を調整し、成膜の初期段階ではSiを多めに添加するべくSiターゲットの電力を高め、Siを相対的に多く含むLa−Hf−O膜が形成されたのちにSiターゲットの電力を弱く設定し膜中のSi濃度を下げ、その後再びSiターゲットの電力を強めて成膜することにより、Si基板側およびゲート電極側のSi濃度を高く設定することが可能である。
【0046】
図8に示すプロファイルからは、La−Hf−O膜のほとんどの領域において、LaとHfの比率がほぼ1:1であることも分かる。これは、ターゲットそのものの組成が堆積膜の組成に反映されやすいレーザーアブレーション法の特色であり、また、Siの添加がLa−Hf−O膜のLa/Hf比に影響を与えにくいことをも示している。
【0047】
その後、既存の成膜技術を用いて、La−Hf−O膜上にゲート電極となる単層又は多層の導電膜を形成する。ここでは、一例としてnチャネルMISトランジスタ用にタンタルカーバイドを、p-chMISトランジスタ用にタングステンをそれぞれCVDにより10nm成膜し、その上部にチタンナイトライドをCVDにより10nm成膜し、その上部に多結晶シリコン層を減圧CVDにより50nm成膜した。
【0048】
nチャネルMISトランジスタ用には、タンタルシリサイド、窒化タンタルシリサイド、窒化チタンシリサイド、タングステンシリサイド、窒化タングステンシリサイド等を用いることができる。また、p-chMISトランジスタ用には、ルテニウム、窒化チタン、窒化チタンアルミニウム、白金、白金イリジウムなどを用いることができる。また、ゲート電極界面近傍のLa−Hf−O膜のSi濃度が高いことが、これらゲート電極との界面反応抑制につながる。
【0049】
引き続き、フォトリソグラフィ技術によるパターニングを行い、異方性エッチングにより不要な膜を削除し、それぞれゲート電極6、16を形成する。さらに、ゲート電極を用いて自己整合的に、リンとボロンのイオン注入によりn型及びp型MISトランジスタの高不純物濃度の浅いエクステンション層9,19を形成する。エクステンション層9,19の形成には、選択エピタキシャル成長法を用いデバイス特性としても短チャンネル効果の抑制が可能であるエレベート型ソース・ドレイン構造を用いてもよい。また、エレベート型ソース・ドレイン構造の形成の際に、同時に不純物を導入してもよい。
【0050】
次に、ゲート電極とソース・ドレイン領域の絶縁のための側壁8、18を形成する。先ほどよりも大きな加速電圧によりリン及びボロンのイオン注入を行い、深い拡散層10、20を形成する。ここまでの工程で、ソース・ドレインの活性化プロセス温度としては、ゲート絶縁膜5、15が結晶化しない温度、例えば900℃で行う。
【0051】
また、ソース・ドレインの活性化プロセス条件としては、フラッシュランプアニール、レーザーアニールなどを用いることができる。これらによれば、より短時間の処理で半導体中不純物の活性化を実現できるので、ゲート電極/絶縁膜/半導体構造の耐熱性を維持しやすくなる。
【0052】
その後、減圧CVDにより層間絶縁膜7となるシリコン酸化膜を堆積し、CMP(chemical mechanical planarization)によりゲート電極の上端を露出させたのち、スパッタ法などによりニッケル層を50nm成膜する。その後、500℃の低温熱処理を行うことで、ニッケルと多結晶Siの界面領域からシリサイドが形成されNi2Siが形成する。ここで、本実施例においては多結晶Siが全てシリサイドへと変換されている。もちろん、Niの膜厚をより薄くすることで多結晶Siの一部をシリサイド化するにとどめても良い。この後、硫酸と過酸化水素水の混合溶液などで未反応のNiを除去する。
【0053】
以上説明した製造工程により、図5に示す構造のCMOSFET半導体装置が作成される。本実施形態の半導体装置の構造では、ゲート絶縁膜5とp型ウェル領域2、ゲート絶縁膜15とn型ウェル領域3は界面低誘電率層を挟まずに直接接触している。このため、絶縁膜容量を極めて高い値に設定することが可能であり、トランジスタの電流駆動力が高くなる。また、ゲート絶縁膜5、15は非晶質なので、膜中に電気的活性な欠陥などが少なく、トランジスタの動作が安定し、信頼性が高くなる。また、非晶質ゆえにトランジスタ素子間の閾値電圧のばらつきなど、特性の揺らぎが少ない。
【0054】
次に、第1の実施形態における変形例について説明する。
前述した第1の実施形態では、ゲート絶縁膜及びゲート電極の加工を行った後に、不純物を導入してソース・ドレイン領域を形成する工程であった。これと違う製造工程(製造方法)を採用しても、図5に示す構造の半導体装置を作成することができる。
【0055】
所謂、リプレースメントゲートによるトランジスタの作成方法である。多結晶シリコンなどからなるダミーゲートを用いて、自己整合的にソース・ドレイン領域を形成する。この際、ソース・ドレイン領域の形成は、1000℃以上の高温で行われる。その後、ダミーゲートをウェットエッチング又は、ドライエッチング等の既存の製造方法により除去し、図9に示すような構造を作製する。
【0056】
ここで、溝21の内部に改めて、第1の実施形態と同様に、ゲート絶縁膜及びゲート電極を形成する。例えば、化学気相法、原子層堆積法など、段差被覆性の良い手法によってSiがわずかに添加されたLa−Hf−Oを成膜する。もちろん、先に示したレーザーアブレーションなどの方法を用いても構わない。さらに、前述した第1の実施形態と同様な堆積後の熱処理を施すことにより、図10に示す構造となる。
【0057】
引き続き、図11に示すように、n-chMISトランジスタにはn-chMISトランジスタ用ゲート電極6a、例えば窒素を添加したハフニウムシリサイドを形成する。また、p-chMISトランジスタには、p-chMISトランジスタ用ゲート電極16a、例えばニッケルリッチなニッケルシリサイドをゲート電極として形成する。
【0058】
他にも、n-chMISトランジスタのゲート電極には、希土類金属のシリサイド(ハフニウムシリサイド、エルビウム・イットリウム等)、金属のシリサイド(チタンシリサイド・ジルコニウム・タンタル等)、金属のシリサイドに窒素を添加した窒化金属シリサイド、タンタルカーバイド・タンタルナイトライド、及び、これらにエルビウムなどからなる希土類金属を添加した合金、等を用いることができる。
【0059】
また、p-chMISトランジスタのゲート電極には、白金族元素(白金・イリジウム・ルテニウム・パラジウム・オスミウム等)、白金族元素どうしの合金あるいはシリサイド、ルテニウム及び、イリジウムの酸化物、SrRuO、金・銀、窒化チタンアルミニウム、タングステン及びその窒化物、モリブデン及びその窒化物あるいは酸化物等を用いることができる。
【0060】
さらに、図11に示す構造に対して、全面上にタングステン等の金属薄膜を、例えばCVD法によって被覆性よく堆積する。その後、CMPなどによりデバイス平坦化を実施することにより、図5に示した構造の半導体装置を得ることができる。
【0061】
本変形例では、ゲート絶縁膜及びゲート電極の堆積後に、1000℃あまりにも達するトランジスタ形成のための高温工程がないため、両構造の熱的な安定性に対する危惧が少なくて済む。第1の実施形態のように、900℃熱処理工程が必要な場合、特にゲート電極/ゲート絶縁膜界面の安定性に起因して不良発生の確率が高くなる可能性がある。本変形例では、ゲート電極/ゲート絶縁膜界面形成後には、たかだか500℃以下の熱プロセスしか必要ない。従って、変形例には、500℃程度に耐える金属材料、例えば窒素添加ハフニウムシリサイド、ニッケルリッチなニッケルシリサイドなどを用いることができる。これらの材料は仕事関数がシリコンバンドエッジに近いためトランジスタのしきい値電圧を低くできる。この変形例であれば、原理的な耐熱性不良の懸念無くこれらの低閾値ゲート電極材料を用いることが可能となる
以上説明したように、本実施形態によれば、大きな電流駆動力を有し、リーク電流が少ない半導体装置及びその製造方法を提供することができる。
【0062】
以上、本発明の実施形態を説明したが、本発明はこれらに限られず、特許請求の範囲に
記載の発明の要旨の範疇において様々に変更可能である。また、本発明は、実施段階では
その要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記実施形態に
開示されている複数の構成要素を必要に応じて適宜、組み合わせることにより種々の発明を形成できる。
【図面の簡単な説明】
【0063】
【図1】本発明に係る実施形態のLa−Hf−O膜の結晶化挙動を調べたXRDの評価結果を示す図である。
【図2】本実施形態のLa−Hf−O膜とシリコン基板の界面低誘電率層の有無を調べた断面TEMの例を示す図である。
【図3】本実施形態のLa−Hf−O膜とシリコン基板の界面低誘電率層の有無を調べた物理膜厚とSiO2換算膜厚の関係の一例を示す図である。
【図4a】図4aは、本実施形態の堆積温度を500℃で成膜したLa−Hf−O膜のMOSキャパシタの容量と電圧との関係を示す図である。
【図4b】図4bは、本実施形態の堆積温度を800℃で成膜したLa−Hf−O膜のMOSキャパシタの容量と電圧との関係を示す図である。
【図5】第1の実施形態によるCMOSFETの断面構成を示す図である。
【図6】第1の実施形態によるCMOSFETの製造工程について説明するための図である。
【図7】第1の実施形態における絶縁膜堆積後の熱処理温度に対するSiO2換算膜厚変化を示す一例である。
【図8】La−Hf−O内部のSi分布を調べたラザフォード後方散乱法の結果の一例を示す図である。
【図9】第1の実施形態の変形例によるCMOSFETの製造工程を説明するための図である。
【図10】第1の実施形態の変形例によるCMOSFETの製造工程を説明するための図である。
【図11】第1の実施形態の変形例によるCMOSFETの製造工程を説明するための図である。
【符号の説明】
【0064】
1…シリコン基板、2…p型ウェル領域、3…n型ウェル領域、4…素子分離層、5、15…Si添加La−Hf−O膜(ゲート絶縁層)、6,16…ゲート電極、6a…n-chMISトランジスタ用ゲート電極、7…層間絶縁膜、8、18…ゲート側壁、9,19…エクステンション層、10…拡散層、16a…p-chMISトランジスタ用ゲート電極、20…拡散層、21…溝。
【特許請求の範囲】
【請求項1】
半導体基板と、
前記半導体基板に離間して形成されたソース領域およびドレイン領域と、
前記ソース領域およびドレイン領域との間の前記半導体基板上に接して形成され、La、Hf、Si、Oを含み、且つ非晶質である絶縁膜と、
前記絶縁膜上に形成されたゲート電極と、
を有することを特徴とする半導体装置。
【請求項2】
前記絶縁膜中におけるLa/Hf比が0.9以上1.1以下であり、
前記絶縁膜中における前記Siの濃度が1原子%以上10原子%以下であることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記絶縁膜の厚さ方向において、前記Siの濃度は、前記半導体基板側が中央領域に比べて高いことを特徴とする請求項1に記載の半導体装置。
【請求項4】
前記絶縁膜の厚さ方向において、前記Siの濃度は、前記ゲート電極側が中央領域に比べて高いことを特徴とする請求項1に記載の半導体装置。
【請求項5】
素子分離層により電気的に分離されたn型素子形成領域とp型素子形成領域を有する半導体基板に形成され、
前記p型素子形成領域内で離間して形成されたn型ソース領域及びn型ドレイン領域と、 前記第n型ソース領域及びn型ドレイン領域との間の前記p型素子形成領域上に接して形成され、La、Hf、Si、Oを含み、且つ非晶質である第1の絶縁膜と、前記第1の絶縁膜上に形成された第1のゲート電極とで構成されるn型半導体素子と、
前記n型素子形成領域内で離間して形成されたp型ソース領域及びp型ドレイン領域と、 前記p型ソース領域及びp型ドレイン領域との間の前記n型素子形成領域上に接して形成され、La、Hf、Si、Oを含み、且つ非晶質である第2の絶縁膜と、前記第2の絶縁膜上に形成された第2のゲート電極とで構成されるp型半導体素子と、を具備することを特徴とする半導体装置。
【請求項6】
前記第1の絶縁膜及び前記第2の絶縁膜の各膜中におけるLa/Hf比が0.9以上1.1以下であり、
前記第1の絶縁膜及び前記第2の絶縁膜の各膜中における前記Siの濃度が1原子%以上10原子%以下であることを特徴とする請求項5に記載の半導体装置。
【請求項7】
前記第1の絶縁膜及び前記第2の絶縁膜の各膜の厚さ方向において、前記Siの濃度は、前記半導体基板側が中央領域に比べて高いことを特徴とする請求項5に記載の半導体装置。
【請求項8】
前記第1の絶縁膜及び前記第2の絶縁膜の各膜の厚さ方向において、前記Siの濃度は、前記ゲート電極側が中央領域に比べて高いことを特徴とする請求項5に記載の半導体装置。
【請求項9】
半導体基板上に接し、La、Hf、Si、Oを含み、且つ非晶質である絶縁膜を形成する工程と、
前記絶縁膜を熱処理する工程と、
前記絶縁膜上にゲート電極を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項10】
前記絶縁膜を形成する工程の前に、前記半導体基板上の自然酸化膜を除去する工程を有することを特徴とする請求項9に記載の半導体装置の製造方法。
【請求項11】
Siが露呈する半導体基板上に接し、La、Hf、Oを含み、且つ非晶質である絶縁膜を形成する工程と、
熱処理により前記Siを前記絶縁膜内に供給する工程と、
前記絶縁膜上にゲート電極を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項12】
前記絶縁膜を形成する工程において、
前記半導体基板は800℃以上、950℃未満の温度であることを特徴とする請求項9又は請求項11に記載の半導体装置の製造方法。
【請求項13】
前記絶縁膜を形成する工程において、
その雰囲気の酸素分圧は1x10−6Pa以下であることを特徴とする請求項9又は請求項11に記載の半導体装置の製造方法。
【請求項14】
前記絶縁膜を形成する工程において、
前記絶縁膜はレーザーアブレーション法で成膜されることを特徴とする請求項9又は請求項11に記載の半導体装置の製造方法。
【請求項15】
前記Siを絶縁膜内に供給する工程において、
前記半導体基板の温度は200℃以上400℃以下であり、かつその雰囲気は酸素を含むことを特徴とする請求項9又は請求項11に記載の半導体装置の製造方法。
【請求項1】
半導体基板と、
前記半導体基板に離間して形成されたソース領域およびドレイン領域と、
前記ソース領域およびドレイン領域との間の前記半導体基板上に接して形成され、La、Hf、Si、Oを含み、且つ非晶質である絶縁膜と、
前記絶縁膜上に形成されたゲート電極と、
を有することを特徴とする半導体装置。
【請求項2】
前記絶縁膜中におけるLa/Hf比が0.9以上1.1以下であり、
前記絶縁膜中における前記Siの濃度が1原子%以上10原子%以下であることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記絶縁膜の厚さ方向において、前記Siの濃度は、前記半導体基板側が中央領域に比べて高いことを特徴とする請求項1に記載の半導体装置。
【請求項4】
前記絶縁膜の厚さ方向において、前記Siの濃度は、前記ゲート電極側が中央領域に比べて高いことを特徴とする請求項1に記載の半導体装置。
【請求項5】
素子分離層により電気的に分離されたn型素子形成領域とp型素子形成領域を有する半導体基板に形成され、
前記p型素子形成領域内で離間して形成されたn型ソース領域及びn型ドレイン領域と、 前記第n型ソース領域及びn型ドレイン領域との間の前記p型素子形成領域上に接して形成され、La、Hf、Si、Oを含み、且つ非晶質である第1の絶縁膜と、前記第1の絶縁膜上に形成された第1のゲート電極とで構成されるn型半導体素子と、
前記n型素子形成領域内で離間して形成されたp型ソース領域及びp型ドレイン領域と、 前記p型ソース領域及びp型ドレイン領域との間の前記n型素子形成領域上に接して形成され、La、Hf、Si、Oを含み、且つ非晶質である第2の絶縁膜と、前記第2の絶縁膜上に形成された第2のゲート電極とで構成されるp型半導体素子と、を具備することを特徴とする半導体装置。
【請求項6】
前記第1の絶縁膜及び前記第2の絶縁膜の各膜中におけるLa/Hf比が0.9以上1.1以下であり、
前記第1の絶縁膜及び前記第2の絶縁膜の各膜中における前記Siの濃度が1原子%以上10原子%以下であることを特徴とする請求項5に記載の半導体装置。
【請求項7】
前記第1の絶縁膜及び前記第2の絶縁膜の各膜の厚さ方向において、前記Siの濃度は、前記半導体基板側が中央領域に比べて高いことを特徴とする請求項5に記載の半導体装置。
【請求項8】
前記第1の絶縁膜及び前記第2の絶縁膜の各膜の厚さ方向において、前記Siの濃度は、前記ゲート電極側が中央領域に比べて高いことを特徴とする請求項5に記載の半導体装置。
【請求項9】
半導体基板上に接し、La、Hf、Si、Oを含み、且つ非晶質である絶縁膜を形成する工程と、
前記絶縁膜を熱処理する工程と、
前記絶縁膜上にゲート電極を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項10】
前記絶縁膜を形成する工程の前に、前記半導体基板上の自然酸化膜を除去する工程を有することを特徴とする請求項9に記載の半導体装置の製造方法。
【請求項11】
Siが露呈する半導体基板上に接し、La、Hf、Oを含み、且つ非晶質である絶縁膜を形成する工程と、
熱処理により前記Siを前記絶縁膜内に供給する工程と、
前記絶縁膜上にゲート電極を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項12】
前記絶縁膜を形成する工程において、
前記半導体基板は800℃以上、950℃未満の温度であることを特徴とする請求項9又は請求項11に記載の半導体装置の製造方法。
【請求項13】
前記絶縁膜を形成する工程において、
その雰囲気の酸素分圧は1x10−6Pa以下であることを特徴とする請求項9又は請求項11に記載の半導体装置の製造方法。
【請求項14】
前記絶縁膜を形成する工程において、
前記絶縁膜はレーザーアブレーション法で成膜されることを特徴とする請求項9又は請求項11に記載の半導体装置の製造方法。
【請求項15】
前記Siを絶縁膜内に供給する工程において、
前記半導体基板の温度は200℃以上400℃以下であり、かつその雰囲気は酸素を含むことを特徴とする請求項9又は請求項11に記載の半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4a】
【図4b】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図2】
【図3】
【図4a】
【図4b】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【公開番号】特開2008−243994(P2008−243994A)
【公開日】平成20年10月9日(2008.10.9)
【国際特許分類】
【出願番号】特願2007−79968(P2007−79968)
【出願日】平成19年3月26日(2007.3.26)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成20年10月9日(2008.10.9)
【国際特許分類】
【出願日】平成19年3月26日(2007.3.26)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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