【課題】 本発明は、ＰチャネルＭＩＳトランジスタとＮチャネルＭＩＳトランジスタ双方のしきい値電圧が低い半導体装置およびその製造方法を提供することを目的とする。
【解決手段】 本発明の半導体装置の製造方法は、Ｎ型およびＰ型半導体領域上に、ＨｆおよびＺｒから選ばれる金属元素、Ｓｉ並びにＯを含むゲート絶縁膜を形成する工程と、ゲート絶縁膜上に真空仕事関数４．８ｅＶ以上の金属を有する金属膜を形成する工程と、金属膜／ゲート絶縁膜／Ｎ型またはＰ型半導体領域の積層構造を還元雰囲気で熱処理する工程と、その後、Ｐ型半導体領域上の金属膜およびゲート絶縁膜を第２酸素拡散防止膜で被覆する工程と、その後、積層構造を酸素雰囲気で熱処理する工程と、その後、Ｎ型半導体領域上の金属膜およびゲート絶縁膜を第１酸素拡散防止膜で被覆する工程とを有することを特徴とする。 （もっと読む）

【課題】可及的に簡略な構成で、かつ高集積度、高性能の半導体装置を得ることを可能にする。
【解決手段】半導体基板１上に板状に設けられた第１導電型の第１半導体領域３と、第１半導体領域の第１側面に設けられた第１強誘電体絶縁膜４と、第１強誘電体絶縁膜の第１半導体領域と反対側の面に設けられた第１ゲート電極６と、第１半導体領域の第２側面に設けられた第２強誘電体絶縁膜５と、第２強誘電体絶縁膜の第１半導体領域と反対側の面に設けられた第２ゲート電極７と、第１及び第２ゲート電極に挟まれるように第１半導体領域に形成されるチャネル領域と、チャネル領域の両側の第１半導体領域に設けられた第２導電型の第１ソース・ドレイン領域８と、を備え、第１半導体領域の厚さが第１半導体領域の不純物濃度で決まる空乏層の最大厚さの二倍よりも薄い。 （もっと読む）

【課題】 製造方法が容易なデュアルメタルゲート構造を実現することができ、ＣＭＯＳデバイス等の特性向上に寄与する。
【解決手段】 基板上に、ｐチャネルＭＩＳトランジスタ５１とｎチャネルＭＩＳトランジスタ５２を具備した半導体装置であって、ｐチャネルＭＩＳトランジスタ５１のゲート電極３２の膜厚方向に対するＴａＣ（１１１）面の結晶配向比率［ＴａＣ（１１１）面／｛ＴａＣ（１１１）面＋ＴａＣ（２００）面｝］は８０％以上であり、ｎチャネルＭＩＳトランジスタ５２のゲート電極５３の膜厚方向に対するＴａＣ（１１１）面の結晶配向比率［ＴａＣ（１１１）面／｛ＴａＣ（１１１）面＋ＴａＣ（２００）面｝］は６０％以下である。 （もっと読む）

【課題】 半導体装置の電気的特性を損なうことがないように、金属系膜中の炭素濃度を低減できる脱炭素処理方法および成膜方法を提供する。
【解決手段】 半導体基板であるＳｉ基板１上に、ゲート絶縁膜２を形成し、次いでゲート絶縁膜２上に、Ｗ（ＣＯ）_６ガスを含む成膜ガス用いたＣＶＤによって、Ｗ系膜３ａを形成する。その後、還元性ガスの存在下で酸化処理し、Ｗ系膜３ａ中のＷは酸化させずにＣのみを選択的に酸化させてＷ系膜３ａ中に含まれるＣ濃度を減少させる。その後、必要に応じて熱処理を施した後、レジスト塗布、パターニング、エッチング等を行い、さらにイオン注入等によって不純物拡散領域１０を形成し、ＭＯＳ構造の半導体装置を形成する。 （もっと読む）

【課題】信頼性の高い半導体装置およびその製造方法を提供する。
【解決手段】半導体装置１０において、ソース領域４０およびドレイン領域５０が形成された半導体基板３０と、ソース領域４０およびドレイン領域５０に挟まれた半導体基板３０上に形成された絶縁膜６０と、絶縁膜６０上に形成されたゲート電極８０と、絶縁膜６０とゲート電極８０との界面に形成された金属含有粒子７０と、金属含有粒子７０のうち界面の縁部６０ａからはみ出していた金属含有粒子が変化した絶縁粒子７２と、を備える。 （もっと読む）

【課題】接合リークの問題なく、Ｎｉシリサイドプロセスを適用できる半導体装置、及びその製造方法を提供する。
【解決手段】ソース・ドレイン拡散層９の表層部に、Ｎｉ₂Ｓｉであるシリサイド膜１１を形成する。続いて、シリコン基板１の全面に、アモルファスシリコン膜１２を堆積後、２ｎｄ−ＲＴＡを行う。２ｎｄ−ＲＴＡによるシリサイド反応の進行時に消費されるシリコンが、シリサイド膜１１下部のシリコン基板１のみではなく、上部のアモルファスシリコン膜１２からも供給されるため、シリサイド反応をアモルファスシリコン膜１２側にも進めることができる。その結果、シリコン基板１側へのシリサイドの侵入を抑制し、接合リークを低減することができる。 （もっと読む）

【課題】複数のゲートスタックの稠密度とは関係なしに、均一な厚さのスペーサ酸化膜を一層迅速に形成できる半導体素子の形成方法を提供する。
【解決手段】半導体基板１００上に複数のゲートスタック１１０を形成する段階と;前記半導体基板１００上に気体状態のトリメチルアルミニウム及びトリス(ｔｅｒｔ-アルコキシ)シラノールを交互に供給することで、前記複数のゲートスタック１１０上にスペーサ酸化膜１１８を形成する段階と；を含んで半導体素子のトランジスタ形成方法を構成する。 （もっと読む）

【課題】 エレベーテッドソースドレイン構造を備えたＭＯＳＦＥＴのゲート電極とソースドレインとの寄生容量を低く抑えることの可能な半導体装置及びその製造方法を提供する。
【解決手段】 半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極と離間して形成され、前記半導体基板表面よりも表面が高いエレベーテッドソースドレイン領域と、前記ゲート電極と前記エレベーテッドソースドレイン領域との間に形成された凹部と、前記凹部の前記半導体基板に形成されたソースドレインエクステンション領域と、前記ゲート電極及び前記凹部の底面及び側面に形成された第１のゲート側壁絶縁膜と、前記第１のゲート側壁絶縁膜上に形成された第２のゲート側壁絶縁膜とを備えた半導体装置を提供する。 （もっと読む）

【課題】レーザアニールを行う前に、パターン上にレーザ光を全反射する反射パターンを形成することで、レーザアニールの際のパターン損傷、消失等の発生防止を可能にする。
【解決手段】パターン（ゲート電極）１３が形成された半導体基板１１にレーザ光Ｌを照射する工程を備えた半導体装置の製造方法において、前記レーザ光Ｌを照射する前に、前記パターン１３上に絶縁膜１９を形成する工程と、前記パターン１３上の前記絶縁膜１９との界面において前記レーザ光Ｌを全反射するもので傾斜面を有する反射パターン２１を形成する工程を備えたことを特徴とする。 （もっと読む）

【課題】 金属材料からなるゲート電極を有するｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの製造工程を簡略化する。
【解決手段】 ゲート絶縁膜５上に堆積したルテニウム膜をパターニングすることによって、ｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタのそれぞれのゲート電極を同時に形成する。次に、それぞれのゲート電極に酸素を導入することによって、仕事関数が大きいゲート電極６Ａに変換する。その後、ｎチャネル型ＭＩＳトランジスタのゲート電極６Ａを水素アニールで選択的に還元することによって、仕事関数の小さいゲート電極６Ｂに変換する。 （もっと読む）

【課題】表面への酸化膜の形成が抑制されたレニウム系膜を成膜することができるレニウム系膜の成膜方法を提供すること。
【解決手段】基板上にレニウム系膜を形成する工程（第１工程）と、形成されたレニウム系膜の表面にアルコール類を接触させる工程（第２工程）とによりレニウム系膜を成膜する。 （もっと読む）

【課題】シリコン基板の表面から非常に浅い領域に高濃度の不純物を導入することができる半導体装置の製造方法を提供する。
【解決手段】ｐ型シリコン基板１上の所定の位置に形成された所定形状のゲート絶縁膜４とゲート電極５を含むゲート構造のゲート長方向両側に浅い接合のソース／ドレイン領域を形成する半導体装置の製造方法であって、ソース／ドレイン領域の形成領域を、所定の深さにエッチングするエッチング工程と、ｐ型シリコン基板１上に所定の組成の³⁰Ｓｉ層を堆積させ、ソース／ドレイン領域の形成領域に³⁰Ｓｉ層２１を選択エピタキシャル成長させる³⁰Ｓｉ層形成工程と、ｐ型シリコン基板１に中性子線５０を照射して、³⁰Ｓｉ層２１中に所定の濃度の³¹Ｐを形成する中性子線照射工程と、を含む。 （もっと読む）

【課題】ゲートパターン形成後に行うライト酸化時に、タングステンシリサイド膜などのシリサイド膜の側面が膨出する現象を防止することができる半導体素子の製造方法を提供すること。
【解決手段】半導体基板２１上にゲート絶縁膜２３を形成するステップと、ゲート絶縁膜２３上にポリシリコン膜２４、シリサイド膜２５及びハードマスク形成用膜の順に積層するステップと、ハードマスク２６を形成するステップと、ハードマスク２６をエッチングバリアとしてシリサイド膜２５をエッチングし、側面にアンダーカット状凹部２５Ａを形成するステップと、ハードマスク２６をエッチングバリアとして、ポリシリコン膜２４をエッチングして、ゲートラインを形成するステップと、ライト酸化により、ポリシリコン膜２４及びシリサイド膜２５の側面を酸化するステップとを含む。 （もっと読む）

ＭＯＳトランジスタなどの半導体デバイスを製造する方法。本デバイスは、ポリシリコンのゲート（１０）および、半導体基板（１２）内に形成されチャネル領域（２６）で分離されたドーピング領域（２２，２４）を備える。後の熱アニールの間にドーパント・イオンが拡散することを阻害するために、半導体基板の露出面を、例えばイオン衝撃によって、アモルファス化する。活性化およびポリシリコン再成長のためのサーマルバジェットが低いことは、ソース／ドレイン領域における急峻なドーピングプロファイルを確実にするために好ましい。結果として、ゲート電極の上部（１０ｂ）は、アモルファスのままである。ポリシリコンの下部を用いて低抵抗の接点を作成するために、ゲート電極の上部を除去する。
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【課題】 シリサイド膜の底面とｐｎ接合界面との間の距離を広く保つことが可能であり、しかも制御性よく半導体装置を製造することが可能な製造方法を提供する。
【解決手段】 第１導電型の半導体領域８１上に形成された第２導電型の半導体領域８７上に第１のシリサイド膜８９を形成する工程と、第１のシリサイド膜上に（Ｓｉ−Ｈ）基を含むシリコン化合物膜９０を塗布によって形成する工程と、熱処理により第１のシリサイド膜に含まれる金属とシリコン化合物膜に含まれるシリコンとを反応させて第２のシリサイド膜９１を形成する工程とを備える。 （もっと読む）

【課題】ポリメタルゲート構造とデュアルゲート構造とを採用するＣＭＯＳ ＬＳＩにおいて、ゲート電極の一部を構成する高融点金属膜の酸化と、ゲート電極の他の一部を構成するｐ型多結晶シリコン膜中のホウ素の拡散とを共に抑制することのできるライト酸化処理技術を提供する。
【解決手段】水素ガスおよび酸素ガスと水素ガスとから触媒により合成された水蒸気を含む混合ガスを半導体ウエハ１Ａの主面に供給し、エッチングによって削られたゲート電極の端部下のゲート絶縁膜のプロファイルを改善する熱処理を、ゲート電極の一部を構成する高融点金属膜が実質的に酸化されず、かつゲート電極の他の一部を構成するｐ型多結晶シリコン膜中のホウ素がゲート酸化膜を通って基板に拡散しない低熱負荷条件下で行う。 （もっと読む）

【課題】タングステンの異常酸化を発生させず且つ素子の電気的特性の劣化を防止することが可能な半導体素子の製造方法を提供する。
【解決手段】半導体基板上の一領域上に、金属膜を含むゲートを形成する段階と、前記金属膜の酸化を誘発させないＬＰＣＶＤ法によって全表面上にＬＰＣＶＤ酸化膜を形成する段階とを含む。 （もっと読む）

多結晶シリコン層（２０）がゲート誘電体（１０）上に堆積され、次いでその一部分が再酸化されて、当該ポリＳｉ層と下側のゲート誘電体との間に酸化物（３０）の薄層を形成するようにする。続いて、ポリＳｉ層が完全シリサイド化形態（５０）に変換され、ＦＵＳＩゲートを生成させる。ゲート誘電体は、例えばＨｆ含有材料であるｈｉｇｈ−ｋ材料、又はＳｉＯＮ、或いは別の非ＳｉＯ_２誘電体とすることができる。障壁酸化物層（３０）は、好ましくは１ｎｍ未満の厚みである。 （もっと読む）

【課題】高誘電体膜の結晶化によるエッチングレートの低下を回避する。
【解決手段】先ず、下地基板１１を用意して、下地基板上に、高誘電率材の高誘電体非結晶膜５０を形成する。次に、高誘電体非結晶膜上に、高誘電率材の非結晶化温度を成膜温度としてアモルファスシリコン膜６０を形成する。次に、フォトリソグラフィ法及びドライエッチングにより、アモルファスシリコン膜を加工してゲート電極形成用膜６２を形成する。次に、ゲート電極形成用膜６２をマスクとしたウェットエッチングにより、ゲート電極形成用膜で覆われた高誘電体非結晶膜の部分を残存させ、露出した高誘電体非結晶膜の部分を除去する。次に、ゲート電極形成用膜に対して熱処理を行うことにより、アモルファスシリコンをポリシリコンに改質して、ゲート電極６４にする。 （もっと読む）

【課題】サイドウォールスペーサーを形成した際に削られた半導体基板部分を埋め込むことでエクステンション領域を半導体基板表面上に形成することを可能とし、短チャネル効果を抑制することを実現する。
【解決手段】半導体基板１０１上にゲート絶縁膜１０２を介して形成されたゲート電極１０３の側面にサイドウォールスペーサー１０４が形成され、半導体基板１０１上に堆積されたエクステンション領域１０９、１１０と、この上に形成されたソース・ドレイン１１２、１１３とを備えた半導体装置１において、サイドウォールスペーサー１０４を形成した際に削られた半導体基板１０１部分を埋め込むように第１エピタキシャル層１０７、１０８を形成し、第１エピタキシャル層上にこれとは逆導電型の第２エピタキシャル層からなるエクステンション領域１０９、１１０が形成されたものである。 （もっと読む）