【課題】半導体装置の製造の検査工程で得られた構造が管理スペックから離れている場合でも、イオン注入工程において、補正することにより、最終的な電気特性のばらつきをウェハ面内で抑制でき、製品歩留まりを向上することが可能な半導体装置の製造システムと製造方法を提供する。
【解決手段】測定装置２１，２２は、ウェハに形成された複数のゲート電極のゲート長を測定する。演算装置３４は、測定装置により測定されたゲート長のウェハ面内の分布に基づき、ウェハ面内における閾値電圧を均一化するためのイオン注入のドーズ量のデータを演算する。イオン注入装置１５は、前記演算装置により演算されたドーズ量のデータに基づき、前記ウェハにイオンを注入する。 （もっと読む）

【課題】Ｐチャネル型トランジスタの閾値電圧を制御することができる半導体装置、およびその半導体装置の製造方法を提供する。
【解決手段】ＮＴｒとＰＴｒとを含む半導体装置において、Ｎ型チャネル形成領域とＰ型チャネル形成領域とを有するＮ型半導体基板２上に絶縁膜Ｆが形成され、絶縁膜Ｆにゲート電極用溝Ａ及びＢとが形成され、ゲート電極用溝Ａ及びＢの内側表面上にゲート絶縁膜２０が形成され、ＮＴｒ領域におけるゲート絶縁膜２０上にＮＴｒ仕事関数制御メタル膜２１が形成され、ＮＴｒ仕事関数制御メタル膜２１及びゲート絶縁膜２０上にフッ素がドープされたＰＴｒ仕事関数制御メタル膜２３が形成され、ＰＴｒ仕事関数制御メタル膜２３の上層に、ゲート電極用溝に埋め込まれてゲート電極が形成されている構成とする。 （もっと読む）

【課題】しきい値電圧が低く、トランジスタ間でしきい値電圧のばらつきの無いトランジスタを含む半導体装置を提供する。
【解決手段】ｎチャネルトランジスタとｐチャネルトランジスタとを含む相補型の半導体装置において、ｎチャネルトランジスタは、ゲート絶縁膜と、ゲート絶縁膜上に形成された、第１金属（Ｍ１）とシリコン（Ｓｉ）からなる第１化合物層を含む第１メタルゲート電極を備え、ｐチャネルトランジスタは、ゲート絶縁膜と、ゲート絶縁膜上に形成された、第１金属（Ｍ１）と第２金属（Ｍ２）とシリコン（Ｓｉ）からなる第２化合物層を含む第２メタルゲート電極を備え、第１化合物層の組成が、組成式：Ｍ１Ｓｉ_ｘ（１≦ｘ）で表され、第２化合物層の組成が、組成式：Ｍ１Ｍ２Ｓｉ_ｙ（０＜ｙ≦０．５）で表される。 （もっと読む）

【課題】MOS構造の半導体装置において、ゲート電極をイオン注入のチャネリングに対して強い構造とする。
【解決手段】半導体基板上でゲート絶縁膜の上に半導体材料を堆積してゲート電極を形成する。このゲート電極の表面または内部に非晶質層を形成する。その後、ゲートサイドウォールを形成し、ゲート電極およびサイドウォールをマスクとして半導体基板に不純物をイオン注入し、ソース／ドレインを形成する。非晶質層としては、窒素を１×１０^２０〜１×１０^２２／ｃｍ^３個含む層を形成する。これを、熱処理に対する不純物析出抑制層とし、イオン注入に対するチャネリング防止層とする。 （もっと読む）

【課題】ゲート電極の完全シリサイド化とソース／ドレイン拡散層の表面シリサイド化とを同時に行うことが可能で、これにより製造工程数を削減して製造コストの低減を図ることが可能な半導体装置の製造方法を提供する。
【解決手段】半導体基板１上にpolySiゲート電極７をパターン形成する。次にpolySiゲート電極７脇の半導体基板１の表面層にソース／ドレイン拡散層１９を形成する。また、polySiゲート電極７の側壁に絶縁性のサイドウォール２１ａを形成する。またソース／ドレイン拡散層１９の表面に選択的に酸化膜３１を形成する。以上の後、酸化膜３１で覆われたソース／ドレイン拡散層１９上、およびサイドウォール２１ａが形成されたpolySiゲート電極７を覆う状態で金属膜３５を成膜し、熱処理を行うことによってpolySiゲート電極７をフルシリサイド化させると共に、酸化膜３１下のソース／ドレイン拡散層１９の表面層をシリサイド化してシリサイド層３７を形成する。 （もっと読む）

【課題】高耐圧ＭＩＳＦＥＴを有する半導体集積回路装置の寄生ＭＯＳの閾値電位を上げることができる技術を提供する。
【解決手段】高耐圧ＭＩＳＦＥＴ形成領域ＨＮ、ＨＰのフィールド酸化膜４上に酸化シリコン膜５ｃを形成する。その結果、このフィールド酸化膜４上に形成される寄生ＭＯＳの閾値電位を上げることができる。また、高耐圧ＭＩＳＦＥＴのゲート電極ＦＧ上に低耐圧ＭＩＦＥＴのゲート電極となる多結晶シリコン膜１１１が形成された状態で、低耐圧ＭＩＳＦＥＴの閾値調整用の不純物注入を行う。その結果、前記不純物は、高耐圧ＭＩＳＦＥＴゲート電極ＦＧ内に留まり、ＮＢＴ現象の発生を抑制することができる。 （もっと読む）

【課題】デュアルメタルゲートＣＭＯＳ半導体素子を提供する。
【解決手段】金属窒化物層及び多結晶シリコンキャッピング層を備え、ｎＭＯＳ領域及びｐＭＯＳ領域の金属窒化物層は同種物質で形成され、相異なる不純物含有量により相異なる仕事関数を持つデュアルメタルゲートＣＭＯＳ半導体素子。同種の金属窒化物層によりメタルゲートを形成するので、工程が単純化して収率が向上すると共に、高性能のＣＭＯＳ半導体素子を得ることができる。 （もっと読む）

【課題】シリサイドゲート上の微小突起物を除去することにより、ゲート電極とコンタクトプラグとのショート不良の発生を抑制した洗浄方法及び半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、ゲート電極３上及びソース／ドレイン領域の拡散層６，７上にＴｉ膜を形成する工程と、このＴｉ膜に熱処理を施すことにより、ゲート電極上及びソース/ドレイン領域の拡散層上にＴｉシリサイド膜９ａ〜９ｃを形成するシリサイド化工程と、このシリサイド化工程でシリサイド化されずに残留するＴｉ膜を除去する洗浄工程であって、アンモニア水及び過酸化水素水を含む洗浄液に超音波を加えながら洗浄する工程と、Ｔｉシリサイド膜上に層間絶縁膜１０を形成する工程と、この層間絶縁膜をエッチングすることにより第１の接続孔及び第２の接続孔を形成する工程と、を具備する。 （もっと読む）

【課題】金属或いは金属シリサイド層を多結晶シリコン層の上に含む層構造のパターニング方法において、ドーピング物質が全析出面にわたって均質に分布され、その表面性質及び隣接の層との接着性ができるだけ良くなる方法を提供する。さらに、高い選択性と、大きな均質性とをもって、かつエッチングされる全ての層にわたって真っ直ぐにエッチングされた側面部を形成するようにパターニングする方法を提供する。
【解決手段】ドーピング化合物がプロセスガスとしてポリシリコンの化学気相蒸着の際に添加され、そのプロセスガスへの供給が気相蒸着の終了近くで停止され、その結果非ドープのシリコンからなる境界層が析出される。このパターニング法は、少なくとも３段階のエッチングプロセスを含み、第一の段階ではフッ素を含むガスが、第二の段階では塩素を含むガスが、第三の段階では臭素を含むガスがエッチングのために使用される。 （もっと読む）

【課題】サリサイド構造を有する半導体装置において、接合リーク特性を劣化させずにゲート細線抵抗を向上することができる半導体装置を得ること。
【解決手段】シリコン基板１上にゲート絶縁膜１２を介して形成されたポリシリコン膜１４およびシリサイド膜１５からなるゲート電極１３と、ゲート電極１３の下部のチャネル領域を挟んで形成された所定の導電型の不純物イオンが拡散された拡散層１７、および拡散層１７の表面に形成されるシリサイド膜１８からなるソース／ドレイン領域と、を有する半導体装置において、ゲート電極１３のシリサイド膜１５の膜厚が、拡散層１７上のシリサイド膜１８の膜厚よりも厚い。 （もっと読む）

【課題】ニッケルシリサイドの耐熱性を向上させることが可能な半導体装置の製造方法を提供する。
【解決手段】ゲート領域２、ソース領域４及びドレイン領域５が形成された半導体基板１上にニッケル（またはニッケル合金）６を形成し（図１（Ａ））、第１アニール工程でダイニッケルシリサイド７を形成し（図１（Ｂ））、プラズマ処理工程では水素イオンを含有するプラズマにより、水素イオンをダイニッケルシリサイド７またはダイニッケルシリサイド７の下部のゲート領域２、ソース領域４及びドレイン領域５に注入し、第２アニール工程でダイニッケルシリサイド７をニッケルシリサイド８に相変態させる（図１（Ｃ））。 （もっと読む）

【課題】ゲート電極中に含まれる不純物の拡散を防止することができ、さらに、ゲート絶縁膜の信頼性及びホットキャリア耐性を向上させることができる半導体装置及びその製造方法を得る。
【解決手段】Ｎ型シリコン基板１上にゲート酸化膜３６およびＰ+型ゲート電極３５を形成する。Ｐ+型ゲート電極３５の両側にソース／ドレイン領域６を形成する。ゲート酸化膜３６およびＰ+型ゲート電極３５中には窒素がドープされ、窒素ドーピング領域３０が形成される。 （もっと読む）

【課題】 微細化された半導体デバイスにおいては、ゲート電極のドープドポリシリコンが酸化されゲート酸化膜厚が部分的に厚くなり、ＭＯＳＦＥＴの電気特性が劣化するという問題がある。
【解決手段】 ゲート電極のポリシリコン形成工程において、ノンドープポリシリコンを成膜する。ノンドープポリシリコンとすることで、ゲート電極パターニング後の選択酸化時に形成される選択酸化膜を薄く、バーズビークを小さくすることができる。選択酸化時のポリシリコンの酸化を抑制することで、ゲート酸化膜厚のばらつきを抑える事ができる。ゲート酸化膜厚の増加や、ばらつきを抑制することで安定した電気特性を有するＭＯＳＦＥＴを備えた半導体装置が得られる。 （もっと読む）

【課題】膜を薬液により除去する際に、膜の形成領域以外の領域においてエッチングによりシリコンからなる基板の掘れを防ぐ半導体装置の製造方法を提供する。
【解決手段】本発明の一実施形態の半導体装置の製造方法は、ダミーサイドウォール１０３の窒化ケイ素膜をエッチング除去する際に、シリコン基板１００や、ゲート電極１０１表面に第一の酸化膜１０５を形成して表面を保護し、薬液により窒化ケイ素膜の一部をエッチングし、同時にエッチングされた第一の酸化膜１０５の一部を補うための、第二の酸化膜１０８を形成して、ダミーサイドウォール１０３の窒化ケイ素膜を完全に除去するエッチングを行う。 （もっと読む）

【課題】エッチングによるゲート電極の形成にあたり、低抵抗多結晶シリコン膜の結晶粒界の影響を抑えることで、形成されたゲート電極のＬＥＲを低減する。
【解決手段】 先ず、半導体基板上にシリコン酸化膜及び多結晶シリコン膜を順次に形成する。次に、多結晶シリコン膜に不純物を注入した後、熱処理を行うことにより、多結晶シリコン膜を低抵抗化する。次に、低抵抗多結晶シリコン膜上にゲート電極が形成される領域部分を覆い、他の領域部分を露出するレジストパターンを形成する。次に、レジストパターンを用い、かつバイアス電力を１００Ｗ以上としたドライエッチングを行うことにより、露出した低抵抗多結晶シリコン膜の部分を除去してゲート電極を形成する。 （もっと読む）

【課題】ｎチャネルＭＩＳトランジスタとｐチャネルＭＩＳトランジスタとが１つの基板に形成された半導体装置において、ゲート電極及び拡散層における抵抗が上昇しにくい半導体装置及びその製造方法を実現できるようにする。
【解決手段】半導体装置は、シリコン基板２１に形成されたｎチャネルＭＩＳトランジスタ１１及びｐチャネルＭＩＳトランジスタ１２を備えている。ｎチャネルＭＩＳトランジスタ１１は、第１のゲート電極１４Ａと、ｎ型ソースドレイン領域１６ｃと、第１のゲート電極１４Ａ及びｎ型ソースドレイン領域１６ｃの上面を覆う第１のプラズマ反応膜１８とを有している。ｐチャネルＭＩＳトランジスタ１２は、第２のゲート電極１４Ｂと、ｐ型ソースドレイン領域１６ｆと、第２のゲート電極１４Ｂ及びｐ型ソースドレイン領域１６ｆの上面を覆う第２のプラズマ反応膜１８とを有している。 （もっと読む）

【課題】ゲートに重畳された活性領域の両側壁上のライナーを保存することができる半導体素子の製造方法を提供する。
【解決手段】半導体基板を提供し（Ｓ１０）、この半導体基板に活性領域を限定する素子分離トレンチを形成する（Ｓ２０）。活性領域の側壁にライナーを形成する（Ｓ３０）。素子分離トレンチを埋め込む素子分離膜を形成する（Ｓ４０）。ライナー及び素子分離膜を有する半導体基板上にハードマスクパターンを形成する（Ｓ５０）。ハードマスクパターンをエッチングマスクとして用いて活性領域を横切るゲートトレンチを形成する（Ｓ６０）。ゲートトレンチにゲートを形成する（Ｓ７０）。ゲートを形成した後にハードマスクパターンを除去する（Ｓ８０）。ゲート上にゲートキャッピングパターンを形成する（Ｓ９０）。 （もっと読む）

【課題】低抵抗な接合界面を具備し、ジャンクションリークが抑制された高性能なＭＩＳ型電界効果トランジスタを有する半導体装置およびその製造方法を提供する。
【解決手段】チャネル領域が形成される第１導電型の第１の半導体領域１００と、ゲート絶縁膜１０１を介して形成されたゲート電極１０２，１０３と、チャネル領域の両側に形成されたＳｉ_ＸＧｅ_１−Ｘ層１０６と、Ｓｉ_ＸＧｅ_１−Ｘ層１０６上に形成された、不純物の濃度が１０^２１ａｔｏｍｓ／ｃｍ^３以上１０^２２ａｔｏｍｓ／ｃｍ^３以下の第２導電型の第２の半導体領域１０８と、第２の半導体領域上に形成されたＮｉ（ニッケル）を含有するシリサイド層１１０を具備する電界効果トランジスタを有することを特徴とする半導体装置およびその製造方法。 （もっと読む）

【課題】電界効果トランジスタに用いられる多結晶シリコン膜のみならず、多結晶質の膜からなるゲート電極を形成する工程において、当該ゲート電極に発生する結晶粒を容易に評価することのできる検査技術を提供する。
【解決手段】半導体基板の主面上に形成された多結晶シリコン膜の表面を原子間力顕微鏡を用いてプローブ走査し、入力信号と出力信号との位相遅延を測定することによって得られた位相遅延を濃淡の位相モード像で表した後、位相モード像を画像処理して多結晶シリコン膜のシリコン結晶粒１３の大きさを算出する。得られたシリコン結晶粒１３の大きさから、多結晶シリコン膜を加工して形成されるゲート電極のライン端ラフネスまたはライン幅ラフネスを評価する。 （もっと読む）

【課題】トランジスタの動作特性とフリッカーノイズ特性が向上した半導体素子を提供する。
【解決手段】基板、基板上のアナログｎＭＯＳトランジスタと圧縮歪みチャネルｐＭＯＳトランジスタ、前記ｎＭＯＳ及びｐＭＯＳトランジスタを各々覆う第１及び第２エッチングストッパライナを含むが、ｎＭＯＳ及びｐＭＯＳトランジスタは各々レファレンス非歪みチャネルアナログｎＭＯＳ及びｐＭＯＳトランジスタに対する５００Ｈｚでのフリッカーノイズパワーの相対値が１以下の半導体素子。 （もっと読む）