ポリシリコン電極を有する半導体デバイス
ＭＯＳトランジスタなどの半導体デバイスを製造する方法。本デバイスは、ポリシリコンのゲート（１０）および、半導体基板（１２）内に形成されチャネル領域（２６）で分離されたドーピング領域（２２，２４）を備える。後の熱アニールの間にドーパント・イオンが拡散することを阻害するために、半導体基板の露出面を、例えばイオン衝撃によって、アモルファス化する。活性化およびポリシリコン再成長のためのサーマルバジェットが低いことは、ソース／ドレイン領域における急峻なドーピングプロファイルを確実にするために好ましい。結果として、ゲート電極の上部（１０ｂ）は、アモルファスのままである。ポリシリコンの下部を用いて低抵抗の接点を作成するために、ゲート電極の上部を除去する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アモルファス化および再結晶化プロセスを受けるポリシリコン電極を有する半導体デバイスを製造する方法に関する。特に、本発明は、ポリシリコンゲート電極を有するＭＯＳトランジスタを製造する方法に関するが、これに限定されない。
【背景技術】
【０００２】
半導体デバイス製造の分野では、デバイスのサイズを小型化するという継続した圧力がある。この種の小型化によって、より多くのデバイスを所定の大きさのウエハ上に組み込むことができる。同様に、デバイスの性能を改善しないまでも維持するという継続した圧力がある。デバイスの構成要素の寸法が小さくなるにつれて、ある種の望ましくない電気的効果が顕著になる。
【０００３】
この種の効果が起こる装置の良い例は、ＭＯＳＦＥＴである。ＭＯＳＦＥＴでは、半導体のチャネル領域で分離されたソースおよびドレイン拡張領域は、ドープ半導体ウエハのそれぞれのドープ部分を含む。基板がｎ型にドープされる場合、Ｐ型のドーパント、例えばホウ素が、注入される。基板がｐ型にドープされる場合、Ｎ型ドーパント、例えばリンまたはヒ素が注入される。従って、ソースおよびドレイン領域間を流れる電流に対する電位障壁を生成するｐｎ接合が設けられる。チャネル上部に配置される絶縁されたゲート電極に印加される電圧は、電位障壁の高さを制御し、従って、チャネル領域を流れる電流を制御する役目をする。
【０００４】
比較的短チャネルの領域によってもたらされる好ましくない電気的効果を回避するためには、ソースおよびドレイン拡張領域を浅いが急峻な接合プロファイルに形成するのが望ましい。ドーパントを半導体ウエハや基板の中へ注入することによって、接合を形成するのが一般的である。チャネル領域をマスキングするために、すでに形成されたゲートを用いて、ドーパントを半導体ウエハの上部表面に注入する。その後、ドーパントを、熱アニールによって活性化する。その結果生じる半導体の加熱によって、ドーパントが半導体の中により深く拡散する。その結果、接合プロファイルの急峻さが減少してしまう。これは、広く認められた課題である。
【０００５】
特許文献１に、ドーパント種の注入の前か後に実行することができる、アモルファス化注入プロセスが開示されている。ケイ素またはゲルマニウムのような種を注入すると、半導体基板の上部領域はアモルファスとなる。アモルファス化注入およびｎ型またはｐ型のドーピング注入に続いて、ドーパントを活性化し且つアモルファス領域の再結晶化をするために、熱アニールが実行される。
【０００６】
図１ａは、特許文献１に開示されたのと同様なアモルファス化ステップ中における、基板の非常に概略的な断面図を示す。ゲート電極１０は、最初に多結晶シリコン（ポリシリコン）で形成され、ゲート絶縁体１４によって半導体基板１２から絶縁されている。半導体基板の露出面は、例えば、矢印１００によって示されるゲルマニウム原子を注入することによってアモルファス化される。注入されたゲルマニウムによって運搬されるエネルギーが、ポリシリコン面に近い規則的な結晶格子を乱す役目をし、それによって、アモルファス領域が生成される。次に、ｎ型またはｐ型のドーパント・イオンが、基板のアモルファス化された領域へ注入される（図示せず）。
【０００７】
熱アニールが、ドーパントの活性化とともにアモルファス化された領域の固相エピタキシャル再成長を促進するために行われる。この種のアモルファス化および再成長プロセスは、優れたドーパント活性化レベルおよび急峻な接合プロファイルを提供することが示されている。図１ｂを参照すると、活性されたソースおよびドレイン拡張部２２，２４は、ゲート１０の端と整合され、アンドープチャネル領域２６によって分離されている。アモルファス化は、ドーパント・イオンの拡散を阻止するアモルファス／結晶境界を生成するのに役立ち、急峻な接合部の形成に寄与する。
【０００８】
ドーパントの活性化の前にアモルファス化注入を実行することと関連して、少なくとも、ポリシリコンゲートの一部もアモルファス化されるという問題がある。ゲートを再結晶化させるために必要となるサーマルバジェットは、バルク半導体のためのそれよりかなり高い。この結果、低温のサーマルバジェットが使用される場合は、ゲートが部分的に再結晶化することとなる。図１ｂにおいて示されるように、ゲートの下部１０ａは良好に再成長するが、上部１０ｂはアモルファスのままとなる。
【０００９】
図２は、ゲルマニウムのプレアモルファス化注入（ＰＡＩ）と１分間の熱（再成長）アニールの後の、ポリシリコンゲートの抵抗値の実験結果を示すグラフである。ひし形によって示される「Ｄ０２」のプロットは、ＰＡＩをしない場合のゲートの抵抗を示す。より高いエネルギーを有するゲルマニウムのＰＡＩのプロットは、低いサーマルバジェットで非常に高い抵抗を示すことがわかる。
【００１０】
図３は、ゲルマニウムのＰＡＩと６８０°Ｃで１分間の熱アニールとを行ったゲートのＸ−ＴＥＭ（断面透過型電子顕微鏡）画像を示す。これは、図２において、「Ｘ」として強調したデータ点によって示される。図２の矢印によって示されるゲートの上部は、まだアモルファスである。このゲートの比較的高い抵抗および、結果として生じる低いデバイス性能は、このアモルファス部分に起因する。
【００１１】
約７８０°Ｃ以上のサーマルバジェットで、ゲートは完全に再結晶し、その結果として、より低いより望ましい抵抗値を有する。しかしながら、こうした高温では、ドーパントの拡散が拡大するために、ソースおよびドレインの接合部が非活性化し始める。従って、ゲートが完全に再結晶化することができ、且つ、接合が十分に急峻に保たれるような、プロセスウィンドウは存在しない。
【００１２】
【特許文献１】米国特許出願公開第２００４／０１１５８８９号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明の目的は、改良された半導体デバイスの製造方法を提供することである。
【００１４】
本発明の更なる目的は、完全に再結晶化したゲートと十分に急峻に保たれた接合を備えた半導体デバイスを製造する方法を提供することである。
【課題を解決するための手段】
【００１５】
本発明によれば、半導体基板上にポリシリコンのゲート電極を形成するステップと、半導体基板およびゲート電極の露出面をアモルファス化させるステップと、ゲート電極に隣接した半導体基板の領域にドーピングするステップと、その後、ゲート電極の一部分および半導体基板を再結晶化させるステップと、ゲート電極の上部を除去するステップとを含む半導体デバイスの製造方法を提供する。再結晶ステップの後、ゲート電極の上部を除去することによって、処理温度の選択の自由が拡大する。望ましい接合プロファイルが維持されることを確実とするため、低いサーマルバジェットを自由に使用することができ、ゲート電極の再結晶化の程度は臨界的でない。ゲート電極に残存するアモルファスシリコンは、ゲート電極との低抵抗接触を可能にするために、適宜取り除かれる。
【００１６】
用語「アモルファス化する」は、材料のほぼ結晶質の領域をほぼアモルファスの領域に変換する任意のプロセスを意味するものとして使用する。関連する用語「アモルファス化」および「アモルファス化した」は、以下では、上記の定義から導かれる意味を採用する。
【００１７】
ゲート電極の上部のアモルファス部分を除去するには、例えば、電極の最上部の露出面を研磨またはエッチングすることによって行うことができる。これらの各工程は、単純で、且つ、設備の面ではＣＭＯＳまたは先進ＣＭＯＳ生産ラインで既に存在する設備に殆ど追加を必要としない。
【００１８】
ゲート電極の最上表層の約２０〜５０ｎｍを除去する。ただし、この除去する層厚はシリコンゲートの再成長の程度によって決まる。上述のように、後でゲート電極のアモルファス部分を除去することで、低温を使用することが可能になる。例えば、アモルファス化された領域の固相エピタキシャル再成長は、基板を６００°Ｃ〜７５０°Ｃの範囲の温度まで加熱することによって実行することができる。加熱の継続時間は、選択した温度に依存する。
【００１９】
ゲート電極の高い抵抗の部分を除去することによって、ゲート電極との低抵抗接触を可能にする。この接触は、ゲート電極上にシリサイド接点領域を形成することによって、更に改良することができる。この改良は、前記除去ステップの後、ゲート電極の上に金属層を堆積させ、次に基板を加熱して、ゲート電極層上にシリサイド接点領域を形成することによって行うのが好ましい。
【００２０】
好ましい実施形態において、本発明に従って製造される半導体デバイスは、集積回路チップに組み込まれる。これは、確立されたＣＭＯＳまたは先進ＣＭＯＳ製造工場を使用して製造することができる。
【発明を実施するための最良の形態】
【００２１】
以下に、本発明の実施例を、あくまで例として、以下の図面を参照して記載する。
【００２２】
図は概略図にすぎないことはいうまでもない。同一または類似した部分を示すために、同一の参照番号を全図にわたって使用する。
【００２３】
本発明は、浅く急峻な接合を形成するために必要とされるアモルファス化および低温の再成長プロセスに適応しながら、低抵抗のポリシリコンゲートを有するＭＯＳトランジスタを製造する単純な手段を提供する。図１および４を用いて本発明による方法の模範的な実施例を説明する。
【００２４】
図１ａにつき説明すると、絶縁層を、シリコン基板１２上に堆積させる。この絶縁層は、例えば、酸化シリコンまたは窒化シリコンで形成することができる。次に、ポリシリコン層１４を基板上に約１００ｎｍの厚さに堆積させる。
【００２５】
ゲート絶縁層１２およびポリシリコン層１４の堆積は、公知の堆積技術、例えばエピタキシャル成長、化学気相堆積（ＣＶＤ）または原子層堆積（ＡＬＤ）等を使用して行う。
【００２６】
次に、ポリシリコン層および絶縁層を、標準のリソグラフィー技術を用いてパターン化して、シリコン基板１２上に、ゲート絶縁層１４により分離された、ポリシリコンゲート電極１０を有するゲート・スタックを形成する。例えば、絶縁ゲート・スタックを形成すべき所望の位置に対応する基板上の複数の領域をマスクするために、フォトレジストを使用することができる。次に、エッチングステップを使用して、ポリシリコン層１４と絶縁層１２の不必要な領域を除去することができる。次に、フォトレジストを除去し、基板上の絶縁ゲート・スタックを露出させる。いうまでもなく、典型的な集積回路デバイスでは、単一ウエハ上に、多くの別々のゲート・スタックが形成される。しかしながら、本発明の説明を単純にするために、本発明の方法を（図１ａに示すように）単一のゲート・スタックのみにつき記載する。
【００２７】
矢印１００によって示されるように、シリコン基板およびゲート電極１０の露出面をアモルファス化するために、ゲルマニウムの注入を行う。この注入は、５ｅ１４〜１ｅ１５ａｔ／ｃｍ３の線量で８〜３０ｋｅＶのエネルギーで実行される。原子衝撃が最上表層に及ぼす作用によって、結晶構造の乱れが生じ、それによって、有限な深さのアモルファスシリコンができる。このアモルファス化は、その次にシリコンウエハ１２の深さ方向にドーパント・イオンが拡散することを制限するのに役立ち、それによって、望ましい浅いソース／ドレイン領域を提供する。
【００２８】
この段階で、ゲート電極に隣接して絶縁スペーサ（図示せず）を形成して次のｐ型ドーピングから下側の基板の各領域をマスクすることができる。
【００２９】
再度図１ｂを参照すると、ホウ素イオンを、５ｅ１４〜５ｅ１５の線量で０．２〜１．０ｋｅＶのエネルギーで注入する。このホウ素注入は、ゲート電極１０に隣接したシリコン基板の領域２２，２４をドープする。このドープ領域は、最終的にｐ型ドープの導電性ソースおよびドレイン領域として機能する。他の実施例では、基板の領域に代わりにｎ型リンイオンを注入することによって、ｎ型半導体デバイスを設けることができる。
【００３０】
次に、ゲート電極の部分も含めて、デバイスのアモルファス化された部分２２，２４の固相エピタキシャル再成長を促進するために、低温アニールを実行する。ゲート電極の一部１０ａおよび半導体基板２２，２４を再結晶化させることに加えて、アニールは、注入したホウ素ドーパントを活性化させるのに役立つ。
【００３１】
このアニールを実行するために、６００〜７５０°Ｃ（典型的には６５０°Ｃ）で一分間のサーマルバジェットを用いる。温度が急峻な接合プロファイルの破壊を起こす温度を上回らない限り、より高い温度をより短い継続時間で使用することができることが想定される。図１ｂを参照すると、再結晶化されたソースおよびドレイン領域２２および２４が与えられ且つアンドープチャネル領域２６によって分離される。さらに、熱アニールは、ゲート１０のシリコンをある程度再結晶化させてポリシリコンの下部１０ａおよびアモルファスシリコンの上部１０ｂを形成する。
【００３２】
本発明の好ましい実施例によれば、次に、ゲート電極の上部１０ｂを、その最上部の露出面を研磨することによって除去する。化学機械研磨（ＣＭＰ）を、この目的のために使用することができる。ＣＭＰは、ゲート１０の最上面から２０〜５０ｎｍの最上表層を取り除く役目をする。しかしながら、除去部分の厚みは、固相エピタキシャル再成長の間、ゲートが再結晶する程度に依存すると想定される。研磨によって、ゲートのアモルファスの高抵抗領域をほぼ全て取り除き、低抵抗接触を可能にするのが有利である。ＣＭＰプロセスの性質のため、研磨の程度は、ウエハ全域で＋／−２０ｎｍ幅で変動し得る。
【００３３】
別の好ましい例では、ポリシリコンゲートのアモルファス部分を、選択エッチングによって除去する。この場合、例えば、ゲート電極のアモルファスシリコン部１０ｂを取り除くための湿式のエッチングを実行するために、例えば、ＨＦを主成分とする酸を用いることができる。ゲートの高抵抗部分だけが取り除かれ、有利である。
【００３４】
他の実施例では、ゲート電極の上部１０ｂを、プラズマ（乾式）エッチングを使用して取り除く。
【００３５】
図４は、上部１０ｂを除去した後のゲート・スタックを示す。
【００３６】
次に、標準的な堆積技術を使用して、ニッケルの層（図示せず）を、ゲート電極上に２０〜４０ｎｍの厚さに堆積させる。次に、基板を加熱してニッケルとその下のポリシリコンの部分をシリサイド接点領域に変換する。シリサイドは、さらに低抵抗のデバイスとの接触を有利に提供する。次に、不要なニッケルを例えば湿式エッチングを使用して除去する。本実施例においてニッケルを使用したが、代わりにシリサイドを形成するのに適した他の金属を使用してもよいことが想定される。
【００３７】
次に、半導体デバイスに接点を設けるために、更なる基板のフロントエンド処理を実行して集積回路チップ内に構成要素を形成する。しかしながら、本発明に直接関係するものではないため。この更なる処理については記載しない。
【００３８】
要約すると、ＭＯＳトランジスタのような半導体デバイスを製造する方法を提供する。デバイスは、ポリシリコンのゲート、および、半導体基板内に形成され且つチャネル領域で分離されたドープ領域を含む。次の熱アニール中におけるドーパントイオンの拡散を阻止するために、例えば、イオン衝撃によって、半導体基板の露出面をアモルファス化する。ソース／ドレイン領域の急峻なドーピングプロファイルを確保するために、活性化およびポリシリコンの再成長を低温サーマルバジェットで行うことが好ましい。結果として、ゲート電極の上部は、アモルファスのままとなる。ポリシリコン下部との低抵抗接触を可能とするために、ゲート電極の上部を取り除く。
【００３９】
本願の開示内容を読めば、他の種々の変更および修正が当業者に明らかである。これらの変更および修正は、半導体の設計、製造および使用において公知の特徴であって、ここに開示された特徴に加えて、あるいは、代えて使用することができる等価な特徴及び他の特徴を含んでよい。本発明の特許請求の範囲が特徴の特定の組み合わせとして表現されていたとしても、ここに明示的に又は暗示的に開示したいかなる新規な特徴又は特徴のいかなる新規な組み合わせも、本発明が解決する技術的課題と同じ課題の一部又は全部を解決するか否かに拘わらず、この出願の開示の範囲に含まれるものと解されるべきである。本出願人は、ここに、この出願又はこの出願から継続された出願が手続きに係属中に、前記の特徴及び／又は前記の特徴の組み合わせについて新しい特許請求の範囲を提出することがあり得ることを明記する。
【図面の簡単な説明】
【００４０】
【図１】周知の製造方法の２つの製造工程における、ＭＯＳトランジスタのゲートおよびチャネル領域を通る非常に模式的な断面図である。
【図２】実験結果より得られた、アモルファス化され異なるサーマルバジェットで再成長されたゲートの抵抗を示すグラフである。
【図３】アモルファス化され、６８０°Ｃで１分間再成長されたゲートのＸ−ＴＥＭ画像である。
【図４】本発明による方法によって製造されたＭＯＳトランジスタのゲートおよびチャネル領域を通る模式的な断面図である。
【図１ａ】
【図１ｂ】
【技術分野】
【０００１】
本発明は、アモルファス化および再結晶化プロセスを受けるポリシリコン電極を有する半導体デバイスを製造する方法に関する。特に、本発明は、ポリシリコンゲート電極を有するＭＯＳトランジスタを製造する方法に関するが、これに限定されない。
【背景技術】
【０００２】
半導体デバイス製造の分野では、デバイスのサイズを小型化するという継続した圧力がある。この種の小型化によって、より多くのデバイスを所定の大きさのウエハ上に組み込むことができる。同様に、デバイスの性能を改善しないまでも維持するという継続した圧力がある。デバイスの構成要素の寸法が小さくなるにつれて、ある種の望ましくない電気的効果が顕著になる。
【０００３】
この種の効果が起こる装置の良い例は、ＭＯＳＦＥＴである。ＭＯＳＦＥＴでは、半導体のチャネル領域で分離されたソースおよびドレイン拡張領域は、ドープ半導体ウエハのそれぞれのドープ部分を含む。基板がｎ型にドープされる場合、Ｐ型のドーパント、例えばホウ素が、注入される。基板がｐ型にドープされる場合、Ｎ型ドーパント、例えばリンまたはヒ素が注入される。従って、ソースおよびドレイン領域間を流れる電流に対する電位障壁を生成するｐｎ接合が設けられる。チャネル上部に配置される絶縁されたゲート電極に印加される電圧は、電位障壁の高さを制御し、従って、チャネル領域を流れる電流を制御する役目をする。
【０００４】
比較的短チャネルの領域によってもたらされる好ましくない電気的効果を回避するためには、ソースおよびドレイン拡張領域を浅いが急峻な接合プロファイルに形成するのが望ましい。ドーパントを半導体ウエハや基板の中へ注入することによって、接合を形成するのが一般的である。チャネル領域をマスキングするために、すでに形成されたゲートを用いて、ドーパントを半導体ウエハの上部表面に注入する。その後、ドーパントを、熱アニールによって活性化する。その結果生じる半導体の加熱によって、ドーパントが半導体の中により深く拡散する。その結果、接合プロファイルの急峻さが減少してしまう。これは、広く認められた課題である。
【０００５】
特許文献１に、ドーパント種の注入の前か後に実行することができる、アモルファス化注入プロセスが開示されている。ケイ素またはゲルマニウムのような種を注入すると、半導体基板の上部領域はアモルファスとなる。アモルファス化注入およびｎ型またはｐ型のドーピング注入に続いて、ドーパントを活性化し且つアモルファス領域の再結晶化をするために、熱アニールが実行される。
【０００６】
図１ａは、特許文献１に開示されたのと同様なアモルファス化ステップ中における、基板の非常に概略的な断面図を示す。ゲート電極１０は、最初に多結晶シリコン（ポリシリコン）で形成され、ゲート絶縁体１４によって半導体基板１２から絶縁されている。半導体基板の露出面は、例えば、矢印１００によって示されるゲルマニウム原子を注入することによってアモルファス化される。注入されたゲルマニウムによって運搬されるエネルギーが、ポリシリコン面に近い規則的な結晶格子を乱す役目をし、それによって、アモルファス領域が生成される。次に、ｎ型またはｐ型のドーパント・イオンが、基板のアモルファス化された領域へ注入される（図示せず）。
【０００７】
熱アニールが、ドーパントの活性化とともにアモルファス化された領域の固相エピタキシャル再成長を促進するために行われる。この種のアモルファス化および再成長プロセスは、優れたドーパント活性化レベルおよび急峻な接合プロファイルを提供することが示されている。図１ｂを参照すると、活性されたソースおよびドレイン拡張部２２，２４は、ゲート１０の端と整合され、アンドープチャネル領域２６によって分離されている。アモルファス化は、ドーパント・イオンの拡散を阻止するアモルファス／結晶境界を生成するのに役立ち、急峻な接合部の形成に寄与する。
【０００８】
ドーパントの活性化の前にアモルファス化注入を実行することと関連して、少なくとも、ポリシリコンゲートの一部もアモルファス化されるという問題がある。ゲートを再結晶化させるために必要となるサーマルバジェットは、バルク半導体のためのそれよりかなり高い。この結果、低温のサーマルバジェットが使用される場合は、ゲートが部分的に再結晶化することとなる。図１ｂにおいて示されるように、ゲートの下部１０ａは良好に再成長するが、上部１０ｂはアモルファスのままとなる。
【０００９】
図２は、ゲルマニウムのプレアモルファス化注入（ＰＡＩ）と１分間の熱（再成長）アニールの後の、ポリシリコンゲートの抵抗値の実験結果を示すグラフである。ひし形によって示される「Ｄ０２」のプロットは、ＰＡＩをしない場合のゲートの抵抗を示す。より高いエネルギーを有するゲルマニウムのＰＡＩのプロットは、低いサーマルバジェットで非常に高い抵抗を示すことがわかる。
【００１０】
図３は、ゲルマニウムのＰＡＩと６８０°Ｃで１分間の熱アニールとを行ったゲートのＸ−ＴＥＭ（断面透過型電子顕微鏡）画像を示す。これは、図２において、「Ｘ」として強調したデータ点によって示される。図２の矢印によって示されるゲートの上部は、まだアモルファスである。このゲートの比較的高い抵抗および、結果として生じる低いデバイス性能は、このアモルファス部分に起因する。
【００１１】
約７８０°Ｃ以上のサーマルバジェットで、ゲートは完全に再結晶し、その結果として、より低いより望ましい抵抗値を有する。しかしながら、こうした高温では、ドーパントの拡散が拡大するために、ソースおよびドレインの接合部が非活性化し始める。従って、ゲートが完全に再結晶化することができ、且つ、接合が十分に急峻に保たれるような、プロセスウィンドウは存在しない。
【００１２】
【特許文献１】米国特許出願公開第２００４／０１１５８８９号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明の目的は、改良された半導体デバイスの製造方法を提供することである。
【００１４】
本発明の更なる目的は、完全に再結晶化したゲートと十分に急峻に保たれた接合を備えた半導体デバイスを製造する方法を提供することである。
【課題を解決するための手段】
【００１５】
本発明によれば、半導体基板上にポリシリコンのゲート電極を形成するステップと、半導体基板およびゲート電極の露出面をアモルファス化させるステップと、ゲート電極に隣接した半導体基板の領域にドーピングするステップと、その後、ゲート電極の一部分および半導体基板を再結晶化させるステップと、ゲート電極の上部を除去するステップとを含む半導体デバイスの製造方法を提供する。再結晶ステップの後、ゲート電極の上部を除去することによって、処理温度の選択の自由が拡大する。望ましい接合プロファイルが維持されることを確実とするため、低いサーマルバジェットを自由に使用することができ、ゲート電極の再結晶化の程度は臨界的でない。ゲート電極に残存するアモルファスシリコンは、ゲート電極との低抵抗接触を可能にするために、適宜取り除かれる。
【００１６】
用語「アモルファス化する」は、材料のほぼ結晶質の領域をほぼアモルファスの領域に変換する任意のプロセスを意味するものとして使用する。関連する用語「アモルファス化」および「アモルファス化した」は、以下では、上記の定義から導かれる意味を採用する。
【００１７】
ゲート電極の上部のアモルファス部分を除去するには、例えば、電極の最上部の露出面を研磨またはエッチングすることによって行うことができる。これらの各工程は、単純で、且つ、設備の面ではＣＭＯＳまたは先進ＣＭＯＳ生産ラインで既に存在する設備に殆ど追加を必要としない。
【００１８】
ゲート電極の最上表層の約２０〜５０ｎｍを除去する。ただし、この除去する層厚はシリコンゲートの再成長の程度によって決まる。上述のように、後でゲート電極のアモルファス部分を除去することで、低温を使用することが可能になる。例えば、アモルファス化された領域の固相エピタキシャル再成長は、基板を６００°Ｃ〜７５０°Ｃの範囲の温度まで加熱することによって実行することができる。加熱の継続時間は、選択した温度に依存する。
【００１９】
ゲート電極の高い抵抗の部分を除去することによって、ゲート電極との低抵抗接触を可能にする。この接触は、ゲート電極上にシリサイド接点領域を形成することによって、更に改良することができる。この改良は、前記除去ステップの後、ゲート電極の上に金属層を堆積させ、次に基板を加熱して、ゲート電極層上にシリサイド接点領域を形成することによって行うのが好ましい。
【００２０】
好ましい実施形態において、本発明に従って製造される半導体デバイスは、集積回路チップに組み込まれる。これは、確立されたＣＭＯＳまたは先進ＣＭＯＳ製造工場を使用して製造することができる。
【発明を実施するための最良の形態】
【００２１】
以下に、本発明の実施例を、あくまで例として、以下の図面を参照して記載する。
【００２２】
図は概略図にすぎないことはいうまでもない。同一または類似した部分を示すために、同一の参照番号を全図にわたって使用する。
【００２３】
本発明は、浅く急峻な接合を形成するために必要とされるアモルファス化および低温の再成長プロセスに適応しながら、低抵抗のポリシリコンゲートを有するＭＯＳトランジスタを製造する単純な手段を提供する。図１および４を用いて本発明による方法の模範的な実施例を説明する。
【００２４】
図１ａにつき説明すると、絶縁層を、シリコン基板１２上に堆積させる。この絶縁層は、例えば、酸化シリコンまたは窒化シリコンで形成することができる。次に、ポリシリコン層１４を基板上に約１００ｎｍの厚さに堆積させる。
【００２５】
ゲート絶縁層１２およびポリシリコン層１４の堆積は、公知の堆積技術、例えばエピタキシャル成長、化学気相堆積（ＣＶＤ）または原子層堆積（ＡＬＤ）等を使用して行う。
【００２６】
次に、ポリシリコン層および絶縁層を、標準のリソグラフィー技術を用いてパターン化して、シリコン基板１２上に、ゲート絶縁層１４により分離された、ポリシリコンゲート電極１０を有するゲート・スタックを形成する。例えば、絶縁ゲート・スタックを形成すべき所望の位置に対応する基板上の複数の領域をマスクするために、フォトレジストを使用することができる。次に、エッチングステップを使用して、ポリシリコン層１４と絶縁層１２の不必要な領域を除去することができる。次に、フォトレジストを除去し、基板上の絶縁ゲート・スタックを露出させる。いうまでもなく、典型的な集積回路デバイスでは、単一ウエハ上に、多くの別々のゲート・スタックが形成される。しかしながら、本発明の説明を単純にするために、本発明の方法を（図１ａに示すように）単一のゲート・スタックのみにつき記載する。
【００２７】
矢印１００によって示されるように、シリコン基板およびゲート電極１０の露出面をアモルファス化するために、ゲルマニウムの注入を行う。この注入は、５ｅ１４〜１ｅ１５ａｔ／ｃｍ３の線量で８〜３０ｋｅＶのエネルギーで実行される。原子衝撃が最上表層に及ぼす作用によって、結晶構造の乱れが生じ、それによって、有限な深さのアモルファスシリコンができる。このアモルファス化は、その次にシリコンウエハ１２の深さ方向にドーパント・イオンが拡散することを制限するのに役立ち、それによって、望ましい浅いソース／ドレイン領域を提供する。
【００２８】
この段階で、ゲート電極に隣接して絶縁スペーサ（図示せず）を形成して次のｐ型ドーピングから下側の基板の各領域をマスクすることができる。
【００２９】
再度図１ｂを参照すると、ホウ素イオンを、５ｅ１４〜５ｅ１５の線量で０．２〜１．０ｋｅＶのエネルギーで注入する。このホウ素注入は、ゲート電極１０に隣接したシリコン基板の領域２２，２４をドープする。このドープ領域は、最終的にｐ型ドープの導電性ソースおよびドレイン領域として機能する。他の実施例では、基板の領域に代わりにｎ型リンイオンを注入することによって、ｎ型半導体デバイスを設けることができる。
【００３０】
次に、ゲート電極の部分も含めて、デバイスのアモルファス化された部分２２，２４の固相エピタキシャル再成長を促進するために、低温アニールを実行する。ゲート電極の一部１０ａおよび半導体基板２２，２４を再結晶化させることに加えて、アニールは、注入したホウ素ドーパントを活性化させるのに役立つ。
【００３１】
このアニールを実行するために、６００〜７５０°Ｃ（典型的には６５０°Ｃ）で一分間のサーマルバジェットを用いる。温度が急峻な接合プロファイルの破壊を起こす温度を上回らない限り、より高い温度をより短い継続時間で使用することができることが想定される。図１ｂを参照すると、再結晶化されたソースおよびドレイン領域２２および２４が与えられ且つアンドープチャネル領域２６によって分離される。さらに、熱アニールは、ゲート１０のシリコンをある程度再結晶化させてポリシリコンの下部１０ａおよびアモルファスシリコンの上部１０ｂを形成する。
【００３２】
本発明の好ましい実施例によれば、次に、ゲート電極の上部１０ｂを、その最上部の露出面を研磨することによって除去する。化学機械研磨（ＣＭＰ）を、この目的のために使用することができる。ＣＭＰは、ゲート１０の最上面から２０〜５０ｎｍの最上表層を取り除く役目をする。しかしながら、除去部分の厚みは、固相エピタキシャル再成長の間、ゲートが再結晶する程度に依存すると想定される。研磨によって、ゲートのアモルファスの高抵抗領域をほぼ全て取り除き、低抵抗接触を可能にするのが有利である。ＣＭＰプロセスの性質のため、研磨の程度は、ウエハ全域で＋／−２０ｎｍ幅で変動し得る。
【００３３】
別の好ましい例では、ポリシリコンゲートのアモルファス部分を、選択エッチングによって除去する。この場合、例えば、ゲート電極のアモルファスシリコン部１０ｂを取り除くための湿式のエッチングを実行するために、例えば、ＨＦを主成分とする酸を用いることができる。ゲートの高抵抗部分だけが取り除かれ、有利である。
【００３４】
他の実施例では、ゲート電極の上部１０ｂを、プラズマ（乾式）エッチングを使用して取り除く。
【００３５】
図４は、上部１０ｂを除去した後のゲート・スタックを示す。
【００３６】
次に、標準的な堆積技術を使用して、ニッケルの層（図示せず）を、ゲート電極上に２０〜４０ｎｍの厚さに堆積させる。次に、基板を加熱してニッケルとその下のポリシリコンの部分をシリサイド接点領域に変換する。シリサイドは、さらに低抵抗のデバイスとの接触を有利に提供する。次に、不要なニッケルを例えば湿式エッチングを使用して除去する。本実施例においてニッケルを使用したが、代わりにシリサイドを形成するのに適した他の金属を使用してもよいことが想定される。
【００３７】
次に、半導体デバイスに接点を設けるために、更なる基板のフロントエンド処理を実行して集積回路チップ内に構成要素を形成する。しかしながら、本発明に直接関係するものではないため。この更なる処理については記載しない。
【００３８】
要約すると、ＭＯＳトランジスタのような半導体デバイスを製造する方法を提供する。デバイスは、ポリシリコンのゲート、および、半導体基板内に形成され且つチャネル領域で分離されたドープ領域を含む。次の熱アニール中におけるドーパントイオンの拡散を阻止するために、例えば、イオン衝撃によって、半導体基板の露出面をアモルファス化する。ソース／ドレイン領域の急峻なドーピングプロファイルを確保するために、活性化およびポリシリコンの再成長を低温サーマルバジェットで行うことが好ましい。結果として、ゲート電極の上部は、アモルファスのままとなる。ポリシリコン下部との低抵抗接触を可能とするために、ゲート電極の上部を取り除く。
【００３９】
本願の開示内容を読めば、他の種々の変更および修正が当業者に明らかである。これらの変更および修正は、半導体の設計、製造および使用において公知の特徴であって、ここに開示された特徴に加えて、あるいは、代えて使用することができる等価な特徴及び他の特徴を含んでよい。本発明の特許請求の範囲が特徴の特定の組み合わせとして表現されていたとしても、ここに明示的に又は暗示的に開示したいかなる新規な特徴又は特徴のいかなる新規な組み合わせも、本発明が解決する技術的課題と同じ課題の一部又は全部を解決するか否かに拘わらず、この出願の開示の範囲に含まれるものと解されるべきである。本出願人は、ここに、この出願又はこの出願から継続された出願が手続きに係属中に、前記の特徴及び／又は前記の特徴の組み合わせについて新しい特許請求の範囲を提出することがあり得ることを明記する。
【図面の簡単な説明】
【００４０】
【図１】周知の製造方法の２つの製造工程における、ＭＯＳトランジスタのゲートおよびチャネル領域を通る非常に模式的な断面図である。
【図２】実験結果より得られた、アモルファス化され異なるサーマルバジェットで再成長されたゲートの抵抗を示すグラフである。
【図３】アモルファス化され、６８０°Ｃで１分間再成長されたゲートのＸ−ＴＥＭ画像である。
【図４】本発明による方法によって製造されたＭＯＳトランジスタのゲートおよびチャネル領域を通る模式的な断面図である。
【図１ａ】
【図１ｂ】
【特許請求の範囲】
【請求項１】
半導体デバイス製造方法において、
半導体基板上にポリシリコンのゲート電極を形成するステップと、
前記半導体基板および前記ゲート電極の露出面をアモルファス化させるステップと、
前記ゲート電極に隣接した前記半導体基板の領域にドーピングするステップと、
その後、前記ゲート電極の一部分および前記半導体基板を再結晶化させる再結晶化ステップと、
前記ゲート電極の上部を除去する除去ステップと
を含むことを特徴とする半導体デバイス製造方法。
【請求項２】
請求項１に記載の半導体デバイス製造方法において、
前記除去ステップは、前記ゲート電極の最上部露出面を研磨するステップを含むことを特徴とする半導体デバイス製造方法。
【請求項３】
請求項１に記載の半導体デバイス製造方法において、
前記除去ステップは、前記ゲート電極の最上部露出面をエッチングするステップを含むことを特徴とする半導体デバイス製造方法。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体デバイス製造方法において、
前記除去ステップは、前記電極の最上部表面から２０〜５０ｎｍの厚さを有する層を除去することを特徴とする半導体デバイス製造方法。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体デバイスにおいて、
前記再結晶化ステップは、固相エピタキシャル再成長を含むことを特徴とする半導体デバイス製造方法。
【請求項６】
請求項５に記載の半導体デバイス製造方法において、
前記再成長は、前記基板を６００°Ｃ〜７５０°Ｃの範囲の温度まで加熱することによって実施することを特徴とする半導体デバイス製造方法。
【請求項７】
請求項１〜６のいずれか１項に記載の半導体デバイス製造方法において、
前記除去ステップの後に、前記ゲート電極上に金属層を堆積させるステップと、
前記ゲート電極上にシリサイド接点領域を形成するように前記基板を加熱するステップと
を更に含むことを特徴とする半導体デバイス製造方法。
【請求項８】
請求項１〜７のいずれか１項に記載の半導体デバイス製造方法により製造した半導体デバイスを備えた集積回路チップ。
【請求項１】
半導体デバイス製造方法において、
半導体基板上にポリシリコンのゲート電極を形成するステップと、
前記半導体基板および前記ゲート電極の露出面をアモルファス化させるステップと、
前記ゲート電極に隣接した前記半導体基板の領域にドーピングするステップと、
その後、前記ゲート電極の一部分および前記半導体基板を再結晶化させる再結晶化ステップと、
前記ゲート電極の上部を除去する除去ステップと
を含むことを特徴とする半導体デバイス製造方法。
【請求項２】
請求項１に記載の半導体デバイス製造方法において、
前記除去ステップは、前記ゲート電極の最上部露出面を研磨するステップを含むことを特徴とする半導体デバイス製造方法。
【請求項３】
請求項１に記載の半導体デバイス製造方法において、
前記除去ステップは、前記ゲート電極の最上部露出面をエッチングするステップを含むことを特徴とする半導体デバイス製造方法。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体デバイス製造方法において、
前記除去ステップは、前記電極の最上部表面から２０〜５０ｎｍの厚さを有する層を除去することを特徴とする半導体デバイス製造方法。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体デバイスにおいて、
前記再結晶化ステップは、固相エピタキシャル再成長を含むことを特徴とする半導体デバイス製造方法。
【請求項６】
請求項５に記載の半導体デバイス製造方法において、
前記再成長は、前記基板を６００°Ｃ〜７５０°Ｃの範囲の温度まで加熱することによって実施することを特徴とする半導体デバイス製造方法。
【請求項７】
請求項１〜６のいずれか１項に記載の半導体デバイス製造方法において、
前記除去ステップの後に、前記ゲート電極上に金属層を堆積させるステップと、
前記ゲート電極上にシリサイド接点領域を形成するように前記基板を加熱するステップと
を更に含むことを特徴とする半導体デバイス製造方法。
【請求項８】
請求項１〜７のいずれか１項に記載の半導体デバイス製造方法により製造した半導体デバイスを備えた集積回路チップ。
【図２】
【図３】
【図４】
【図３】
【図４】
【公表番号】特表２００８−５４４５１７（Ｐ２００８−５４４５１７Ａ）
【公表日】平成２０年１２月４日（２００８．１２．４）
【国際特許分類】
【出願番号】特願２００８−５１６４８３（Ｐ２００８−５１６４８３）
【出願日】平成１８年６月１３日（２００６．６．１３）
【国際出願番号】ＰＣＴ／ＩＢ２００６／０５１８７９
【国際公開番号】ＷＯ２００６／１３４５５３
【国際公開日】平成１８年１２月２１日（２００６．１２．２１）
【出願人】（５０７２１９４９１）エヌエックスピー ビー ヴィ (657)
【Ｆターム（参考）】
【公表日】平成２０年１２月４日（２００８．１２．４）
【国際特許分類】
【出願日】平成１８年６月１３日（２００６．６．１３）
【国際出願番号】ＰＣＴ／ＩＢ２００６／０５１８７９
【国際公開番号】ＷＯ２００６／１３４５５３
【国際公開日】平成１８年１２月２１日（２００６．１２．２１）
【出願人】（５０７２１９４９１）エヌエックスピー ビー ヴィ (657)
【Ｆターム（参考）】
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