【課題】 微細且つ電気的特性に優れた半導体装置の製造方法を提供する。
【解決手段】 層間絶縁膜１０をマスクとしたストッパー膜９のドライエッチングによって、拡散層領域８に至るコンタクトホール１１を形成する。この際、ストッパー膜９のオーバーエッチングによって、コンタクトホール１１の底面をシリコン基板１の表面よりリセスする。続いて、シリコン基板１の表面を洗浄した後、コンタクトホール１１の内面を覆うようにして層間絶縁膜１０の上にポリシリコン膜１２を形成する。ポリシリコン膜１２の膜厚は、コンタクトホール１１の底面がシリコン基板１の表面に対してリセスした深さより大きく、シリサイド化で消費されるシリコンの厚さより小さくなるようにする。これにより、オーバーエッチングおよびシリサイド化によってシリコン基板１から消失するシリコンの量を低減させることができる。 （もっと読む）

約１０^４／ｃｍ^２未満の転位密度を有し、傾角粒界が実質的に存在せず、酸素不純物レベルが１０^１９ｃｍ^−３未満の窒化ガリウムからなる単結晶基板上に配設された１以上のエピタキシャル半導体層を含むデバイス。かかる電子デバイスは、発光ダイオード（ＬＥＤ）及びレーザーダイオード（ＬＤ）用途のような照明用途、並びにＧａＮを基材とするトランジスター、整流器、サイリスター及びカスコードスイッチなどのデバイスの形態を有し得る。また、約１０^４／ｃｍ^２未満の転位密度を有し、傾角粒界が実質的に存在せず、酸素不純物レベルが１０^１９ｃｍ^−３未満の窒化ガリウムからなる単結晶基板を形成し、該基板上に１以上の半導体層をホモエピタキシャルに形成する方法及び電子デバイスも提供される。
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【課題】出力抵抗、熱抵抗、サイズ及びゲート変化値を低減した垂直導電電子パワーデバイスを提供する。
【解決手段】半導体基板１０上のエピタキシャル層４０内にゲート領域２０、ソース領域２５、ドレイン領域３０、及び第１メタライゼーション・レベルによるゲート部２１、ソース部２６、ドレイン部３１、及び第２メタライゼーション・レベルによるゲート端子／パッド、ソース端子／パッド６５、ドレイン端子／パッドを具える。このデバイスは、基板１０に対して垂直に延びドレイン領域３０の第１領域及び第２領域の両方の下に配置されたシンカーＳの格子によって形成されるシンカー構造４５を具えて、このシンカー構造は、ソース領域２５から基板１０を通ってドレイン領域３０に向かう電流用の導電チャンネルとして作用する。 （もっと読む）

【課題】 サイドウォールのエッチングを抑えて、加工マージンを確保する。
【解決手段】 ゲート電極の側壁にサイドウォールを有するトランジスタを覆うように、下から順番に第１のシリコン窒化膜、第１のシリコン酸化膜、第２のシリコン窒化膜及び第２のシリコン酸化膜を形成する。トランジスタのソース・ドレイン領域とゲート電極の両方にまたがる領域に開口を有するフォトレジストをマスクとし、第２のシリコン窒化膜をエッチングストッパとして第２のシリコン酸化膜をドライエッチングし、第２のシリコン窒化膜をドライエッチングし、第１のシリコン窒化膜をエッチングストッパとして第１のシリコン酸化膜をドライエッチングし、第１のシリコン窒化膜をドライエッチングして、コンタクトホールを形成する。コンタクトホールに導電物質を埋め込むことにより、トランジスタのソース・ドレイン領域とゲート電極の両方に達するシェアードコンタクトを形成する。 （もっと読む）

【課題】電流容量の増大とラッチアップ耐量の向上を図ることができる横型ＩＧＢＴなどの半導体装置およびその製造方法を提供する。
【解決手段】貼り合わせ酸化膜２を介して支持基板１上にｎ型半導体層３が形成されたＳＯＩ基板１００のｎ型半導体層３に貼り合わせ酸化膜２に接するように形成されるｐ型ベース層４と、このｐ型ベース層４と離してｎ型半導体層３に貼り合わせ酸化膜２に接するように形成されるｎバッファ層５と、ｐ型ベース層４内に形成される第１トレンチ６と、ｎ型バッファ層内に形成される第２トレンチ７と、ｐ型ベース層４の表面層に第１トレンチ６の開口部近傍に接するように形成されるｎ型エミッタ層１０と、ｎ型バッファ層５の表面層に第２トレンチ７と接するように形成されるｐ型コレクタ層１１と、ｎ型エミッタ層１０とｎ型半導体層３に挟まれたｐ型ベース層４上にゲート酸化膜１２を介して形成されるゲート電極１３と、第２トレンチ６内部を充填して形成されるエミッタ電極１４と、第２トレンチ７内部を充填して形成されるコレクタ電極１５とを有する構成とする。 （もっと読む）

【課題】オン抵抗の低減とＥＳＤ耐量などのサージ耐量の向上を図ることができる半導体装置を提供する。
【解決手段】ｐ型半導体基板１の表面層にストライプ状のｎウェル領域２を形成し、このｎウェル領域２の表面層にストライプ状のｐウェル領域３を形成し、このｐウェル領域３の表面層にストライプ状のｎソース領域４とストライプ状のｐコンタクト領域５を形成し、このｎソース領域４上とｐコンタクト領域５上にストライプ状のソース電極１１を形成し、ｎウェル領域２の表面層にｐウェル領域３と離してストライプ状のｎドレイン領域８を形成し、このｎドレイン領域８に囲まれるように四角形のｐアノード領域１５を複数個形成し、ｎドレイン領域８上とｐアノード領域１５上にドレイン電極１０を形成する。ｐウェル領域３（ｎソース領域４）と対向する四角形のｐアノード領域１５の辺とはドレイン電極１０は接しないようにする。 （もっと読む）