【課題】横形パワーＭＯＳＦＥＴのチップ面積当たりのオン抵抗を低減する。
【解決手段】本発明の横形パワーＭＯＳＦＥＴは、外部ソース電極と接続してある低抵抗ｐ型半導体基板上のｐ型半導体領域の中の半導体表面から前記ｐ型半導体領域までを貫通する低抵抗打抜き導電領域を設け、この低抵抗打抜き導電領域で挟まれる半導体領域にドレイン電極と電気的に接続される２個以上のｎ型ドレイン領域を形成し、アクティブ領域上の外部ドレイン領域を設ける。 （もっと読む）

【課題】 複数の結晶方位の半導体基板領域を有するＣＭＯＳデバイス及びＣＭＯＳ構造体、及び、そのようなＣＭＯＳデバイス及びＣＭＯＳ構造体を製造するための方法を提供する。
【解決手段】 ＣＭＯＳ構造体は、半導体基板内の第１の活性領域を用いて配置された第１のデバイスを含み、第１の活性領域は、平坦であり、第１の結晶方位を有する。ＣＭＯＳ構造体はまた、半導体基板内の第２の活性領域を用いて配置された第２のデバイスを含み、第２の活性領域は、立体的形状であり、第１の結晶方位の存在しない第２の結晶方位をもつ。第１の結晶方位及び第２の結晶方位は、典型的には電荷キャリア移動度に関して、第１のデバイス及び第２のデバイスの性能を最適化することを可能にする。立体的形状の第２の活性領域はまた、単一厚さを有する。ＣＭＯＳ構造体は、立体的形状の第２の活性領域を形成するための結晶学的特異性エッチャントを用いて製造することができる。 （もっと読む）

【課題】ＳＲＡＭやフラッシュメモリ等のメモリやロジックに用いられる、コンタクトや配線をできるだけ省略し、構造を簡略化することによって半導体装置の高集積化を図り、かつ、生産性を向上させるＭＯＳ型半導体装置を提供する。
【解決手段】ＭＯＳ型半導体装置１０では、半導体基板１１と、半導体基板１１にウェル領域１２を備え、かつ、ゲート１５とソース１３／ドレイン１４とを有し、ソース１３の上部を形成するソース電極１３３が、ソース１３を形成する拡散領域１３１を通過して、ウェル領域１２又はボディ領域１１１に貫通していて、かつ、ドレイン１４の上部を形成するドレイン電極は、ウェル領域１２又はボディ領域１１１を貫通していない。 （もっと読む）

【課題】接合リークの増大を抑制できるとともに、狭いゲート電極間におけるコンタクトの不良の発生、および層間絶縁膜の埋め込み不良の発生を抑制することができる半導体装置およびその製造方法を提供する。
【解決手段】まず、ゲート電極４をマスクとしたイオン注入によりＬＤＤ領域５が形成される。ゲート電極４の側面に第１のサイドウォール７が形成された後、これらをマスクとしてソース・ドレイン領域８が形成される。ソース・ドレイン領域８上にシリサイド領域を形成する前に、第１のサイドウォール７の側面に第２のサイドウォール１０が形成される。ソース・ドレイン領域８にシリサイド領域１１が形成された後、第２のサイドウォール１０が除去される。これにより、第１のサイドウォール７とシリサイド領域１１との間のソース・ドレイン領域８に非シリサイド領域１２が設けられる。 （もっと読む）

【課題】デバイスの信頼性を高めることが可能な、微細なパターンに接続するコンタクトホールのパターン形成方法を提供すること。
【解決手段】パターン形成方法は、絶縁層20の第１のコンタクトホール11を形成すべき領域を含んだ第２のコンタクトホール13を形成しない領域の上にブロック膜21を形成する工程と、ブロック膜21及び絶縁層20の上に、第１、第２のコンタクトホール11,13を形成するための開口を有するレジスト膜30を形成する工程と、レジスト膜30をマスクとしてエッチングすることにより、ブロック膜21及び絶縁層20の中に第１のコンタクトホール11を、絶縁層20の中に第２のコンタクトホール13を、それぞれ形成し、絶縁層20上面からの深さが第２のコンタクトホール13より第１のコンタクトホール11の方が浅く、第１のコンタクトホール11が半導体基板1に接触しないように形成する工程とを含む。 （もっと読む）

本発明は、ラップゲート構造を有する縦型ナノワイヤトランジスタに関する。縦型ナノワイヤトランジスタの閾値電圧は、ナノワイヤの直径、ナノワイヤの不純物添加レベル、ナノワイヤへのヘテロ構造のセグメントの導入、ナノワイヤを取り囲むシェル構造における不純物添加、ゲートスタックの仕事関数の適応、歪み調整、誘電体材料の制御又はナノワイヤ材料の選択により制御される。異なる閾値電圧を有するトランジスタが同一の基板上に形成されることにより、直接結合フィールドロジックと同様に、閾値電圧の変化を利用する最先端回路の設計が可能になる。
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本発明は、少なくとも１つの半導体素子を備える半導体本体（１）を備える半導体デバイス（１０）を製造する方法に関し、半導体本体（１）の上には、メサ形状半導体領域（２）が形成され、マスキング層（３）が、メサ形状半導体領域（２）の上に蒸着され、その頂部でメサ形状半導体領域（２）の側面と境界を接するマスキング層（３）の一部（３Ａ）が取り除かれ、導電性接続領域（４）が、結果として得られる構造の上に形成され、メサ形状半導体領域（２）のための接点を形成する。本発明によれば、マスキング層（３）の部分（３Ａ）の除去後、導電性接続領域（４）の形成前に、メサ形状半導体領域（２）が、マスキング層（３）の部分（３Ａ）の除去によって自由にされるメサ形状半導体領域（２）の側面で追加的半導体領域（５）によって広げられる。このようにして、極めて低い接触抵抗を有するデバイス（１０）が簡単な方法で得られる。好ましくは、メサ形状半導体領域（２）は、ＶＬＳのようなさらなるエピタキシアル成長プロセスによってナノワイヤによって形成される。追加的領域（５）は、例えば、ＭＯＶＰＥによって得られ得る。

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【課題】トレンチ横型パワーＭＯＳＦＥＴにおいて、装置の信頼性を高めること。
【解決手段】半導体基板１の表面層にトレンチ５を形成する。トレンチ５は、半導体基板１の表面層を第１メサ領域４１と第２メサ領域４２に分割し、かつ第１メサ領域４１と第２メサ領域４２を交互に配置させる。第１メサ領域４１および第２メサ領域４２は、それぞれソース電流およびドレイン電流の引き出しをおこなう。第２メサ領域４２は、半導体基板１からの深さが、第１メサ領域４１よりも深くなっている。 （もっと読む）

【課題】ニッケルシリサイドをゲート電極、ソース電極またはドレイン電極に使用した半導体装置の接合リーク電流の増加を防止する。
【解決手段】ゲート領域１ａとソース領域１ｂ及びドレイン領域１ｃ形成後の半導体基板の表面に形成された自然酸化膜２が、イオンの半導体基板への侵入が表面から２ｎｍ以下に抑制されるように制御したスパッタエッチングにより除去され、自然酸化膜２が除去された表面にニッケル３またはニッケル化合物が成膜され、アニールにより、ゲート領域１ａ、ソース領域１ｂまたはドレイン領域１ｃにニッケルシリサイド４が形成される。この結果、ゲート領域１ａ、ソース領域１ｂまたはドレイン領域１ｃ内に、スパイクの形成を防ぎ、リーク電流が低減する。 （もっと読む）

【課題】複数の半導体素子が集積された半導体装置にあって、それら半導体素子における電流分布の偏りを好適に抑制することのできる半導体装置を提供する。
【解決手段】半導体基板の上表面に延設されたトレンチ溝７Ａ，７Ｂと、これらトレンチ溝７Ａ，７Ｂの内部に埋め込まれたドレイン引出電極１５Ａ，１５Ｂとを備えた半導体素子を複数併設して半導体装置を構成した。こうした半導体装置において、半導体素子の形成領域Ｓ全体の下方における半導体基板の内部に、半導体素子の形成領域Ｓの下方全体にわたる面状のＮ型埋込拡散層３をドレイン引出電極１５Ａ，１５Ｂと接続された状態で埋込形成するようにした。 （もっと読む）

【課題】半導体装置の低抵抗化を図る。
【解決手段】本発明の半導体装置は、第１金属膜１８に当接するように半導体層に形成された貫通孔１０と、前記貫通孔１０の側壁部に形成された絶縁膜１２と、前記絶縁膜１２が形成されていない前記貫通孔１０の底部の第１金属膜１８上と前記半導体層上に形成された第２金属膜１３と、前記貫通孔１０内の前記絶縁膜１２及び第１金属膜１８上に形成されたバリアメタル膜１４と、前記バリアメタル膜１４を介して前記貫通孔内に形成された配線層１５とを具備することを特徴とする。 （もっと読む）

【課題】高いオン電流とソース／ドレイン拡散層における低い接合リーク電流を両立可能な半導体装置を提供する。
【解決手段】半導体装置は、半導体基板１上に設けられたゲート絶縁膜３を含む。ゲート電極２１は、ゲート絶縁膜上に設けられ、第１部分を含む。第１部分は、半導体と金属との化合物からなり、下面がゲート絶縁膜に達する。第１部分内の金属元素の密度は第１値である。１対のソース／ドレイン拡散層１１は、ゲート電極の下方のチャネル領域を挟む。導電膜２３は、半導体基板のソース／ドレイン拡散層の部分に設けられ、半導体と金属との化合物からなる。導電膜内の金属元素の密度は、第１値より小さい第２値である。 （もっと読む）

【課題】 ドレイン電極の低抵抗化とフリップチップ実装が可能な半導体装置の製造方法を提供する。
【解決手段】 トランジスタを構成する複数の電極の少なくとも１つと電気的に接続する少なくとも１つの第１電極１１ｂを半導体チップの表面側に備え、複数の電極の内の他の１つと電気的に接続する第２電極９を半導体チップの裏面側に備えてなる半導体装置であって、半導体チップの表面側から裏面側に貫通する貫通孔を有し、半導体チップ表面側に一部が露出し、貫通孔を介して第２電極９と電気的に接続する貫通電極１１ａを備える。 （もっと読む）

【課題】従来、バリアメタル２０６を敷いてアロイスパイクによる拡散層の突き抜けを抑
えていた。すると、バリアメタル２０６の影響でコンタクト抵抗の上昇によりＰウェル２
０８の電位が上昇し、ＮＭＯＳ１００の閾値変動等が発生する。そこで、アロイスパイク
等の現象の影響を抑え、かつＰウェル２０８の電位を制御しうる半導体装置を提供する。
【解決手段】ＮＭＯＳ１００の幅方向にソース２０５、Ｐ型拡散層３０１を交互に位置す
るように形成し、バリアメタル２０６を、Ｐウェル２０８上で接合を有するソース２０５
上には残し、接合を有さないＰ型拡散層３０１では除去し、両領域を短絡するようアルミ
電極２０７を形成する。接合が形成されているソース２０５はバリアメタル２０６により
アロイスパイクが抑制され、Ｐ型拡散層３０１ではバリアメタルが除去されているためコ
ンタクト抵抗を下げることができ、Ｐ型拡散層３０１の電位が安定化される。 （もっと読む）

【課題】 コンタクト間隔及び寄生容量の問題に対する解決策を提供する、改善されたＦＥＴ設計を構築する。
【解決手段】 本発明は、下方の第１の誘電体層内に配置された下部と上方の第２の誘電体層内に配置された上部とを有する逆ソース／ドレイン金属コンタクトを含む電界効果トランジスタ（ＦＥＴ）に関する。逆ソース／ドレイン金属コンタクトの下部は、上部より大きい断面積を有する。好ましくは、逆ソース／ドレイン金属コンタクトの下部は、約０．０３μｍ^２から約３．１５μｍ^２の範囲の断面積を有し、こうした逆ソース／ドレイン金属コンタクトは、約０．００１μｍから約５μｍの範囲の距離だけ、ＦＥＴのゲート電極から間隔を空けて配置される。 （もっと読む）

本発明は、ドレイン延長部（８）を備えるラテラルＤＭＯＳＴに特に関する。既知のトランジスタにおいて、更なる金属ストリップ（２０）は、ゲート電極コンタクトストリップと、ソース領域コンタクト（１５）に電気的に接続されているドレインコンタクト（１６）との間に位置される。本特許出願において提案される装置において、更なる金属ストリップ（２０）とソースコンタクト（１５，１２）との間の接続部は、コンデンサ（３０）を有し、更なる金属ストリップ（２０）は更なる金属ストリップ（２０）に電圧を供給するための更なるコンタクト領域（３５）を備えている。このようにして、改善された線形性が実現可能であり、当該装置の実用性が、特に、高電力及び高周波数において改善される。好ましくは、コンデンサ（３０）は、単一の半導体基体（１）内にトランジスタと一体化されている。本発明は、更に、本発明による装置（１０）を動作させる方法を有する。
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【課題】Ｌ−ＤＭＯＳＦＥＴ本来の特性を損なうことなく、また素子面積の増大を招くことなく、高い静電破壊耐量を得ることができるＬ−ＤＭＯＳＦＥＴを提供する。
【解決手段】半導体基板１１上に形成されたＮ型半導体層からなるドレイン領域１３と、ドレイン領域１３内に形成されたＰ型半導体領域からなるボディ領域１５と、ボディ領域１５内に形成されたＮ型ソース領域１６と、ボディ領域１５表面に形成されたゲート電極２１とを含み、前記ドレイン領域１３内に、ドレイン領域表面に形成されたＮ＋型ドレインコンタクト領域１８を形成すると共に、前記Ｎ＋型ドレインコンタクト領域１８に囲まれた領域に形成され、前記Ｎ＋型ドレインコンタクト領域１８と同電位となるように電気的に接続されたＰ型領域１９を具備してなることを特徴とする。 （もっと読む）

【課題】一度のシリサイド化工程により製造でき、かつ小さなソース及びドレイン抵抗を有するフルシリサイド型電界効果トランジスタを提供する。
【解決手段】ソース電極及びドレイン電極１１、１２の上面が、シリサイドゲート電極２上面より高くする。シリサイドゲート電極２は、シリコンゲート電極２ａへの金属の拡散により形成され、ソース電極１１及びドレイン電極１２は、シリコンゲート電極２より厚いシリコン層１１ａ、１２ａへの金属拡散により形成する。ゲート電極２よりソース及びドレイン電極１１、１２が高いから、ソース及びドレイン電極１１、１２を上面からの金属拡散により半導体基板１の浅い領域に留まるように形成しても、ゲート電極２は完全にシリサイド化される。また、ソース及びドレイン電極が浅いので、接触抵抗が小さい。 （もっと読む）

【課題】本発明は、シリサイドプロセスを適用したＭＯＳＦＥＴにおいて、シリサイド膜をより大きく形成できるようにする。
【解決手段】たとえば、シリコン基板１１の表面上に設けられたゲート電極１６の側面には、それぞれ、内側ゲート側壁膜１８および外側ゲート側壁膜２１が形成されている。一方、ゲート電極１６の形成位置を除く、シリコン基板１１の表面部には、浅い低濃度拡散層１７、および、二段構造の浅い高濃度拡散層１９と深い高濃度拡散層２２とが形成されている。そして、浅い高濃度拡散層１９および深い高濃度拡散層２２に対応するシリコン基板１１の表面部には、それぞれの高濃度拡散層１９，２２の深さに応じて厚さの異なる二段構造のシリサイド膜２３が形成されている。 （もっと読む）

【課題】出力抵抗、熱抵抗、サイズ及びゲート変化値を低減した垂直導電電子パワーデバイスを提供する。
【解決手段】半導体基板１０上のエピタキシャル層４０内にゲート領域２０、ソース領域２５、ドレイン領域３０、及び第１メタライゼーション・レベルによるゲート部２１、ソース部２６、ドレイン部３１、及び第２メタライゼーション・レベルによるゲート端子／パッド、ソース端子／パッド６５、ドレイン端子／パッドを具える。このデバイスは、基板１０に対して垂直に延びドレイン領域３０の第１領域及び第２領域の両方の下に配置されたシンカーＳの格子によって形成されるシンカー構造４５を具えて、このシンカー構造は、ソース領域２５から基板１０を通ってドレイン領域３０に向かう電流用の導電チャンネルとして作用する。 （もっと読む）