半導体デバイスを製造する方法及びそのような方法で得られる半導体デバイス
本発明は、少なくとも１つの半導体素子を備える半導体本体（１）を備える半導体デバイス（１０）を製造する方法に関し、半導体本体（１）の上には、メサ形状半導体領域（２）が形成され、マスキング層（３）が、メサ形状半導体領域（２）の上に蒸着され、その頂部でメサ形状半導体領域（２）の側面と境界を接するマスキング層（３）の一部（３Ａ）が取り除かれ、導電性接続領域（４）が、結果として得られる構造の上に形成され、メサ形状半導体領域（２）のための接点を形成する。本発明によれば、マスキング層（３）の部分（３Ａ）の除去後、導電性接続領域（４）の形成前に、メサ形状半導体領域（２）が、マスキング層（３）の部分（３Ａ）の除去によって自由にされるメサ形状半導体領域（２）の側面で追加的半導体領域（５）によって広げられる。このようにして、極めて低い接触抵抗を有するデバイス（１０）が簡単な方法で得られる。好ましくは、メサ形状半導体領域（２）は、ＶＬＳのようなさらなるエピタキシアル成長プロセスによってナノワイヤによって形成される。追加的領域（５）は、例えば、ＭＯＶＰＥによって得られ得る。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板と、少なくとも１つの半導体素子を備える半導体本体とを備え、半導体本体の表面の上に、メサ形状半導体領域が形成され、マスキング層がメサ形状半導体領域の上に蒸着され、その頂部付近でメサ形状半導体領域の側面と境界を接するマスキング層の一部が取り除かれ、導電性接続領域が結果として得られる構造の上に形成され、メサ形状半導体領域のための接点を形成する、半導体デバイスを製造する方法に関する。本発明は、そのような方法を用いて得られる半導体デバイスにも関する。
【背景技術】
【０００２】
そのような方法は、ＩＣ（集積回路）又はメサ形状半導体領域のようなナノワイヤ素子を含む個別素子のような他のデバイスのような、半導体デバイスを作成するのに極めて適している。ここでは、ナノワイヤを用いるならば、本体は、０．５と１００ｎｍとの間の、より具体的には、１と５０ｎｍとの間の少なくとも１つの横方向寸法を有することが意図される。好ましくは、ナノワイヤは、上記範囲内にある２つの横方向に寸法を有する。ナノワイヤの長さは、典型的には、例えば、１〜１０μｍのオーダにある。ここでは、半導体において極めて小さい寸法に接触するのは、半導体処理において挑戦的な技術であることがさらに付記される。しかしながら、メサ形状半導体領域は特にナノワイヤを含むことが意図されるが、本発明は他の寸法を有する或いはナノワイヤが普通形成されるのとは別の方法で形成される他のメサ形状半導体領域にも適用可能である。領域のメサ形状は、その領域が半導体本体の表面の上に突起を形成することを意味する。
【０００３】
冒頭段落において述べられたような方法は、２００５年７月にＷＯ２００５／０６４６６４号の番号の下で公開されたＰＣＴ（特許協力条約）特許出願から既知である。この文献には、ヘテロ接合を含むデバイスをどうように作成するかが記載されている。例えば、ＩＩＩ−Ｖ材料のナノワイヤが、シリコンのようなＩＶ材料の基板の表面の上に形成される。ナノワイヤは、トランジスタデバイスの周りにゲートとして形成される。そのドレインは、基板によって形成され、ナノワイヤは、チャネル領域を形成し、チャネル領域は、ナノワイヤから隔離されるゲート領域によって取り囲まれる。ナノワイヤは、電気絶縁層内に埋設され、研磨を用いて、ナノワイヤの上面は自由にされる。次に、絶縁層の追加的部分が、選択的エッチングによって取り除かれ、このようにして、頂部付近でナノワイヤの側面の上方部分が自由にされる。引き続き、伝導層が、結果として得られる構造の上に蒸着され、ナノワイヤのための導電性接続領域を形成する。
【０００４】
そのような方法の欠点は、ナノワイヤと導電性接続領域との間の低ローム接触を得ることが常に容易ではないことである。もしナノワイヤがシリコン以外の材料、例えば、ＩＩＩ−Ｖ材料を含むならば、これは特に当て嵌まる。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従って、上記欠点を回避し、ナノワイヤと接続領域との間の極めて低いローム接触を可能にするナノワイヤのようなメサ形状半導体領域を含む半導体デバイスの製造に適した方法を提供することが、本発明の目的である。
【課題を解決するための手段】
【０００６】
これを達成するために、冒頭段落に記載された種類の方法は、マスキング層の部分の除去後、導電性接続領域の形成前に、メサ形状半導体領域が、マスキング層の部分の除去によって自由にされるメサ形状半導体領域の側面で追加的半導体領域によって広げられる点で特徴付けられる。本発明は、以下の認識に基づいている。先ず、追加的半導体領域によってメサ形状半導体領域を広げることによって、接続領域とメサ形状半導体領域との間の接触面積が増大される。既に、このようにして、接触抵抗は減少され得る。さらに、半導体領域の拡幅のために、即ち、追加的半導体領域のために、メサ形状半導体領域のために選択されるものとは別の半導体材料が選択され得る。このようにして、前記材料の適切な選択によって、接触抵抗がさらに減少され得る。その上、拡幅はエピタキシアルプロセスにおいて行われるので、プロセス条件及びエピタキシアルプロセスの種類は、所望の低接触抵抗の観点で最適選択を形成する追加的領域（拡幅領域）内の材料のために最適であるよう選択され得る。
【０００７】
本発明に従った方法の好適実施態様において、メサ形状半導体領域は、さらなるエピタキシアル成長プロセスによって形成される。このようにして、本発明に従った方法は、メサ形状半導体領域としてナノワイヤを使用するために最適化され得る。そのようなナノワイヤは、有利に、所謂ＶＬＳ（蒸気液体固体）エピタキシアルプロセスによって形成され得る。
【０００８】
好ましくは、エピタキシアル成長プロセスは、さらなるエピタキシアル成長プロセスよりも高い温度で遂行される。さらなるエピタキシアルプロセス、特に、前述されたＶＬＳプロセスは、最適な結果のために比較的適度の温度を必要とする。他方、追加的領域、即ち、拡幅領域は、拡幅領域のための半導体材料の選択のための所望の選択の自由を得るために、より高い成長温度を必要とする。そのような「高い」成長温度エピタキシアルプロセスは、ＶＰＥ（気相エピタキシー）、ＭＢＥ（分子線エピタキシー）、ＭＯＶＰＥ（有機金属気相エピキタシー）、ＭＯＭＢＥ（有機金属分子線エピタキシー）、ＬＰＥ（液相エピタキシー）、又は、ＡＬＥ（原子層エピタキシー）であり得る。これらのプロセスは、例えば、摂氏２００〜９００度、好ましくは、摂氏５５０〜７００度の間で機能し得るのに対し、前述されたＶＬＳプロセスは、摂氏３５０〜４５０度の温度範囲内で機能する。加えて、材料成長に依存して、より高い温度が使用され得る。窒化物ナノワイヤのために、典型的な成長温度は、摂氏７００〜８００度の範囲内にある。
【０００９】
有利な変形において、エピタキシアル成長プロセス及びさらなるエピタキシアル成長プロセスは、同一の成長装置において遂行される。これは効率的であり、装置を清浄に維持することのような利点をもたらす。両方の成長プロセスは、追加的領域の形状を修正するために、間欠的に使用され得る。他の可能性は、ワイヤが追加的領域によって拡幅された後、ナノワイヤ成長を続けることである。後者の変化のために、同一機器内で両方の成長プロセスを遂行することは必要でない。
【００１０】
さらなる実施態様において、追加的半導体領域は、好ましくは、メサ形状半導体領域よりも高次に、高次ドープされる。これもショットキー障壁（の厚さ）の減少を可能にし、よって、低い接触抵抗も可能にする。その上、追加的領域の材料は、その極めて高いドーピングを可能にするよう選択され得る。さらに、そのような高いドーピングは、外方拡散法を用いて、ナノワイヤ、又は、少なくともその上方部分をドーピングするために使用され得る。所望であれば、この結果を得るために、ＲＴＡ（急熱焼鈍）プロセスが使用され得る。
【００１１】
好ましくは、追加的半導体領域及びメサ形状半導体領域のために、異なる半導体材料が選択される。その利点は、上記に既に説明された。様々な材料の間の格子不整合に起因する構造内の可能な歪み(strain)を減少するために、組成のグレーディング(grading)が使用され得る。また、追加的領域の厚さは、低歪みを可能にするために十分に低くなるよう選択され得る。もしナノワイヤの頂部がエピタキシアル成長プロセスのために利用可能でないならば、成長は横方向であり得るに過ぎず、追加的領域の厚さは、マスキング層から突出するナノワイヤの部分の極めて限定的な高さを選択することによって所望に低くされ得る。もし成長がナノワイヤの頂部の上でも許容されるならば、追加的領域の厚さは追加的なエッチングステップによって減少され得る。
【００１２】
メサ形状半導体領域のための他の実施態様では、メサ形状半導体領域のために、高バンドギャップＩＩＩ−Ｖ半導体材料が選択され、追加的半導体領域のために、低バンドギャップＩＩＩ−Ｖ半導体材料が選択される。このようにして、ナノワイヤは、トランジスタの一部として機能するための最適な特性を有し得るのに対し、追加的領域は、低い接触抵抗のために最適である。
【００１３】
好ましくは、導電性接続領域が形成され、追加的半導体領域に接触する。しかしながら、接続領域は、ナノワイヤの上面とも接触し得る。マスキング層のために、好ましくは、絶縁層が選択される。そのような層は、それらによって被覆されない半導体領域上で選択的なエピタキシー（平行成長）を得るために極めて良好に機能する。適切な材料は、二酸化ケイ素又は窒化ケイ素であり得る。好ましくは、マスキング層は、メサ形状半導体領域の高さよりもずっと低い熱さを備え、マスキング層の上にメサ形状半導体領域の高さより小さいがメサ形状半導体領域の高さに近い厚さを有するフォトレジスト層が蒸着され、然る後、フォトレジスト層によって被覆されていないマスキング層の一部が取り除かれ、次に、フォトレジスト層が取り除かれる。そのような方法は、比較的速く且つ安価である。何故ならば、含まれる方法は速く、使用される材料の量は小さいか或いは安価であるからである。標準的なフォトレジストの代わりに、この時点で、ＰＭＭＡ（ポリメタクリル酸メチル）材料が使用され得る。そのようなＰＭＭＡの利点は、それが自己平坦化的に構造を覆うことである。（より多くの）ナノワイヤを露出するために、蒸着後に前記層の厚さを減少するために、簡単で短い乾式又は湿式ＰＭＭＡエッチが使用され得る。
【００１４】
追加的半導体領域の形成後、好ましくは、厚い絶縁領域が蒸着され、構造は追加的半導体領域より下のレベルに平坦化される。
【００１５】
既に前述されたように、好ましくは、ナノワイヤは、メサ形状半導体領域のために選択される。半導体本体のための開始地点として、好ましくは、シリコン基板が選択される。シリコン基板を備える半導体本体の形成は、標準的なシリコン技術における他のデバイス又は構成要素の統合を可能にする。シリコンはナノワイヤを形成するためのＶＬＳ技法の適用にも極めて適している。
【００１６】
半導体素子のために、好ましくは、トランジスタが選択される。メサ形状半導体領域（ナノワイヤ）は、バイポーラトランジスタのエミッタ又はコレクタ或いは電解放出トランジスタのソース又はドレインへの接点を形成し得る。
【００１７】
最後に、本発明は、本発明に従った方法によって得られる半導体デバイスをも含む。
【００１８】
本発明のこれらの及び他の特徴は、図面と共に読まれるべき以下に記載される実施態様を参照して明瞭に解明されるであろう。
【図面の簡単な説明】
【００１９】
【図１】本発明に従った方法を用いた製造における様々な段階で半導体デバイスを示す断面図である。
【図２】本発明に従った方法を用いた製造における様々な段階で半導体デバイスを示す断面図である。
【図３】本発明に従った方法を用いた製造における様々な段階で半導体デバイスを示す断面図である。
【図４】本発明に従った方法を用いた製造における様々な段階で半導体デバイスを示す断面図である。
【図５】本発明に従った方法を用いた製造における様々な段階で半導体デバイスを示す断面図である。
【図６】本発明に従った方法を用いた製造における様々な段階で半導体デバイスを示す断面図である。
【図７】本発明に従った方法を用いた製造における様々な段階で半導体デバイスを示す断面図である。
【図８】本発明に従った方法を用いた製造における様々な段階で半導体デバイスを示す断面図である。
【発明を実施するための形態】
【００２０】
図面は概略的であり、原寸で描写されておらず、厚さ方向における寸法は、より大きな明瞭性のために特に誇張されている。対応する部分は、様々な図面中で、同一の参照番号及び同一の断面線が概ね付与されている。
【００２１】
図１乃至８は、本発明に従った方法を用いたその製造中の様々な関連段階での半導体デバイスの断面図である。製造されるべき半導体デバイスは、図１の前の段階で既に、普通の方法で形成され得る半導体素子又は複数のそのような素子を含み得る。素子は、例えば、電界効果トランジスタ又はバイポーラトランジスタであり得る。この実施例の方法において形成されるメサ形状領域は、例えば、電界効果トランジスタのソース／ドレイン領域のための接触構造又はバイポーラトランジスタのエミッタ又は反転バイポーラトランジスタにおけるコレクタ領域であり得る。そのようなトランジスタの機能は、簡潔性の故に、図面中に示されない。
【００２２】
デバイス１０の製造の第一関連段階において（図１を参照）、その中で半導体素子、例えば、電界効果又はバイポーラトランジスタが既に（大部分）形成されたシリコン半導体本体１を形成するシリコン基板１１は、メサ形状半導体領域２、ここでは、例えば、ＧａＮのような高バンドギャップＩＩＩ−Ｖ材料を含むナノワイヤ（複数のナノワイヤ）２を備える。これらのワイヤ２は、例えば、均一に蒸着された層のフォトリソグラフィ及びエッチングによって形成され得るが、例えば、Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ，ｖｏｌ．４，ｎｏ．５，１ Ｍａｒｔｃｈ １９６４，ｐｐ８９−９０中で公表されたＲ．Ｓ．Ｗａｇｎｅｒ及びＷ．Ｃ．Ｅｌｌｉｓによる“Ｖａｐｏｒ−ｌｉｑｕｉｄ−ｓｏｌｉｄ ｍｅｃｈａｎｉｓｍ ｏｆ ｓｉｎｇｌｅ ｃｒｙｓｔａｌ ｇｒｏｗｔｈ”に記載されるような選択的蒸着技法によっても形成され得る。この実施例では、柱２の高さは約５００ｎｍであり、その直径は約５０ｎｍである。ワイヤ２の頂部の上の領域９は、例えば、前記ＶＬＳ成長技法において使用される金滴下によって形成される。この関係で、触媒Ａｕを使用せずに成長される自触媒ＧａＮナノワイヤが提示されたことに留意されたし。
【００２３】
引き続き（図２を参照）、シリコンダイオードの薄層３が、ソース材料としてＣＶＤ（化学蒸着）及びＴＥＯＳ（テトラエチルオルソシレケート）を使用して蒸着される。この実施例では、層３は１０ｎｍ厚であり、その厚さは、あらゆる場所で実質的に同じである。この層３の機能は、後続的なエピタキシアル蒸着プロセス中のエピタキシアル成長に対する薄い柱１のためのアンカー又はマスキングを形成することである。
【００２４】
次に（図３を参照）、厚いフォトレジスト層６が、例えば、スピニングによって、構造の上に蒸着される。前記レジスト層６の厚さは、約４７５ｎｍであるよう選択される。よって、マスキング層３の部分３Ａによって被覆されるナノワイヤ２の一部は、レジスト層６から突出し、約２５ｎｍ（５００ｎｍ−４７５ｎｍ）の高さを有する。前述されたように、その頂部付近で所望の長さに亘るナノワイヤ２先端の露出を得るために、（ＰＭＭＡ）レジスト層６を蒸着し、然る後に、前記層を食刻（エッチング）して戻すことの組み合わせが使用され得る。前記長さの調節は、同様に行われ得る。このようにして、レジスト厚に関して重大の処理要件は必要とされない。
【００２５】
この後（図４を参照）、絶縁層３の部分３Ａが選択的エッチングによって、例えば、バッファ水性ＨＦ溶液によって取り除かれる。エッチングは、既知のエッチング速度を使用して定時に行われる。
【００２６】
引き続き（図５を参照）、フォトレジスト層６が、例えば、適切な有機溶剤によって取り除かれる。構造は今や様々な方法で洗浄され得るし、自由アクセス可能な半導体領域２の表面上の如何なる酸化物をも除去するために、ＨＦの水溶液中の浸漬が使用され得る。
【００２７】
次に、結果として得られる構造（図６を参照）は、ＭＯＶＰＥ装置のようなエピタキシアル成長装置内に配置される。例えば、摂氏５５０〜７００度の範囲内の成長温度まで加熱した後、追加的な半導体領域５が、ナノワイヤ２の自由にされた側面の上に成長される。この実施例では、金滴９がナノワイヤ２の上に依然として存在し、ナノワイヤ２の頂部の上のエピタキシアル成長を防止し、よって、エピタキシアル成長は実質的に横方向である。ここで、追加的領域５は、高次ドープＧａＡｓ又はＧａＩｎＡｓを備える。追加的領域５の横方向寸法が、例えば、１００〜１０００ｎｍの範囲内のようなものになり次第、その成長は終了する。
【００２８】
次に（図７を参照）、デバイス構造１０は、厚い誘電体７の蒸着によって平坦化される。これは、例えば、欧州特許出願番号０５１１０７９０．２中に記載されるスキームに従うことによって行われ得る。誘電体７は、シリコンダイオードを含み得る。
【００２９】
今や（図８を参照）、金属層、ここでは、例えば、０．１と１μｍとの間の範囲内の厚さを有するチタン金二重層が、例えば、スパッタリング又は蒸着技法を使用して、構造の上に蒸着される。金属層は、金属層のエッチングによって後続されるフォトリソグラフィのようなパターン付けステップによって、接続領域４に変えられ得る。次に、構造は、所望であれば、後続の熱処理に晒される。結果として得られる構造は、極めて低いローム接触抵抗を有する接続領域を備えるナノワイヤを含む。
【００３０】
次に（以下のステップは図示されない）、例えば、１０００ｎｍの厚さを有するシリコンダイオードを含むＰＭＤ（前金属誘電体）層がＣＶＤを使用して蒸着される。このステップの後、フォトリソグラフィ及びエッチングを使用して、接触孔がＰＭＤ層内に形成される。最終的に、より大きい寸法の接続領域４と接触するために、例えば、アルミニウムの金属層が蒸着され且つパターン化される。実装に適した個々のデバイス１０は、エッチング又は切断(sawing)のような分離技法を適用した後に得られる。
【００３１】
本発明がここに記載される実施例に限定されないこと、並びに、本発明の範囲内で、多くの変形及び修正が当業者に可能であることが明らかであろう。
【００３２】
例えば、本発明は、トランジスタのような個別デバイスの製造に適しているのみならず、（Ｃ）ＭＯＳ又はＢＩ（Ｃ）ＭＯＳ ＩＣのようなＩＣにも、バイポーラＩＣの製造にも適していることが付記されるべきである。各ナノワイヤ領域は、デバイスの単一（部分）の一部であり得るし、単一デバイスの一部又はデバイスの単一領域を形成する複数のナノワイヤを使用することも可能である。
【００３３】
さらに、個々のステップに関して様々な修正が可能であることが付記される。例えば、実施例中に使用された以外の他の蒸着技法が選択され得る。同じことが選択される材料にも当て嵌まる。よって、（さらなる）絶縁層は、例えば、窒化ケイ素から成り得る。
【００３４】
最後に、本発明は、一方では大きなドープレベルを含むのに対し、他方では、大きな接触パッドを備え得るナノワイヤの場合におけるように、極めて小さい横方向寸法を備えるメサ形状領域を備えるデバイスを作成することを可能にすることが再び強調されるべきである。
【技術分野】
【０００１】
本発明は、基板と、少なくとも１つの半導体素子を備える半導体本体とを備え、半導体本体の表面の上に、メサ形状半導体領域が形成され、マスキング層がメサ形状半導体領域の上に蒸着され、その頂部付近でメサ形状半導体領域の側面と境界を接するマスキング層の一部が取り除かれ、導電性接続領域が結果として得られる構造の上に形成され、メサ形状半導体領域のための接点を形成する、半導体デバイスを製造する方法に関する。本発明は、そのような方法を用いて得られる半導体デバイスにも関する。
【背景技術】
【０００２】
そのような方法は、ＩＣ（集積回路）又はメサ形状半導体領域のようなナノワイヤ素子を含む個別素子のような他のデバイスのような、半導体デバイスを作成するのに極めて適している。ここでは、ナノワイヤを用いるならば、本体は、０．５と１００ｎｍとの間の、より具体的には、１と５０ｎｍとの間の少なくとも１つの横方向寸法を有することが意図される。好ましくは、ナノワイヤは、上記範囲内にある２つの横方向に寸法を有する。ナノワイヤの長さは、典型的には、例えば、１〜１０μｍのオーダにある。ここでは、半導体において極めて小さい寸法に接触するのは、半導体処理において挑戦的な技術であることがさらに付記される。しかしながら、メサ形状半導体領域は特にナノワイヤを含むことが意図されるが、本発明は他の寸法を有する或いはナノワイヤが普通形成されるのとは別の方法で形成される他のメサ形状半導体領域にも適用可能である。領域のメサ形状は、その領域が半導体本体の表面の上に突起を形成することを意味する。
【０００３】
冒頭段落において述べられたような方法は、２００５年７月にＷＯ２００５／０６４６６４号の番号の下で公開されたＰＣＴ（特許協力条約）特許出願から既知である。この文献には、ヘテロ接合を含むデバイスをどうように作成するかが記載されている。例えば、ＩＩＩ−Ｖ材料のナノワイヤが、シリコンのようなＩＶ材料の基板の表面の上に形成される。ナノワイヤは、トランジスタデバイスの周りにゲートとして形成される。そのドレインは、基板によって形成され、ナノワイヤは、チャネル領域を形成し、チャネル領域は、ナノワイヤから隔離されるゲート領域によって取り囲まれる。ナノワイヤは、電気絶縁層内に埋設され、研磨を用いて、ナノワイヤの上面は自由にされる。次に、絶縁層の追加的部分が、選択的エッチングによって取り除かれ、このようにして、頂部付近でナノワイヤの側面の上方部分が自由にされる。引き続き、伝導層が、結果として得られる構造の上に蒸着され、ナノワイヤのための導電性接続領域を形成する。
【０００４】
そのような方法の欠点は、ナノワイヤと導電性接続領域との間の低ローム接触を得ることが常に容易ではないことである。もしナノワイヤがシリコン以外の材料、例えば、ＩＩＩ−Ｖ材料を含むならば、これは特に当て嵌まる。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従って、上記欠点を回避し、ナノワイヤと接続領域との間の極めて低いローム接触を可能にするナノワイヤのようなメサ形状半導体領域を含む半導体デバイスの製造に適した方法を提供することが、本発明の目的である。
【課題を解決するための手段】
【０００６】
これを達成するために、冒頭段落に記載された種類の方法は、マスキング層の部分の除去後、導電性接続領域の形成前に、メサ形状半導体領域が、マスキング層の部分の除去によって自由にされるメサ形状半導体領域の側面で追加的半導体領域によって広げられる点で特徴付けられる。本発明は、以下の認識に基づいている。先ず、追加的半導体領域によってメサ形状半導体領域を広げることによって、接続領域とメサ形状半導体領域との間の接触面積が増大される。既に、このようにして、接触抵抗は減少され得る。さらに、半導体領域の拡幅のために、即ち、追加的半導体領域のために、メサ形状半導体領域のために選択されるものとは別の半導体材料が選択され得る。このようにして、前記材料の適切な選択によって、接触抵抗がさらに減少され得る。その上、拡幅はエピタキシアルプロセスにおいて行われるので、プロセス条件及びエピタキシアルプロセスの種類は、所望の低接触抵抗の観点で最適選択を形成する追加的領域（拡幅領域）内の材料のために最適であるよう選択され得る。
【０００７】
本発明に従った方法の好適実施態様において、メサ形状半導体領域は、さらなるエピタキシアル成長プロセスによって形成される。このようにして、本発明に従った方法は、メサ形状半導体領域としてナノワイヤを使用するために最適化され得る。そのようなナノワイヤは、有利に、所謂ＶＬＳ（蒸気液体固体）エピタキシアルプロセスによって形成され得る。
【０００８】
好ましくは、エピタキシアル成長プロセスは、さらなるエピタキシアル成長プロセスよりも高い温度で遂行される。さらなるエピタキシアルプロセス、特に、前述されたＶＬＳプロセスは、最適な結果のために比較的適度の温度を必要とする。他方、追加的領域、即ち、拡幅領域は、拡幅領域のための半導体材料の選択のための所望の選択の自由を得るために、より高い成長温度を必要とする。そのような「高い」成長温度エピタキシアルプロセスは、ＶＰＥ（気相エピタキシー）、ＭＢＥ（分子線エピタキシー）、ＭＯＶＰＥ（有機金属気相エピキタシー）、ＭＯＭＢＥ（有機金属分子線エピタキシー）、ＬＰＥ（液相エピタキシー）、又は、ＡＬＥ（原子層エピタキシー）であり得る。これらのプロセスは、例えば、摂氏２００〜９００度、好ましくは、摂氏５５０〜７００度の間で機能し得るのに対し、前述されたＶＬＳプロセスは、摂氏３５０〜４５０度の温度範囲内で機能する。加えて、材料成長に依存して、より高い温度が使用され得る。窒化物ナノワイヤのために、典型的な成長温度は、摂氏７００〜８００度の範囲内にある。
【０００９】
有利な変形において、エピタキシアル成長プロセス及びさらなるエピタキシアル成長プロセスは、同一の成長装置において遂行される。これは効率的であり、装置を清浄に維持することのような利点をもたらす。両方の成長プロセスは、追加的領域の形状を修正するために、間欠的に使用され得る。他の可能性は、ワイヤが追加的領域によって拡幅された後、ナノワイヤ成長を続けることである。後者の変化のために、同一機器内で両方の成長プロセスを遂行することは必要でない。
【００１０】
さらなる実施態様において、追加的半導体領域は、好ましくは、メサ形状半導体領域よりも高次に、高次ドープされる。これもショットキー障壁（の厚さ）の減少を可能にし、よって、低い接触抵抗も可能にする。その上、追加的領域の材料は、その極めて高いドーピングを可能にするよう選択され得る。さらに、そのような高いドーピングは、外方拡散法を用いて、ナノワイヤ、又は、少なくともその上方部分をドーピングするために使用され得る。所望であれば、この結果を得るために、ＲＴＡ（急熱焼鈍）プロセスが使用され得る。
【００１１】
好ましくは、追加的半導体領域及びメサ形状半導体領域のために、異なる半導体材料が選択される。その利点は、上記に既に説明された。様々な材料の間の格子不整合に起因する構造内の可能な歪み(strain)を減少するために、組成のグレーディング(grading)が使用され得る。また、追加的領域の厚さは、低歪みを可能にするために十分に低くなるよう選択され得る。もしナノワイヤの頂部がエピタキシアル成長プロセスのために利用可能でないならば、成長は横方向であり得るに過ぎず、追加的領域の厚さは、マスキング層から突出するナノワイヤの部分の極めて限定的な高さを選択することによって所望に低くされ得る。もし成長がナノワイヤの頂部の上でも許容されるならば、追加的領域の厚さは追加的なエッチングステップによって減少され得る。
【００１２】
メサ形状半導体領域のための他の実施態様では、メサ形状半導体領域のために、高バンドギャップＩＩＩ−Ｖ半導体材料が選択され、追加的半導体領域のために、低バンドギャップＩＩＩ−Ｖ半導体材料が選択される。このようにして、ナノワイヤは、トランジスタの一部として機能するための最適な特性を有し得るのに対し、追加的領域は、低い接触抵抗のために最適である。
【００１３】
好ましくは、導電性接続領域が形成され、追加的半導体領域に接触する。しかしながら、接続領域は、ナノワイヤの上面とも接触し得る。マスキング層のために、好ましくは、絶縁層が選択される。そのような層は、それらによって被覆されない半導体領域上で選択的なエピタキシー（平行成長）を得るために極めて良好に機能する。適切な材料は、二酸化ケイ素又は窒化ケイ素であり得る。好ましくは、マスキング層は、メサ形状半導体領域の高さよりもずっと低い熱さを備え、マスキング層の上にメサ形状半導体領域の高さより小さいがメサ形状半導体領域の高さに近い厚さを有するフォトレジスト層が蒸着され、然る後、フォトレジスト層によって被覆されていないマスキング層の一部が取り除かれ、次に、フォトレジスト層が取り除かれる。そのような方法は、比較的速く且つ安価である。何故ならば、含まれる方法は速く、使用される材料の量は小さいか或いは安価であるからである。標準的なフォトレジストの代わりに、この時点で、ＰＭＭＡ（ポリメタクリル酸メチル）材料が使用され得る。そのようなＰＭＭＡの利点は、それが自己平坦化的に構造を覆うことである。（より多くの）ナノワイヤを露出するために、蒸着後に前記層の厚さを減少するために、簡単で短い乾式又は湿式ＰＭＭＡエッチが使用され得る。
【００１４】
追加的半導体領域の形成後、好ましくは、厚い絶縁領域が蒸着され、構造は追加的半導体領域より下のレベルに平坦化される。
【００１５】
既に前述されたように、好ましくは、ナノワイヤは、メサ形状半導体領域のために選択される。半導体本体のための開始地点として、好ましくは、シリコン基板が選択される。シリコン基板を備える半導体本体の形成は、標準的なシリコン技術における他のデバイス又は構成要素の統合を可能にする。シリコンはナノワイヤを形成するためのＶＬＳ技法の適用にも極めて適している。
【００１６】
半導体素子のために、好ましくは、トランジスタが選択される。メサ形状半導体領域（ナノワイヤ）は、バイポーラトランジスタのエミッタ又はコレクタ或いは電解放出トランジスタのソース又はドレインへの接点を形成し得る。
【００１７】
最後に、本発明は、本発明に従った方法によって得られる半導体デバイスをも含む。
【００１８】
本発明のこれらの及び他の特徴は、図面と共に読まれるべき以下に記載される実施態様を参照して明瞭に解明されるであろう。
【図面の簡単な説明】
【００１９】
【図１】本発明に従った方法を用いた製造における様々な段階で半導体デバイスを示す断面図である。
【図２】本発明に従った方法を用いた製造における様々な段階で半導体デバイスを示す断面図である。
【図３】本発明に従った方法を用いた製造における様々な段階で半導体デバイスを示す断面図である。
【図４】本発明に従った方法を用いた製造における様々な段階で半導体デバイスを示す断面図である。
【図５】本発明に従った方法を用いた製造における様々な段階で半導体デバイスを示す断面図である。
【図６】本発明に従った方法を用いた製造における様々な段階で半導体デバイスを示す断面図である。
【図７】本発明に従った方法を用いた製造における様々な段階で半導体デバイスを示す断面図である。
【図８】本発明に従った方法を用いた製造における様々な段階で半導体デバイスを示す断面図である。
【発明を実施するための形態】
【００２０】
図面は概略的であり、原寸で描写されておらず、厚さ方向における寸法は、より大きな明瞭性のために特に誇張されている。対応する部分は、様々な図面中で、同一の参照番号及び同一の断面線が概ね付与されている。
【００２１】
図１乃至８は、本発明に従った方法を用いたその製造中の様々な関連段階での半導体デバイスの断面図である。製造されるべき半導体デバイスは、図１の前の段階で既に、普通の方法で形成され得る半導体素子又は複数のそのような素子を含み得る。素子は、例えば、電界効果トランジスタ又はバイポーラトランジスタであり得る。この実施例の方法において形成されるメサ形状領域は、例えば、電界効果トランジスタのソース／ドレイン領域のための接触構造又はバイポーラトランジスタのエミッタ又は反転バイポーラトランジスタにおけるコレクタ領域であり得る。そのようなトランジスタの機能は、簡潔性の故に、図面中に示されない。
【００２２】
デバイス１０の製造の第一関連段階において（図１を参照）、その中で半導体素子、例えば、電界効果又はバイポーラトランジスタが既に（大部分）形成されたシリコン半導体本体１を形成するシリコン基板１１は、メサ形状半導体領域２、ここでは、例えば、ＧａＮのような高バンドギャップＩＩＩ−Ｖ材料を含むナノワイヤ（複数のナノワイヤ）２を備える。これらのワイヤ２は、例えば、均一に蒸着された層のフォトリソグラフィ及びエッチングによって形成され得るが、例えば、Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ，ｖｏｌ．４，ｎｏ．５，１ Ｍａｒｔｃｈ １９６４，ｐｐ８９−９０中で公表されたＲ．Ｓ．Ｗａｇｎｅｒ及びＷ．Ｃ．Ｅｌｌｉｓによる“Ｖａｐｏｒ−ｌｉｑｕｉｄ−ｓｏｌｉｄ ｍｅｃｈａｎｉｓｍ ｏｆ ｓｉｎｇｌｅ ｃｒｙｓｔａｌ ｇｒｏｗｔｈ”に記載されるような選択的蒸着技法によっても形成され得る。この実施例では、柱２の高さは約５００ｎｍであり、その直径は約５０ｎｍである。ワイヤ２の頂部の上の領域９は、例えば、前記ＶＬＳ成長技法において使用される金滴下によって形成される。この関係で、触媒Ａｕを使用せずに成長される自触媒ＧａＮナノワイヤが提示されたことに留意されたし。
【００２３】
引き続き（図２を参照）、シリコンダイオードの薄層３が、ソース材料としてＣＶＤ（化学蒸着）及びＴＥＯＳ（テトラエチルオルソシレケート）を使用して蒸着される。この実施例では、層３は１０ｎｍ厚であり、その厚さは、あらゆる場所で実質的に同じである。この層３の機能は、後続的なエピタキシアル蒸着プロセス中のエピタキシアル成長に対する薄い柱１のためのアンカー又はマスキングを形成することである。
【００２４】
次に（図３を参照）、厚いフォトレジスト層６が、例えば、スピニングによって、構造の上に蒸着される。前記レジスト層６の厚さは、約４７５ｎｍであるよう選択される。よって、マスキング層３の部分３Ａによって被覆されるナノワイヤ２の一部は、レジスト層６から突出し、約２５ｎｍ（５００ｎｍ−４７５ｎｍ）の高さを有する。前述されたように、その頂部付近で所望の長さに亘るナノワイヤ２先端の露出を得るために、（ＰＭＭＡ）レジスト層６を蒸着し、然る後に、前記層を食刻（エッチング）して戻すことの組み合わせが使用され得る。前記長さの調節は、同様に行われ得る。このようにして、レジスト厚に関して重大の処理要件は必要とされない。
【００２５】
この後（図４を参照）、絶縁層３の部分３Ａが選択的エッチングによって、例えば、バッファ水性ＨＦ溶液によって取り除かれる。エッチングは、既知のエッチング速度を使用して定時に行われる。
【００２６】
引き続き（図５を参照）、フォトレジスト層６が、例えば、適切な有機溶剤によって取り除かれる。構造は今や様々な方法で洗浄され得るし、自由アクセス可能な半導体領域２の表面上の如何なる酸化物をも除去するために、ＨＦの水溶液中の浸漬が使用され得る。
【００２７】
次に、結果として得られる構造（図６を参照）は、ＭＯＶＰＥ装置のようなエピタキシアル成長装置内に配置される。例えば、摂氏５５０〜７００度の範囲内の成長温度まで加熱した後、追加的な半導体領域５が、ナノワイヤ２の自由にされた側面の上に成長される。この実施例では、金滴９がナノワイヤ２の上に依然として存在し、ナノワイヤ２の頂部の上のエピタキシアル成長を防止し、よって、エピタキシアル成長は実質的に横方向である。ここで、追加的領域５は、高次ドープＧａＡｓ又はＧａＩｎＡｓを備える。追加的領域５の横方向寸法が、例えば、１００〜１０００ｎｍの範囲内のようなものになり次第、その成長は終了する。
【００２８】
次に（図７を参照）、デバイス構造１０は、厚い誘電体７の蒸着によって平坦化される。これは、例えば、欧州特許出願番号０５１１０７９０．２中に記載されるスキームに従うことによって行われ得る。誘電体７は、シリコンダイオードを含み得る。
【００２９】
今や（図８を参照）、金属層、ここでは、例えば、０．１と１μｍとの間の範囲内の厚さを有するチタン金二重層が、例えば、スパッタリング又は蒸着技法を使用して、構造の上に蒸着される。金属層は、金属層のエッチングによって後続されるフォトリソグラフィのようなパターン付けステップによって、接続領域４に変えられ得る。次に、構造は、所望であれば、後続の熱処理に晒される。結果として得られる構造は、極めて低いローム接触抵抗を有する接続領域を備えるナノワイヤを含む。
【００３０】
次に（以下のステップは図示されない）、例えば、１０００ｎｍの厚さを有するシリコンダイオードを含むＰＭＤ（前金属誘電体）層がＣＶＤを使用して蒸着される。このステップの後、フォトリソグラフィ及びエッチングを使用して、接触孔がＰＭＤ層内に形成される。最終的に、より大きい寸法の接続領域４と接触するために、例えば、アルミニウムの金属層が蒸着され且つパターン化される。実装に適した個々のデバイス１０は、エッチング又は切断(sawing)のような分離技法を適用した後に得られる。
【００３１】
本発明がここに記載される実施例に限定されないこと、並びに、本発明の範囲内で、多くの変形及び修正が当業者に可能であることが明らかであろう。
【００３２】
例えば、本発明は、トランジスタのような個別デバイスの製造に適しているのみならず、（Ｃ）ＭＯＳ又はＢＩ（Ｃ）ＭＯＳ ＩＣのようなＩＣにも、バイポーラＩＣの製造にも適していることが付記されるべきである。各ナノワイヤ領域は、デバイスの単一（部分）の一部であり得るし、単一デバイスの一部又はデバイスの単一領域を形成する複数のナノワイヤを使用することも可能である。
【００３３】
さらに、個々のステップに関して様々な修正が可能であることが付記される。例えば、実施例中に使用された以外の他の蒸着技法が選択され得る。同じことが選択される材料にも当て嵌まる。よって、（さらなる）絶縁層は、例えば、窒化ケイ素から成り得る。
【００３４】
最後に、本発明は、一方では大きなドープレベルを含むのに対し、他方では、大きな接触パッドを備え得るナノワイヤの場合におけるように、極めて小さい横方向寸法を備えるメサ形状領域を備えるデバイスを作成することを可能にすることが再び強調されるべきである。
【特許請求の範囲】
【請求項１】
少なくとも１つの半導体素子を備える半導体本体を備える半導体デバイスを製造する方法であり、
前記半導体本体の上には、メサ形状半導体領域が形成され、マスキング層が、前記メサ形状半導体領域の上に蒸着され、その頂部で前記メサ形状半導体領域の側面と境界を接する前記マスキング層の一部が取り除かれ、導電性接続領域が、結果として得られる構造の上に形成され、前記メサ形状半導体領域のための接点を形成する方法であって、
前記マスキング層の前記部分の除去後、前記導電性接続領域の形成前に、前記メサ形状半導体領域が、前記マスキング層の前記部分の除去によって自由にされる前記メサ形状半導体領域の側面で追加的半導体領域によって広げられることを特徴とする、
方法。
【請求項２】
前記メサ形状半導体領域は、さらなるエピタキシアル成長プロセスによって形成されることを特徴とする、請求項１に記載の方法。
【請求項３】
前記エピタキシアル成長プロセスは、前記さらなるエピタキシアル成長プロセスよりも高い温度で遂行されることを特徴とする、請求項２に記載の方法。
【請求項４】
前記エピタキシアル成長プロセス及び前記さらなるエピタキシアル成長プロセスは、同一の成長装置によって遂行されることを特徴とする、請求項２又は３に記載の方法。
【請求項５】
前記追加的半導体領域は、好ましくは、前記メサ形状半導体領域よりも高次に、高次ドープされることを特徴とする、請求項１、２、３、又は、４に記載の方法。
【請求項６】
前記追加的半導体領域及び前記メサ形状半導体領域のために、異なる半導体材料が選択されることを特徴とする、請求項１乃至５のうちのいずれかに記載の方法。
【請求項７】
前記メサ形状半導体領域のために、高バンドギャップＩＩＩ−Ｖ半導体材料が選択され、前記追加的半導体領域のために、低バンドギャップＩＩＩ−Ｖ半導体材料が選択されることを特徴とする、請求項６に記載の方法。
【請求項８】
前記導電性接続領域が形成され、前記追加的半導体領域と接触することを特徴とする、請求項１乃至７のうちのいずれかに記載の方法。
【請求項９】
前記マスキング層のために、絶縁層が選択されることを特徴とする、請求項１乃至８のうちのいずれかに記載の方法。
【請求項１０】
前記マスキング層は、前記メサ形状半導体領域の高さよりもずっと低い熱さを備えること、並びに、前記マスキング層の上に、前記メサ形状半導体領域の高さより小さいが前記メサ形状半導体領域の高さに近い厚さを有するフォトレジスト層が蒸着され、然る後、前記フォトレジスト層によって被覆されていない前記マスキング層の一部が取り除かれ、次に、フォトレジスト層が取り除かれることを特徴とする、請求項１乃至９のうちのいずれかに記載の方法。
【請求項１１】
前記追加的半導体領域の形成後、厚い絶縁領域が蒸着され、前記構造は、前記追加的半導体領域より下のレベルに平坦化されることを特徴とする、請求項１乃至１０のうちのいずれかに記載の方法。
【請求項１２】
前記メサ形状半導体領域のために、ナノワイヤが選択されることを特徴とする、請求項１乃至１１のうちのいずれかに記載の方法。
【請求項１３】
前記半導体本体のための開始地点として、シリコン基板が選択されることを特徴とする、請求項１乃至１２のうちのいずれかに記載の方法。
【請求項１４】
前記半導体素子のために、トランジスタが選択されることを特徴とする、請求項１乃至１３のうちのいずれかに記載の方法。
【請求項１５】
前記メサ形状半導体領域は、バイポーラトランジスタのエミッタ又はコレクタを形成し、或いは、電界効果トランジスタのソース又はドレインへの接点を形成することを特徴とする、請求項１４に記載の方法。
【請求項１６】
請求項１乃至１５のうちのいずれか１項に記載の方法によって得られる半導体デバイス。
【請求項１】
少なくとも１つの半導体素子を備える半導体本体を備える半導体デバイスを製造する方法であり、
前記半導体本体の上には、メサ形状半導体領域が形成され、マスキング層が、前記メサ形状半導体領域の上に蒸着され、その頂部で前記メサ形状半導体領域の側面と境界を接する前記マスキング層の一部が取り除かれ、導電性接続領域が、結果として得られる構造の上に形成され、前記メサ形状半導体領域のための接点を形成する方法であって、
前記マスキング層の前記部分の除去後、前記導電性接続領域の形成前に、前記メサ形状半導体領域が、前記マスキング層の前記部分の除去によって自由にされる前記メサ形状半導体領域の側面で追加的半導体領域によって広げられることを特徴とする、
方法。
【請求項２】
前記メサ形状半導体領域は、さらなるエピタキシアル成長プロセスによって形成されることを特徴とする、請求項１に記載の方法。
【請求項３】
前記エピタキシアル成長プロセスは、前記さらなるエピタキシアル成長プロセスよりも高い温度で遂行されることを特徴とする、請求項２に記載の方法。
【請求項４】
前記エピタキシアル成長プロセス及び前記さらなるエピタキシアル成長プロセスは、同一の成長装置によって遂行されることを特徴とする、請求項２又は３に記載の方法。
【請求項５】
前記追加的半導体領域は、好ましくは、前記メサ形状半導体領域よりも高次に、高次ドープされることを特徴とする、請求項１、２、３、又は、４に記載の方法。
【請求項６】
前記追加的半導体領域及び前記メサ形状半導体領域のために、異なる半導体材料が選択されることを特徴とする、請求項１乃至５のうちのいずれかに記載の方法。
【請求項７】
前記メサ形状半導体領域のために、高バンドギャップＩＩＩ−Ｖ半導体材料が選択され、前記追加的半導体領域のために、低バンドギャップＩＩＩ−Ｖ半導体材料が選択されることを特徴とする、請求項６に記載の方法。
【請求項８】
前記導電性接続領域が形成され、前記追加的半導体領域と接触することを特徴とする、請求項１乃至７のうちのいずれかに記載の方法。
【請求項９】
前記マスキング層のために、絶縁層が選択されることを特徴とする、請求項１乃至８のうちのいずれかに記載の方法。
【請求項１０】
前記マスキング層は、前記メサ形状半導体領域の高さよりもずっと低い熱さを備えること、並びに、前記マスキング層の上に、前記メサ形状半導体領域の高さより小さいが前記メサ形状半導体領域の高さに近い厚さを有するフォトレジスト層が蒸着され、然る後、前記フォトレジスト層によって被覆されていない前記マスキング層の一部が取り除かれ、次に、フォトレジスト層が取り除かれることを特徴とする、請求項１乃至９のうちのいずれかに記載の方法。
【請求項１１】
前記追加的半導体領域の形成後、厚い絶縁領域が蒸着され、前記構造は、前記追加的半導体領域より下のレベルに平坦化されることを特徴とする、請求項１乃至１０のうちのいずれかに記載の方法。
【請求項１２】
前記メサ形状半導体領域のために、ナノワイヤが選択されることを特徴とする、請求項１乃至１１のうちのいずれかに記載の方法。
【請求項１３】
前記半導体本体のための開始地点として、シリコン基板が選択されることを特徴とする、請求項１乃至１２のうちのいずれかに記載の方法。
【請求項１４】
前記半導体素子のために、トランジスタが選択されることを特徴とする、請求項１乃至１３のうちのいずれかに記載の方法。
【請求項１５】
前記メサ形状半導体領域は、バイポーラトランジスタのエミッタ又はコレクタを形成し、或いは、電界効果トランジスタのソース又はドレインへの接点を形成することを特徴とする、請求項１４に記載の方法。
【請求項１６】
請求項１乃至１５のうちのいずれか１項に記載の方法によって得られる半導体デバイス。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公表番号】特表２０１０−５００７７３（Ｐ２０１０−５００７７３Ａ）
【公表日】平成２２年１月７日（２０１０．１．７）
【国際特許分類】
【出願番号】特願２００９−５２４２９１（Ｐ２００９−５２４２９１）
【出願日】平成１９年８月１３日（２００７．８．１３）
【国際出願番号】ＰＣＴ／ＩＢ２００７／０５３２１１
【国際公開番号】ＷＯ２００８／０２０３９４
【国際公開日】平成２０年２月２１日（２００８．２．２１）
【出願人】（５９００００２４８）コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ (12,071)
【Ｆターム（参考）】
【公表日】平成２２年１月７日（２０１０．１．７）
【国際特許分類】
【出願日】平成１９年８月１３日（２００７．８．１３）
【国際出願番号】ＰＣＴ／ＩＢ２００７／０５３２１１
【国際公開番号】ＷＯ２００８／０２０３９４
【国際公開日】平成２０年２月２１日（２００８．２．２１）
【出願人】（５９００００２４８）コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ (12,071)
【Ｆターム（参考）】
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