【課題】本発明は、高性能でかつ閾値電圧の低い半導体装置とその製造方法を提供することを目的とする。
【解決手段】基板に形成され、ＮＭＯＳトランジスタが形成されるＮＭＯＳ形成領域とＰＭＯＳトランジスタが形成されるＰＭＯＳ形成領域とを絶縁分離する素子分離領域と、該基板上に形成されたＨｉｇｈ−ｋ材料からなるＮＭＯＳおよびＰＭＯＳのゲート絶縁膜と、該ＮＭＯＳのゲート絶縁膜上に形成されたＮＭＯＳゲート電極と、該ＰＭＯＳゲート絶縁膜上に形成された第１ニッケルシリサイド層と、該第１ニッケルシリサイド層上に形成され、該第１ニッケルシリサイド層よりも厚くかつ該第１ニッケルシリサイド層よりニッケル密度が大きい第２ニッケルシリサイド層と、を有するＰＭＯＳゲート電極と、該ＮＭＯＳゲート電極および該ＰＭＯＳゲート電極の側壁に形成されたサイドウォールスペーサとを備える。 （もっと読む）

本発明はソース領域又はドレイン領域へのコンタクトに関する。コンタクトは導電性材料を有するが、その導電性材料は絶縁体によりソース領域又はドレイン領域から分離されている。
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【課題】シリサイド層が第１不純物拡散層まで拡がるのを抑制し、複数種類のトランジスタを自由に設計することが可能な半導体装置及びその製造方法を提供する。
【解決手段】少なくとも、基台部１Ｂの上に複数立設された柱状のピラー部１Ｃを含むシリコン基板１と、基台部１Ｂの側面１ｂを覆うように設けられるビット線６と、ピラー部１Ｃの側面を覆うゲート絶縁膜４と基台部１Ｂの上面１ａにおいて、ピラー部１Ｃが設けられる位置以外の領域に設けられる第1不純物拡散層８と、ピラー部１Ｃの上面１ｄに形成される第２不純物拡散層１４と、ビット線６とシリコン基板１との間に形成され、第１不純物拡散層８との間で高低差を有し、且つ、上端５ａが、第１不純物拡散層８の上端８ａよりも低い位置に配されてなる第３不純物拡散層５と、ピラー部１Ｃの側面１ｃ側に設けられるワード線１０の一部をなすゲート電極１０Ａと、が備えられる。 （もっと読む）

【課題】 直列接続電界効果型トランジスタの回路モデルパラメータのフィッティング方法に関し、多段直列接続電界効果型トランジスタの回路モデルパラメータの効率的な抽出手順を提供し、モデル化を実施可能にする。
【解決手段】 多段直列接続電界効果型トランジスタの評価テスト用デバイスを用意し、複数のゲート電極に印加する電圧を制御して電気特性を評価し、パラメータ変数の基準値を孤立電界効果型トランジスタのモデル変数で設定し、さらに、パラメータ変数の微小変動分を加える形で回路モデルを作成し、次いで、評価した電気特性の多数のバイアス点とパラメータ変数の微小変動分の関係を、評価関数で評価し、評価関数を最小化することで微小変動分の変数の最適解を求め、最適解を多数の多段直列接続電界効果型トランジスタの評価テスト用デバイスについて求めてレイアウト変数の関数としてモデル化する。 （もっと読む）

【課題】柱状半導体層が微細化されて高集積化されても、コンタクト抵抗の増加を抑制する構造の半導体装置を提供する。
【解決手段】半導体装置は、基板（半導体基板１）と、半導体基板１上に設けられた、半導体柱状部（柱状半導体層３）と、の天面に接するように設けられた、柱状半導体層３と同径以下のコンタクト柱状部（コンタクト層７）と、この天面に設けられた凹部をと備えるものである。 （もっと読む）

【課題】 半導体装置におけるトランジスタの熱破壊を防止し得るとともに、安全動作領域（ＳＯＡ）を拡大しトランジスタ設計の自由度を高め得る半導体装置及びその製造方法を提供すること。
【解決手段】 トランジスタセルを並列にチップ内に均一に配置した半導体装置において、チップの面中央部にトランジスタセルの不動作領域を形成する。不動作領域を形成手段として、１）ソースとドレインのｎ型拡散層を設けない方法 ２）ソースとドレインのコンタクト窓を開けない方法 ３）ゲート電極を分岐してソースに接続する方法を採る。また、不動作領域の形成に代えて当該領域のトランジスタセルの閾値電圧を高くして動作電流を低くする手段を採ることもできる。 （もっと読む）

【課題】ソース／ドレイン領域における接合部の耐圧を向上でき、寄生バイポーラトランジスタ特性の影響を低減できる半導体装置を提供する。
【解決手段】（ａ）に示す低耐圧トランジスタは、ソース／ドレイン領域１３，１４間の基板１１の第１領域上に形成されたゲート絶縁膜１５及び第１ゲート電極１６と、ソース／ドレイン領域１３，１４上のシリサイド層１３Ａ，１４Ａとを備える。（ｂ）に示す高耐圧トランジスタは、ソース／ドレイン領域２３，２４間の基板１１の表面が所定の深さ除去された第２領域上に形成された、ゲート絶縁膜１５より膜厚が厚いゲート絶縁膜２５、及び第２ゲート電極１６と、ソース／ドレイン領域２３，２４上のシリサイド層２３Ａ，２４Ａとを備える。所定の深さはゲート絶縁膜２５とゲート絶縁膜１５との厚さの差に相当し、シリサイド層２３Ａ，２４Ａの上面は基板１１の第２領域とゲート絶縁膜２５との界面より高い構造を有する。 （もっと読む）

【課題】「ひずみシリコン」技術を用いて形成された半導体装置において、ＮＭＯＳトランジスタの電流駆動能力の向上を達成できるとともに、ＰＭＯＳトランジスタの電流駆動能力の低下を抑制した半導体装置およびその製造方法を提供する。
【解決手段】シリコン基板１の全面に、例えばＰＥＣＶＤ法（プラズマ化学気相成長法）を用いて、厚さ２０〜８０ｎｍのシリコン窒化膜を形成してライナー膜１８とする。なお、ライナー膜１８の成膜条件としては、成膜温度４００℃以下で、Tensileストレスが０〜８００ＭＰａとなるように条件を設定する。そして、紫外線照射およびまたは３００〜５００℃の熱処理を行うことにより膜収縮させ、ＰＭＯＳ領域におけるライナー膜１８では、ゲート電極４のサイドウォール窒化膜１４の側面外方において、サイドウォール窒化膜１４に沿って連続的、あるいは断続的にクラックＣＲを発生させる。 （もっと読む）

【課題】隣接するゲート電極間の距離が小さい場合であっても、応力膜によりチャネル領域に効果的に応力を発生させて電荷移動度を向上させることのできる半導体装置、およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置は、素子分離領域を有する半導体基板と、前記半導体基板上に各々ゲート絶縁膜を介して略並列に形成された複数のゲート電極と、前記半導体基板内の前記複数のゲート電極下の領域に各々形成された複数のチャネル領域と、前記半導体基板内の前記複数のチャネル領域を挟んだ領域に形成されたソース・ドレイン領域と、前記半導体基板および前記複数のゲート電極上を覆うように形成された第１の応力膜と、前記複数のゲート電極間の領域に形成された空隙内の少なくとも一部に形成された第２の応力膜と、を有する。 （もっと読む）

【課題】電力用半導体装置において十分な基板強度を確保しつつ低オン抵抗且つ高耐圧でスイッチング速度を向上できるようにする。
【解決手段】Ｐ型の半導体基板１に形成されたＮ型のリサーフ領域２と、半導体基板１の上部にリサーフ領域２と隣接したＰ型のベース領域３と、ベース領域３にリサーフ領域２と離隔したＮ型のエミッタ／ソース領域８と、ベース領域３にエミッタ／ソース領域８と隣接したＰ型のベース接続領域１０と、エミッタ／ソース領域８の上からベース領域３の上及びリサーフ領域２の上に形成されたゲート絶縁膜６並びにゲート電極７と、リサーフ領域２にベース領域３と離隔したＰ型のコレクタ領域４とを有している。半導体基板１は、その抵抗値が半導体基板１に添加された不純物濃度で決まる抵抗値の２倍以上となるように結晶欠陥が導入されている。 （もっと読む）

【課題】炭化ケイ素からなる基板上に欠陥密度の低減された活性層が形成された炭化ケイ素半導体装置およびその製造方法を提供する。
【解決手段】半導体装置１は、面方位{０００１}に対しオフ角が５０°以上６５°以下である、炭化ケイ素からなる基板２と、バッファ層２１と、活性層（エピタキシャル層３、ｐ型層４、およびｎ+領域５、６）とを備える。バッファ層２１は、基板２上に形成され、炭化ケイ素からなる。活性層は、バッファ層２１上に形成され、炭化ケイ素からなる。活性層におけるマイクロパイプ密度は基板２におけるマイクロパイプ密度より低い。また、活性層における、バーガーズベクトルの向きが[０００１]である転位の密度は、基板２における当該転位の密度より高い。 （もっと読む）

【課題】チャネル移動度のような電気的特性の優れた炭化ケイ素半導体装置およびその製造方法を提供する。
【解決手段】半導体装置１は、面方位｛０００１｝に対しオフ角が５０°以上６５°以下である、炭化ケイ素からなる基板２と、半導体層（図１のｐ型層４）と絶縁膜（図１の酸化膜８）とを備える。半導体層（ｐ型層４）は基板２上に形成され、炭化ケイ素からなる。絶縁膜（酸化膜８）は、半導体層（ｐ型層４）の表面に接触するように形成されている。半導体層と絶縁膜との界面（チャネル領域と酸化膜８との界面）から１０ｎｍ以内の領域における窒素原子濃度の最大値が１×１０²¹ｃｍ^-3以上である。 （もっと読む）

【課題】電極の接触抵抗の低減によって高性能化した半導体装置の製造方法および半導体装置を提供する。
【解決手段】半導体基板上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上にゲート電極を形成する工程と、半導体基板上に第１の金属を堆積する工程と、第１の熱処理により第１の金属と半導体基板を反応させて、前記ゲート電極両側の前記半導体基板表面に金属半導体化合物層を形成する工程と、金属半導体化合物層中に、Ｓｉの原子量以上の質量を有するイオンをイオン注入する工程と、金属半導体化合物層上に第２の金属を堆積する工程と、第２の熱処理により、第２の金属を金属半導体化合物層中に拡散させることで、金属半導体化合物層と半導体基板の界面に、第２の金属を偏析させて界面層を形成する工程を有することを特徴とする半導体装置の製造方法。 （もっと読む）

【課題】層間絶縁膜を厚くしなくてもソース配線の外にドレイン配線を引き出せ、かつ、ＬＯＣＯＳ酸化膜や層間絶縁膜などの絶縁膜の絶縁破壊を防止できるようにする。
【解決手段】素子部８から配線引出し部９に延設されるようにｎ^-型ドリフト層４の裏面に裏面電極１９を備え、この裏面電極１９とソース配線１８との間に電流が流れるような構造、つまりｎ^-型ドリフト層４の表裏を貫通して縦方向に電流を流す構造にする。そして、裏面電極１９を配線引出し部９まで延設し、ｎ⁺型コンタクト領域２１、配線引出し部９のｎ^-型ドリフト層４、ｎウェル領域２０およびｎ⁺型コンタクト領域２１を通じてドレイン配線２３と接続する。すなわち、裏面電極１９を通じて電流が流れるようにすることにより、ドレイン配線２３を素子部８の外に引き出した構造とする。 （もっと読む）

【課題】ｐ型ＭＩＳＦＥＴまたはｎ型ＭＩＳＥＦＥＴを有する半導体装置において、ｐ型ＭＩＳＦＥＴまたはｎ型ＭＩＳＥＦＥＴのソース／ドレイン電極界面抵抗を低減する半導体装置およびその製造方法を提供する。
【解決手段】半導体基板１００にｐ型ＭＩＳＦＥＴ２００を備える半導体装置であって、ｐ型ＭＩＳＦＥＴ２００が、半導体基板１００中のチャネル領域２０４と、チャネル領域２０４上に形成されたゲート絶縁膜２０６と、ゲート絶縁膜２０６上に形成されたゲート電極２０８と、チャネル領域２０４の両側の、Ｎｉを含有するシリサイド層２１０で形成されたソース／ドレイン電極と、ソース／ドレイン電極と半導体基板１００との界面の半導体基板１００側に形成された、Ｍｇ、ＣａまたはＢａを含有する界面層２３０を有することを特徴とする半導体装置およびその製造方法。 （もっと読む）

【課題】 ソース／ドレイン領域にシリコン層を成長する半導体装置の製造方法を提供する。
【解決手段】 半導体装置の製造方法は、半導体基板上にゲート絶縁層，ポリシリコン層の積層を形成する工程と、前記ポリシリコン層の表面に第１の加速エネルギでｐ型不純物を高濃度にドープする工程と、前記ポリシリコン層，ゲート絶縁層をパターニングし，ゲート電極を形成すると共に，その両側に基板シリコン表面を露出する工程と，前記露出した基板シリコン表面に前記第１の加速エネルギより高い第２の加速エネルギでｐ型不純物を深くイオン注入する工程と、シリコン層を、前記ポリシリコン層表面上には成長させず、前記基板シリコン表面上にのみ成長する工程と、
を有する。 （もっと読む）

【課題】金属シリサイド層の異常成長を防止する。
【解決手段】半導体基板１にゲート絶縁膜５、ゲート電極６ａ，６ｂ、ソース・ドレイン用のｎ^＋型半導体領域７ｂおよびｐ^＋型半導体領域８ｂを形成する。それから、サリサイド技術によりゲート電極６ａ，６ｂおよびソース・ドレイン領域上に金属シリサイド層１３を形成する。そして、金属シリサイド層１３の表面を還元性ガスのプラズマで処理してから、半導体基板１を大気中にさらすことなく、金属シリサイド層１３上を含む半導体基板１上に窒化シリコンからなる絶縁膜２１をプラズマＣＶＤ法で堆積させる。 （もっと読む）

【課題】ＬＤＭＯＳトランジスタと保護ダイオードの降伏電圧の差を常に一定とする半導体装置の構造及びその製造方法を提供する。
【解決手段】半導体基板１にはＬＤＭＯＳが形成され、このＬＤＭＯＳを静電破壊から保護するダイオードが作り込まれている。ＬＤＭＯＳのドレイン領域５はダイオードのカソード領域１１として用いられ、ＬＤＭＯＳのバックゲート領域はダイオードのアノード領域１４として用いられる。ダイオードのカソード領域１１とＬＤＭＯＳのドレイン領域５とは同じ工程で形成され、ダイオードのアノード１４とＬＤＭＯＳのバックゲート領域４とは同じ工程で形成される。ソース領域とドレイン領域とが半導体基板の横方向に並べられた横型ＭＯＳトランジスタと保護ダイオードとの降伏電圧の差を常に一定とすることができる。 （もっと読む）

【課題】半導体素子の熱による素子欠陥及び破壊を未然に防止するのに適した半導体素子及びその製造方法を提供する。
【解決手段】ウェハー上にトランジスタ１０を形成する段階と、トランジスタ１０の上部に絶縁層を形成する段階と、トランジスタ１０の両側のソース／ドレイン領域のうち一方の側のソース／ドレイン領域の電気的連結のための第１コンタクトホール２０及び第２コンタクトホール３０を絶縁層に形成する段階と、第２コンタクトホール３０の内部に相変化物質を蒸着し、温度変化によって電気的連結を選択的に遮断する相変化物質層３１を形成する段階と、第１コンタクトホール２０及び第２コンタクトホール３０を埋め立てる段階と、を含んで半導体素子の製造方法。 （もっと読む）

【課題】ハロー領域により短チャネル効果を抑制し、且つ接合リーク電流の発生や接合容量の増加を抑制することのできる半導体装置およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置は、Ｓｉ基板と、前記Ｓｉ基板上にゲート絶縁膜を介して形成されたゲート電極と、前記Ｓｉ基板の前記ゲート電極の下方に形成されたチャネル領域と、前記チャネル領域を挟んで形成されたソース・ドレイン領域と、前記チャネル領域を挟んで形成され、導電型不純物を含まない第１のエピタキシャル成長結晶からなるエピタキシャル層と、前記チャネル領域と前記エピタキシャル層の間に形成され、導電型不純物を含む第２のエピタキシャル成長結晶からなる、前記ソース・ドレイン領域と異なる導電型のハロー領域と、を有する。 （もっと読む）