半導体装置、およびその製造方法
【課題】隣接するゲート電極間の距離が小さい場合であっても、応力膜によりチャネル領域に効果的に応力を発生させて電荷移動度を向上させることのできる半導体装置、およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置は、素子分離領域を有する半導体基板と、前記半導体基板上に各々ゲート絶縁膜を介して略並列に形成された複数のゲート電極と、前記半導体基板内の前記複数のゲート電極下の領域に各々形成された複数のチャネル領域と、前記半導体基板内の前記複数のチャネル領域を挟んだ領域に形成されたソース・ドレイン領域と、前記半導体基板および前記複数のゲート電極上を覆うように形成された第1の応力膜と、前記複数のゲート電極間の領域に形成された空隙内の少なくとも一部に形成された第2の応力膜と、を有する。
【解決手段】本発明の一態様に係る半導体装置は、素子分離領域を有する半導体基板と、前記半導体基板上に各々ゲート絶縁膜を介して略並列に形成された複数のゲート電極と、前記半導体基板内の前記複数のゲート電極下の領域に各々形成された複数のチャネル領域と、前記半導体基板内の前記複数のチャネル領域を挟んだ領域に形成されたソース・ドレイン領域と、前記半導体基板および前記複数のゲート電極上を覆うように形成された第1の応力膜と、前記複数のゲート電極間の領域に形成された空隙内の少なくとも一部に形成された第2の応力膜と、を有する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置、およびその製造方法に関する。
【背景技術】
【0002】
従来の半導体装置として、トランジスタのゲート電極上およびソース・ドレイン領域上を覆うように応力膜を形成した半導体装置が知られている(例えば、特許文献1参照)。
【0003】
このような特許文献1等に記載の従来の半導体装置によれば、応力膜によりゲート電極下のチャネル領域に応力を発生させて、トランジスタの駆動力を向上させることができる。
【0004】
しかし、隣接するゲート電極間の距離が小さい場合には、応力膜をゲート電極間に均一な厚さで形成することが困難であり、ゲート電極間における応力膜や応力膜上に形成される層間絶縁膜内に空隙が形成されることがある。このような場合、特許文献1等に記載の従来の半導体装置によれば、この空隙の存在により、チャネル領域に十分な応力が発生せず、効果的にトランジスタの駆動力を向上させることができないという問題がある。
【特許文献1】特開2007−150238号公報
【発明の開示】
【発明が解決しようとする課題】
【0005】
本発明の目的は、隣接するゲート電極間の距離が小さい場合であっても、応力膜によりチャネル領域に効果的に応力を発生させて電荷移動度を向上させることのできる半導体装置、およびその製造方法を提供することにある。
【課題を解決するための手段】
【0006】
本発明の一態様は、素子分離領域を有する半導体基板と、前記半導体基板上に各々ゲート絶縁膜を介して略並列に形成された複数のゲート電極と、前記半導体基板内の前記複数のゲート電極下の領域に各々形成された複数のチャネル領域と、前記半導体基板内の前記複数のチャネル領域を挟んだ領域に形成されたソース・ドレイン領域と、前記半導体基板および前記複数のゲート電極上を覆うように形成された第1の応力膜と、前記複数のゲート電極間の領域に形成された空隙内の少なくとも一部に形成された第2の応力膜と、を有することを特徴とする半導体装置を提供する。
【0007】
また、本発明の他の態様は、半導体基板上に各々ゲート絶縁膜を介して複数のゲート電極を略並列に形成する工程と、前記半導体基板内の前記複数のゲート電極の両側にソース・ドレイン領域を形成する工程と、前記半導体基板および前記複数のゲート電極上に第1の応力膜を形成する工程と、前記第1の応力膜上に層間絶縁膜を形成する工程と、前記複数のゲート電極間の領域における前記第1の応力膜または前記層間絶縁膜内の空隙を貫通するように、前記ソース・ドレイン領域上の前記前記第1の応力膜および前記層間絶縁膜内にコンタクトホールを形成する工程と、前記空隙内の少なくとも一部に前記コンタクトホールを介して第2の応力膜を形成する工程と、を含むことを特徴とする半導体装置の製造方法を提供する。
【発明の効果】
【0008】
本発明によれば、隣接するゲート電極間の距離が小さい場合であっても、応力膜によりチャネル領域に効果的に応力を発生させて電荷移動度を向上させることのできる半導体装置、およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【0009】
〔第1の実施の形態〕
(半導体装置の構成)
図1は、本発明の第1の実施の形態に係る半導体装置の主要な構成部材の配置関係を表す上面図である。また、図2(a)は、図1の鎖線A−Aに対応する位置の半導体装置の切断面を図中の矢印の方向に見た断面図である。また、図2(b)は、図1の鎖線B−Bに対応する位置の半導体装置の切断面を図中の矢印の方向に見た断面図である。
【0010】
半導体装置1は、半導体基板2と、半導体基板2上にゲート絶縁膜3a、3bを介して並列に形成されたゲート電極4a、4bと、ゲート電極4a、4bの側面に形成されたゲート側壁5と、半導体基板2内のゲート電極4a、4b下の領域に各々形成された、結晶歪みを有するチャネル領域6a、6bと、半導体基板2内のチャネル領域6a、6bを挟んだ領域に形成されたソース・ドレイン領域7と、ソース・ドレイン領域7上に形成されたシリサイド層8と、ゲート電極4a、4b上に各々形成されたゲートシリサイド層9a、9bと、半導体基板2、ゲート電極4a、4bおよびゲート側壁5上に形成され、チャネル領域6a、6bに結晶歪みを与える第1の応力膜10と、第1の応力膜10上に形成され、ゲート電極4a、4b間の領域に空隙を有する層間絶縁膜12と、空隙内の少なくとも一部に形成され、チャネル領域6a、6bに結晶歪みを与える第2の応力膜11と、を有する。なお、上記の半導体基板2上の各部材が形成された素子領域は、素子分離領域15により周囲の領域と電気的に分離される。また、ソース・ドレイン領域7は、コンタクト13により、上層の配線等(図示しない)と接続される。
【0011】
半導体基板2は、例えば、{100}面を主面とするSi基板を用いることができる。なお、{100}面は、(100)面、および(100)面と等価な面を表す。
【0012】
素子分離領域15は、例えば、SiO2等の絶縁材料からなり、STI(Shallow Trench Isolation)構造を有する。
【0013】
ゲート絶縁膜3a、3bは、例えばSiO2、SiN、SiONや、高誘電材料(例えば、HfSiON、HfSiO、HfO等のHf系材料、ZrSiON、ZrSiO、ZrO等のZr系材料、Y2O3等のY系材料)からなる。
【0014】
ゲート電極4a、4bは、導電型不純物を含む多結晶Siまたは多結晶SiGe等のSi系多結晶からなる。n型トランジスタを構成する場合には、As、P等のn型不純物、p型トランジスタを構成する場合には、B、BF2等のp型不純物が用いられる。また、ゲート電極4a、4bは、W、Ta、Ti、Hf、Zr、Ru、Pt、Ir、Mo、Al等やこれらの化合物等からなるメタルゲート電極であってもよい。この場合、ゲートシリサイド層9a、9bは形成されない。また、メタルゲート電極とSi系多結晶電極を積層した構造であってもよい。
【0015】
ゲート側壁5は、NSG(non-doped silicate glass)等からなる第1層5aと、窒化Si膜等からなる第2層5bを含む2層構造を有する。なお、第1層5aと、第2層5bの材料は逆であってもよい。また、ゲート側壁5は、単層構造や、3層以上の構造であってもよい。
【0016】
チャネル領域6a、6bは、例えば、半導体基板2の主面の面方位が{100}であった場合、チャネル方向が<110>または<100>となるように形成される。なお、<110>軸方向は、[110]軸方向、および[110]軸方向と等価な軸方向を表し、<100>軸方向は、[100]軸方向、および[100]軸方向と等価な軸方向を表す。
【0017】
チャネル方向が<110>である場合、n型トランジスタであれば、チャネル領域6a、6bにチャネル方向またはチャネル幅方向の伸張歪みが生じると、内部の電荷(電子)の移動度が向上する。また、p型トランジスタであれば、チャネル方向の圧縮歪み、またはチャネル幅方向の伸張歪みが生じると、内部の電荷(正孔)の移動度が向上する。
【0018】
チャネル方向が<100>である場合、n型トランジスタであれば、チャネル領域6a、6bにチャネル方向またはチャネル幅方向の伸張歪みが生じると、内部の電荷(電子)の移動度が向上する。また、p型トランジスタであれば、チャネル方向またはチャネル幅方向の圧縮歪みが生じると、内部の電荷(正孔)の移動度が向上する。
【0019】
ソース・ドレイン領域7は、浅いエクステンション領域7aと深いディープ領域7bを含み、導電型不純物を半導体基板2に注入することにより形成される。ソース・ドレイン領域7に含まれる導電型不純物としては、n型トランジスタを構成する場合には、As、P等のn型不純物、p型トランジスタを構成する場合には、B、BF2等のp型不純物が用いられる。
【0020】
シリサイド層8は、Ni、Pt、Co、Er、Y、Yb、Ti、Pd、NiPt、CoNi等の金属とSiを含む化合物からなり、ソース・ドレイン領域7の上面の露出部分に形成される。
【0021】
ゲートシリサイド層9a、9bは、シリサイド層8と同様の材料からなり、ゲート電極4a、4b上にそれぞれ形成される。
【0022】
第1の応力膜10は、プラズマCVD(Chemical Vapor Deposition)法等により、周辺の部材に応力を発生させるように形成された窒化Si等からなる。この場合、プラズマCVD装置の運転条件を制御することにより、チャネル領域6a、6bにチャネル方向に平行な方向の圧縮応力または伸張応力を与えるような膜質を有するように形成することができる。例えば、プラズマCVD装置のRF(Radio Frequency)電力等を適宜設定することで、窒化Si膜中の水素濃度を制御し、伸張応力膜(n型トランジスタ用)と圧縮応力膜(p型トランジスタ用)を作り分けることができる。具体的には、水素濃度を低くして体積密度を小さくすることにより伸張応力膜を形成し、水素濃度を高くして体積密度を大きくすることにより、圧縮応力膜を形成することができる。
【0023】
また、第1の応力膜10を伸張応力膜として形成する場合は、例えば、表面の平坦なSi基板上に成膜した場合に、Si基板の表面近傍の領域に1.7GPa程度の伸張応力を発生させるような膜質に形成することが好ましい。
【0024】
ここで、プラズマCVD法は、LPCVD(Low Pressure CVD)等の他の成膜法と比較して、膜の被覆性が悪くなるという特徴を有する。そのため、ゲート電極4a、4bの間隔が、例えば、約110nmよりも狭い場合(ゲート側壁の幅を約25nmとする)には、厚さが不均一になり、ゲート電極4a、4b間の領域に層間絶縁膜12が完全に埋め込まれず、空隙が形成されやすい。なお、一例として、ゲート電極4a、4bの間隔が約110nm、ゲート側壁の幅が約25nmである場合は、第1の応力膜10は約60nmの厚さを有することが好ましい。
【0025】
層間絶縁膜12は、ゲート電極4a、4b間の領域に空隙を有する。例えば、層間絶縁膜12として、CVD法によりO3およびTEOS(Tetraethoxysilane)を用いてNSG膜を形成した場合、被覆性が悪くなるために、空隙を含んだ層間絶縁膜12を比較的容易に形成することができる。
【0026】
第2の応力膜11は、膜の被覆性が比較的よいLPCVD法等により、周辺の部材に応力を発生させるように形成された窒化Si等からなる。LPCVD法を用いた場合、窒化Siからなる第2の応力膜11は伸張応力膜として形成される。また、第2の応力膜11は、ゲート電極4a、4b間の領域に生じた層間絶縁膜12の空隙内の少なくとも一部に形成される。
【0027】
また、第2の応力膜11を伸張応力膜として形成する場合は、例えば、表面の平坦なSi基板上に成膜した場合に、Si基板の表面近傍の領域に1.2GPa程度の伸張応力を発生させるような膜質に形成することが好ましい。
【0028】
コンタクト13は、例えば、Cu、Al、Au、Ag、W等の金属からなる。また、ゲート電極4a、4b間に形成されるコンタクト13を形成するためのコンタクトホールは、層間絶縁膜12の空隙を貫通するように形成され、空隙内に第2の応力膜11を形成する際に用いられる。また、層間絶縁膜12の空隙を貫通するように素子分離領域15上に形成されるダミーコンタクト14は、層間絶縁膜12の空隙内に第2の応力膜11を効率よく形成するために形成されるものであり、上下層の部材を電気的に接続する機能は有さない。
【0029】
以下に、本実施の形態に係る半導体装置1の製造方法の一例を示す。
【0030】
(半導体装置の製造)
図3A(a)〜3F(a)は、本発明の第1の実施の形態に係る半導体装置の製造工程を示す断面図であり、その断面は図2(a)に示した断面に対応する。また、図3A(b)〜3F(b)は、本発明の第1の実施の形態に係る半導体装置の製造工程を示す断面図であり、その断面は図2(b)に示した断面に対応する。
【0031】
まず、図3A(a)、(b)に示すように、素子分離領域15(図示しない)が形成された半導体基板2上にゲート絶縁膜3a、3bを介してゲート電極4a、4bをそれぞれ形成し、ゲート電極4a、4bをマスクとして用いたイオン注入法等により半導体基板2に導電型不純物を注入し、ソース・ドレイン領域7のエクステンション領域7aを形成する。
【0032】
次に、図3B(a)、(b)に示すように、ゲート側壁5、ソース・ドレイン領域7のディープ領域7b、シリサイド層8、およびゲートシリサイド層9a、9bを形成する。ここで、ディープ領域7bは、ゲート電極4a、4bおよびゲート側壁5をマスクとして用いたイオン注入法等により、半導体基板2に導電型不純物を注入して形成される。また、シリサイド層8、およびゲートシリサイド層9a、9bは、ゲート電極4a、4bの上面およびソース・ドレイン領域7の上面の露出部分を覆うようにNi等からなる金属膜をスパッタリング等により形成し、熱処理を施して金属膜とゲート電極4a、4bならびにソース・ドレイン領域7をシリサイド化反応させることにより形成される。
【0033】
次に、図3C(a)、(b)に示すように、SiH4、NH3をソースガスとして用いるプラズマCVD法等により半導体基板2の全面上を覆うように第1の応力膜10を形成する。このとき、ゲート電極4a、4bの間隔(対向したゲート側壁5の間隔)、第1の応力膜10の被覆性等の関係により、第1の応力膜10のゲート電極4a、4b間に位置する部分の厚さは不均一になり、幅の狭い窪み16が形成される。窪み16は、例えば、図3C(a)に示すように、入り口が内部よりも狭い形状となる。
【0034】
次に、図3D(a)、(b)に示すように、CVD法等により第1の応力膜10上に層間絶縁膜12を形成する。このとき、窪み16の形状および大きさ、層間絶縁膜12の被覆性等の関係により、層間絶縁膜12は窪み16内に完全に埋め込まれず、空隙17が形成される。
【0035】
次に、図3E(a)、(b)に示すように、空隙17を貫通するように層間絶縁膜12内にコンタクト13およびダミーコンタクト14を形成するためのコンタクトホール18を形成する。
【0036】
次に、図3F(a)、(b)に示すように、コンタクトホール18を通して空隙17内に第2の応力膜11を形成する。このとき、第2の応力膜11が空隙17のなるべく多くの領域を埋めることが好ましい。なお、第2の応力膜11は、例えば、LPCVD法によりソースガスであるSi2Cl6とNH3を0.1〜10Torrの減圧下で反応させて形成する。
【0037】
次に、層間絶縁膜12上およびコンタクトホール18の底面および内側面の第2の応力膜11をエッチングにより除去した後、コンタクトホール18内に金属材料を埋め込んでコンタクト13およびダミーコンタクト14を形成することにより、図2(a)、(b)に示した半導体装置1を得る。なお、コンタクトホール18内側面の第2の応力膜11は、除去されずに残ってもよいが、上層の配線(図示しない)と半導体基板2間の寄生容量の増加を抑制し、かつコンタクト13の径を大きくするために除去されることが好ましい。
【0038】
(第1の実施の形態の効果)
本発明の第1の実施の形態によれば、層間絶縁膜12中に形成される空隙17内に第2の応力膜11を形成することにより、第1の応力膜10がチャネル領域6a、6bに発生させる歪みが空隙17の存在により減少することを抑制できる。
【0039】
さらに、第2の応力膜11がチャネル領域6a、6bに歪みを発生させる機能を有するため、半導体装置1のチャネル領域6a、6bに効率的に歪みを発生させて電荷の移動度を向上させることができる。
【0040】
なお、一般的に、圧縮応力膜の方が伸張応力膜と比べて被覆性が悪いため、第1の応力膜10として圧縮応力膜を形成する場合に、より第2の応力膜11を形成しやすくなる。第1の応力膜10の被覆性が悪いと、層間絶縁膜12が埋め込まれにくい形状の窪み16が形成され、空隙17が形成されやすいためである。
【0041】
また、本実施の形態は、n型トランジスタとp型トランジスタが混載された半導体装置に適用することもできる。この場合、第1の応力膜10は、n型トランジスタ領域においては伸張応力膜として形成され、p型トランジスタ領域においては圧縮応力膜として形成されることが好ましい。また、第2の応力膜11は、例えば、n型トランジスタとp型トランジスタにおいて伸張応力膜として形成される。
【0042】
〔第2の実施の形態〕
本発明の第2の実施の形態は、第1の実施の形態をSRAMに適用したものである。なお、第1の実施の形態と同様の点については説明を省略する。
【0043】
図4は、本発明の第2の実施の形態に係る半導体装置の主要な構成部材の配置関係を表す上面図である。
【0044】
半導体装置20は、SRAM構造を有し、PMOS領域21と、その両側のNMOS領域22を有する。各部の構造は第1の実施の形態と同様であり、第1の応力膜(図示しない)および第2の応力膜11は、伸張応力膜として形成される。第2の応力膜11は、層間絶縁膜(図示しない)の隣接したゲート電極4の間の領域に形成された空隙内に形成される。なお、第1の応力膜は、リソグラフィ法等によりPMOS領域21では圧縮応力膜、NMOS領域22では伸張応力膜に作り分けられてもよい。
【0045】
また、PMOS領域21は、所定のゲート電極4とソース・ドレイン領域7に共通に形成されるシェアードコンタクト23を有する。シェアードコンタクト23は、ゲート電極4とソース・ドレイン領域7を上層の配線等(図示しない)に接続する機能を有する。シェアードコンタクト23は、第1の実施の形態におけるコンタクト13と同様に、これを形成するためのコンタクトホールを層間絶縁膜の空隙を貫通するように形成し、第2の応力膜11を空隙内に形成するために用いることができる。
【0046】
〔第3の実施の形態〕
本発明の第3の実施の形態は、第2の応力膜の形成方法等において第1の実施の形態と異なる。なお、第1の実施の形態と同様の点については説明を省略する。
【0047】
(半導体装置の構成)
図5(a)、(b)は、本発明の第3の実施の形態に係る半導体装置の断面図である。なお、図5(a)、(b)に示す断面は、第1の実施の形態において図2(a)、(b)に示した断面にそれぞれ対応する。
【0048】
本実施の形態に係る半導体装置30においては、第2の応力膜32が、第1の応力膜31内に形成される空隙内の少なくとも一部に形成される。なお、第1の応力膜31および第2の応力膜32の材料および機能は第1の実施の形態と同様であり、チャネル領域6a、6bに結晶歪みを与える。
【0049】
以下に、本実施の形態に係る半導体装置30の製造方法の一例を示す。
【0050】
(半導体装置の製造)
図6A(a)〜6C(a)は、本発明の第3の実施の形態に係る半導体装置の製造工程を示す断面図であり、その断面は第1の実施の形態において図2(a)に示した断面に対応する。また、図6A(b)〜6C(b)は、本発明の第3の実施の形態に係る半導体装置の製造工程を示す断面図であり、その断面は第1の実施の形態において図2(b)に示した断面に対応する。
【0051】
まず、図3B(a)、(b)に示した、ゲートシリサイド層9a、9bを形成するまでの工程を第1の実施の形態と同様に行う。
【0052】
次に、図6A(a)、(b)に示すように、SiH4、NH3をソースガスとして用いるプラズマCVD法等により半導体基板2の全面上を覆うように第1の応力膜31を形成する。このとき、ゲート電極4a、4bの間隔(対向したゲート側壁5の間隔)、第1の応力膜31の被覆性等の関係により、第1の応力膜31のゲート電極4a、4b間に位置する部分の厚さは不均一になり、空隙33が形成される。空隙33の上部は、第1の応力膜31により塞がれる。
【0053】
次に、図6B(a)、(b)に示すように、CVD法等により第1の応力膜31上に層間絶縁膜34を形成する。このとき、空隙33が第1の応力膜31により密閉されているため、層間絶縁膜34は空隙33内には形成されない。
【0054】
次に、図6C(a)、(b)に示すように、空隙33を貫通するように層間絶縁膜34内にコンタクト13およびダミーコンタクト(図示しない)を形成するためのコンタクトホール18を形成し、コンタクトホール18を通して空隙33内に第2の応力膜32を形成する。このとき、第2の応力膜32が空隙33のなるべく多くの領域を埋めることが好ましい。
【0055】
次に、層間絶縁膜34上およびコンタクトホール18の底面および内側面の第2の応力膜32をエッチングにより除去した後、コンタクトホール18内に金属材料を埋め込んでコンタクト13およびダミーコンタクト(図示しない)を形成することにより、図5(a)、(b)に示した半導体装置1を得る。なお、コンタクトホール18内側面の第2の応力膜32は、除去されずに残ってもよいが、上層の配線(図示しない)と半導体基板2間の寄生容量の増加を抑制し、かつコンタクト13の径を大きくするために除去されることが好ましい。
【0056】
(第3の実施の形態の効果)
本発明の第3の実施の形態によれば、第2の応力膜32を第1の実施の形態における第2の応力膜11と異なる方法で形成し、第1の実施の形態と同様の効果を得ることができる。また、空隙を層間絶縁膜34内に形成する必要がないため、層間絶縁膜34の形成に、特に被覆性の悪くなる方法を用いなくてもよい。
【0057】
なお、第1の実施の形態における半導体装置1の第2の応力膜11を有する構造と、本実施の形態における半導体装置30の第2の応力膜32を有する構造が1つの半導体装置内に混在してもよい。
【0058】
〔第4の実施の形態〕
本発明の第4の実施の形態は、第2の応力膜の形状等において第1の実施の形態と異なる。なお、第1の実施の形態と同様の点については説明を省略する。
【0059】
(半導体装置の構成)
図7は、本発明の第4の実施の形態に係る半導体装置の主要な構成部材の配置関係を表す上面図である。また、図8(a)は、図7の鎖線C−Cに対応する位置の半導体装置の切断面を図中の矢印の方向に見た断面図である。また、図8(b)は、図7の鎖線D−Dに対応する位置の半導体装置の切断面を図中の矢印の方向に見た断面図である。
【0060】
本実施の形態に係る半導体装置40においては、素子分離領域15のゲート電極4a、4bの間(対向したゲート側壁5の間)の領域に凹部15aが形成される。そのため、凹部15a上の領域において、第2の応力膜42の占める領域が大きくなる(図8(b)の断面における断面積が大きくなる)。なお、第1の応力膜41および第2の応力膜42の材料および機能は第1の実施の形態と同様であり、チャネル領域6a、6bに結晶歪みを与える。
【0061】
なお、ソース・ドレイン領域7上の領域においては、第2の応力膜42およびその他の部材の構造は、第1の実施の形態における第2の応力膜11およびその他の部材と同様であり、図8(a)の断面は図2(a)の断面とほぼ等しくなる。
【0062】
以下に、本実施の形態に係る半導体装置40の製造方法の一例を示す。
【0063】
(半導体装置の製造)
図9A(a)〜9D(a)は、本発明の第4の実施の形態に係る半導体装置の製造工程を示す断面図であり、その断面は図8(a)に示した断面に対応する。また、図9A(b)〜9D(b)は、本発明の第4の実施の形態に係る半導体装置の製造工程を示す断面図であり、その断面は図8(b)に示した断面に対応する。
【0064】
まず、図9A(a)、(b)に示すように、図3B(a)、(b)に示した、ゲートシリサイド層9a、9bを形成するまでの工程を第1の実施の形態と同様に行う。
【0065】
次に、図9B(a)、(b)に示すように、素子分離領域15のゲート電極4a、4bの間(対向したゲート側壁5の間)の領域にRIE(Reactive Ion Etching)法やウェットエッチング法によるエッチングを施し、凹部15aを形成する。
【0066】
次に、図9C(a)、(b)に示すように、SiH4、NH3をソースガスとして用いるプラズマCVD法等により半導体基板2の全面上を覆うように第1の応力膜41を形成する。このとき、ゲート電極4a、4bの間隔(対向したゲート側壁5の間隔)、第1の応力膜41の被覆性等の関係により、第1の応力膜41のゲート電極4a、4b間に位置する部分の厚さは不均一になり、幅の狭い窪み45が形成される。このとき、素子分離領域15上の領域においては、凹部15aのために窪み45がソース・ドレイン領域7上の領域における位置よりも深い位置まで形成される。
【0067】
次に、図9D(a)、(b)に示すように、CVD法等により第1の応力膜41上に層間絶縁膜44を形成する。このとき、窪み45の形状および大きさ、層間絶縁膜44の被覆性等の関係により、層間絶縁膜44は窪み45内に完全に埋め込まれず、空隙43が形成される。このとき、素子分離領域15上の領域においては、窪み45が深い位置まで形成されており、窪み45のアスペクト比(深さ/幅)がソース・ドレイン領域7上の領域よりも大きいため、層間絶縁膜44が窪み45内により埋め込まれにくい。その結果、素子分離領域15上の領域において、ソース・ドレイン領域7上の領域よりも大きい空隙43が形成される。
【0068】
次に、第2の応力膜42、コンタクト13、およびダミーコンタクト14を第1の実施の形態と同様に形成することにより、図8(a)、(b)に示した半導体装置40を得る。
【0069】
なお、本実施の形態においては、素子分離領域15上の領域において、特に空隙43が大きいため、空隙43内に効率的に第2の応力膜42を形成するために、素子分離領域15上にもコンタクトホールを形成することが特に好ましい。すなわち、半導体装置40はダミーコンタクト14を有することが好ましい。
【0070】
(第4の実施の形態の効果)
本発明の第4の実施の形態によれば、素子分離領域15上の領域において、第2の応力膜42の占める領域を大きくすることができるため、より効果的にチャネル領域6a、6bに歪みを発生させることができる。
【0071】
また、第1の応力膜41、または第1の応力膜41および第2の応力膜42が、半導体基板2とゲート絶縁膜3a、3bとの界面よりも低い位置にまで形成されるため、半導体基板2の表面に平行な方向からもチャネル領域6a、6bに力を加え、より効果的にチャネル領域6a、6bに歪みを発生させることができる。
【0072】
なお、上記において、本実施の形態は、第1の実施の形態と同様に層間絶縁膜44内に形成される空隙43内に第2の応力膜42を形成するものとして説明したが、第2の応力膜42の一部または全部は、第3の実施の形態と同様に、第1の応力膜41内に形成される空隙内に形成されてもよい。
【0073】
〔第5の実施の形態〕
本発明の第5の実施の形態は、第2の応力膜の形状等において第1の実施の形態と異なる。なお、第1の実施の形態と同様の点については説明を省略する。
【0074】
(半導体装置の構成)
図10(a)、(b)は、本発明の第5の実施の形態に係る半導体装置の断面図である。なお、図10(a)、(b)に示す断面は、第1の実施の形態において図2(a)、(b)に示した断面にそれぞれ対応する。
【0075】
本実施の形態に係る半導体装置50においては、ゲート電極4a、4b側面のゲート側壁55が、側面が半導体基板2に対して垂直に近い角度で形成された形状を有する。そのため、第1の応力膜51内に形成される空隙53の幅が広くなり、その中に形成される第2の応力膜52の体積も大きくなる。なお、第1の応力膜51および第2の応力膜52の材料および機能は第1の実施の形態と同様であり、チャネル領域6a、6bに結晶歪みを与える。
【0076】
以下に、本実施の形態に係る半導体装置50の製造方法の一例を示す。
【0077】
(半導体装置の製造)
図11A(a)〜11C(a)は、本発明の第5の実施の形態に係る半導体装置の製造工程を示す断面図であり、その断面は図10(a)に示した断面に対応する。また、図11A(b)〜11C(b)は、本発明の第5の実施の形態に係る半導体装置の製造工程を示す断面図であり、その断面は図10(b)に示した断面に対応する。
【0078】
まず、図3A(a)、(b)に示した、ソース・ドレイン領域7のエクステンション領域7aを形成するまでの工程を第1の実施の形態と同様に行う。
【0079】
次に、図11A(a)、(b)に示すように、CVD法等により半導体基板2の全面上に絶縁膜56a、56b、57を積層する。ここで、絶縁膜56a、56bは、後の工程においてゲート絶縁膜55の第1層55aおよび第2層55bに加工される膜である。また、絶縁膜57は、アッシャーやCVD法により形成されるSi酸化膜等が用いられ、側面が半導体基板2に対して垂直に近い角度で形成されたゲート側壁55に絶縁膜56a、56bを加工するために用いられる。
【0080】
次に、図11B(a)、(b)に示すように、RIE法等により半導体基板2の表面に略垂直な方向にエッチングを施す。これにより、絶縁膜57の絶縁膜56bの上面に位置する部分が除去され、絶縁膜56bの側面に位置する部分が残る。なお、絶縁膜57の絶縁膜56bの上面に位置する部分が完全に除去される前に、絶縁膜57と絶縁膜56bのエッチング選択比をとることのできる等方性のエッチング条件に切り替えることが好ましい。
【0081】
さらに、図11C(a)、(b)に示すように、半導体基板2の表面に略垂直な方向のエッチングを続け、絶縁膜56a、56bをゲート側壁55の第1層55aおよび第2層55bに加工する。このとき、絶縁膜56bの側面に残った絶縁膜57が、除去されるまで絶縁膜56bの側面を保護するため、側面が半導体基板2に対して垂直に近い角度で形成されたゲート側壁55が形成される。
【0082】
次に、図11D(a)、(b)に示すように、SiH4、NH3をソースガスとして用いるプラズマCVD法等により半導体基板2の全面上を覆うように第1の応力膜51を形成する。このとき、ゲート電極4a、4bの間隔(対向したゲート側壁5の間隔)、第1の応力膜51の被覆性等の関係により、第1の応力膜51がゲート電極4a、4b間の領域に均一な厚さで形成されず、空隙53が形成される。空隙53の上部は、第1の応力膜51により塞がれる。
【0083】
次に、層間絶縁膜54、第2の応力膜52、コンタクト13、およびダミーコンタクト(図示しない)を第1の実施の形態と同様に形成することにより、図10(a)、(b)に示した半導体装置40を得る。
【0084】
(第5の実施の形態の効果)
本発明の第5の実施の形態によれば、ゲート側壁55を側面が半導体基板2に対して垂直に近い角度となるように形成することにより、空隙53を大きくすることができる。それにより、空隙53内に形成される第2の応力膜52の占める領域を大きくし、より効果的にチャネル領域6a、6bに歪みを発生させることができる。
【0085】
なお、上記において、本実施の形態は、第3の実施の形態と同様に第1の応力膜51内に形成される空隙53内に第2の応力膜52を形成するものとして説明したが、第2の応力膜52の一部または全部は、第1の実施の形態と同様に、層間絶縁膜54内に形成される空隙内に形成されてもよい。
【0086】
〔第6の実施の形態〕
本発明の第6の実施の形態は、n型トランジスタ領域とp型トランジスタ領域に応力膜を作り分ける場合の形態である。なお、第1の実施の形態と同様の点については説明を省略する。
【0087】
(半導体装置の構成)
図12(a)、(b)は、本発明の第6の実施の形態に係る半導体装置のn型トランジスタ領域およびp型トランジスタ領域の断面図である。なお、図12(a)、(b)に示す断面は、第1の実施の形態において図2(a)に示した方向の断面にそれぞれ対応する。
【0088】
本実施の形態に係る半導体装置は、n型トランジスタ領域60aにおいてチャネル領域6a、6bに圧縮歪みを与える第2の応力膜62を含み、p型トランジスタ領域60bにおいて第2の応力膜を含まない構造を有する。ここで、p型トランジスタ領域60bにおいては、ゲート側壁66を丸みの落ちたテーパー形状とすることにより、ゲート電極4c、4dの間隔(対向したゲート側壁66の間隔)を拡げている。これにより、層間絶縁膜64内に空隙が形成されない。一方、n型トランジスタ領域60aは、第1の実施の形態に係る半導体装置1の構造と同様であり、ゲート側壁65の形状も第1の実施の形態に係るゲート側壁5と同様である。
【0089】
また、第1の応力膜は、n型トランジスタ領域60aにおいては、チャネル領域6a、6bに伸張歪みを与える第1の応力膜61a、p型トランジスタ領域60bにおいては、チャネル領域6c、6dに圧縮歪みを与える第1の応力膜61bに作り分けられる。
【0090】
以下に、本実施の形態に係る半導体装置の製造方法の一例を示す。
【0091】
(半導体装置の製造)
図13A(a)〜13C(a)は、本発明の第6の実施の形態に係る半導体装置の製造工程を示す断面図であり、その断面は図12(a)に示した断面に対応する。また、図13A(b)〜13C(b)は、本発明の第3の実施の形態に係る半導体装置の製造工程を示す断面図であり、その断面は図13(b)に示した断面に対応する。
【0092】
まず、図13A(a)、(b)に示すように、図3D(a)、(b)に示した層間絶縁膜64を形成するまでの工程をn型トランジスタ領域60aおよびp型トランジスタ領域60bにおいて第1の実施の形態と同様に行う。すなわち、n型トランジスタ領域60a、p型トランジスタ領域60bともに第1の応力膜61a、および空隙63を含む層間絶縁膜64が形成される
【0093】
次に、図13B(a)、(b)に示すように、リソグラフィ法とRIE法等によりp型トランジスタ領域60bの第1の応力膜61aおよび層間絶縁膜64を選択的に除去し、ゲート側壁66をテーパー形状に加工する。ここで、ゲート側壁66は、例えば、第1の応力膜61aおよび層間絶縁膜64と同時に異方性エッチングを施すことにより、テーパー形状に加工される。
【0094】
次に、図13C(a)、(b)に示すように、SiH4、NH3をソースガスとして用いるプラズマCVD法等により半導体基板2の全面上を覆うように第1の応力膜61bを形成する。このとき、第1の応力膜61bは、n型トランジスタ領域60aでは層間絶縁膜64上に形成され、p型トランジスタ領域60bではゲート電極4c、4dおよびゲート側壁66上に形成される。ここで、ゲート側壁66がテーパー形状であるため、ゲート電極4c、4dの間隔(対向したゲート側壁66の間隔)が大きく、ゲート電極4c、4d間の領域においても第1の応力膜61bがほぼ均一の厚さに形成される。
【0095】
次に、図13D(a)、(b)に示すように、リソグラフィ法とRIE法等によりn型トランジスタ領域60aの第1の応力膜61bを選択的に除去し、CVD法等により半導体基板の全上に層間絶縁膜64を形成する。このとき、層間絶縁膜64は、n型トランジスタ領域60aでは既に形成されている層間絶縁膜64上に形成され、p型トランジスタ領域60bでは第1の応力膜61b上に形成される。ここで、第1の応力膜61bがゲート電極4c、4d間の領域においてもほぼ均一の厚さに形成されているため、層間絶縁膜64内に空隙が形成されない。
【0096】
次に、層間絶縁膜64の上面を平坦化して高さを揃え、第2の応力膜62、コンタクト13、およびダミーコンタクト(図示しない)を第1の実施の形態と同様に形成することにより、図12(a)、(b)に示した半導体装置を得る。
【0097】
(第6の実施の形態の効果)
本発明の第6の実施の形態によれば、p型トランジスタ領域60bのゲート側壁66をテーパー形状に形成することにより、第2の応力膜62をn型トランジスタ領域60aにのみ形成し、第2の応力膜62が周辺の部材に発生させる応力がp型トランジスタ領域60bのチャネル領域6c、6dにおける電荷移動度に悪影響を与える場合であっても、チャネル領域6c、6dにおける電荷移動度を低下させずに、n型トランジスタ領域60aのチャネル領域6a、6bにおける電荷移動度を向上させることができる。
【0098】
なお、n型トランジスタ領域60aとp型トランジスタ領域60bの構造は逆であってもよい。その場合、p型トランジスタ領域60bにチャネル領域6c、6dに第2の応力膜が形成される。
【0099】
また、上記において、本実施の形態は、第1の実施の形態と同様に層間絶縁膜64内に形成される空隙63内に第2の応力膜62を形成するものとして説明したが、第2の応力膜62の一部または全部は、第3の実施の形態と同様に、第1の応力膜61a内に形成される空隙内に形成されてもよい。
【0100】
〔他の実施の形態〕
本発明は、上記各実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。
【0101】
また、発明の主旨を逸脱しない範囲内において上記各実施の形態の構成要素を任意に組み合わせることができる。
【図面の簡単な説明】
【0102】
【図1】本発明の第1の実施の形態に係る半導体装置の主要な構成部材の配置関係を表す上面図である。
【図2】(a)は、図1の鎖線A−Aに対応する位置の半導体装置の切断面を図中の矢印の方向に見た断面図、(b)は、図1の鎖線B−Bに対応する位置の半導体装置の切断面を図中の矢印の方向に見た断面図である。
【図3A】(a)、(b)は、本発明の第1の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図3B】(a)、(b)は、本発明の第1の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図3C】(a)、(b)は、本発明の第1の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図3D】(a)、(b)は、本発明の第1の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図3E】(a)、(b)は、本発明の第1の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図3F】(a)、(b)は、本発明の第1の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図4】本発明の第2の実施の形態に係る半導体装置の主要な構成部材の配置関係を表す上面図である。
【図5】(a)、(b)は、本発明の第3の実施の形態に係る半導体装置の断面図である。
【図6A】(a)、(b)は、本発明の第3の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図6B】(a)、(b)は、本発明の第3の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図6C】(a)、(b)は、本発明の第3の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図7】本発明の第4の実施の形態に係る半導体装置の主要な構成部材の配置関係を表す上面図である。
【図8】(a)、は、図7の鎖線C−Cに対応する位置の半導体装置の切断面を図中の矢印の方向に見た断面図であり、(b)は、図7の鎖線D−Dに対応する位置の半導体装置の切断面を図中の矢印の方向に見た断面図である。
【図9A】(a)、(b)は、本発明の第4の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図9B】(a)、(b)は、本発明の第4の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図9C】(a)、(b)は、本発明の第4の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図9D】(a)、(b)は、本発明の第4の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図10】(a)、(b)は、本発明の第5の実施の形態に係る半導体装置の断面図である。
【図11A】(a)、(b)は、本発明の第5の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図11B】(a)、(b)は、本発明の第5の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図11C】(a)、(b)は、本発明の第5の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図11D】(a)、(b)は、本発明の第5の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図12】(a)、(b)は、本発明の第6の実施の形態に係る半導体装置のp型トランジスタ領域およびn型トランジスタ領域の断面図である。
【図13A】(a)、(b)は、本発明の第6の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図13B】(a)、(b)は、本発明の第6の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図13C】(a)、(b)は、本発明の第6の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図13D】(a)、(b)は、本発明の第6の実施の形態に係る半導体装置の製造工程を示す断面図である。
【符号の説明】
【0103】
1 半導体装置。 2 半導体基板。 3a、3b、3c、3d ゲート絶縁膜。 4a、4b、4c、4d ゲート電極。 5、55、65、66 ゲート側壁。 6a、6b、6c、6d チャネル領域。 7 ソース・ドレイン領域。 10、31、41、51、61a、61b 第1の応力膜。 11、32、42、52、62 第2の応力膜。 12、34、44、54、64 層間絶縁膜。 15 素子分離領域。 15a 凹部。 17、33、43、53、63 空隙。 18 コンタクトホール。
【技術分野】
【0001】
本発明は、半導体装置、およびその製造方法に関する。
【背景技術】
【0002】
従来の半導体装置として、トランジスタのゲート電極上およびソース・ドレイン領域上を覆うように応力膜を形成した半導体装置が知られている(例えば、特許文献1参照)。
【0003】
このような特許文献1等に記載の従来の半導体装置によれば、応力膜によりゲート電極下のチャネル領域に応力を発生させて、トランジスタの駆動力を向上させることができる。
【0004】
しかし、隣接するゲート電極間の距離が小さい場合には、応力膜をゲート電極間に均一な厚さで形成することが困難であり、ゲート電極間における応力膜や応力膜上に形成される層間絶縁膜内に空隙が形成されることがある。このような場合、特許文献1等に記載の従来の半導体装置によれば、この空隙の存在により、チャネル領域に十分な応力が発生せず、効果的にトランジスタの駆動力を向上させることができないという問題がある。
【特許文献1】特開2007−150238号公報
【発明の開示】
【発明が解決しようとする課題】
【0005】
本発明の目的は、隣接するゲート電極間の距離が小さい場合であっても、応力膜によりチャネル領域に効果的に応力を発生させて電荷移動度を向上させることのできる半導体装置、およびその製造方法を提供することにある。
【課題を解決するための手段】
【0006】
本発明の一態様は、素子分離領域を有する半導体基板と、前記半導体基板上に各々ゲート絶縁膜を介して略並列に形成された複数のゲート電極と、前記半導体基板内の前記複数のゲート電極下の領域に各々形成された複数のチャネル領域と、前記半導体基板内の前記複数のチャネル領域を挟んだ領域に形成されたソース・ドレイン領域と、前記半導体基板および前記複数のゲート電極上を覆うように形成された第1の応力膜と、前記複数のゲート電極間の領域に形成された空隙内の少なくとも一部に形成された第2の応力膜と、を有することを特徴とする半導体装置を提供する。
【0007】
また、本発明の他の態様は、半導体基板上に各々ゲート絶縁膜を介して複数のゲート電極を略並列に形成する工程と、前記半導体基板内の前記複数のゲート電極の両側にソース・ドレイン領域を形成する工程と、前記半導体基板および前記複数のゲート電極上に第1の応力膜を形成する工程と、前記第1の応力膜上に層間絶縁膜を形成する工程と、前記複数のゲート電極間の領域における前記第1の応力膜または前記層間絶縁膜内の空隙を貫通するように、前記ソース・ドレイン領域上の前記前記第1の応力膜および前記層間絶縁膜内にコンタクトホールを形成する工程と、前記空隙内の少なくとも一部に前記コンタクトホールを介して第2の応力膜を形成する工程と、を含むことを特徴とする半導体装置の製造方法を提供する。
【発明の効果】
【0008】
本発明によれば、隣接するゲート電極間の距離が小さい場合であっても、応力膜によりチャネル領域に効果的に応力を発生させて電荷移動度を向上させることのできる半導体装置、およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【0009】
〔第1の実施の形態〕
(半導体装置の構成)
図1は、本発明の第1の実施の形態に係る半導体装置の主要な構成部材の配置関係を表す上面図である。また、図2(a)は、図1の鎖線A−Aに対応する位置の半導体装置の切断面を図中の矢印の方向に見た断面図である。また、図2(b)は、図1の鎖線B−Bに対応する位置の半導体装置の切断面を図中の矢印の方向に見た断面図である。
【0010】
半導体装置1は、半導体基板2と、半導体基板2上にゲート絶縁膜3a、3bを介して並列に形成されたゲート電極4a、4bと、ゲート電極4a、4bの側面に形成されたゲート側壁5と、半導体基板2内のゲート電極4a、4b下の領域に各々形成された、結晶歪みを有するチャネル領域6a、6bと、半導体基板2内のチャネル領域6a、6bを挟んだ領域に形成されたソース・ドレイン領域7と、ソース・ドレイン領域7上に形成されたシリサイド層8と、ゲート電極4a、4b上に各々形成されたゲートシリサイド層9a、9bと、半導体基板2、ゲート電極4a、4bおよびゲート側壁5上に形成され、チャネル領域6a、6bに結晶歪みを与える第1の応力膜10と、第1の応力膜10上に形成され、ゲート電極4a、4b間の領域に空隙を有する層間絶縁膜12と、空隙内の少なくとも一部に形成され、チャネル領域6a、6bに結晶歪みを与える第2の応力膜11と、を有する。なお、上記の半導体基板2上の各部材が形成された素子領域は、素子分離領域15により周囲の領域と電気的に分離される。また、ソース・ドレイン領域7は、コンタクト13により、上層の配線等(図示しない)と接続される。
【0011】
半導体基板2は、例えば、{100}面を主面とするSi基板を用いることができる。なお、{100}面は、(100)面、および(100)面と等価な面を表す。
【0012】
素子分離領域15は、例えば、SiO2等の絶縁材料からなり、STI(Shallow Trench Isolation)構造を有する。
【0013】
ゲート絶縁膜3a、3bは、例えばSiO2、SiN、SiONや、高誘電材料(例えば、HfSiON、HfSiO、HfO等のHf系材料、ZrSiON、ZrSiO、ZrO等のZr系材料、Y2O3等のY系材料)からなる。
【0014】
ゲート電極4a、4bは、導電型不純物を含む多結晶Siまたは多結晶SiGe等のSi系多結晶からなる。n型トランジスタを構成する場合には、As、P等のn型不純物、p型トランジスタを構成する場合には、B、BF2等のp型不純物が用いられる。また、ゲート電極4a、4bは、W、Ta、Ti、Hf、Zr、Ru、Pt、Ir、Mo、Al等やこれらの化合物等からなるメタルゲート電極であってもよい。この場合、ゲートシリサイド層9a、9bは形成されない。また、メタルゲート電極とSi系多結晶電極を積層した構造であってもよい。
【0015】
ゲート側壁5は、NSG(non-doped silicate glass)等からなる第1層5aと、窒化Si膜等からなる第2層5bを含む2層構造を有する。なお、第1層5aと、第2層5bの材料は逆であってもよい。また、ゲート側壁5は、単層構造や、3層以上の構造であってもよい。
【0016】
チャネル領域6a、6bは、例えば、半導体基板2の主面の面方位が{100}であった場合、チャネル方向が<110>または<100>となるように形成される。なお、<110>軸方向は、[110]軸方向、および[110]軸方向と等価な軸方向を表し、<100>軸方向は、[100]軸方向、および[100]軸方向と等価な軸方向を表す。
【0017】
チャネル方向が<110>である場合、n型トランジスタであれば、チャネル領域6a、6bにチャネル方向またはチャネル幅方向の伸張歪みが生じると、内部の電荷(電子)の移動度が向上する。また、p型トランジスタであれば、チャネル方向の圧縮歪み、またはチャネル幅方向の伸張歪みが生じると、内部の電荷(正孔)の移動度が向上する。
【0018】
チャネル方向が<100>である場合、n型トランジスタであれば、チャネル領域6a、6bにチャネル方向またはチャネル幅方向の伸張歪みが生じると、内部の電荷(電子)の移動度が向上する。また、p型トランジスタであれば、チャネル方向またはチャネル幅方向の圧縮歪みが生じると、内部の電荷(正孔)の移動度が向上する。
【0019】
ソース・ドレイン領域7は、浅いエクステンション領域7aと深いディープ領域7bを含み、導電型不純物を半導体基板2に注入することにより形成される。ソース・ドレイン領域7に含まれる導電型不純物としては、n型トランジスタを構成する場合には、As、P等のn型不純物、p型トランジスタを構成する場合には、B、BF2等のp型不純物が用いられる。
【0020】
シリサイド層8は、Ni、Pt、Co、Er、Y、Yb、Ti、Pd、NiPt、CoNi等の金属とSiを含む化合物からなり、ソース・ドレイン領域7の上面の露出部分に形成される。
【0021】
ゲートシリサイド層9a、9bは、シリサイド層8と同様の材料からなり、ゲート電極4a、4b上にそれぞれ形成される。
【0022】
第1の応力膜10は、プラズマCVD(Chemical Vapor Deposition)法等により、周辺の部材に応力を発生させるように形成された窒化Si等からなる。この場合、プラズマCVD装置の運転条件を制御することにより、チャネル領域6a、6bにチャネル方向に平行な方向の圧縮応力または伸張応力を与えるような膜質を有するように形成することができる。例えば、プラズマCVD装置のRF(Radio Frequency)電力等を適宜設定することで、窒化Si膜中の水素濃度を制御し、伸張応力膜(n型トランジスタ用)と圧縮応力膜(p型トランジスタ用)を作り分けることができる。具体的には、水素濃度を低くして体積密度を小さくすることにより伸張応力膜を形成し、水素濃度を高くして体積密度を大きくすることにより、圧縮応力膜を形成することができる。
【0023】
また、第1の応力膜10を伸張応力膜として形成する場合は、例えば、表面の平坦なSi基板上に成膜した場合に、Si基板の表面近傍の領域に1.7GPa程度の伸張応力を発生させるような膜質に形成することが好ましい。
【0024】
ここで、プラズマCVD法は、LPCVD(Low Pressure CVD)等の他の成膜法と比較して、膜の被覆性が悪くなるという特徴を有する。そのため、ゲート電極4a、4bの間隔が、例えば、約110nmよりも狭い場合(ゲート側壁の幅を約25nmとする)には、厚さが不均一になり、ゲート電極4a、4b間の領域に層間絶縁膜12が完全に埋め込まれず、空隙が形成されやすい。なお、一例として、ゲート電極4a、4bの間隔が約110nm、ゲート側壁の幅が約25nmである場合は、第1の応力膜10は約60nmの厚さを有することが好ましい。
【0025】
層間絶縁膜12は、ゲート電極4a、4b間の領域に空隙を有する。例えば、層間絶縁膜12として、CVD法によりO3およびTEOS(Tetraethoxysilane)を用いてNSG膜を形成した場合、被覆性が悪くなるために、空隙を含んだ層間絶縁膜12を比較的容易に形成することができる。
【0026】
第2の応力膜11は、膜の被覆性が比較的よいLPCVD法等により、周辺の部材に応力を発生させるように形成された窒化Si等からなる。LPCVD法を用いた場合、窒化Siからなる第2の応力膜11は伸張応力膜として形成される。また、第2の応力膜11は、ゲート電極4a、4b間の領域に生じた層間絶縁膜12の空隙内の少なくとも一部に形成される。
【0027】
また、第2の応力膜11を伸張応力膜として形成する場合は、例えば、表面の平坦なSi基板上に成膜した場合に、Si基板の表面近傍の領域に1.2GPa程度の伸張応力を発生させるような膜質に形成することが好ましい。
【0028】
コンタクト13は、例えば、Cu、Al、Au、Ag、W等の金属からなる。また、ゲート電極4a、4b間に形成されるコンタクト13を形成するためのコンタクトホールは、層間絶縁膜12の空隙を貫通するように形成され、空隙内に第2の応力膜11を形成する際に用いられる。また、層間絶縁膜12の空隙を貫通するように素子分離領域15上に形成されるダミーコンタクト14は、層間絶縁膜12の空隙内に第2の応力膜11を効率よく形成するために形成されるものであり、上下層の部材を電気的に接続する機能は有さない。
【0029】
以下に、本実施の形態に係る半導体装置1の製造方法の一例を示す。
【0030】
(半導体装置の製造)
図3A(a)〜3F(a)は、本発明の第1の実施の形態に係る半導体装置の製造工程を示す断面図であり、その断面は図2(a)に示した断面に対応する。また、図3A(b)〜3F(b)は、本発明の第1の実施の形態に係る半導体装置の製造工程を示す断面図であり、その断面は図2(b)に示した断面に対応する。
【0031】
まず、図3A(a)、(b)に示すように、素子分離領域15(図示しない)が形成された半導体基板2上にゲート絶縁膜3a、3bを介してゲート電極4a、4bをそれぞれ形成し、ゲート電極4a、4bをマスクとして用いたイオン注入法等により半導体基板2に導電型不純物を注入し、ソース・ドレイン領域7のエクステンション領域7aを形成する。
【0032】
次に、図3B(a)、(b)に示すように、ゲート側壁5、ソース・ドレイン領域7のディープ領域7b、シリサイド層8、およびゲートシリサイド層9a、9bを形成する。ここで、ディープ領域7bは、ゲート電極4a、4bおよびゲート側壁5をマスクとして用いたイオン注入法等により、半導体基板2に導電型不純物を注入して形成される。また、シリサイド層8、およびゲートシリサイド層9a、9bは、ゲート電極4a、4bの上面およびソース・ドレイン領域7の上面の露出部分を覆うようにNi等からなる金属膜をスパッタリング等により形成し、熱処理を施して金属膜とゲート電極4a、4bならびにソース・ドレイン領域7をシリサイド化反応させることにより形成される。
【0033】
次に、図3C(a)、(b)に示すように、SiH4、NH3をソースガスとして用いるプラズマCVD法等により半導体基板2の全面上を覆うように第1の応力膜10を形成する。このとき、ゲート電極4a、4bの間隔(対向したゲート側壁5の間隔)、第1の応力膜10の被覆性等の関係により、第1の応力膜10のゲート電極4a、4b間に位置する部分の厚さは不均一になり、幅の狭い窪み16が形成される。窪み16は、例えば、図3C(a)に示すように、入り口が内部よりも狭い形状となる。
【0034】
次に、図3D(a)、(b)に示すように、CVD法等により第1の応力膜10上に層間絶縁膜12を形成する。このとき、窪み16の形状および大きさ、層間絶縁膜12の被覆性等の関係により、層間絶縁膜12は窪み16内に完全に埋め込まれず、空隙17が形成される。
【0035】
次に、図3E(a)、(b)に示すように、空隙17を貫通するように層間絶縁膜12内にコンタクト13およびダミーコンタクト14を形成するためのコンタクトホール18を形成する。
【0036】
次に、図3F(a)、(b)に示すように、コンタクトホール18を通して空隙17内に第2の応力膜11を形成する。このとき、第2の応力膜11が空隙17のなるべく多くの領域を埋めることが好ましい。なお、第2の応力膜11は、例えば、LPCVD法によりソースガスであるSi2Cl6とNH3を0.1〜10Torrの減圧下で反応させて形成する。
【0037】
次に、層間絶縁膜12上およびコンタクトホール18の底面および内側面の第2の応力膜11をエッチングにより除去した後、コンタクトホール18内に金属材料を埋め込んでコンタクト13およびダミーコンタクト14を形成することにより、図2(a)、(b)に示した半導体装置1を得る。なお、コンタクトホール18内側面の第2の応力膜11は、除去されずに残ってもよいが、上層の配線(図示しない)と半導体基板2間の寄生容量の増加を抑制し、かつコンタクト13の径を大きくするために除去されることが好ましい。
【0038】
(第1の実施の形態の効果)
本発明の第1の実施の形態によれば、層間絶縁膜12中に形成される空隙17内に第2の応力膜11を形成することにより、第1の応力膜10がチャネル領域6a、6bに発生させる歪みが空隙17の存在により減少することを抑制できる。
【0039】
さらに、第2の応力膜11がチャネル領域6a、6bに歪みを発生させる機能を有するため、半導体装置1のチャネル領域6a、6bに効率的に歪みを発生させて電荷の移動度を向上させることができる。
【0040】
なお、一般的に、圧縮応力膜の方が伸張応力膜と比べて被覆性が悪いため、第1の応力膜10として圧縮応力膜を形成する場合に、より第2の応力膜11を形成しやすくなる。第1の応力膜10の被覆性が悪いと、層間絶縁膜12が埋め込まれにくい形状の窪み16が形成され、空隙17が形成されやすいためである。
【0041】
また、本実施の形態は、n型トランジスタとp型トランジスタが混載された半導体装置に適用することもできる。この場合、第1の応力膜10は、n型トランジスタ領域においては伸張応力膜として形成され、p型トランジスタ領域においては圧縮応力膜として形成されることが好ましい。また、第2の応力膜11は、例えば、n型トランジスタとp型トランジスタにおいて伸張応力膜として形成される。
【0042】
〔第2の実施の形態〕
本発明の第2の実施の形態は、第1の実施の形態をSRAMに適用したものである。なお、第1の実施の形態と同様の点については説明を省略する。
【0043】
図4は、本発明の第2の実施の形態に係る半導体装置の主要な構成部材の配置関係を表す上面図である。
【0044】
半導体装置20は、SRAM構造を有し、PMOS領域21と、その両側のNMOS領域22を有する。各部の構造は第1の実施の形態と同様であり、第1の応力膜(図示しない)および第2の応力膜11は、伸張応力膜として形成される。第2の応力膜11は、層間絶縁膜(図示しない)の隣接したゲート電極4の間の領域に形成された空隙内に形成される。なお、第1の応力膜は、リソグラフィ法等によりPMOS領域21では圧縮応力膜、NMOS領域22では伸張応力膜に作り分けられてもよい。
【0045】
また、PMOS領域21は、所定のゲート電極4とソース・ドレイン領域7に共通に形成されるシェアードコンタクト23を有する。シェアードコンタクト23は、ゲート電極4とソース・ドレイン領域7を上層の配線等(図示しない)に接続する機能を有する。シェアードコンタクト23は、第1の実施の形態におけるコンタクト13と同様に、これを形成するためのコンタクトホールを層間絶縁膜の空隙を貫通するように形成し、第2の応力膜11を空隙内に形成するために用いることができる。
【0046】
〔第3の実施の形態〕
本発明の第3の実施の形態は、第2の応力膜の形成方法等において第1の実施の形態と異なる。なお、第1の実施の形態と同様の点については説明を省略する。
【0047】
(半導体装置の構成)
図5(a)、(b)は、本発明の第3の実施の形態に係る半導体装置の断面図である。なお、図5(a)、(b)に示す断面は、第1の実施の形態において図2(a)、(b)に示した断面にそれぞれ対応する。
【0048】
本実施の形態に係る半導体装置30においては、第2の応力膜32が、第1の応力膜31内に形成される空隙内の少なくとも一部に形成される。なお、第1の応力膜31および第2の応力膜32の材料および機能は第1の実施の形態と同様であり、チャネル領域6a、6bに結晶歪みを与える。
【0049】
以下に、本実施の形態に係る半導体装置30の製造方法の一例を示す。
【0050】
(半導体装置の製造)
図6A(a)〜6C(a)は、本発明の第3の実施の形態に係る半導体装置の製造工程を示す断面図であり、その断面は第1の実施の形態において図2(a)に示した断面に対応する。また、図6A(b)〜6C(b)は、本発明の第3の実施の形態に係る半導体装置の製造工程を示す断面図であり、その断面は第1の実施の形態において図2(b)に示した断面に対応する。
【0051】
まず、図3B(a)、(b)に示した、ゲートシリサイド層9a、9bを形成するまでの工程を第1の実施の形態と同様に行う。
【0052】
次に、図6A(a)、(b)に示すように、SiH4、NH3をソースガスとして用いるプラズマCVD法等により半導体基板2の全面上を覆うように第1の応力膜31を形成する。このとき、ゲート電極4a、4bの間隔(対向したゲート側壁5の間隔)、第1の応力膜31の被覆性等の関係により、第1の応力膜31のゲート電極4a、4b間に位置する部分の厚さは不均一になり、空隙33が形成される。空隙33の上部は、第1の応力膜31により塞がれる。
【0053】
次に、図6B(a)、(b)に示すように、CVD法等により第1の応力膜31上に層間絶縁膜34を形成する。このとき、空隙33が第1の応力膜31により密閉されているため、層間絶縁膜34は空隙33内には形成されない。
【0054】
次に、図6C(a)、(b)に示すように、空隙33を貫通するように層間絶縁膜34内にコンタクト13およびダミーコンタクト(図示しない)を形成するためのコンタクトホール18を形成し、コンタクトホール18を通して空隙33内に第2の応力膜32を形成する。このとき、第2の応力膜32が空隙33のなるべく多くの領域を埋めることが好ましい。
【0055】
次に、層間絶縁膜34上およびコンタクトホール18の底面および内側面の第2の応力膜32をエッチングにより除去した後、コンタクトホール18内に金属材料を埋め込んでコンタクト13およびダミーコンタクト(図示しない)を形成することにより、図5(a)、(b)に示した半導体装置1を得る。なお、コンタクトホール18内側面の第2の応力膜32は、除去されずに残ってもよいが、上層の配線(図示しない)と半導体基板2間の寄生容量の増加を抑制し、かつコンタクト13の径を大きくするために除去されることが好ましい。
【0056】
(第3の実施の形態の効果)
本発明の第3の実施の形態によれば、第2の応力膜32を第1の実施の形態における第2の応力膜11と異なる方法で形成し、第1の実施の形態と同様の効果を得ることができる。また、空隙を層間絶縁膜34内に形成する必要がないため、層間絶縁膜34の形成に、特に被覆性の悪くなる方法を用いなくてもよい。
【0057】
なお、第1の実施の形態における半導体装置1の第2の応力膜11を有する構造と、本実施の形態における半導体装置30の第2の応力膜32を有する構造が1つの半導体装置内に混在してもよい。
【0058】
〔第4の実施の形態〕
本発明の第4の実施の形態は、第2の応力膜の形状等において第1の実施の形態と異なる。なお、第1の実施の形態と同様の点については説明を省略する。
【0059】
(半導体装置の構成)
図7は、本発明の第4の実施の形態に係る半導体装置の主要な構成部材の配置関係を表す上面図である。また、図8(a)は、図7の鎖線C−Cに対応する位置の半導体装置の切断面を図中の矢印の方向に見た断面図である。また、図8(b)は、図7の鎖線D−Dに対応する位置の半導体装置の切断面を図中の矢印の方向に見た断面図である。
【0060】
本実施の形態に係る半導体装置40においては、素子分離領域15のゲート電極4a、4bの間(対向したゲート側壁5の間)の領域に凹部15aが形成される。そのため、凹部15a上の領域において、第2の応力膜42の占める領域が大きくなる(図8(b)の断面における断面積が大きくなる)。なお、第1の応力膜41および第2の応力膜42の材料および機能は第1の実施の形態と同様であり、チャネル領域6a、6bに結晶歪みを与える。
【0061】
なお、ソース・ドレイン領域7上の領域においては、第2の応力膜42およびその他の部材の構造は、第1の実施の形態における第2の応力膜11およびその他の部材と同様であり、図8(a)の断面は図2(a)の断面とほぼ等しくなる。
【0062】
以下に、本実施の形態に係る半導体装置40の製造方法の一例を示す。
【0063】
(半導体装置の製造)
図9A(a)〜9D(a)は、本発明の第4の実施の形態に係る半導体装置の製造工程を示す断面図であり、その断面は図8(a)に示した断面に対応する。また、図9A(b)〜9D(b)は、本発明の第4の実施の形態に係る半導体装置の製造工程を示す断面図であり、その断面は図8(b)に示した断面に対応する。
【0064】
まず、図9A(a)、(b)に示すように、図3B(a)、(b)に示した、ゲートシリサイド層9a、9bを形成するまでの工程を第1の実施の形態と同様に行う。
【0065】
次に、図9B(a)、(b)に示すように、素子分離領域15のゲート電極4a、4bの間(対向したゲート側壁5の間)の領域にRIE(Reactive Ion Etching)法やウェットエッチング法によるエッチングを施し、凹部15aを形成する。
【0066】
次に、図9C(a)、(b)に示すように、SiH4、NH3をソースガスとして用いるプラズマCVD法等により半導体基板2の全面上を覆うように第1の応力膜41を形成する。このとき、ゲート電極4a、4bの間隔(対向したゲート側壁5の間隔)、第1の応力膜41の被覆性等の関係により、第1の応力膜41のゲート電極4a、4b間に位置する部分の厚さは不均一になり、幅の狭い窪み45が形成される。このとき、素子分離領域15上の領域においては、凹部15aのために窪み45がソース・ドレイン領域7上の領域における位置よりも深い位置まで形成される。
【0067】
次に、図9D(a)、(b)に示すように、CVD法等により第1の応力膜41上に層間絶縁膜44を形成する。このとき、窪み45の形状および大きさ、層間絶縁膜44の被覆性等の関係により、層間絶縁膜44は窪み45内に完全に埋め込まれず、空隙43が形成される。このとき、素子分離領域15上の領域においては、窪み45が深い位置まで形成されており、窪み45のアスペクト比(深さ/幅)がソース・ドレイン領域7上の領域よりも大きいため、層間絶縁膜44が窪み45内により埋め込まれにくい。その結果、素子分離領域15上の領域において、ソース・ドレイン領域7上の領域よりも大きい空隙43が形成される。
【0068】
次に、第2の応力膜42、コンタクト13、およびダミーコンタクト14を第1の実施の形態と同様に形成することにより、図8(a)、(b)に示した半導体装置40を得る。
【0069】
なお、本実施の形態においては、素子分離領域15上の領域において、特に空隙43が大きいため、空隙43内に効率的に第2の応力膜42を形成するために、素子分離領域15上にもコンタクトホールを形成することが特に好ましい。すなわち、半導体装置40はダミーコンタクト14を有することが好ましい。
【0070】
(第4の実施の形態の効果)
本発明の第4の実施の形態によれば、素子分離領域15上の領域において、第2の応力膜42の占める領域を大きくすることができるため、より効果的にチャネル領域6a、6bに歪みを発生させることができる。
【0071】
また、第1の応力膜41、または第1の応力膜41および第2の応力膜42が、半導体基板2とゲート絶縁膜3a、3bとの界面よりも低い位置にまで形成されるため、半導体基板2の表面に平行な方向からもチャネル領域6a、6bに力を加え、より効果的にチャネル領域6a、6bに歪みを発生させることができる。
【0072】
なお、上記において、本実施の形態は、第1の実施の形態と同様に層間絶縁膜44内に形成される空隙43内に第2の応力膜42を形成するものとして説明したが、第2の応力膜42の一部または全部は、第3の実施の形態と同様に、第1の応力膜41内に形成される空隙内に形成されてもよい。
【0073】
〔第5の実施の形態〕
本発明の第5の実施の形態は、第2の応力膜の形状等において第1の実施の形態と異なる。なお、第1の実施の形態と同様の点については説明を省略する。
【0074】
(半導体装置の構成)
図10(a)、(b)は、本発明の第5の実施の形態に係る半導体装置の断面図である。なお、図10(a)、(b)に示す断面は、第1の実施の形態において図2(a)、(b)に示した断面にそれぞれ対応する。
【0075】
本実施の形態に係る半導体装置50においては、ゲート電極4a、4b側面のゲート側壁55が、側面が半導体基板2に対して垂直に近い角度で形成された形状を有する。そのため、第1の応力膜51内に形成される空隙53の幅が広くなり、その中に形成される第2の応力膜52の体積も大きくなる。なお、第1の応力膜51および第2の応力膜52の材料および機能は第1の実施の形態と同様であり、チャネル領域6a、6bに結晶歪みを与える。
【0076】
以下に、本実施の形態に係る半導体装置50の製造方法の一例を示す。
【0077】
(半導体装置の製造)
図11A(a)〜11C(a)は、本発明の第5の実施の形態に係る半導体装置の製造工程を示す断面図であり、その断面は図10(a)に示した断面に対応する。また、図11A(b)〜11C(b)は、本発明の第5の実施の形態に係る半導体装置の製造工程を示す断面図であり、その断面は図10(b)に示した断面に対応する。
【0078】
まず、図3A(a)、(b)に示した、ソース・ドレイン領域7のエクステンション領域7aを形成するまでの工程を第1の実施の形態と同様に行う。
【0079】
次に、図11A(a)、(b)に示すように、CVD法等により半導体基板2の全面上に絶縁膜56a、56b、57を積層する。ここで、絶縁膜56a、56bは、後の工程においてゲート絶縁膜55の第1層55aおよび第2層55bに加工される膜である。また、絶縁膜57は、アッシャーやCVD法により形成されるSi酸化膜等が用いられ、側面が半導体基板2に対して垂直に近い角度で形成されたゲート側壁55に絶縁膜56a、56bを加工するために用いられる。
【0080】
次に、図11B(a)、(b)に示すように、RIE法等により半導体基板2の表面に略垂直な方向にエッチングを施す。これにより、絶縁膜57の絶縁膜56bの上面に位置する部分が除去され、絶縁膜56bの側面に位置する部分が残る。なお、絶縁膜57の絶縁膜56bの上面に位置する部分が完全に除去される前に、絶縁膜57と絶縁膜56bのエッチング選択比をとることのできる等方性のエッチング条件に切り替えることが好ましい。
【0081】
さらに、図11C(a)、(b)に示すように、半導体基板2の表面に略垂直な方向のエッチングを続け、絶縁膜56a、56bをゲート側壁55の第1層55aおよび第2層55bに加工する。このとき、絶縁膜56bの側面に残った絶縁膜57が、除去されるまで絶縁膜56bの側面を保護するため、側面が半導体基板2に対して垂直に近い角度で形成されたゲート側壁55が形成される。
【0082】
次に、図11D(a)、(b)に示すように、SiH4、NH3をソースガスとして用いるプラズマCVD法等により半導体基板2の全面上を覆うように第1の応力膜51を形成する。このとき、ゲート電極4a、4bの間隔(対向したゲート側壁5の間隔)、第1の応力膜51の被覆性等の関係により、第1の応力膜51がゲート電極4a、4b間の領域に均一な厚さで形成されず、空隙53が形成される。空隙53の上部は、第1の応力膜51により塞がれる。
【0083】
次に、層間絶縁膜54、第2の応力膜52、コンタクト13、およびダミーコンタクト(図示しない)を第1の実施の形態と同様に形成することにより、図10(a)、(b)に示した半導体装置40を得る。
【0084】
(第5の実施の形態の効果)
本発明の第5の実施の形態によれば、ゲート側壁55を側面が半導体基板2に対して垂直に近い角度となるように形成することにより、空隙53を大きくすることができる。それにより、空隙53内に形成される第2の応力膜52の占める領域を大きくし、より効果的にチャネル領域6a、6bに歪みを発生させることができる。
【0085】
なお、上記において、本実施の形態は、第3の実施の形態と同様に第1の応力膜51内に形成される空隙53内に第2の応力膜52を形成するものとして説明したが、第2の応力膜52の一部または全部は、第1の実施の形態と同様に、層間絶縁膜54内に形成される空隙内に形成されてもよい。
【0086】
〔第6の実施の形態〕
本発明の第6の実施の形態は、n型トランジスタ領域とp型トランジスタ領域に応力膜を作り分ける場合の形態である。なお、第1の実施の形態と同様の点については説明を省略する。
【0087】
(半導体装置の構成)
図12(a)、(b)は、本発明の第6の実施の形態に係る半導体装置のn型トランジスタ領域およびp型トランジスタ領域の断面図である。なお、図12(a)、(b)に示す断面は、第1の実施の形態において図2(a)に示した方向の断面にそれぞれ対応する。
【0088】
本実施の形態に係る半導体装置は、n型トランジスタ領域60aにおいてチャネル領域6a、6bに圧縮歪みを与える第2の応力膜62を含み、p型トランジスタ領域60bにおいて第2の応力膜を含まない構造を有する。ここで、p型トランジスタ領域60bにおいては、ゲート側壁66を丸みの落ちたテーパー形状とすることにより、ゲート電極4c、4dの間隔(対向したゲート側壁66の間隔)を拡げている。これにより、層間絶縁膜64内に空隙が形成されない。一方、n型トランジスタ領域60aは、第1の実施の形態に係る半導体装置1の構造と同様であり、ゲート側壁65の形状も第1の実施の形態に係るゲート側壁5と同様である。
【0089】
また、第1の応力膜は、n型トランジスタ領域60aにおいては、チャネル領域6a、6bに伸張歪みを与える第1の応力膜61a、p型トランジスタ領域60bにおいては、チャネル領域6c、6dに圧縮歪みを与える第1の応力膜61bに作り分けられる。
【0090】
以下に、本実施の形態に係る半導体装置の製造方法の一例を示す。
【0091】
(半導体装置の製造)
図13A(a)〜13C(a)は、本発明の第6の実施の形態に係る半導体装置の製造工程を示す断面図であり、その断面は図12(a)に示した断面に対応する。また、図13A(b)〜13C(b)は、本発明の第3の実施の形態に係る半導体装置の製造工程を示す断面図であり、その断面は図13(b)に示した断面に対応する。
【0092】
まず、図13A(a)、(b)に示すように、図3D(a)、(b)に示した層間絶縁膜64を形成するまでの工程をn型トランジスタ領域60aおよびp型トランジスタ領域60bにおいて第1の実施の形態と同様に行う。すなわち、n型トランジスタ領域60a、p型トランジスタ領域60bともに第1の応力膜61a、および空隙63を含む層間絶縁膜64が形成される
【0093】
次に、図13B(a)、(b)に示すように、リソグラフィ法とRIE法等によりp型トランジスタ領域60bの第1の応力膜61aおよび層間絶縁膜64を選択的に除去し、ゲート側壁66をテーパー形状に加工する。ここで、ゲート側壁66は、例えば、第1の応力膜61aおよび層間絶縁膜64と同時に異方性エッチングを施すことにより、テーパー形状に加工される。
【0094】
次に、図13C(a)、(b)に示すように、SiH4、NH3をソースガスとして用いるプラズマCVD法等により半導体基板2の全面上を覆うように第1の応力膜61bを形成する。このとき、第1の応力膜61bは、n型トランジスタ領域60aでは層間絶縁膜64上に形成され、p型トランジスタ領域60bではゲート電極4c、4dおよびゲート側壁66上に形成される。ここで、ゲート側壁66がテーパー形状であるため、ゲート電極4c、4dの間隔(対向したゲート側壁66の間隔)が大きく、ゲート電極4c、4d間の領域においても第1の応力膜61bがほぼ均一の厚さに形成される。
【0095】
次に、図13D(a)、(b)に示すように、リソグラフィ法とRIE法等によりn型トランジスタ領域60aの第1の応力膜61bを選択的に除去し、CVD法等により半導体基板の全上に層間絶縁膜64を形成する。このとき、層間絶縁膜64は、n型トランジスタ領域60aでは既に形成されている層間絶縁膜64上に形成され、p型トランジスタ領域60bでは第1の応力膜61b上に形成される。ここで、第1の応力膜61bがゲート電極4c、4d間の領域においてもほぼ均一の厚さに形成されているため、層間絶縁膜64内に空隙が形成されない。
【0096】
次に、層間絶縁膜64の上面を平坦化して高さを揃え、第2の応力膜62、コンタクト13、およびダミーコンタクト(図示しない)を第1の実施の形態と同様に形成することにより、図12(a)、(b)に示した半導体装置を得る。
【0097】
(第6の実施の形態の効果)
本発明の第6の実施の形態によれば、p型トランジスタ領域60bのゲート側壁66をテーパー形状に形成することにより、第2の応力膜62をn型トランジスタ領域60aにのみ形成し、第2の応力膜62が周辺の部材に発生させる応力がp型トランジスタ領域60bのチャネル領域6c、6dにおける電荷移動度に悪影響を与える場合であっても、チャネル領域6c、6dにおける電荷移動度を低下させずに、n型トランジスタ領域60aのチャネル領域6a、6bにおける電荷移動度を向上させることができる。
【0098】
なお、n型トランジスタ領域60aとp型トランジスタ領域60bの構造は逆であってもよい。その場合、p型トランジスタ領域60bにチャネル領域6c、6dに第2の応力膜が形成される。
【0099】
また、上記において、本実施の形態は、第1の実施の形態と同様に層間絶縁膜64内に形成される空隙63内に第2の応力膜62を形成するものとして説明したが、第2の応力膜62の一部または全部は、第3の実施の形態と同様に、第1の応力膜61a内に形成される空隙内に形成されてもよい。
【0100】
〔他の実施の形態〕
本発明は、上記各実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。
【0101】
また、発明の主旨を逸脱しない範囲内において上記各実施の形態の構成要素を任意に組み合わせることができる。
【図面の簡単な説明】
【0102】
【図1】本発明の第1の実施の形態に係る半導体装置の主要な構成部材の配置関係を表す上面図である。
【図2】(a)は、図1の鎖線A−Aに対応する位置の半導体装置の切断面を図中の矢印の方向に見た断面図、(b)は、図1の鎖線B−Bに対応する位置の半導体装置の切断面を図中の矢印の方向に見た断面図である。
【図3A】(a)、(b)は、本発明の第1の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図3B】(a)、(b)は、本発明の第1の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図3C】(a)、(b)は、本発明の第1の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図3D】(a)、(b)は、本発明の第1の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図3E】(a)、(b)は、本発明の第1の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図3F】(a)、(b)は、本発明の第1の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図4】本発明の第2の実施の形態に係る半導体装置の主要な構成部材の配置関係を表す上面図である。
【図5】(a)、(b)は、本発明の第3の実施の形態に係る半導体装置の断面図である。
【図6A】(a)、(b)は、本発明の第3の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図6B】(a)、(b)は、本発明の第3の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図6C】(a)、(b)は、本発明の第3の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図7】本発明の第4の実施の形態に係る半導体装置の主要な構成部材の配置関係を表す上面図である。
【図8】(a)、は、図7の鎖線C−Cに対応する位置の半導体装置の切断面を図中の矢印の方向に見た断面図であり、(b)は、図7の鎖線D−Dに対応する位置の半導体装置の切断面を図中の矢印の方向に見た断面図である。
【図9A】(a)、(b)は、本発明の第4の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図9B】(a)、(b)は、本発明の第4の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図9C】(a)、(b)は、本発明の第4の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図9D】(a)、(b)は、本発明の第4の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図10】(a)、(b)は、本発明の第5の実施の形態に係る半導体装置の断面図である。
【図11A】(a)、(b)は、本発明の第5の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図11B】(a)、(b)は、本発明の第5の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図11C】(a)、(b)は、本発明の第5の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図11D】(a)、(b)は、本発明の第5の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図12】(a)、(b)は、本発明の第6の実施の形態に係る半導体装置のp型トランジスタ領域およびn型トランジスタ領域の断面図である。
【図13A】(a)、(b)は、本発明の第6の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図13B】(a)、(b)は、本発明の第6の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図13C】(a)、(b)は、本発明の第6の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図13D】(a)、(b)は、本発明の第6の実施の形態に係る半導体装置の製造工程を示す断面図である。
【符号の説明】
【0103】
1 半導体装置。 2 半導体基板。 3a、3b、3c、3d ゲート絶縁膜。 4a、4b、4c、4d ゲート電極。 5、55、65、66 ゲート側壁。 6a、6b、6c、6d チャネル領域。 7 ソース・ドレイン領域。 10、31、41、51、61a、61b 第1の応力膜。 11、32、42、52、62 第2の応力膜。 12、34、44、54、64 層間絶縁膜。 15 素子分離領域。 15a 凹部。 17、33、43、53、63 空隙。 18 コンタクトホール。
【特許請求の範囲】
【請求項1】
素子分離領域を有する半導体基板と、
前記半導体基板上に各々ゲート絶縁膜を介して略並列に形成された複数のゲート電極と、
前記半導体基板内の前記複数のゲート電極下の領域に各々形成された複数のチャネル領域と、
前記半導体基板内の前記複数のチャネル領域を挟んだ領域に形成されたソース・ドレイン領域と、
前記半導体基板および前記複数のゲート電極上を覆うように形成された第1の応力膜と、
前記複数のゲート電極間の領域に形成された空隙内の少なくとも一部に形成された第2の応力膜と、
を有することを特徴とする半導体装置。
【請求項2】
前記空隙は、前記第1の応力膜内、または前記第1の応力膜上に形成された層間絶縁膜内に形成されたことを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記素子分離領域は、前記複数のゲート電極間の領域に凹部を有し、
前記第1の応力膜は、前記素子分離領域上において少なくとも一部が前記凹部内に形成されたことを特徴とする請求項1または2に記載の半導体装置。
【請求項4】
前記複数のゲート電極の側面に、側面がほぼ垂直なゲート側壁が形成されたことを特徴とする請求項1から3のいずれか1つに記載の半導体装置。
【請求項5】
半導体基板上に各々ゲート絶縁膜を介して複数のゲート電極を略並列に形成する工程と、
前記半導体基板内の前記複数のゲート電極の両側にソース・ドレイン領域を形成する工程と、
前記半導体基板および前記複数のゲート電極上に第1の応力膜を形成する工程と、
前記第1の応力膜上に層間絶縁膜を形成する工程と、
前記複数のゲート電極間の領域における前記第1の応力膜または前記層間絶縁膜内の空隙を貫通するように、前記ソース・ドレイン領域上の前記前記第1の応力膜および前記層間絶縁膜内にコンタクトホールを形成する工程と、
前記空隙内の少なくとも一部に前記コンタクトホールを介して第2の応力膜を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項1】
素子分離領域を有する半導体基板と、
前記半導体基板上に各々ゲート絶縁膜を介して略並列に形成された複数のゲート電極と、
前記半導体基板内の前記複数のゲート電極下の領域に各々形成された複数のチャネル領域と、
前記半導体基板内の前記複数のチャネル領域を挟んだ領域に形成されたソース・ドレイン領域と、
前記半導体基板および前記複数のゲート電極上を覆うように形成された第1の応力膜と、
前記複数のゲート電極間の領域に形成された空隙内の少なくとも一部に形成された第2の応力膜と、
を有することを特徴とする半導体装置。
【請求項2】
前記空隙は、前記第1の応力膜内、または前記第1の応力膜上に形成された層間絶縁膜内に形成されたことを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記素子分離領域は、前記複数のゲート電極間の領域に凹部を有し、
前記第1の応力膜は、前記素子分離領域上において少なくとも一部が前記凹部内に形成されたことを特徴とする請求項1または2に記載の半導体装置。
【請求項4】
前記複数のゲート電極の側面に、側面がほぼ垂直なゲート側壁が形成されたことを特徴とする請求項1から3のいずれか1つに記載の半導体装置。
【請求項5】
半導体基板上に各々ゲート絶縁膜を介して複数のゲート電極を略並列に形成する工程と、
前記半導体基板内の前記複数のゲート電極の両側にソース・ドレイン領域を形成する工程と、
前記半導体基板および前記複数のゲート電極上に第1の応力膜を形成する工程と、
前記第1の応力膜上に層間絶縁膜を形成する工程と、
前記複数のゲート電極間の領域における前記第1の応力膜または前記層間絶縁膜内の空隙を貫通するように、前記ソース・ドレイン領域上の前記前記第1の応力膜および前記層間絶縁膜内にコンタクトホールを形成する工程と、
前記空隙内の少なくとも一部に前記コンタクトホールを介して第2の応力膜を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【図1】
【図2】
【図3A】
【図3B】
【図3C】
【図3D】
【図3E】
【図3F】
【図4】
【図5】
【図6A】
【図6B】
【図6C】
【図7】
【図8】
【図9A】
【図9B】
【図9C】
【図9D】
【図10】
【図11A】
【図11B】
【図11C】
【図11D】
【図12】
【図13A】
【図13B】
【図13C】
【図13D】
【図2】
【図3A】
【図3B】
【図3C】
【図3D】
【図3E】
【図3F】
【図4】
【図5】
【図6A】
【図6B】
【図6C】
【図7】
【図8】
【図9A】
【図9B】
【図9C】
【図9D】
【図10】
【図11A】
【図11B】
【図11C】
【図11D】
【図12】
【図13A】
【図13B】
【図13C】
【図13D】
【公開番号】特開2009−200244(P2009−200244A)
【公開日】平成21年9月3日(2009.9.3)
【国際特許分類】
【出願番号】特願2008−40230(P2008−40230)
【出願日】平成20年2月21日(2008.2.21)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成21年9月3日(2009.9.3)
【国際特許分類】
【出願日】平成20年2月21日(2008.2.21)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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