【課題】チャネル領域に応力を与えるため、ソース・ドレイン・コンタクト領域に形成されるシリサイド膜がシリコン基板側に突出することを防ぎ、接合リーク不良の発生やゲートリーク不良の発生を回避する半導体装置の製造方法及び製造された半導体装置の提供。
【解決手段】シリコンを含む半導体基板１０１と、前記半導体基板１０１中に形成された素子分離絶縁膜１０２によって区画された半導体領域と、前記半導体領域にゲート絶縁膜１０３を介して形成されたゲート電極と、前記半導体領域に形成された第１の拡散層１０７と、前記ゲート電極及び前記第１の拡散層１０７と前記素子分離絶縁膜１０２の間に形成されたシリコンゲルマニウム領域１１３と、前記ＳｉＧｅ領域１１３上に形成されたシリサイド膜１１４を含み、前記ＳｉＧｅ領域１１３は、前記ゲート電極又は前記素子分離絶縁膜１０２に近接した部分で最も厚いことを特徴とする半導体装置。 （もっと読む）

【課題】ＭＯＳトランジスタを微細化した上で駆動力の低下とばらつきを抑制できる半導体装置の製造方法を提供する。
【解決手段】ソースとドレインのエクステンション領域のドーピングをクラスターイオン注入で行い、注入された不純物の活性化を促進させるアニールを１２００℃以上かつ０．０１秒未満の条件で行う。チャネル領域においては、チャネル領域中央からソースおよびドレインのエクステンション領域の表面側に向けては中央部よりも濃い第１導電型不純物濃度を持つ第１ハロー領域と、第１ハロー領域下部の深い位置には、さらに濃い第１導電型不純物濃度を持つ第２ハロー領域を有する。第１ハロー領域のドーピング工程を、ゲート電極をマスクとして、斜めにイオン注入し、さらに、第２ハロー領域は、ゲート電極をマスクとして、垂直に、かつ第１ハロー領域のイオン注入ドーズ量よりも大きなドーズ量でイオン注入することにより形成する。 （もっと読む）

【課題】 チャネルドープを行うことなく閾値電圧を調整可能なＭＯＳＦＥＴの製造方法を提供する。
【解決手段】 本発明はＭＯＳＦＥＴの製造方法として具現化される。その製造方法は、ソース領域と、ドレイン領域と、ソース領域とドレイン領域を結ぶチャネル領域を有する半導体基板を用意する工程と、チャネル領域の表面にゲート絶縁膜を形成する工程と、反応性スパッタリング法によってゲート絶縁膜上に金属化合物材料からなるゲート電極を形成する工程を備えている。本発明の製造方法では、反応性スパッタリング法で用いる希ガスと反応性ガスの流量比率を、目標とするＭＯＳＦＥＴの閾値電圧に応じて調整する。 （もっと読む）

【課題】ＵＩＳ特性を向上させたパワーＭＯＳＦＥＴ及び同パワーＭＯＳＦＥＴを有する半導体装置及び同パワーＭＯＳＦＥＴの製造方法を提供する。
【解決手段】半導体基板上に設けられた第１導電型の不純物を含有するウェル領域に、所定間隔を空けて第２導電型の不純物を添加して形成されたソース領域及びドレイン領域を有し、ソース領域とドレイン領域との間におけるウェル領域の表面に絶縁膜を介してゲート電極が設けられたパワーＭＯＳＦＥＴを有する半導体装置を製造する際に、ウェル領域をエピタキシャル層により形成し、このエピタキシャル層に不純物濃度が異なる第１導電型の不純物層を形成することとした。 （もっと読む）

【課題】縦型トランジスタのカットオフ時のリーク電流を低減する半導体装置及びその製造方法を提供すること。
【解決手段】半導体基板と前記半導体基板の内部に形成された第１の不純物拡散領域と前記第１の不純物拡散領域の上方に形成された柱状半導体層と前記柱状半導体層の側方に形成されたゲート絶縁膜と前記ゲート絶縁膜の側方に形成されたゲート電極と前記不純物拡散領域の上方で前記ゲート電極に接して形成された絶縁体からなる層間膜と前記柱状半導体層の上方で前記ゲート電極に接して形成された絶縁体からなるスペーサと前記柱状半導体層の上方に形成された第２の不純物拡散領域とを具備し前記柱状半導体層の略中央に絶縁膜を有する。 （もっと読む）

【課題】半導体装置において半導体素子間の分離を好適に達成するとともに半導体装置の小型化を図ること。
【解決手段】半導体基板１と、半導体基板１上に形成されたエピタキシャル層２と、半導体基板１とエピタキシャル層２との間に形成された埋め込み層３と、エピタキシャル層２表面から埋め込み層３に達する第１のトレンチ７と、第１のトレンチ７内に埋め込まれるとともに埋め込み層３と接続されたドレイン取出電極８ｂと、ドレイン取出電極８ｂを電極とした半導体素子と、エピタキシャル層２表面からその半導体素子を囲むように設けられた第２のトレンチ５とを備え、第２のトレンチ５内の少なくとも側壁を絶縁膜６ａで被覆した。 （もっと読む）

【課題】マスク数を増やすことなく、ＰＭＯＳトランジスタのソース／ドレイン拡散層内にＳｉＧｅ層を形成することで、ＰＭＯＳトランジスタのオン電流を向上する。
【解決手段】選択成長層１５が表面に形成されたＰＭＯＳトランジスタのシリコン基板１１内のソース／ドレイン拡散層上に、ＰＭＯＳ用コンタクトホール２０を形成する。この際に、コンタクトホール２０がシリコン基板１１のソース／ドレイン拡散層内に届くようにエッチングする。コンタクトホール２０内の拡散層上及び選択成長層１５の側面にＧｅを選択成長し、熱処理よりＳｉＧｅ層２４とする。ＮＭＯＳトランジスタのコンタクトホール２５を選択成長層１６に達するように形成する。コンタクトホール２０、２５内のＳｉＧｅ層２４及び選択成長層１６上にコンタクトプラグ３０を形成する。 （もっと読む）

【課題】短チャネル効果やジャンクションリークを効果的に抑制し、キャリアの注入速度向上による性能向上を図れるデバイス構造を有する電界効果トランジスタおよびその製造方法を提供する。
【解決手段】第１導電型の第１の半導体領域１００と、ゲート絶縁膜１０１上に形成されたゲート電極１０２、１０３と、ソース電極およびドレイン電極１０７と、ソースおよびドレインのエクステンション領域となる第２導電型の第２の半導体領域１０５と、ソース電極およびドレイン電極１０７と第１及び第２の半導体領域との間に形成されている第２の半導体領域１０５よりも不純物濃度の高い第２導電型の第３の半導体領域１０６と、ゲート電極の両側面に形成され側壁絶縁膜１０４を備え、側壁絶縁膜１０４に対しソース電極およびドレイン電極１０７が離間していることを特徴とする電界効果トランジスタ及びその製造方法。 （もっと読む）

【課題】本発明は、トランジスタ特性を向上させることができる半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１０上に形成された凸型形状の半導体層４０と、半導体基板上に形成され、半導体層の下部が埋没する程度の膜厚を有する絶縁膜５０と、半導体層のうち対向する１組の両側面に、ゲート絶縁膜６０を介して形成されたゲート電極１００と、半導体層内において、ゲート電極が形成されていない側面側に形成されたソース領域及びドレイン領域２００とを備え、半導体層のうち、少なくともゲート電極によって覆われた中央部の表面より、中央部を除く周辺部の表面が、外側に位置するように形成されている。 （もっと読む）

【課題】浅い接合領域上に、浅いニッケルモノシリサイド層を形成する。
【解決手段】絶縁膜で画成されたシリコン面上に金属ニッケル膜を堆積し、シラン雰囲気中、２２０℃を超えない温度で熱処理し、組成がＮｉ₂Ｓｉのシリサイド層を、接合領域との界面および金属ニッケル膜表面に、未反応の金属ニッケル膜が残るように形成した後、前記未反応の金属ニッケル膜をエッチング除去し、熱処理してニッケルモノシリサイド層に変換する。 （もっと読む）

それぞれ異なる動作特性を有する複数のチャネル（１５）が用いられたマルチ動作モードトランジスタが提供される。複数のチャネル（１５）は独立に調整可能なしきい値電圧を有する。しきい値電圧を独立に調整することにおいて、少なくとも１つの以下のもの、つまり、異なるチャネル（１５）にそれぞれ異なるドーピング濃度、チャネル（１５）を分離している異なるゲート誘電体（１４ａ〜１４ｃ）にそれぞれ異なるゲート誘電体厚、および、異なるチャネル（１５）に異なるそれぞれのシリコンチャネル厚、が供給される。
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【課題】 基板のフェルミ準位の影響を低減することができる半導体素子を提供する。
【解決手段】 半導体基板１の一方の面上に、この半導体基板１と同じ半導体材料を使用しドーパントの種類又は濃度を変えて緩衝層２を形成する。そして、緩衝層２上に夫々局所的に半導体層３ａ及び３ｂを形成し、この半導体層３ａ及び３ｂの対向する端部上及びこれらの間に、半導体基板１と同じ半導体材料を使用し、半導体層３ａ及び３ｂよりもドーパント濃度が低いチャネル層４を形成する。その際、緩衝層２の厚さＤ（ｎｍ）を、半導体基板１のフェルミ準位とチャネル層４のフェルミ準位との差Ｖ（ｅＶ）、半導体基板１の有効ドナーの濃度又は有効アクセプタの濃度Ｎ_Ｓ（ｍ^−３）、緩衝層２の有効ドナーの濃度又は有効アクセプタの濃度Ｎ_Ｂ（ｍ^−３）、チャネル長Ｌ（ｍ）、素電荷ｅ、緩衝層２の比誘電率ε_Ｂ、真空の誘電率をε_０から求められる下記数式の範囲内とする。
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【課題】 曲げによる応力が加わった場合においても、トランジスタの特性の変動を抑制できるようにする。
【解決手段】 電界効果型トランジスタ上には、電界効果型トランジスタに引っ張り応力Ｆ１´を印加するゲートキャップ膜１５が形成され、ゲートキャップ膜１５に起因する応力は、半導体基板１１の折り曲げによってトランジスタに印加される応力よりも大きくする。
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【課題】トレンチ型ＤＲＡＭにおいてさらなる高集積化を実現する電界効果トランジスタとそれを用いた半導体記憶装置及びそれらの形成製造方法を提供する。
【解決手段】基板に、第１導電型の一方のソース・ドレイン領域１４と、チャネル形成領域となる第２導電型の半導体層１６と、ゲート絶縁膜１８と、ゲート電極１９とを含んで積層されてなる積層体が形成されており、さらに、基板に、一方のソース・ドレイン領域及１４及びゲート電極１９から絶縁され、半導体層１６の側面に接して第１導電型の他方のソース・ドレイン領域１０ｃが形成された電界効果トランジスタとする。また、上記の一方のソース・ドレイン領域１４に接続してメモリキャパシタの記憶ノード電極が接続された構成とする。 （もっと読む）

【課題】薄いニッケル膜を用いてシリコンゲルマニウム層をシリサイド化する場合であっても、シート抵抗の上昇や接合リーク電流の増加を抑制し得る半導体装置の製造方法を提供する。
【解決手段】半導体基板３４上にゲート電極５４ｐを形成する工程と、ゲート電極の両側の半導体基板内にソース／ドレイン拡散層６４ｐを形成する工程と、ソース／ドレイン拡散層にシリコンゲルマニウム層１００ｂを埋め込む工程と、シリコンゲルマニウム層の上部にアモルファス層１０１を形成する工程と、アモルファス層上にニッケル膜６６を形成する工程と、熱処理を行い、ニッケル膜とアモルファス層とを反応させることにより、シリコンゲルマニウム層上にシリサイド膜１０２ｂを形成する工程とを有している。 （もっと読む）

【課題】シリサイド層と半導体基板との間での接合リークを防止することができる半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、半導体基板１上にゲート絶縁膜２を介して形成されたゲート電極３と、ゲート電極３の両側における半導体基板１上に形成され、エクステンション領域となる第１エピタキシャル成長層５と、ゲート電極３の側面および第１エピタキシャル成長層５の一部を被覆するサイドウォール絶縁膜ＳＷと、サイドウォール絶縁膜ＳＷから露出した第１エピタキシャル成長層５上に形成され、ソースあるいはドレインとなる第２エピタキシャル成長層６と、サイドウォール絶縁膜ＳＷから突き出た第２エピタキシャル成長層６の側面に形成され、当該側面におけるシリサイド層７の形成を防止する側壁保護膜１３と、第２エピタキシャル成長層６の表面に形成されたシリサイド層７とを有する （もっと読む）

【課題】埋設されたＳｉＧｅ層を有し、そのＳｉＧｅ層の浅い部分がＰＦＥＴチャネルに近く、ＳｉＧｅ層の深い部分がＰＦＥＴチャネルからさらに離れているＰＦＥＴを含むデバイスと、その製造方法を提供する。
【解決手段】ＳｉＧｅ層はテーパーされているチャネル方向に面する側面に境界を有している。このような形状によって、ＰＦＥＴチャネルは実質的に拡張接合特性を劣化させる必要なく、大きい圧縮応力を受けることができる。テーパーされたＳｉＧｅ境界は複数のディスクリートなステップとして構成される。例えば２、３以上のディスクリートなステップが形成される。 （もっと読む）

【課題】 ｐチャネルＭＯＳトランジスタの動作速度を向上させる。
【解決手段】 ｐチャネルＭＯＳトランジスタのチャネル領域両側にＳｉＧｅ混晶層をエピタキシャルに形成し、前記チャネル領域に一軸性圧縮応力を発生させる。さらにゲート電極をゲート側壁絶縁膜を介して、圧縮応力を蓄積した圧縮応力膜により覆い、前記チャネル領域に面内圧縮応力を、さらに印加する。 （もっと読む）

【課題】短チャネル効果の抑制を課題とする。
【解決手段】不純物イオンが注入されたＰ型ソース／ドレイン領域を有する電界効果型トランジスタと、不純物イオンが注入されたＮ型ソース／ドレイン領域を有する電界効果型トランジスタからなるＣＭＯＳ半導体装置において、前記Ｐ型ソース／ドレイン領域の接合深さは前記Ｎ型ソース／ドレイン領域の接合深さに対して、等しいか、或は浅いことを特徴とする半導体装置により上記課題を解決する。 （もっと読む）

【課題】ゲート長の短縮に対応して最適な接合深さのエクステンション部を形成できなくなってきている。
【解決手段】ゲートスタック７と側壁絶縁膜９からなる所定の幅のスペーサをマスクとする不純物のイオン注入と活性化アニールにより、２つのソース・ドレイン領域１０をＰウェル３に形成する。側壁絶縁膜９を除去し、これより薄い隔壁絶縁膜１１を形成することによって、このスペーサの幅方向両側を後退させる。これによりスペーサのエッジと２つのソース・ドレイン領域１０のエッジとを幅方向両側で離す。この状態で、後退したスペーサの幅方向両側に露出し２つのソース・ドレイン領域１０を含むウェル領域に選択的なエピタキシャル成長により半導体材料を成長させ、後退したスペーサにより分離する２つのエクステンション部１２を形成する。この製法においては、イオン注入の活性化アニールによりエクステンション部１２内の不純物がＰウェル３内に熱拡散しない。
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