半導体装置およびその製造方法
【課題】シリサイド層と半導体基板との間での接合リークを防止することができる半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、半導体基板１上にゲート絶縁膜２を介して形成されたゲート電極３と、ゲート電極３の両側における半導体基板１上に形成され、エクステンション領域となる第１エピタキシャル成長層５と、ゲート電極３の側面および第１エピタキシャル成長層５の一部を被覆するサイドウォール絶縁膜ＳＷと、サイドウォール絶縁膜ＳＷから露出した第１エピタキシャル成長層５上に形成され、ソースあるいはドレインとなる第２エピタキシャル成長層６と、サイドウォール絶縁膜ＳＷから突き出た第２エピタキシャル成長層６の側面に形成され、当該側面におけるシリサイド層７の形成を防止する側壁保護膜１３と、第２エピタキシャル成長層６の表面に形成されたシリサイド層７とを有する
【解決手段】半導体装置は、半導体基板１上にゲート絶縁膜２を介して形成されたゲート電極３と、ゲート電極３の両側における半導体基板１上に形成され、エクステンション領域となる第１エピタキシャル成長層５と、ゲート電極３の側面および第１エピタキシャル成長層５の一部を被覆するサイドウォール絶縁膜ＳＷと、サイドウォール絶縁膜ＳＷから露出した第１エピタキシャル成長層５上に形成され、ソースあるいはドレインとなる第２エピタキシャル成長層６と、サイドウォール絶縁膜ＳＷから突き出た第２エピタキシャル成長層６の側面に形成され、当該側面におけるシリサイド層７の形成を防止する側壁保護膜１３と、第２エピタキシャル成長層６の表面に形成されたシリサイド層７とを有する
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、エピタキシャル成長層によりエクステンション領域およびソース・ドレインが形成された半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
トランジスタの世代が進む中で、微細化によるスケーリングも絶え間なく行われている。国際半導体技術ロードマップ（ＩＴＲＳ）上では、ｈｐ(half pitch)３２ｎｍ世代と呼ばれているトランジスタで、２０ｎｍ以下のゲート長（Ｌｇ）が予想されている。この世代のトランジスタに対しては、ゲート長と合わせて、ゲート絶縁膜の実効膜厚（ＥＯＴ：Effective Oxide Thickness）や、拡散層の深さ（Ｘｊ）も合わせてスケーリングする必要がある。
【０００３】
ゲート絶縁膜の実効膜厚ＥＯＴのスケーリングは駆動能力（Ｉｄｓ）の確保のため、拡散層の深さＸｊのスケーリングは短チャネル効果（ＳＣＥ：Short Channel Effect）の抑制のために必要である。特に拡散層の深さＸｊのスケーリングに対しては、厳しい制約がある。２０ｎｍ以下のゲート長Ｌｇでトランジスタを形成する場合、エクステンション（Extension）部となる拡散層は５ｎｍ以下の浅さが必要と考えられる。
【０００４】
しかしながら、この極浅のｐｎ接合を形成しようとするときの主な問題は、イオン注入技術、活性化のアニール技術が現状では確立されていないという２点である。５ｎｍの拡散層深さＸｊを実現できたと仮定しても、その薄さ故に、生じる寄生抵抗が増加するという点も問題となる。
【０００５】
そこで提案されているのが、エクステンション部をもとのシリコン基板面よりも上に持ち上げて、シリコン基板下の拡散層深さＸｊは浅く保ったまま、エクステンション部の抵抗を下げるというコンセプトの持ち上げエクステンション（Raised Extension）構造である（特許文献１参照）。
【特許文献１】特開２０００−８２８１３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記の持ち上げエクステンション構造の半導体装置の製造工程において、ゲート電極の側壁に形成されたサイドウォール絶縁膜が、自然酸化膜を除去するための洗浄処理により薄膜化する。サイドウォール絶縁膜が薄膜化すると、隣接するエピタキシャル成長層の側面が露出し、この側面部に形成されるシリサイド層とシリコン基板との距離が近づき、接合リークを生じる恐れがある。すなわち、シリサイド層と、シリコン基板に形成されたソース・ドレイン接合（ｐｎ接合）との間で接合リークが生じる。
【０００７】
サイドウォール絶縁膜の薄膜化を防止するため、洗浄処理においてエッチングされ難い窒化シリコン膜をサイドウォール絶縁膜として用いると、酸化シリコン膜よりも大きな誘電率をもつ窒化シリコン膜によって寄生容量が増加するという問題がある。
【０００８】
本発明は上記の事情に鑑みてなされたものであり、その目的は、シリサイド層と半導体基板との間での接合リークを防止することができる半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
上記の目的を達成するため、本発明の半導体装置は、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側における前記半導体基板上に形成され、エクステンション領域となる第１エピタキシャル成長層と、前記ゲート電極の側面および前記第１エピタキシャル成長層の一部を被覆するサイドウォール絶縁膜と、前記サイドウォール絶縁膜から露出した前記第１エピタキシャル成長層上に形成された、ソースあるいはドレインとなる第２エピタキシャル成長層と、前記サイドウォール絶縁膜から突き出た前記第２エピタキシャル成長層の側面に形成され、当該側面におけるシリサイド層の形成を防止する側壁保護膜と、前記第２エピタキシャル成長層の表面に形成されたシリサイド層とを有する。
【００１０】
上記の本発明の半導体装置では、サイドウォール絶縁膜から突き出た第２エピタキシャル成長層の側面に、側壁保護膜が形成されている。この側壁保護膜により、半導体基板との間の距離が最も近くなる第２エピタキシャル成長層の側面におけるシリサイド層の形成が防止される。
【００１１】
上記の目的を達成するため、本発明の半導体装置は、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側における前記半導体基板上に形成され、エクステンション領域となる第１エピタキシャル成長層と、前記ゲート電極の側面および前記第１エピタキシャル成長層の一部を被覆する多層のサイドウォール絶縁膜と、前記サイドウォール絶縁膜から露出した前記第１エピタキシャル成長層上に形成された、ソースあるいはドレインとなる第２エピタキシャル成長層と、前記第２エピタキシャル成長層の表面に形成されたシリサイド層とを有し、前記サイドウォール絶縁膜は、前記第１エピタキシャル成長層側から順に、第１絶縁膜と、前記第１絶縁膜よりも誘電率が高く前記第２エピタキシャル成長層の側面の露出を抑制する第１エッチングストッパ膜とを有する。
【００１２】
上記の本発明の半導体装置では、サイドウォール絶縁膜は、第１エピタキシャル成長層側から順に、第１絶縁膜と、第１絶縁膜よりも誘電率が高い第１エッチングストッパ膜とを有する。この第１エッチングストッパ膜により、サイドウォール絶縁膜の膜厚の減少が抑制される。このため、第１エピタキシャル成長層上の第１絶縁膜および第１エッチングストッパ膜の膜厚が一定に確保される。従って、第１絶縁膜および第１エッチングストッパ膜の膜厚分だけ第２エピタキシャル成長層の側面が保護されることから、第２エピタキシャル成長層の側面からのシリサイド化が防止される。
【００１３】
上記の目的を達成するため、本発明の半導体装置の製造方法は、半導体基板上にゲート構造体を形成する工程と、前記ゲート構造体の両側における前記半導体基板上に、エクステンション領域となる第１エピタキシャル成長層を形成する工程と、前記第１エピタキシャル成長層上に、前記ゲート構造体の側面を被覆するサイドウォール絶縁膜を形成する工程と、前記サイドウォール絶縁膜から露出した前記第１エピタキシャル成長層上に、ソースあるいはドレインとなる第２エピタキシャル成長層を形成する工程と、前記第２エピタキシャル成長層上の自然酸化膜を除去する洗浄処理を行う工程と、前記洗浄処理によって前記サイドウォール絶縁膜の一部が除去されることにより、前記サイドウォール絶縁膜から突き出た前記第２エピタキシャル成長層の側面に、側壁保護膜を形成する工程と、前記第２エピタキシャル成長層の表面にシリサイド層を形成する工程とを有する。
【００１４】
上記の本発明の半導体装置の製造方法では、洗浄処理によってサイドウォール絶縁膜の一部が除去されることにより、サイドウォール絶縁膜から第２エピタキシャル成長層が突き出た状態となる。本発明では、この第２エピタキシャル成長層の側面に側壁保護膜を形成した後に、シリサイド層の形成工程を行う。
シリサイド層の形成工程において、サイドウォール絶縁膜から突き出た第２エピタキシャル成長層の側面に側壁保護膜が形成されていることから、半導体基板との間の距離が最も近くなる第２エピタキシャル成長層の側面におけるシリサイド層の形成が防止される。
【００１５】
上記の目的を達成するため、本発明の半導体装置の製造方法は、半導体基板上にゲート構造体を形成する工程と、前記ゲート構造体の両側における前記半導体基板上に、エクステンション領域となる第１エピタキシャル成長層を形成する工程と、前記ゲート構造体を被覆するように前記第１エピタキシャル成長層上に、第１絶縁膜、前記第１絶縁膜よりも誘電率の高い第１エッチングストッパ膜、第２絶縁膜を含む積層膜を堆積させる工程と、前記積層膜をエッチバックして、前記第１エピタキシャル成長層上に前記ゲート構造体の側面を被覆するサイドウォール絶縁膜を形成する工程と、前記サイドウォール絶縁膜から露出した前記第１エピタキシャル成長層上に、ソースあるいはドレインとなる第２エピタキシャル成長層を形成する工程と、前記サイドウォール絶縁膜中の前記第１エッチングストッパ膜により前記第２エピタキシャル成長層の側面の露出を抑制した状態で、前記第２エピタキシャル成長層上の自然酸化膜を除去する洗浄処理を行う工程と、前記第２エピタキシャル成長層の表面にシリサイド層を形成する工程とを有する。
【００１６】
上記の本発明の半導体装置の製造方法では、ゲート構造体を被覆するように第１エピタキシャル成長層上に、第１絶縁膜、第１エッチングストッパ膜、第２絶縁膜を含む積層膜を堆積し、積層膜をエッチバックして、第１エピタキシャル成長層上に、第１絶縁膜、第１エッチングストッパ膜、第２絶縁膜を含むサイドウォール絶縁膜を形成する。
このため、洗浄処理においてサイドウォール絶縁膜中の第２絶縁膜が除去されても、エッチングの進行は第１エッチングストッパ膜により止まる。このため、第１エッチングストッパ膜とその下層の第１絶縁膜の膜厚分だけ、隣接する第２エピタキシャル成長層の側面が保護される。
第１絶縁膜および第１エッチングストッパ膜の膜厚分だけ第２エピタキシャル成長層の側面が保護されることから、シリサイド層の形成工程において、第２エピタキシャル成長層の側面からのシリサイド化が防止される。
【発明の効果】
【００１７】
本発明によれば、シリサイド層と半導体基板との間での接合リークを防止した半導体装置を提供できる。
【発明を実施するための最良の形態】
【００１８】
以下に、本発明の半導体装置の実施の形態について、図面を参照して説明する。
【００１９】
（第１実施形態）
図１は、本実施形態に係る半導体装置の断面図である。
【００２０】
ｎＭＯＳの場合にはシリコン等からなる半導体基板１にはｐウェルが形成されており、ｐＭＯＳの場合には半導体基板１にはｎウェルが形成されている。また、図示はしないが、半導体基板１には、活性領域を区画する素子分離絶縁膜が形成されている。
【００２１】
半導体基板１上には、ゲート絶縁膜２を介して、例えばポリシリコンからなるゲート電極３が形成されている。ゲート電極３の上面には、シリサイド層４が形成されている。シリサイド層４は、ゲート電極３を構成するシリコンと、金属との合金層である。シリサイド層４は、例えばコバルトシリサイドや、ニッケルシリサイドからなる。
【００２２】
ゲート電極３の両側における半導体基板１上には、エクステンション領域となる２つの第１エピタキシャル成長層５が形成されている。ｎＭＯＳの場合には第１エピタキシャル成長層５はｎ型であり、ｐＭＯＳの場合には第１エピタキシャル成長層５はｐ型である。
【００２３】
第１エピタキシャル成長層５は、ゲート電極３側に傾斜端面を有する。この傾斜端面およびその間の半導体基板１上にゲート絶縁膜２が形成され、ゲート絶縁膜２上にゲート電極３が形成されている。ゲート電極３の側面および第１エピタキシャル成長層５の一部を被覆して、窒化シリコン膜１１からなるサイドウォール絶縁膜ＳＷが形成されている。窒化シリコン膜１１は、本発明のエッチングストッパ膜に相当する。
【００２４】
サイドウォール絶縁膜ＳＷから露出した第１エピタキシャル成長層５上には、ソースあるいはドレインとなる第２エピタキシャル成長層６が形成されている。ｎＭＯＳの場合には第２エピタキシャル成長層６はｎ型であり、ｐＭＯＳの場合には第２エピタキシャル成長層６はｐ型である。
【００２５】
第２エピタキシャル成長層６の上面には、シリサイド層７が形成されている。シリサイド層７は、第２エピタキシャル成長層６を構成するシリコンと、金属との合金層である。シリサイド層７は、例えばコバルトシリサイドや、ニッケルシリサイドからなる。
【００２６】
第２エピタキシャル成長層６のサイドウォール絶縁膜ＳＷ側の側面、より詳細には第２エピタキシャル成長層６およびシリサイド層７の側面には、側壁保護膜１３が形成されている。側壁保護膜１３は、第２エピタキシャル成長層６の側面からのシリサイド層の形成を防止するために設けられている。側壁保護膜１３は、サイドウォール絶縁膜ＳＷの側壁にも形成されている。
【００２７】
上記のトランジスタを被覆して全面に層間絶縁膜９が形成されている。図示はしないが、層間絶縁膜９には、シリサイド層４，７に接続するコンタクトが埋め込まれており、層間絶縁膜９上には、当該コンタクトに接続する配線が形成されている。
【００２８】
本実施形態に係る半導体装置では、第２エピタキシャル成長層６のサイドウォール絶縁膜ＳＷ側の側面に側壁保護膜１３が形成されている。このため、第２エピタキシャル成長層６の側面からのシリサイド化を防止することができ、シリサイド層７と半導体基板（より詳細には基板に形成されたｐｎ接合）１間で接合リークが発生することを防止することができる。
【００２９】
次に、上記の本実施形態に係る半導体装置の製造方法について、図２〜図６を参照して説明する。
【００３０】
まず、半導体基板１に、図示しない素子分離絶縁膜およびウェルを形成する。そして、図２（ａ）に示すように、半導体基板１上に熱酸化法により酸化シリコン膜からなるダミーゲート絶縁膜３１を形成し、ＬＰＣＶＤ法によりポリシリコン膜を堆積した後、ポリシリコン膜上に形成したハードマスク３３を用いてポリシリコン膜をドライエッチングして、ポリシリコンからなるダミーゲート３２を形成する。これにより、ダミーゲート絶縁膜３１、ダミーゲート３２、ハードマスク３３からなるダミーゲート構造体（ゲート構造体）３０が半導体基板１上に形成される。ハードマスク３３としては、例えば窒化シリコン膜を用いる。
【００３１】
次に、図２（ｂ）に示すように、ダミーゲート構造体３０を被覆するように半導体基板１上に、例えば窒化シリコン膜を堆積した後に、エッチバックを行うことにより、ダミーゲート構造体３０の側壁に窒化シリコン膜からなる保護膜３４を形成する。保護膜３４は、後の工程においてダミーゲート３２を構成するポリシリコンからエピタキシャル成長するのを防止するために設けられる。窒化シリコン膜の形成では、例えばＬＰＣＶＤ法によって６８０℃から７６０℃程度の温度にて約４ｎｍの膜厚の窒化シリコン膜を形成する。
【００３２】
次に、活性領域における半導体基板１上の自然酸化膜を除去するため、希フッ酸（ＤＨＦ）を用いた洗浄処理を行う。その後、図２（ｃ）に示すように、ダミーゲート構造体３０の両側における半導体基板１上に、エピタキシャル成長法により、ボロン（ｐ型不純物）または砒素（ｎ型不純物）などの不純物が混入したシリコン層からなる第１エピタキシャル成長層５を形成する。第１エピタキシャル成長層５は、エクステンション領域となる。これらの不純物は、エピタキシャル成長中（ｉｎ−ｓｉｔｕ）に導入する。第１エピタキシャル成長層５の不純物濃度は、例えば１×１０１８〜１×１０２０／ｃｍ３である。
【００３３】
イオン注入ではなく、エピタキシャル成長中に不純物を導入することによって、不純物濃度の濃い第１エピタキシャル成長層５を形成できる。また、エピタキシャル成長は、７００℃程度の低温プロセスで行われ、その後の活性化アニールも不要であることから、成長中に導入された不純物は半導体基板１内にほとんど拡散しない。これにより、第１エピタキシャル成長層５と半導体基板１との間に急峻な濃度勾配をもつｐｎ接合を形成することができる。
【００３４】
次に、図３（ａ）に示すように、加熱した燐酸により窒化シリコンからなる保護膜３４を除去した後、ダミーゲート構造体３０の側壁に側壁スペーサ３５を形成する。側壁スペーサ３５は、後に形成されるゲート絶縁膜２が第１エピタキシャル成長層５の端部に重なる幅を規定するものである。側壁スペーサ３５は、ダミーゲート構造体３０を被覆するように半導体基板１上に酸化シリコン膜を堆積させた後、当該酸化シリコン膜をエッチバックすることにより形成される。酸化シリコン膜の成膜では、約６５０℃の成膜温度で、ＴＥＯＳを原料として用いたＬＰＣＶＤ法により５ｎｍ程度の膜厚の酸化シリコン膜を成膜する。エッチバックは、第１エピタキシャル成長層５へのダメージが最小限になるような条件で行う。
【００３５】
次に、図３（ｂ）に示すように、ダミーゲート構造体３０の側壁に、側壁スペーサ３５を介して、窒化シリコン膜１１および酸化シリコン膜１２からなるサイドウォール絶縁膜ＳＷを形成する。サイドウォール絶縁膜ＳＷは、ダミーゲート構造体３０およびダミーゲート構造体３０を被覆するように半導体基板１上に窒化シリコン膜１１および酸化シリコン膜１２を堆積させた後、窒化シリコン膜１１および酸化シリコン膜１２をエッチバックすることにより形成する。
【００３６】
窒化シリコン膜１１は、６８０℃程度の成膜温度でＬＰＣＶＤ法により形成される。酸化シリコン膜１２は、６５０℃程度の成膜温度でＬＰＣＶＤ法により形成される。フリンジ容量（ゲート電極とソース・ドレイン間の容量）を低減するために、酸化シリコンに比べて誘電率の高い窒化シリコン膜１１の膜厚は最小限にする。また、窒化シリコン膜１１と酸化シリコン膜１２の合計膜厚は、後に形成されるゲート電極３と第２エピタキシャル成長層６との間の距離を確保して、短チャネル効果を抑制し得る膜厚とする。例えば、窒化シリコン膜１１と酸化シリコン膜１２の合計膜厚を７０ｎｍとし、窒化シリコン膜１１の膜厚を２０ｎｍ、酸化シリコン膜１２の膜厚を５０ｎｍとする。窒化シリコン膜１１は、本発明のエッチングストッパ膜に相当し、酸化シリコン膜１２は絶縁膜に相当する。
【００３７】
次に、図３（ｃ）に示すように、第１エピタキシャル成長層５上の自然酸化膜を除去するため、希フッ酸を用いた洗浄処理を行う。このときの希フッ酸により、サイドウォール絶縁膜ＳＷ中の酸化シリコン膜１２の一部がエッチングされる。
【００３８】
次に、図４（ａ）に示すように、エピタキシャル成長法により、サイドウォール絶縁膜ＳＷから露出した第１エピタキシャル成長層５上に、シリコン層からなる第２エピタキシャル成長層６を形成する。第２エピタキシャル成長層６は、サイドウォール絶縁膜ＳＷに乗り上げるように形成される。その後、ｎＭＯＳの領域における第２エピタキシャル成長層６中に、１０ｋｅＶの注入エネルギー、３×１０１５／ｃｍ２程度のドーズ量でリン（Ｐ）をイオン注入する。また、ｐＭＯＳの領域における第２エピタキシャル成長層６中に、４ｋｅＶの注入エネルギー、５×１０１５／ｃｍ２程度のドーズ量でボロン（Ｂ）をイオン注入する。これらの不純物は、半導体基板１中にまで導入される。その後、導入した不純物を活性化させるため、約１０５０℃でＳｐｉｋｅ−ＲＴＡを施す。なお、第１エピタキシャル成長層５の形成と同様に、エピタキシャル成長中に上記の不純物を導入してもよい。
【００３９】
次に、図４（ｂ）に示すように、第２エピタキシャル成長層６上の自然酸化膜を除去するため、希フッ酸を用いた洗浄処理を行う。この際に、サイドウォール絶縁膜ＳＷを構成する一番外側の酸化シリコン膜１２が除去される。また、酸化シリコン膜からなる側壁スペーサ３５の上部もエッチングされる。このようにサイドウォール絶縁膜ＳＷが薄膜化することにより、第２エピタキシャル成長層６はサイドウォール絶縁膜ＳＷから突き出た形状となる。
【００４０】
次に、図４（ｃ）に示すように、窒化シリコン膜に対するエッチング選択比が大きい膜、例えば酸化シリコン膜を全面に成膜し、エッチバックを行うことにより、第２エピタキシャル成長層６の側面に、側壁保護膜１３を形成する。このとき、側壁保護膜１３はサイドウォール絶縁膜ＳＷの側面にも形成される。酸化シリコン膜の成膜では、ＴＥＯＳを用いたＬＰＣＶＤ法により、数ｎｍ程度の膜厚の酸化シリコン膜を成膜する。第２エピタキシャル成長層６の側面は逆テーパー形状をなしているが、ＴＥＯＳを用いたＬＰＣＶＤを用いることにより、第２エピタキシャル成長層６の側面と第１エピタキシャル成長層５とがなす空間に酸化シリコン膜を埋め込むことができる。
【００４１】
次に、第２エピタキシャル成長層６の自然酸化膜を除去するため、希フッ酸を用いた洗浄処理を施す。第２エピタキシャル成長層６の側面下に埋め込まれるようにして形成された側壁保護膜１３のエッチング速度は比較的遅くなる。このため、洗浄処理時間を制御することにより、第２エピタキシャル成長層６の側面に側壁保護膜１３を残したまま、第２エピタキシャル成長層６表面の自然酸化膜を除去することができる。
【００４２】
次に、図５（ａ）に示すように、第２エピタキシャル成長層６の上面にシリサイド層７を形成する。シリサイド層７の形成では、コバルトまたはニッケルからなる金属膜を形成した後に、熱処理し、金属膜と接触する部分の第２エピタキシャル成長層６表面をシリサイド化し、薬液処理により不要な金属膜を除去することにより行う。例えば、コバルトシリサイドを形成する場合には、コバルトの膜厚は例えば８ｎｍとする。その後、コバルトの酸化防止のため、窒化チタン膜を３０ｎｍ程度成膜する。
【００４３】
上記のシリサイド層７の形成工程において、第２エピタキシャル成長層６の側面は側壁保護膜１３により保護されているため、シリサイド化は第２エピタキシャル成長層６の上面からのみ進行する。これにより、第２エピタキシャル成長層６の上面から均一な厚さのシリサイド層７が形成される。第２エピタキシャル成長層６の側面からのシリサイド層の形成が防止されるため、シリサイド層と基板間での接合リークの発生が抑制される。
【００４４】
次に、図５（ｂ）に示すように、ダミーゲート構造体３０を埋め込むように、全面に層間絶縁膜９を形成する。層間絶縁膜９の形成では、例えばＨＤＰ−ＣＶＤ法により、酸化シリコン膜からなる層間絶縁膜９を形成する。
【００４５】
次に、図５（ｃ）に示すように、窒化シリコンからなるハードマスク３３を除去するまで全面エッチバックを行う。このエッチバックは、窒化シリコンと酸化シリコンの選択比が小さい条件で行う。このため、エッチバック後には、層間絶縁膜９およびダミーゲート構造体３０の表面はほぼ平らな形状となる。
【００４６】
次に、図６（ａ）に示すように、ドライエッチングによりポリシリコンからなるダミーゲート３２を除去した後、ウェットエッチングにより酸化シリコンからなる側壁スペーサ３５およびダミーゲート絶縁膜３１を除去して、ゲート開口部３６を形成する。このウェットエッチングでは、サイドウォール絶縁膜ＳＷを構成する窒化シリコン膜１１がエッチングストッパとして機能する。ゲート開口部３６には、側壁スペーサ３５の膜厚分に相当する分だけ、第１エピタキシャル成長層５の端部が露出する。
【００４７】
次に、図６（ｂ）に示すように、ゲート開口部３６に露出した半導体基板１および第１エピタキシャル成長層５の端部上に、例えば酸化シリコン膜からなるゲート絶縁膜２を形成し、その後ゲート開口部３６を埋め込むゲート電極３を形成する。ゲート電極３の形成では、ゲート開口部３６を埋め込むようにポリシリコン膜を堆積させた後、層間絶縁膜９上に堆積した不要なポリシリコン膜をＣＭＰにより除去することにより、ゲート開口部３６内に埋め込まれたゲート電極３が形成される。
【００４８】
次に、図６（ｃ）に示すように、ゲート電極３の上面にシリサイド層４を形成する。シリサイド層４の形成では、コバルトまたはニッケルからなる金属膜を形成した後に熱処理し、金属膜と接触する部分のゲート電極３表面をシリサイド化し、薬液処理により不要な金属膜を除去することにより行う。
【００４９】
その後、層間膜をさらに成膜する（図１参照）。この層間膜としては、例えばＮＳＧを用いる。以降の工程としては、シリサイド層４，７に接続するコンタクトを形成し、当該コンタクトに接続する配線を形成することにより、半導体装置が完成する。
【００５０】
上記の本実施形態に係る半導体装置の製造方法では、自然酸化膜の除去のための洗浄処理により、サイドウォール絶縁膜ＳＷ中の酸化シリコン膜１２が除去されて、サイドウォール絶縁膜ＳＷが薄膜化し、サイドウォール絶縁膜ＳＷから第２エピタキシャル成長層６が突き出した状態となる（図４（ｂ）参照）。本実施形態では、突き出した第２エピタキシャル成長層６の側面に側壁保護膜１３を形成するため、その後のシリサイド工程において第２エピタキシャル成長層６の側面からのシリサイド化を防止することができ、シリサイド層と基板との間での接合リークの発生が抑制される。
【００５１】
また、サイドウォール絶縁膜ＳＷが薄膜化しても接合リークの問題が発生しないため、サイドウォール絶縁膜ＳＷの全体の膜厚を確保しつつ、エッチングストッパ膜としての窒化シリコン膜１１の膜厚を最小限に抑えることができる。酸化シリコン膜に比べて誘電率の高い窒化シリコン膜１１の膜厚を最小限に抑えることができるため、フリンジ容量などの寄生容量を低減することができる。
【００５２】
寄生容量を低減できるため、持ち上げ構造の利点である優れたＩｏｎ／Ｉｏｆｆ比を維持しつつ、寄生容量による遅延を防止することができ、動作周波数を大きくすることができる。
【００５３】
（第２実施形態）
図７は、第２実施形態に係る半導体装置の断面図である。なお、第１実施形態と同様の構成要素には、同一の符号を付しており、その説明は省略する。
【００５４】
本実施形態では、第１実施形態とは、サイドウォール絶縁膜ＳＷの構造が異なる。サイドウォール絶縁膜ＳＷは、窒化シリコン膜２１と、酸化シリコン膜２２と、窒化シリコン膜２３の積層膜により構成されている。
【００５５】
窒化シリコン膜２１は、エッチングストッパ膜（第２エッチングストッパ膜）として機能し、ゲート電極３の側面と酸化シリコン膜２２との間に介在している。
【００５６】
酸化シリコン膜２２は、低誘電率絶縁膜（第１絶縁膜）として機能し、ゲート電極３の側面および第１エピタキシャル成長層５の一部を被覆するように形成されている。
【００５７】
窒化シリコン膜２３は、エッチングストッパ膜（第１エッチングストッパ膜）として機能し、酸化シリコン膜２２を介して、ゲート電極３の側面および第１エピタキシャル成長層５の一部を被覆するように形成されている。
【００５８】
本実施形態に係る半導体装置では、サイドウォール絶縁膜ＳＷの外側に窒化シリコン膜２３が設けられている。このため、後述する洗浄処理において窒化シリコン膜２３がエッチングストッパ膜として機能することから、第１エピタキシャル成長層５上の酸化シリコン膜２２および窒化シリコン膜２３の膜厚が一定に確保される。
【００５９】
従って、酸化シリコン膜２２および窒化シリコン膜２３の膜厚分だけ第２エピタキシャル成長層６の側面を保護できることから、第２エピタキシャル成長層６の側面からのシリサイド化を防止することができ、シリサイド層７と半導体基板１との間で接合リークが発生することを防止することができる。
【００６０】
次に、上記の本実施形態に係る半導体装置の製造方法について、図８〜図１２を参照して説明する。
【００６１】
まず、半導体基板１に、図示しない素子分離絶縁膜およびウェルを形成する。そして、図８（ａ）に示すように、第１実施形態と同様にして、半導体基板１上に、ダミーゲート絶縁膜３１、ダミーゲート３２、ハードマスク３３からなるダミーゲート構造体３０を形成する。ハードマスク３３としては、例えば窒化シリコン膜を用いる。
【００６２】
次に、図８（ｂ）に示すように、第１実施形態と同様にして、ダミーゲート構造体３０の側壁に窒化シリコン膜からなる保護膜３４を形成する。保護膜３４は、後の工程においてダミーゲート３２を構成するポリシリコンからエピタキシャル成長するのを防止するために設けられる。
【００６３】
次に、活性領域における半導体基板１上の自然酸化膜を除去するため、希フッ酸（ＤＨＦ）を用いた洗浄処理を行う。その後、図８（ｃ）に示すように、ダミーゲート構造体３０の両側における半導体基板１上に、エピタキシャル成長法により、ボロン（ｐ型不純物）または砒素（ｎ型不純物）などの不純物が混入したシリコン層からなる第１エピタキシャル成長層５を形成する。第１エピタキシャル成長層５は、エクステンション領域となる。エピタキシャル成長中（ｉｎ−ｓｉｔｕ）に不純物を導入することの利点については、第１実施形態で説明した通りである。第１エピタキシャル成長層５の不純物濃度は、例えば１×１０１８〜１×１０２０／ｃｍ３である。
【００６４】
次に、図９（ａ）に示すように、加熱した燐酸により窒化シリコンからなる保護膜３４を除去した後、第１実施形態と同様にして、ダミーゲート構造体３０の側壁に側壁スペーサ３５を形成する。側壁スペーサ３５は、後に形成されるゲート絶縁膜２が第１エピタキシャル成長層５の端部に重なる幅を規定するものである。側壁スペーサ３５は、ダミーゲート構造体３０を被覆するように半導体基板１上に酸化シリコン膜を堆積させた後、当該酸化シリコン膜をエッチバックすることにより形成される。
【００６５】
次に、図９（ｂ）に示すように、側壁スペーサ３５の側面にのみ窒化シリコン膜２１を形成する。窒化シリコン膜２１は、ダミーゲート構造体３０および側壁スペーサ３５を被覆するように全面に窒化シリコン膜を成膜した後、窒化シリコン膜をエッチバックすることにより形成される。窒化シリコン膜の成膜では、ＬＰＣＶＤ法によって６８０℃から７６０℃程度の成膜温度で、数ｎｍの窒化シリコン膜を堆積する。
【００６６】
次に、図９（ｃ）に示すように、ダミーゲート構造体３０を被覆して全面に、酸化シリコン膜２２、窒化シリコン膜２３、酸化シリコン膜２４を堆積させた後、酸化シリコン膜２４、窒化シリコン膜２３、酸化シリコン膜２２をエッチバックする。これにより、ダミーゲート構造体３０の側面に、側壁スペーサ３５を介して、窒化シリコン膜２１、酸化シリコン膜２２、窒化シリコン膜２３、酸化シリコン膜２４の４層構造のサイドウォール絶縁膜ＳＷが形成される。
【００６７】
酸化シリコン膜２２は、６５０℃程度の成膜温度でＬＰＣＶＤ法により形成される。窒化シリコン膜２３は、６８０℃程度の成膜温度でＬＰＣＶＤ法により形成される。酸化シリコン膜２４は、６５０℃程度の成膜温度でＬＰＣＶＤ法により形成される。フリンジ容量（ゲート電極とソース・ドレイン間の容量）を低減するために、酸化シリコンに比べて誘電率の高い窒化シリコン膜２１，２３の膜厚は最小限にする。また、酸化シリコン膜２２，２４と窒化シリコン膜２１，２３の合計膜厚は、後に形成されるゲート電極３と第２エピタキシャル成長層６との間の距離を確保して、短チャネル効果を抑制し得る膜厚とする。例えば、窒化シリコン膜２１，２３と酸化シリコン膜２２，２４の合計膜厚を７０ｎｍとし、窒化シリコン膜２１の膜厚を３ｎｍとし、酸化シリコン膜２２の膜厚を４０ｎｍとし、窒化シリコン膜２３の膜厚を７ｎｍとし、酸化シリコン膜２４の膜厚を２０ｎｍとする。
【００６８】
次に、図１０（ａ）に示すように、第１エピタキシャル成長層５上の自然酸化膜を除去するため、希フッ酸を用いた洗浄処理を行う。このときの希フッ酸により、サイドウォール絶縁膜ＳＷ中の酸化シリコン膜２４の一部がエッチングされる。
【００６９】
次に、図１０（ｂ）に示すように、エピタキシャル成長法により、サイドウォール絶縁膜ＳＷから露出した第１エピタキシャル成長層５上に、シリコン層からなる第２エピタキシャル成長層６を形成する。第２エピタキシャル成長層６の膜厚は、例えば２０ｎｍ〜３０ｎｍとする。その後、ｎＭＯＳの領域における第２エピタキシャル成長層６中に、１０ｋｅＶの注入エネルギー、３×１０１５／ｃｍ２程度のドーズ量でリン（Ｐ）をイオン注入する。また、ｐＭＯＳの領域における第２エピタキシャル成長層６中に、４ｋｅＶの注入エネルギー、５×１０１５／ｃｍ２程度のドーズ量でボロン（Ｂ）をイオン注入する。これらの不純物は、半導体基板１中にまで導入される。その後、導入した不純物を活性化させるため、約１０５０℃でＳｐｉｋｅ−ＲＴＡを施す。なお、第１エピタキシャル成長層５の形成と同様に、エピタキシャル成長中に上記の不純物を導入してもよい。
【００７０】
次に、図１０（ｃ）に示すように、第２エピタキシャル成長層６上の自然酸化膜を除去するため、希フッ酸を用いた洗浄処理を行う。この際に、サイドウォール絶縁膜ＳＷを構成する一番外側の酸化シリコン膜２４が除去される。また、酸化シリコン膜からなる側壁スペーサ３５の上部もエッチングされる。ここで、本実施形態では、サイドウォール絶縁膜ＳＷ中にエッチングストッパ膜として窒化シリコン膜２３が介在していることから、エッチングの進行は窒化シリコン膜２３において止まる。従って、第２エピタキシャル成長層６に隣接する酸化シリコン膜２２および窒化シリコン膜２３の膜厚分だけ第２エピタキシャル成長層６の側面が保護される。逆に、酸化シリコン膜２２および窒化シリコン膜２３の膜厚分だけ第２エピタキシャル成長層６を形成することにより、第２エピタキシャル成長層６の側面の露出を防止することができる。
【００７１】
次に、図１１（ａ）に示すように、第２エピタキシャル成長層６の上面にシリサイド層７を形成する。シリサイド層７の形成では、コバルトまたはニッケルからなる金属膜を形成した後に、熱処理し、金属膜と接触する部分の第２エピタキシャル成長層６表面をシリサイド化し、薬液処理により不要な金属膜を除去することにより行う。例えば、コバルトシリサイドを形成する場合には、コバルトの膜厚は例えば８ｎｍとする。その後、コバルトの酸化防止のため、窒化チタン膜を３０ｎｍ程度成膜する。
【００７２】
上記のシリサイド層７の形成工程において、第２エピタキシャル成長層６の側面は酸化シリコン膜２２および窒化シリコン膜２３により保護されているため、シリサイド化は第２エピタキシャル成長層６の上面からのみ進行する。これにより、第２エピタキシャル成長層６の上面から均一な厚さのシリサイド層７が形成される。第２エピタキシャル成長層６の側面からのシリサイド層の形成が防止されるため、シリサイド層と基板間で接合リークの発生が抑制される。
【００７３】
次に、図１１（ｂ）に示すように、ダミーゲート構造体３０を埋め込むように、全面に層間絶縁膜９を形成する。層間絶縁膜９の形成では、例えばＨＤＰ−ＣＶＤ法により、酸化シリコン膜からなる層間絶縁膜９を形成する。
【００７４】
次に、図１１（ｃ）に示すように、窒化シリコンからなるハードマスク３３を除去するまで全面エッチバックを行う。このエッチバックは、窒化シリコンと酸化シリコンの選択比が小さい条件で行う。このため、エッチバック後には、層間絶縁膜９およびダミーゲート構造体３０の表面はほぼ平らな形状となる。
【００７５】
次に、図１２（ａ）に示すように、ドライエッチングによりポリシリコンからなるダミーゲート３２を除去した後、ウェットエッチングにより酸化シリコンからなる側壁スペーサ３５およびダミーゲート絶縁膜３１を除去して、ゲート開口部３６を形成する。このウェットエッチングでは、サイドウォール絶縁膜ＳＷを構成する窒化シリコン膜２１がエッチングストッパとして機能する。ゲート開口部３６には、側壁スペーサ３５の膜厚分に相当する分だけ、第１エピタキシャル成長層５の端部が露出する。
【００７６】
次に、図１２（ｂ）に示すように、ゲート開口部３６に露出した半導体基板１および第１エピタキシャル成長層５の端部上に、例えば酸化シリコン膜からなるゲート絶縁膜２を形成し、その後ゲート開口部３６を埋め込むゲート電極３を形成する。ゲート電極３の形成では、ゲート開口部３６を埋め込むようにポリシリコン膜を堆積させた後、層間絶縁膜９上に堆積した不要なポリシリコン膜をＣＭＰにより除去することにより、ゲート開口部３６内に埋め込まれたゲート電極３が形成される。
【００７７】
次に、図１２（ｃ）に示すように、ゲート電極３の上面にシリサイド層４を形成する。シリサイド層４の形成では、コバルトまたはニッケルからなる金属膜を形成した後に熱処理し、金属膜と接触する部分のゲート電極３表面をシリサイド化し、薬液処理により不要な金属膜を除去することにより行う。
【００７８】
その後、層間膜をさらに成膜する（図７参照）。この層間膜としては、例えばＮＳＧを用いる。以降の工程としては、シリサイド層４，７に接続するコンタクトを形成し、当該コンタクトに接続する配線を形成することにより、半導体装置が完成する。
【００７９】
上記の本実施形態に係る半導体装置の製造方法では、サイドウォール絶縁膜ＳＷ中にエッチングストッパ膜として窒化シリコン膜２３が介在していることから、自然酸化膜の除去のための洗浄処理によるエッチングの進行は窒化シリコン膜２３において止まる（図１０（ｃ）参照）。従って、窒化シリコン膜２３およびその下層の酸化シリコン膜２２の膜厚分だけ、隣接する第２エピタキシャル成長層６の側面が保護される。従って、その後のシリサイド工程において第２エピタキシャル成長層６の側面からのシリサイド化を防止することができ、シリサイド層と基板間での接合リークの発生が抑制される。
【００８０】
また、窒化シリコン膜２３の内側と外側に酸化シリコン膜２２，２４を設けて、サイドウォール絶縁膜ＳＷに占める窒化シリコン膜２３の膜厚を最小限に抑えることにより、フリンジ容量などの寄生容量を低減することができる。
【００８１】
寄生容量を低減できるため、持ち上げ構造の利点である優れたＩｏｎ／Ｉｏｆｆ比を維持しつつ、寄生容量による遅延を防止することができ、動作周波数を大きくすることができる。
【００８２】
（第３実施形態）
図１３は、第３実施形態に係る半導体装置の断面図である。なお、第２実施形態と同様の構成要素には、同一の符号を付しており、その説明は省略する。
【００８３】
本実施形態では、サイドウォール絶縁膜ＳＷは、窒化シリコン膜２１ａと、酸化シリコン膜２２と、窒化シリコン膜２３の積層膜により構成されている。本実施形態では、第２実施形態と異なり、エッチングストッパ膜（第２エッチングストッパ膜）として機能する窒化シリコン膜２１ａは、ゲート電極３の側面と酸化シリコン膜２２との間並びに第１エピタキシャル成長層５と酸化シリコン膜２２との間に介在している。
【００８４】
本実施形態に係る半導体装置では、サイドウォール絶縁膜ＳＷの外側に窒化シリコン膜２３が設けられている。このため、後述する洗浄処理において窒化シリコン膜２３がエッチングストッパ膜として機能することから、第１エピタキシャル成長層５上の酸化シリコン膜２２および窒化シリコン膜２３の膜厚が一定に確保される。
【００８５】
従って、酸化シリコン膜２２および窒化シリコン膜２３の膜厚分だけ第２エピタキシャル成長層６の側面を保護できることから、第２エピタキシャル成長層６の側面からのシリサイド化を防止することができ、シリサイド層７と半導体基板１間で接合リークが発生することを防止することができる。
【００８６】
次に、上記の本実施形態に係る半導体装置の製造方法について、図１４〜図１８を参照して説明する。
【００８７】
まず、半導体基板１に、図示しない素子分離絶縁膜およびウェルを形成する。そして、図１４（ａ）に示すように、第１実施形態と同様にして、半導体基板１上に、ダミーゲート絶縁膜３１、ダミーゲート３２、ハードマスク３３からなるダミーゲート構造体３０を形成する。ハードマスク３３としては、例えば窒化シリコン膜を用いる。
【００８８】
次に、図１４（ｂ）に示すように、第１実施形態と同様にして、ダミーゲート構造体３０の側壁に窒化シリコン膜からなる保護膜３４を形成する。保護膜３４は、後の工程においてダミーゲート３２を構成するポリシリコンからエピタキシャル成長するのを防止するために設けられる。
【００８９】
次に、活性領域における半導体基板１上の自然酸化膜を除去するため、希フッ酸（ＤＨＦ）を用いた洗浄処理を行う。その後、図１４（ｃ）に示すように、ダミーゲート構造体３０の両側における半導体基板１上に、エピタキシャル成長法により、ボロン（ｐ型不純物）または砒素（ｎ型不純物）などの不純物が混入したシリコン層からなる第１エピタキシャル成長層５を形成する。第１エピタキシャル成長層５は、エクステンション領域となる。エピタキシャル成長中（ｉｎ−ｓｉｔｕ）に不純物を導入することの利点については、第１実施形態で説明した通りである。第１エピタキシャル成長層５の不純物濃度は、例えば１×１０１８〜１×１０２０／ｃｍ３である。
【００９０】
次に、図１５（ａ）に示すように、加熱した燐酸により窒化シリコンからなる保護膜３４を除去した後、第１実施形態と同様にして、ダミーゲート構造体３０の側壁に側壁スペーサ３５を形成する。側壁スペーサ３５は、後に形成されるゲート絶縁膜２が第１エピタキシャル成長層５の端部に重なる幅を規定するものである。側壁スペーサ３５は、ダミーゲート構造体３０を被覆するように半導体基板１上に酸化シリコン膜を堆積させた後、当該酸化シリコン膜をエッチバックすることにより形成される。
【００９１】
次に、図１５（ｂ）に示すように、側壁スペーサ３５および第１エピタキシャル成長層５を被覆して全面に、窒化シリコン膜２１ａを形成する。窒化シリコン膜２１ａの成膜では、ＬＰＣＶＤ法によって６８０℃から７６０℃程度の成膜温度で、数ｎｍの窒化シリコン膜を堆積する。本実施形態では、第２実施形態と異なり、窒化シリコン膜２１ａのエッチバックを施さない分だけ製造工程が削減される。
【００９２】
次に、図１５（ｃ）に示すように、ダミーゲート構造体３０を被覆して全面に、酸化シリコン膜２２、窒化シリコン膜２３、酸化シリコン膜２４を堆積させた後、酸化シリコン膜２４、窒化シリコン膜２３、酸化シリコン膜２２、窒化シリコン膜２１ａをエッチバックする。これにより、ダミーゲート構造体３０の側面に、側壁スペーサ３５を介して、窒化シリコン膜２１ａ、酸化シリコン膜２２、窒化シリコン膜２３、酸化シリコン膜２４の４層構造のサイドウォール絶縁膜ＳＷが形成される。
【００９３】
酸化シリコン膜２２は、６５０℃程度の成膜温度でＬＰＣＶＤ法により形成される。窒化シリコン膜２３は、６８０℃程度の成膜温度でＬＰＣＶＤ法により形成される。酸化シリコン膜２４は、６５０℃程度の成膜温度でＬＰＣＶＤ法により形成される。フリンジ容量（ゲート電極とソース・ドレイン間の容量）を低減するために、酸化シリコンに比べて誘電率の高い窒化シリコン膜２１ａ，２３の膜厚は最小限にする。また、酸化シリコン膜２２，２４と窒化シリコン膜２１ａ，２３の合計膜厚は、後に形成されるゲート電極３と第２エピタキシャル成長層６との間の距離を確保して、短チャネル効果を抑制し得る膜厚とする。例えば、窒化シリコン膜２１ａ，２３と酸化シリコン膜２２，２４の合計膜厚を７０ｎｍとし、窒化シリコン膜２１ａの膜厚を３ｎｍとし、酸化シリコン膜２２の膜厚を４０ｎｍとし、窒化シリコン膜２３の膜厚を７ｎｍとし、酸化シリコン膜２４の膜厚を２０ｎｍとする。
【００９４】
次に、図１６（ａ）に示すように、第１エピタキシャル成長層５上の自然酸化膜を除去するため、希フッ酸を用いた洗浄処理を行う。このときの希フッ酸により、サイドウォール絶縁膜ＳＷ中の酸化シリコン膜２４の一部がエッチングされる。
【００９５】
次に、図１６（ｂ）に示すように、エピタキシャル成長法により、サイドウォール絶縁膜ＳＷから露出した第１エピタキシャル成長層５上に、シリコン層からなる第２エピタキシャル成長層６を形成する。第２エピタキシャル成長層６の膜厚は、例えば２０ｎｍ〜３０ｎｍとする。その後、ｎＭＯＳの領域における第２エピタキシャル成長層６中に、１０ｋｅＶの注入エネルギー、３×１０１５／ｃｍ２程度のドーズ量でリン（Ｐ）をイオン注入する。また、ｐＭＯＳの領域における第２エピタキシャル成長層６中に、４ｋｅＶの注入エネルギー、５×１０１５／ｃｍ２程度のドーズ量でボロン（Ｂ）をイオン注入する。これらの不純物は、半導体基板１中にまで導入される。その後、導入した不純物を活性化させるため、約１０５０℃でＳｐｉｋｅ−ＲＴＡを施す。なお、第１エピタキシャル成長層５の形成と同様に、エピタキシャル成長中に上記の不純物を導入してもよい。
【００９６】
次に、図１６（ｃ）に示すように、第２エピタキシャル成長層６上の自然酸化膜を除去するため、希フッ酸を用いた洗浄処理を行う。この際に、サイドウォール絶縁膜ＳＷを構成する一番外側の酸化シリコン膜２４が除去される。また、酸化シリコン膜からなる側壁スペーサ３５の上部もエッチングされる。ここで、本実施形態では、サイドウォール絶縁膜ＳＷ中にエッチングストッパ膜として窒化シリコン膜２３が介在していることから、エッチングの進行は窒化シリコン膜２３において止まる。従って、第２エピタキシャル成長層６に隣接する酸化シリコン膜２２および窒化シリコン膜２３の膜厚分だけ第２エピタキシャル成長層６の側面が保護される。逆に、酸化シリコン膜２２および窒化シリコン膜２３の膜厚分だけ第２エピタキシャル成長層６を形成することにより、第２エピタキシャル成長層６の側面の露出を防止することができる。
【００９７】
次に、図１７（ａ）に示すように、第２エピタキシャル成長層６の上面にシリサイド層７を形成する。シリサイド層７の形成では、コバルトまたはニッケルからなる金属膜を形成した後に、熱処理し、金属膜と接触する部分の第２エピタキシャル成長層６表面をシリサイド化し、薬液処理により不要な金属膜を除去することにより行う。例えば、コバルトシリサイドを形成する場合には、コバルトの膜厚は例えば８ｎｍとする。その後、コバルトの酸化防止のため、窒化チタン膜を３０ｎｍ程度成膜する。
【００９８】
上記のシリサイド層７の形成工程において、第２エピタキシャル成長層６の側面は酸化シリコン膜２２および窒化シリコン膜２３により保護されているため、シリサイド化は第２エピタキシャル成長層６の上面からのみ進行する。これにより、第２エピタキシャル成長層６の上面から均一な厚さのシリサイド層７が形成される。第２エピタキシャル成長層６の側面からのシリサイド層の形成が防止されるため、シリサイド層と基板間での接合リークの発生が抑制される。
【００９９】
次に、図１７（ｂ）に示すように、ダミーゲート構造体３０を埋め込むように、全面に層間絶縁膜９を形成する。層間絶縁膜９の形成では、例えばＨＤＰ−ＣＶＤ法により、酸化シリコン膜からなる層間絶縁膜９を形成する。
【０１００】
次に、図１７（ｃ）に示すように、窒化シリコンからなるハードマスク３３を除去するまで全面エッチバックを行う。このエッチバックは、窒化シリコンと酸化シリコンの選択比が小さい条件で行う。このため、エッチバック後には、層間絶縁膜９およびダミーゲート構造体３０の表面はほぼ平らな形状となる。
【０１０１】
次に、図１８（ａ）に示すように、ドライエッチングによりポリシリコンからなるダミーゲート３２を除去した後、ウェットエッチングにより酸化シリコンからなる側壁スペーサ３５およびダミーゲート絶縁膜３１を除去して、ゲート開口部３６を形成する。このウェットエッチングでは、サイドウォール絶縁膜ＳＷを構成する窒化シリコン膜２１ａがエッチングストッパとして機能する。ゲート開口部３６には、側壁スペーサ３５の膜厚分に相当する分だけ、第１エピタキシャル成長層５の端部が露出する。
【０１０２】
次に、図１８（ｂ）に示すように、ゲート開口部３６に露出した半導体基板１および第１エピタキシャル成長層５の端部上に、例えば酸化シリコン膜からなるゲート絶縁膜２を形成し、その後ゲート開口部３６を埋め込むゲート電極３を形成する。ゲート電極３の形成では、ゲート開口部３６を埋め込むようにポリシリコン膜を堆積させた後、層間絶縁膜９上に堆積した不要なポリシリコン膜をＣＭＰにより除去することにより、ゲート開口部３６内に埋め込まれたゲート電極３が形成される。
【０１０３】
次に、図１８（ｃ）に示すように、ゲート電極３の上面にシリサイド層４を形成する。シリサイド層４の形成では、コバルトまたはニッケルからなる金属膜を形成した後に熱処理し、金属膜と接触する部分のゲート電極３表面をシリサイド化し、薬液処理により不要な金属膜を除去することにより行う。
【０１０４】
その後、層間膜をさらに成膜する（図１３参照）。この層間膜としては、例えばＮＳＧを用いる。以降の工程としては、シリサイド層４，７に接続するコンタクトを形成し、当該コンタクトに接続する配線を形成することにより、半導体装置が完成する。
【０１０５】
上記の本実施形態に係る半導体装置の製造方法では、第２実施形態と同様の理由により、シリサイド工程において第２エピタキシャル成長層６の側面からのシリサイド化を防止することができ、シリサイド層と基板（より詳細には基板に形成されたｐｎ接合）との接合リークの発生が抑制される。その結果、第２実施形態と同様の効果を奏することができる。
【０１０６】
さらに、本実施形態では、第２実施形態と異なり、窒化シリコン膜２１ａのエッチバックを施さない分だけ製造工程を削減することができる。
【０１０７】
本発明は、上記の実施形態の説明に限定されない。
本実施形態では、ゲート絶縁膜２として酸化シリコン膜を形成する例について説明したが、例えばＨｆＯ２等の高誘電率膜（Ｈｉｇｈ−ｋ膜）を形成してもよい。また、ゲート電極３として、ポリシリコンを用いる例について説明したが、金属膜を形成してもよい。ゲート電極３として金属膜を用いる場合には、シリサイド層４の形成は不要である。
【０１０８】
また、第１エピタキシャル成長層５の端部とゲート電極３とオーバーラップさせるためゲート構造体としてダミーゲート構造体３０を形成し、その後除去する例について説明したが、ダミーゲート絶縁膜３１およびダミーゲート３２をそのままゲート絶縁膜およびゲート電極として用いても良い。この場合には、窒化シリコン膜２１，２１ａの形成は不要である。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【図面の簡単な説明】
【０１０９】
【図１】第１実施形態に係る半導体装置の断面図である。
【図２】第１実施形態に係る半導体装置の製造における工程断面図である。
【図３】第１実施形態に係る半導体装置の製造における工程断面図である。
【図４】第１実施形態に係る半導体装置の製造における工程断面図である。
【図５】第１実施形態に係る半導体装置の製造における工程断面図である。
【図６】第１実施形態に係る半導体装置の製造における工程断面図である。
【図７】第２実施形態に係る半導体装置の断面図である。
【図８】第２実施形態に係る半導体装置の製造における工程断面図である。
【図９】第２実施形態に係る半導体装置の製造における工程断面図である。
【図１０】第２実施形態に係る半導体装置の製造における工程断面図である。
【図１１】第２実施形態に係る半導体装置の製造における工程断面図である。
【図１２】第２実施形態に係る半導体装置の製造における工程断面図である。
【図１３】第３実施形態に係る半導体装置の断面図である。
【図１４】第３実施形態に係る半導体装置の製造における工程断面図である。
【図１５】第３実施形態に係る半導体装置の製造における工程断面図である。
【図１６】第３実施形態に係る半導体装置の製造における工程断面図である。
【図１７】第３実施形態に係る半導体装置の製造における工程断面図である。
【図１８】第３実施形態に係る半導体装置の製造における工程断面図である。
【符号の説明】
【０１１０】
１…半導体基板、２…ゲート絶縁膜、３…ゲート電極、４…シリサイド層、５…第１エピタキシャル成長層、６…第２エピタキシャル成長層、７…シリサイド層、９…層間絶縁膜、１１…窒化シリコン膜、１２…酸化シリコン膜、１３…側壁保護膜、２１…窒化シリコン膜、２１ａ…窒化シリコン膜、２２…酸化シリコン膜、２３…窒化シリコン膜、２４…酸化シリコン膜、３０…ダミーゲート構造体、３１…ダミーゲート絶縁膜、３２…ダミーゲート、３３…ハードマスク、３４…保護膜、３５…側壁スペーサ、３６…ゲート開口部、ＳＷ…サイドウォール絶縁膜
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、エピタキシャル成長層によりエクステンション領域およびソース・ドレインが形成された半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
トランジスタの世代が進む中で、微細化によるスケーリングも絶え間なく行われている。国際半導体技術ロードマップ（ＩＴＲＳ）上では、ｈｐ(half pitch)３２ｎｍ世代と呼ばれているトランジスタで、２０ｎｍ以下のゲート長（Ｌｇ）が予想されている。この世代のトランジスタに対しては、ゲート長と合わせて、ゲート絶縁膜の実効膜厚（ＥＯＴ：Effective Oxide Thickness）や、拡散層の深さ（Ｘｊ）も合わせてスケーリングする必要がある。
【０００３】
ゲート絶縁膜の実効膜厚ＥＯＴのスケーリングは駆動能力（Ｉｄｓ）の確保のため、拡散層の深さＸｊのスケーリングは短チャネル効果（ＳＣＥ：Short Channel Effect）の抑制のために必要である。特に拡散層の深さＸｊのスケーリングに対しては、厳しい制約がある。２０ｎｍ以下のゲート長Ｌｇでトランジスタを形成する場合、エクステンション（Extension）部となる拡散層は５ｎｍ以下の浅さが必要と考えられる。
【０００４】
しかしながら、この極浅のｐｎ接合を形成しようとするときの主な問題は、イオン注入技術、活性化のアニール技術が現状では確立されていないという２点である。５ｎｍの拡散層深さＸｊを実現できたと仮定しても、その薄さ故に、生じる寄生抵抗が増加するという点も問題となる。
【０００５】
そこで提案されているのが、エクステンション部をもとのシリコン基板面よりも上に持ち上げて、シリコン基板下の拡散層深さＸｊは浅く保ったまま、エクステンション部の抵抗を下げるというコンセプトの持ち上げエクステンション（Raised Extension）構造である（特許文献１参照）。
【特許文献１】特開２０００−８２８１３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記の持ち上げエクステンション構造の半導体装置の製造工程において、ゲート電極の側壁に形成されたサイドウォール絶縁膜が、自然酸化膜を除去するための洗浄処理により薄膜化する。サイドウォール絶縁膜が薄膜化すると、隣接するエピタキシャル成長層の側面が露出し、この側面部に形成されるシリサイド層とシリコン基板との距離が近づき、接合リークを生じる恐れがある。すなわち、シリサイド層と、シリコン基板に形成されたソース・ドレイン接合（ｐｎ接合）との間で接合リークが生じる。
【０００７】
サイドウォール絶縁膜の薄膜化を防止するため、洗浄処理においてエッチングされ難い窒化シリコン膜をサイドウォール絶縁膜として用いると、酸化シリコン膜よりも大きな誘電率をもつ窒化シリコン膜によって寄生容量が増加するという問題がある。
【０００８】
本発明は上記の事情に鑑みてなされたものであり、その目的は、シリサイド層と半導体基板との間での接合リークを防止することができる半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
上記の目的を達成するため、本発明の半導体装置は、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側における前記半導体基板上に形成され、エクステンション領域となる第１エピタキシャル成長層と、前記ゲート電極の側面および前記第１エピタキシャル成長層の一部を被覆するサイドウォール絶縁膜と、前記サイドウォール絶縁膜から露出した前記第１エピタキシャル成長層上に形成された、ソースあるいはドレインとなる第２エピタキシャル成長層と、前記サイドウォール絶縁膜から突き出た前記第２エピタキシャル成長層の側面に形成され、当該側面におけるシリサイド層の形成を防止する側壁保護膜と、前記第２エピタキシャル成長層の表面に形成されたシリサイド層とを有する。
【００１０】
上記の本発明の半導体装置では、サイドウォール絶縁膜から突き出た第２エピタキシャル成長層の側面に、側壁保護膜が形成されている。この側壁保護膜により、半導体基板との間の距離が最も近くなる第２エピタキシャル成長層の側面におけるシリサイド層の形成が防止される。
【００１１】
上記の目的を達成するため、本発明の半導体装置は、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側における前記半導体基板上に形成され、エクステンション領域となる第１エピタキシャル成長層と、前記ゲート電極の側面および前記第１エピタキシャル成長層の一部を被覆する多層のサイドウォール絶縁膜と、前記サイドウォール絶縁膜から露出した前記第１エピタキシャル成長層上に形成された、ソースあるいはドレインとなる第２エピタキシャル成長層と、前記第２エピタキシャル成長層の表面に形成されたシリサイド層とを有し、前記サイドウォール絶縁膜は、前記第１エピタキシャル成長層側から順に、第１絶縁膜と、前記第１絶縁膜よりも誘電率が高く前記第２エピタキシャル成長層の側面の露出を抑制する第１エッチングストッパ膜とを有する。
【００１２】
上記の本発明の半導体装置では、サイドウォール絶縁膜は、第１エピタキシャル成長層側から順に、第１絶縁膜と、第１絶縁膜よりも誘電率が高い第１エッチングストッパ膜とを有する。この第１エッチングストッパ膜により、サイドウォール絶縁膜の膜厚の減少が抑制される。このため、第１エピタキシャル成長層上の第１絶縁膜および第１エッチングストッパ膜の膜厚が一定に確保される。従って、第１絶縁膜および第１エッチングストッパ膜の膜厚分だけ第２エピタキシャル成長層の側面が保護されることから、第２エピタキシャル成長層の側面からのシリサイド化が防止される。
【００１３】
上記の目的を達成するため、本発明の半導体装置の製造方法は、半導体基板上にゲート構造体を形成する工程と、前記ゲート構造体の両側における前記半導体基板上に、エクステンション領域となる第１エピタキシャル成長層を形成する工程と、前記第１エピタキシャル成長層上に、前記ゲート構造体の側面を被覆するサイドウォール絶縁膜を形成する工程と、前記サイドウォール絶縁膜から露出した前記第１エピタキシャル成長層上に、ソースあるいはドレインとなる第２エピタキシャル成長層を形成する工程と、前記第２エピタキシャル成長層上の自然酸化膜を除去する洗浄処理を行う工程と、前記洗浄処理によって前記サイドウォール絶縁膜の一部が除去されることにより、前記サイドウォール絶縁膜から突き出た前記第２エピタキシャル成長層の側面に、側壁保護膜を形成する工程と、前記第２エピタキシャル成長層の表面にシリサイド層を形成する工程とを有する。
【００１４】
上記の本発明の半導体装置の製造方法では、洗浄処理によってサイドウォール絶縁膜の一部が除去されることにより、サイドウォール絶縁膜から第２エピタキシャル成長層が突き出た状態となる。本発明では、この第２エピタキシャル成長層の側面に側壁保護膜を形成した後に、シリサイド層の形成工程を行う。
シリサイド層の形成工程において、サイドウォール絶縁膜から突き出た第２エピタキシャル成長層の側面に側壁保護膜が形成されていることから、半導体基板との間の距離が最も近くなる第２エピタキシャル成長層の側面におけるシリサイド層の形成が防止される。
【００１５】
上記の目的を達成するため、本発明の半導体装置の製造方法は、半導体基板上にゲート構造体を形成する工程と、前記ゲート構造体の両側における前記半導体基板上に、エクステンション領域となる第１エピタキシャル成長層を形成する工程と、前記ゲート構造体を被覆するように前記第１エピタキシャル成長層上に、第１絶縁膜、前記第１絶縁膜よりも誘電率の高い第１エッチングストッパ膜、第２絶縁膜を含む積層膜を堆積させる工程と、前記積層膜をエッチバックして、前記第１エピタキシャル成長層上に前記ゲート構造体の側面を被覆するサイドウォール絶縁膜を形成する工程と、前記サイドウォール絶縁膜から露出した前記第１エピタキシャル成長層上に、ソースあるいはドレインとなる第２エピタキシャル成長層を形成する工程と、前記サイドウォール絶縁膜中の前記第１エッチングストッパ膜により前記第２エピタキシャル成長層の側面の露出を抑制した状態で、前記第２エピタキシャル成長層上の自然酸化膜を除去する洗浄処理を行う工程と、前記第２エピタキシャル成長層の表面にシリサイド層を形成する工程とを有する。
【００１６】
上記の本発明の半導体装置の製造方法では、ゲート構造体を被覆するように第１エピタキシャル成長層上に、第１絶縁膜、第１エッチングストッパ膜、第２絶縁膜を含む積層膜を堆積し、積層膜をエッチバックして、第１エピタキシャル成長層上に、第１絶縁膜、第１エッチングストッパ膜、第２絶縁膜を含むサイドウォール絶縁膜を形成する。
このため、洗浄処理においてサイドウォール絶縁膜中の第２絶縁膜が除去されても、エッチングの進行は第１エッチングストッパ膜により止まる。このため、第１エッチングストッパ膜とその下層の第１絶縁膜の膜厚分だけ、隣接する第２エピタキシャル成長層の側面が保護される。
第１絶縁膜および第１エッチングストッパ膜の膜厚分だけ第２エピタキシャル成長層の側面が保護されることから、シリサイド層の形成工程において、第２エピタキシャル成長層の側面からのシリサイド化が防止される。
【発明の効果】
【００１７】
本発明によれば、シリサイド層と半導体基板との間での接合リークを防止した半導体装置を提供できる。
【発明を実施するための最良の形態】
【００１８】
以下に、本発明の半導体装置の実施の形態について、図面を参照して説明する。
【００１９】
（第１実施形態）
図１は、本実施形態に係る半導体装置の断面図である。
【００２０】
ｎＭＯＳの場合にはシリコン等からなる半導体基板１にはｐウェルが形成されており、ｐＭＯＳの場合には半導体基板１にはｎウェルが形成されている。また、図示はしないが、半導体基板１には、活性領域を区画する素子分離絶縁膜が形成されている。
【００２１】
半導体基板１上には、ゲート絶縁膜２を介して、例えばポリシリコンからなるゲート電極３が形成されている。ゲート電極３の上面には、シリサイド層４が形成されている。シリサイド層４は、ゲート電極３を構成するシリコンと、金属との合金層である。シリサイド層４は、例えばコバルトシリサイドや、ニッケルシリサイドからなる。
【００２２】
ゲート電極３の両側における半導体基板１上には、エクステンション領域となる２つの第１エピタキシャル成長層５が形成されている。ｎＭＯＳの場合には第１エピタキシャル成長層５はｎ型であり、ｐＭＯＳの場合には第１エピタキシャル成長層５はｐ型である。
【００２３】
第１エピタキシャル成長層５は、ゲート電極３側に傾斜端面を有する。この傾斜端面およびその間の半導体基板１上にゲート絶縁膜２が形成され、ゲート絶縁膜２上にゲート電極３が形成されている。ゲート電極３の側面および第１エピタキシャル成長層５の一部を被覆して、窒化シリコン膜１１からなるサイドウォール絶縁膜ＳＷが形成されている。窒化シリコン膜１１は、本発明のエッチングストッパ膜に相当する。
【００２４】
サイドウォール絶縁膜ＳＷから露出した第１エピタキシャル成長層５上には、ソースあるいはドレインとなる第２エピタキシャル成長層６が形成されている。ｎＭＯＳの場合には第２エピタキシャル成長層６はｎ型であり、ｐＭＯＳの場合には第２エピタキシャル成長層６はｐ型である。
【００２５】
第２エピタキシャル成長層６の上面には、シリサイド層７が形成されている。シリサイド層７は、第２エピタキシャル成長層６を構成するシリコンと、金属との合金層である。シリサイド層７は、例えばコバルトシリサイドや、ニッケルシリサイドからなる。
【００２６】
第２エピタキシャル成長層６のサイドウォール絶縁膜ＳＷ側の側面、より詳細には第２エピタキシャル成長層６およびシリサイド層７の側面には、側壁保護膜１３が形成されている。側壁保護膜１３は、第２エピタキシャル成長層６の側面からのシリサイド層の形成を防止するために設けられている。側壁保護膜１３は、サイドウォール絶縁膜ＳＷの側壁にも形成されている。
【００２７】
上記のトランジスタを被覆して全面に層間絶縁膜９が形成されている。図示はしないが、層間絶縁膜９には、シリサイド層４，７に接続するコンタクトが埋め込まれており、層間絶縁膜９上には、当該コンタクトに接続する配線が形成されている。
【００２８】
本実施形態に係る半導体装置では、第２エピタキシャル成長層６のサイドウォール絶縁膜ＳＷ側の側面に側壁保護膜１３が形成されている。このため、第２エピタキシャル成長層６の側面からのシリサイド化を防止することができ、シリサイド層７と半導体基板（より詳細には基板に形成されたｐｎ接合）１間で接合リークが発生することを防止することができる。
【００２９】
次に、上記の本実施形態に係る半導体装置の製造方法について、図２〜図６を参照して説明する。
【００３０】
まず、半導体基板１に、図示しない素子分離絶縁膜およびウェルを形成する。そして、図２（ａ）に示すように、半導体基板１上に熱酸化法により酸化シリコン膜からなるダミーゲート絶縁膜３１を形成し、ＬＰＣＶＤ法によりポリシリコン膜を堆積した後、ポリシリコン膜上に形成したハードマスク３３を用いてポリシリコン膜をドライエッチングして、ポリシリコンからなるダミーゲート３２を形成する。これにより、ダミーゲート絶縁膜３１、ダミーゲート３２、ハードマスク３３からなるダミーゲート構造体（ゲート構造体）３０が半導体基板１上に形成される。ハードマスク３３としては、例えば窒化シリコン膜を用いる。
【００３１】
次に、図２（ｂ）に示すように、ダミーゲート構造体３０を被覆するように半導体基板１上に、例えば窒化シリコン膜を堆積した後に、エッチバックを行うことにより、ダミーゲート構造体３０の側壁に窒化シリコン膜からなる保護膜３４を形成する。保護膜３４は、後の工程においてダミーゲート３２を構成するポリシリコンからエピタキシャル成長するのを防止するために設けられる。窒化シリコン膜の形成では、例えばＬＰＣＶＤ法によって６８０℃から７６０℃程度の温度にて約４ｎｍの膜厚の窒化シリコン膜を形成する。
【００３２】
次に、活性領域における半導体基板１上の自然酸化膜を除去するため、希フッ酸（ＤＨＦ）を用いた洗浄処理を行う。その後、図２（ｃ）に示すように、ダミーゲート構造体３０の両側における半導体基板１上に、エピタキシャル成長法により、ボロン（ｐ型不純物）または砒素（ｎ型不純物）などの不純物が混入したシリコン層からなる第１エピタキシャル成長層５を形成する。第１エピタキシャル成長層５は、エクステンション領域となる。これらの不純物は、エピタキシャル成長中（ｉｎ−ｓｉｔｕ）に導入する。第１エピタキシャル成長層５の不純物濃度は、例えば１×１０１８〜１×１０２０／ｃｍ３である。
【００３３】
イオン注入ではなく、エピタキシャル成長中に不純物を導入することによって、不純物濃度の濃い第１エピタキシャル成長層５を形成できる。また、エピタキシャル成長は、７００℃程度の低温プロセスで行われ、その後の活性化アニールも不要であることから、成長中に導入された不純物は半導体基板１内にほとんど拡散しない。これにより、第１エピタキシャル成長層５と半導体基板１との間に急峻な濃度勾配をもつｐｎ接合を形成することができる。
【００３４】
次に、図３（ａ）に示すように、加熱した燐酸により窒化シリコンからなる保護膜３４を除去した後、ダミーゲート構造体３０の側壁に側壁スペーサ３５を形成する。側壁スペーサ３５は、後に形成されるゲート絶縁膜２が第１エピタキシャル成長層５の端部に重なる幅を規定するものである。側壁スペーサ３５は、ダミーゲート構造体３０を被覆するように半導体基板１上に酸化シリコン膜を堆積させた後、当該酸化シリコン膜をエッチバックすることにより形成される。酸化シリコン膜の成膜では、約６５０℃の成膜温度で、ＴＥＯＳを原料として用いたＬＰＣＶＤ法により５ｎｍ程度の膜厚の酸化シリコン膜を成膜する。エッチバックは、第１エピタキシャル成長層５へのダメージが最小限になるような条件で行う。
【００３５】
次に、図３（ｂ）に示すように、ダミーゲート構造体３０の側壁に、側壁スペーサ３５を介して、窒化シリコン膜１１および酸化シリコン膜１２からなるサイドウォール絶縁膜ＳＷを形成する。サイドウォール絶縁膜ＳＷは、ダミーゲート構造体３０およびダミーゲート構造体３０を被覆するように半導体基板１上に窒化シリコン膜１１および酸化シリコン膜１２を堆積させた後、窒化シリコン膜１１および酸化シリコン膜１２をエッチバックすることにより形成する。
【００３６】
窒化シリコン膜１１は、６８０℃程度の成膜温度でＬＰＣＶＤ法により形成される。酸化シリコン膜１２は、６５０℃程度の成膜温度でＬＰＣＶＤ法により形成される。フリンジ容量（ゲート電極とソース・ドレイン間の容量）を低減するために、酸化シリコンに比べて誘電率の高い窒化シリコン膜１１の膜厚は最小限にする。また、窒化シリコン膜１１と酸化シリコン膜１２の合計膜厚は、後に形成されるゲート電極３と第２エピタキシャル成長層６との間の距離を確保して、短チャネル効果を抑制し得る膜厚とする。例えば、窒化シリコン膜１１と酸化シリコン膜１２の合計膜厚を７０ｎｍとし、窒化シリコン膜１１の膜厚を２０ｎｍ、酸化シリコン膜１２の膜厚を５０ｎｍとする。窒化シリコン膜１１は、本発明のエッチングストッパ膜に相当し、酸化シリコン膜１２は絶縁膜に相当する。
【００３７】
次に、図３（ｃ）に示すように、第１エピタキシャル成長層５上の自然酸化膜を除去するため、希フッ酸を用いた洗浄処理を行う。このときの希フッ酸により、サイドウォール絶縁膜ＳＷ中の酸化シリコン膜１２の一部がエッチングされる。
【００３８】
次に、図４（ａ）に示すように、エピタキシャル成長法により、サイドウォール絶縁膜ＳＷから露出した第１エピタキシャル成長層５上に、シリコン層からなる第２エピタキシャル成長層６を形成する。第２エピタキシャル成長層６は、サイドウォール絶縁膜ＳＷに乗り上げるように形成される。その後、ｎＭＯＳの領域における第２エピタキシャル成長層６中に、１０ｋｅＶの注入エネルギー、３×１０１５／ｃｍ２程度のドーズ量でリン（Ｐ）をイオン注入する。また、ｐＭＯＳの領域における第２エピタキシャル成長層６中に、４ｋｅＶの注入エネルギー、５×１０１５／ｃｍ２程度のドーズ量でボロン（Ｂ）をイオン注入する。これらの不純物は、半導体基板１中にまで導入される。その後、導入した不純物を活性化させるため、約１０５０℃でＳｐｉｋｅ−ＲＴＡを施す。なお、第１エピタキシャル成長層５の形成と同様に、エピタキシャル成長中に上記の不純物を導入してもよい。
【００３９】
次に、図４（ｂ）に示すように、第２エピタキシャル成長層６上の自然酸化膜を除去するため、希フッ酸を用いた洗浄処理を行う。この際に、サイドウォール絶縁膜ＳＷを構成する一番外側の酸化シリコン膜１２が除去される。また、酸化シリコン膜からなる側壁スペーサ３５の上部もエッチングされる。このようにサイドウォール絶縁膜ＳＷが薄膜化することにより、第２エピタキシャル成長層６はサイドウォール絶縁膜ＳＷから突き出た形状となる。
【００４０】
次に、図４（ｃ）に示すように、窒化シリコン膜に対するエッチング選択比が大きい膜、例えば酸化シリコン膜を全面に成膜し、エッチバックを行うことにより、第２エピタキシャル成長層６の側面に、側壁保護膜１３を形成する。このとき、側壁保護膜１３はサイドウォール絶縁膜ＳＷの側面にも形成される。酸化シリコン膜の成膜では、ＴＥＯＳを用いたＬＰＣＶＤ法により、数ｎｍ程度の膜厚の酸化シリコン膜を成膜する。第２エピタキシャル成長層６の側面は逆テーパー形状をなしているが、ＴＥＯＳを用いたＬＰＣＶＤを用いることにより、第２エピタキシャル成長層６の側面と第１エピタキシャル成長層５とがなす空間に酸化シリコン膜を埋め込むことができる。
【００４１】
次に、第２エピタキシャル成長層６の自然酸化膜を除去するため、希フッ酸を用いた洗浄処理を施す。第２エピタキシャル成長層６の側面下に埋め込まれるようにして形成された側壁保護膜１３のエッチング速度は比較的遅くなる。このため、洗浄処理時間を制御することにより、第２エピタキシャル成長層６の側面に側壁保護膜１３を残したまま、第２エピタキシャル成長層６表面の自然酸化膜を除去することができる。
【００４２】
次に、図５（ａ）に示すように、第２エピタキシャル成長層６の上面にシリサイド層７を形成する。シリサイド層７の形成では、コバルトまたはニッケルからなる金属膜を形成した後に、熱処理し、金属膜と接触する部分の第２エピタキシャル成長層６表面をシリサイド化し、薬液処理により不要な金属膜を除去することにより行う。例えば、コバルトシリサイドを形成する場合には、コバルトの膜厚は例えば８ｎｍとする。その後、コバルトの酸化防止のため、窒化チタン膜を３０ｎｍ程度成膜する。
【００４３】
上記のシリサイド層７の形成工程において、第２エピタキシャル成長層６の側面は側壁保護膜１３により保護されているため、シリサイド化は第２エピタキシャル成長層６の上面からのみ進行する。これにより、第２エピタキシャル成長層６の上面から均一な厚さのシリサイド層７が形成される。第２エピタキシャル成長層６の側面からのシリサイド層の形成が防止されるため、シリサイド層と基板間での接合リークの発生が抑制される。
【００４４】
次に、図５（ｂ）に示すように、ダミーゲート構造体３０を埋め込むように、全面に層間絶縁膜９を形成する。層間絶縁膜９の形成では、例えばＨＤＰ−ＣＶＤ法により、酸化シリコン膜からなる層間絶縁膜９を形成する。
【００４５】
次に、図５（ｃ）に示すように、窒化シリコンからなるハードマスク３３を除去するまで全面エッチバックを行う。このエッチバックは、窒化シリコンと酸化シリコンの選択比が小さい条件で行う。このため、エッチバック後には、層間絶縁膜９およびダミーゲート構造体３０の表面はほぼ平らな形状となる。
【００４６】
次に、図６（ａ）に示すように、ドライエッチングによりポリシリコンからなるダミーゲート３２を除去した後、ウェットエッチングにより酸化シリコンからなる側壁スペーサ３５およびダミーゲート絶縁膜３１を除去して、ゲート開口部３６を形成する。このウェットエッチングでは、サイドウォール絶縁膜ＳＷを構成する窒化シリコン膜１１がエッチングストッパとして機能する。ゲート開口部３６には、側壁スペーサ３５の膜厚分に相当する分だけ、第１エピタキシャル成長層５の端部が露出する。
【００４７】
次に、図６（ｂ）に示すように、ゲート開口部３６に露出した半導体基板１および第１エピタキシャル成長層５の端部上に、例えば酸化シリコン膜からなるゲート絶縁膜２を形成し、その後ゲート開口部３６を埋め込むゲート電極３を形成する。ゲート電極３の形成では、ゲート開口部３６を埋め込むようにポリシリコン膜を堆積させた後、層間絶縁膜９上に堆積した不要なポリシリコン膜をＣＭＰにより除去することにより、ゲート開口部３６内に埋め込まれたゲート電極３が形成される。
【００４８】
次に、図６（ｃ）に示すように、ゲート電極３の上面にシリサイド層４を形成する。シリサイド層４の形成では、コバルトまたはニッケルからなる金属膜を形成した後に熱処理し、金属膜と接触する部分のゲート電極３表面をシリサイド化し、薬液処理により不要な金属膜を除去することにより行う。
【００４９】
その後、層間膜をさらに成膜する（図１参照）。この層間膜としては、例えばＮＳＧを用いる。以降の工程としては、シリサイド層４，７に接続するコンタクトを形成し、当該コンタクトに接続する配線を形成することにより、半導体装置が完成する。
【００５０】
上記の本実施形態に係る半導体装置の製造方法では、自然酸化膜の除去のための洗浄処理により、サイドウォール絶縁膜ＳＷ中の酸化シリコン膜１２が除去されて、サイドウォール絶縁膜ＳＷが薄膜化し、サイドウォール絶縁膜ＳＷから第２エピタキシャル成長層６が突き出した状態となる（図４（ｂ）参照）。本実施形態では、突き出した第２エピタキシャル成長層６の側面に側壁保護膜１３を形成するため、その後のシリサイド工程において第２エピタキシャル成長層６の側面からのシリサイド化を防止することができ、シリサイド層と基板との間での接合リークの発生が抑制される。
【００５１】
また、サイドウォール絶縁膜ＳＷが薄膜化しても接合リークの問題が発生しないため、サイドウォール絶縁膜ＳＷの全体の膜厚を確保しつつ、エッチングストッパ膜としての窒化シリコン膜１１の膜厚を最小限に抑えることができる。酸化シリコン膜に比べて誘電率の高い窒化シリコン膜１１の膜厚を最小限に抑えることができるため、フリンジ容量などの寄生容量を低減することができる。
【００５２】
寄生容量を低減できるため、持ち上げ構造の利点である優れたＩｏｎ／Ｉｏｆｆ比を維持しつつ、寄生容量による遅延を防止することができ、動作周波数を大きくすることができる。
【００５３】
（第２実施形態）
図７は、第２実施形態に係る半導体装置の断面図である。なお、第１実施形態と同様の構成要素には、同一の符号を付しており、その説明は省略する。
【００５４】
本実施形態では、第１実施形態とは、サイドウォール絶縁膜ＳＷの構造が異なる。サイドウォール絶縁膜ＳＷは、窒化シリコン膜２１と、酸化シリコン膜２２と、窒化シリコン膜２３の積層膜により構成されている。
【００５５】
窒化シリコン膜２１は、エッチングストッパ膜（第２エッチングストッパ膜）として機能し、ゲート電極３の側面と酸化シリコン膜２２との間に介在している。
【００５６】
酸化シリコン膜２２は、低誘電率絶縁膜（第１絶縁膜）として機能し、ゲート電極３の側面および第１エピタキシャル成長層５の一部を被覆するように形成されている。
【００５７】
窒化シリコン膜２３は、エッチングストッパ膜（第１エッチングストッパ膜）として機能し、酸化シリコン膜２２を介して、ゲート電極３の側面および第１エピタキシャル成長層５の一部を被覆するように形成されている。
【００５８】
本実施形態に係る半導体装置では、サイドウォール絶縁膜ＳＷの外側に窒化シリコン膜２３が設けられている。このため、後述する洗浄処理において窒化シリコン膜２３がエッチングストッパ膜として機能することから、第１エピタキシャル成長層５上の酸化シリコン膜２２および窒化シリコン膜２３の膜厚が一定に確保される。
【００５９】
従って、酸化シリコン膜２２および窒化シリコン膜２３の膜厚分だけ第２エピタキシャル成長層６の側面を保護できることから、第２エピタキシャル成長層６の側面からのシリサイド化を防止することができ、シリサイド層７と半導体基板１との間で接合リークが発生することを防止することができる。
【００６０】
次に、上記の本実施形態に係る半導体装置の製造方法について、図８〜図１２を参照して説明する。
【００６１】
まず、半導体基板１に、図示しない素子分離絶縁膜およびウェルを形成する。そして、図８（ａ）に示すように、第１実施形態と同様にして、半導体基板１上に、ダミーゲート絶縁膜３１、ダミーゲート３２、ハードマスク３３からなるダミーゲート構造体３０を形成する。ハードマスク３３としては、例えば窒化シリコン膜を用いる。
【００６２】
次に、図８（ｂ）に示すように、第１実施形態と同様にして、ダミーゲート構造体３０の側壁に窒化シリコン膜からなる保護膜３４を形成する。保護膜３４は、後の工程においてダミーゲート３２を構成するポリシリコンからエピタキシャル成長するのを防止するために設けられる。
【００６３】
次に、活性領域における半導体基板１上の自然酸化膜を除去するため、希フッ酸（ＤＨＦ）を用いた洗浄処理を行う。その後、図８（ｃ）に示すように、ダミーゲート構造体３０の両側における半導体基板１上に、エピタキシャル成長法により、ボロン（ｐ型不純物）または砒素（ｎ型不純物）などの不純物が混入したシリコン層からなる第１エピタキシャル成長層５を形成する。第１エピタキシャル成長層５は、エクステンション領域となる。エピタキシャル成長中（ｉｎ−ｓｉｔｕ）に不純物を導入することの利点については、第１実施形態で説明した通りである。第１エピタキシャル成長層５の不純物濃度は、例えば１×１０１８〜１×１０２０／ｃｍ３である。
【００６４】
次に、図９（ａ）に示すように、加熱した燐酸により窒化シリコンからなる保護膜３４を除去した後、第１実施形態と同様にして、ダミーゲート構造体３０の側壁に側壁スペーサ３５を形成する。側壁スペーサ３５は、後に形成されるゲート絶縁膜２が第１エピタキシャル成長層５の端部に重なる幅を規定するものである。側壁スペーサ３５は、ダミーゲート構造体３０を被覆するように半導体基板１上に酸化シリコン膜を堆積させた後、当該酸化シリコン膜をエッチバックすることにより形成される。
【００６５】
次に、図９（ｂ）に示すように、側壁スペーサ３５の側面にのみ窒化シリコン膜２１を形成する。窒化シリコン膜２１は、ダミーゲート構造体３０および側壁スペーサ３５を被覆するように全面に窒化シリコン膜を成膜した後、窒化シリコン膜をエッチバックすることにより形成される。窒化シリコン膜の成膜では、ＬＰＣＶＤ法によって６８０℃から７６０℃程度の成膜温度で、数ｎｍの窒化シリコン膜を堆積する。
【００６６】
次に、図９（ｃ）に示すように、ダミーゲート構造体３０を被覆して全面に、酸化シリコン膜２２、窒化シリコン膜２３、酸化シリコン膜２４を堆積させた後、酸化シリコン膜２４、窒化シリコン膜２３、酸化シリコン膜２２をエッチバックする。これにより、ダミーゲート構造体３０の側面に、側壁スペーサ３５を介して、窒化シリコン膜２１、酸化シリコン膜２２、窒化シリコン膜２３、酸化シリコン膜２４の４層構造のサイドウォール絶縁膜ＳＷが形成される。
【００６７】
酸化シリコン膜２２は、６５０℃程度の成膜温度でＬＰＣＶＤ法により形成される。窒化シリコン膜２３は、６８０℃程度の成膜温度でＬＰＣＶＤ法により形成される。酸化シリコン膜２４は、６５０℃程度の成膜温度でＬＰＣＶＤ法により形成される。フリンジ容量（ゲート電極とソース・ドレイン間の容量）を低減するために、酸化シリコンに比べて誘電率の高い窒化シリコン膜２１，２３の膜厚は最小限にする。また、酸化シリコン膜２２，２４と窒化シリコン膜２１，２３の合計膜厚は、後に形成されるゲート電極３と第２エピタキシャル成長層６との間の距離を確保して、短チャネル効果を抑制し得る膜厚とする。例えば、窒化シリコン膜２１，２３と酸化シリコン膜２２，２４の合計膜厚を７０ｎｍとし、窒化シリコン膜２１の膜厚を３ｎｍとし、酸化シリコン膜２２の膜厚を４０ｎｍとし、窒化シリコン膜２３の膜厚を７ｎｍとし、酸化シリコン膜２４の膜厚を２０ｎｍとする。
【００６８】
次に、図１０（ａ）に示すように、第１エピタキシャル成長層５上の自然酸化膜を除去するため、希フッ酸を用いた洗浄処理を行う。このときの希フッ酸により、サイドウォール絶縁膜ＳＷ中の酸化シリコン膜２４の一部がエッチングされる。
【００６９】
次に、図１０（ｂ）に示すように、エピタキシャル成長法により、サイドウォール絶縁膜ＳＷから露出した第１エピタキシャル成長層５上に、シリコン層からなる第２エピタキシャル成長層６を形成する。第２エピタキシャル成長層６の膜厚は、例えば２０ｎｍ〜３０ｎｍとする。その後、ｎＭＯＳの領域における第２エピタキシャル成長層６中に、１０ｋｅＶの注入エネルギー、３×１０１５／ｃｍ２程度のドーズ量でリン（Ｐ）をイオン注入する。また、ｐＭＯＳの領域における第２エピタキシャル成長層６中に、４ｋｅＶの注入エネルギー、５×１０１５／ｃｍ２程度のドーズ量でボロン（Ｂ）をイオン注入する。これらの不純物は、半導体基板１中にまで導入される。その後、導入した不純物を活性化させるため、約１０５０℃でＳｐｉｋｅ−ＲＴＡを施す。なお、第１エピタキシャル成長層５の形成と同様に、エピタキシャル成長中に上記の不純物を導入してもよい。
【００７０】
次に、図１０（ｃ）に示すように、第２エピタキシャル成長層６上の自然酸化膜を除去するため、希フッ酸を用いた洗浄処理を行う。この際に、サイドウォール絶縁膜ＳＷを構成する一番外側の酸化シリコン膜２４が除去される。また、酸化シリコン膜からなる側壁スペーサ３５の上部もエッチングされる。ここで、本実施形態では、サイドウォール絶縁膜ＳＷ中にエッチングストッパ膜として窒化シリコン膜２３が介在していることから、エッチングの進行は窒化シリコン膜２３において止まる。従って、第２エピタキシャル成長層６に隣接する酸化シリコン膜２２および窒化シリコン膜２３の膜厚分だけ第２エピタキシャル成長層６の側面が保護される。逆に、酸化シリコン膜２２および窒化シリコン膜２３の膜厚分だけ第２エピタキシャル成長層６を形成することにより、第２エピタキシャル成長層６の側面の露出を防止することができる。
【００７１】
次に、図１１（ａ）に示すように、第２エピタキシャル成長層６の上面にシリサイド層７を形成する。シリサイド層７の形成では、コバルトまたはニッケルからなる金属膜を形成した後に、熱処理し、金属膜と接触する部分の第２エピタキシャル成長層６表面をシリサイド化し、薬液処理により不要な金属膜を除去することにより行う。例えば、コバルトシリサイドを形成する場合には、コバルトの膜厚は例えば８ｎｍとする。その後、コバルトの酸化防止のため、窒化チタン膜を３０ｎｍ程度成膜する。
【００７２】
上記のシリサイド層７の形成工程において、第２エピタキシャル成長層６の側面は酸化シリコン膜２２および窒化シリコン膜２３により保護されているため、シリサイド化は第２エピタキシャル成長層６の上面からのみ進行する。これにより、第２エピタキシャル成長層６の上面から均一な厚さのシリサイド層７が形成される。第２エピタキシャル成長層６の側面からのシリサイド層の形成が防止されるため、シリサイド層と基板間で接合リークの発生が抑制される。
【００７３】
次に、図１１（ｂ）に示すように、ダミーゲート構造体３０を埋め込むように、全面に層間絶縁膜９を形成する。層間絶縁膜９の形成では、例えばＨＤＰ−ＣＶＤ法により、酸化シリコン膜からなる層間絶縁膜９を形成する。
【００７４】
次に、図１１（ｃ）に示すように、窒化シリコンからなるハードマスク３３を除去するまで全面エッチバックを行う。このエッチバックは、窒化シリコンと酸化シリコンの選択比が小さい条件で行う。このため、エッチバック後には、層間絶縁膜９およびダミーゲート構造体３０の表面はほぼ平らな形状となる。
【００７５】
次に、図１２（ａ）に示すように、ドライエッチングによりポリシリコンからなるダミーゲート３２を除去した後、ウェットエッチングにより酸化シリコンからなる側壁スペーサ３５およびダミーゲート絶縁膜３１を除去して、ゲート開口部３６を形成する。このウェットエッチングでは、サイドウォール絶縁膜ＳＷを構成する窒化シリコン膜２１がエッチングストッパとして機能する。ゲート開口部３６には、側壁スペーサ３５の膜厚分に相当する分だけ、第１エピタキシャル成長層５の端部が露出する。
【００７６】
次に、図１２（ｂ）に示すように、ゲート開口部３６に露出した半導体基板１および第１エピタキシャル成長層５の端部上に、例えば酸化シリコン膜からなるゲート絶縁膜２を形成し、その後ゲート開口部３６を埋め込むゲート電極３を形成する。ゲート電極３の形成では、ゲート開口部３６を埋め込むようにポリシリコン膜を堆積させた後、層間絶縁膜９上に堆積した不要なポリシリコン膜をＣＭＰにより除去することにより、ゲート開口部３６内に埋め込まれたゲート電極３が形成される。
【００７７】
次に、図１２（ｃ）に示すように、ゲート電極３の上面にシリサイド層４を形成する。シリサイド層４の形成では、コバルトまたはニッケルからなる金属膜を形成した後に熱処理し、金属膜と接触する部分のゲート電極３表面をシリサイド化し、薬液処理により不要な金属膜を除去することにより行う。
【００７８】
その後、層間膜をさらに成膜する（図７参照）。この層間膜としては、例えばＮＳＧを用いる。以降の工程としては、シリサイド層４，７に接続するコンタクトを形成し、当該コンタクトに接続する配線を形成することにより、半導体装置が完成する。
【００７９】
上記の本実施形態に係る半導体装置の製造方法では、サイドウォール絶縁膜ＳＷ中にエッチングストッパ膜として窒化シリコン膜２３が介在していることから、自然酸化膜の除去のための洗浄処理によるエッチングの進行は窒化シリコン膜２３において止まる（図１０（ｃ）参照）。従って、窒化シリコン膜２３およびその下層の酸化シリコン膜２２の膜厚分だけ、隣接する第２エピタキシャル成長層６の側面が保護される。従って、その後のシリサイド工程において第２エピタキシャル成長層６の側面からのシリサイド化を防止することができ、シリサイド層と基板間での接合リークの発生が抑制される。
【００８０】
また、窒化シリコン膜２３の内側と外側に酸化シリコン膜２２，２４を設けて、サイドウォール絶縁膜ＳＷに占める窒化シリコン膜２３の膜厚を最小限に抑えることにより、フリンジ容量などの寄生容量を低減することができる。
【００８１】
寄生容量を低減できるため、持ち上げ構造の利点である優れたＩｏｎ／Ｉｏｆｆ比を維持しつつ、寄生容量による遅延を防止することができ、動作周波数を大きくすることができる。
【００８２】
（第３実施形態）
図１３は、第３実施形態に係る半導体装置の断面図である。なお、第２実施形態と同様の構成要素には、同一の符号を付しており、その説明は省略する。
【００８３】
本実施形態では、サイドウォール絶縁膜ＳＷは、窒化シリコン膜２１ａと、酸化シリコン膜２２と、窒化シリコン膜２３の積層膜により構成されている。本実施形態では、第２実施形態と異なり、エッチングストッパ膜（第２エッチングストッパ膜）として機能する窒化シリコン膜２１ａは、ゲート電極３の側面と酸化シリコン膜２２との間並びに第１エピタキシャル成長層５と酸化シリコン膜２２との間に介在している。
【００８４】
本実施形態に係る半導体装置では、サイドウォール絶縁膜ＳＷの外側に窒化シリコン膜２３が設けられている。このため、後述する洗浄処理において窒化シリコン膜２３がエッチングストッパ膜として機能することから、第１エピタキシャル成長層５上の酸化シリコン膜２２および窒化シリコン膜２３の膜厚が一定に確保される。
【００８５】
従って、酸化シリコン膜２２および窒化シリコン膜２３の膜厚分だけ第２エピタキシャル成長層６の側面を保護できることから、第２エピタキシャル成長層６の側面からのシリサイド化を防止することができ、シリサイド層７と半導体基板１間で接合リークが発生することを防止することができる。
【００８６】
次に、上記の本実施形態に係る半導体装置の製造方法について、図１４〜図１８を参照して説明する。
【００８７】
まず、半導体基板１に、図示しない素子分離絶縁膜およびウェルを形成する。そして、図１４（ａ）に示すように、第１実施形態と同様にして、半導体基板１上に、ダミーゲート絶縁膜３１、ダミーゲート３２、ハードマスク３３からなるダミーゲート構造体３０を形成する。ハードマスク３３としては、例えば窒化シリコン膜を用いる。
【００８８】
次に、図１４（ｂ）に示すように、第１実施形態と同様にして、ダミーゲート構造体３０の側壁に窒化シリコン膜からなる保護膜３４を形成する。保護膜３４は、後の工程においてダミーゲート３２を構成するポリシリコンからエピタキシャル成長するのを防止するために設けられる。
【００８９】
次に、活性領域における半導体基板１上の自然酸化膜を除去するため、希フッ酸（ＤＨＦ）を用いた洗浄処理を行う。その後、図１４（ｃ）に示すように、ダミーゲート構造体３０の両側における半導体基板１上に、エピタキシャル成長法により、ボロン（ｐ型不純物）または砒素（ｎ型不純物）などの不純物が混入したシリコン層からなる第１エピタキシャル成長層５を形成する。第１エピタキシャル成長層５は、エクステンション領域となる。エピタキシャル成長中（ｉｎ−ｓｉｔｕ）に不純物を導入することの利点については、第１実施形態で説明した通りである。第１エピタキシャル成長層５の不純物濃度は、例えば１×１０１８〜１×１０２０／ｃｍ３である。
【００９０】
次に、図１５（ａ）に示すように、加熱した燐酸により窒化シリコンからなる保護膜３４を除去した後、第１実施形態と同様にして、ダミーゲート構造体３０の側壁に側壁スペーサ３５を形成する。側壁スペーサ３５は、後に形成されるゲート絶縁膜２が第１エピタキシャル成長層５の端部に重なる幅を規定するものである。側壁スペーサ３５は、ダミーゲート構造体３０を被覆するように半導体基板１上に酸化シリコン膜を堆積させた後、当該酸化シリコン膜をエッチバックすることにより形成される。
【００９１】
次に、図１５（ｂ）に示すように、側壁スペーサ３５および第１エピタキシャル成長層５を被覆して全面に、窒化シリコン膜２１ａを形成する。窒化シリコン膜２１ａの成膜では、ＬＰＣＶＤ法によって６８０℃から７６０℃程度の成膜温度で、数ｎｍの窒化シリコン膜を堆積する。本実施形態では、第２実施形態と異なり、窒化シリコン膜２１ａのエッチバックを施さない分だけ製造工程が削減される。
【００９２】
次に、図１５（ｃ）に示すように、ダミーゲート構造体３０を被覆して全面に、酸化シリコン膜２２、窒化シリコン膜２３、酸化シリコン膜２４を堆積させた後、酸化シリコン膜２４、窒化シリコン膜２３、酸化シリコン膜２２、窒化シリコン膜２１ａをエッチバックする。これにより、ダミーゲート構造体３０の側面に、側壁スペーサ３５を介して、窒化シリコン膜２１ａ、酸化シリコン膜２２、窒化シリコン膜２３、酸化シリコン膜２４の４層構造のサイドウォール絶縁膜ＳＷが形成される。
【００９３】
酸化シリコン膜２２は、６５０℃程度の成膜温度でＬＰＣＶＤ法により形成される。窒化シリコン膜２３は、６８０℃程度の成膜温度でＬＰＣＶＤ法により形成される。酸化シリコン膜２４は、６５０℃程度の成膜温度でＬＰＣＶＤ法により形成される。フリンジ容量（ゲート電極とソース・ドレイン間の容量）を低減するために、酸化シリコンに比べて誘電率の高い窒化シリコン膜２１ａ，２３の膜厚は最小限にする。また、酸化シリコン膜２２，２４と窒化シリコン膜２１ａ，２３の合計膜厚は、後に形成されるゲート電極３と第２エピタキシャル成長層６との間の距離を確保して、短チャネル効果を抑制し得る膜厚とする。例えば、窒化シリコン膜２１ａ，２３と酸化シリコン膜２２，２４の合計膜厚を７０ｎｍとし、窒化シリコン膜２１ａの膜厚を３ｎｍとし、酸化シリコン膜２２の膜厚を４０ｎｍとし、窒化シリコン膜２３の膜厚を７ｎｍとし、酸化シリコン膜２４の膜厚を２０ｎｍとする。
【００９４】
次に、図１６（ａ）に示すように、第１エピタキシャル成長層５上の自然酸化膜を除去するため、希フッ酸を用いた洗浄処理を行う。このときの希フッ酸により、サイドウォール絶縁膜ＳＷ中の酸化シリコン膜２４の一部がエッチングされる。
【００９５】
次に、図１６（ｂ）に示すように、エピタキシャル成長法により、サイドウォール絶縁膜ＳＷから露出した第１エピタキシャル成長層５上に、シリコン層からなる第２エピタキシャル成長層６を形成する。第２エピタキシャル成長層６の膜厚は、例えば２０ｎｍ〜３０ｎｍとする。その後、ｎＭＯＳの領域における第２エピタキシャル成長層６中に、１０ｋｅＶの注入エネルギー、３×１０１５／ｃｍ２程度のドーズ量でリン（Ｐ）をイオン注入する。また、ｐＭＯＳの領域における第２エピタキシャル成長層６中に、４ｋｅＶの注入エネルギー、５×１０１５／ｃｍ２程度のドーズ量でボロン（Ｂ）をイオン注入する。これらの不純物は、半導体基板１中にまで導入される。その後、導入した不純物を活性化させるため、約１０５０℃でＳｐｉｋｅ−ＲＴＡを施す。なお、第１エピタキシャル成長層５の形成と同様に、エピタキシャル成長中に上記の不純物を導入してもよい。
【００９６】
次に、図１６（ｃ）に示すように、第２エピタキシャル成長層６上の自然酸化膜を除去するため、希フッ酸を用いた洗浄処理を行う。この際に、サイドウォール絶縁膜ＳＷを構成する一番外側の酸化シリコン膜２４が除去される。また、酸化シリコン膜からなる側壁スペーサ３５の上部もエッチングされる。ここで、本実施形態では、サイドウォール絶縁膜ＳＷ中にエッチングストッパ膜として窒化シリコン膜２３が介在していることから、エッチングの進行は窒化シリコン膜２３において止まる。従って、第２エピタキシャル成長層６に隣接する酸化シリコン膜２２および窒化シリコン膜２３の膜厚分だけ第２エピタキシャル成長層６の側面が保護される。逆に、酸化シリコン膜２２および窒化シリコン膜２３の膜厚分だけ第２エピタキシャル成長層６を形成することにより、第２エピタキシャル成長層６の側面の露出を防止することができる。
【００９７】
次に、図１７（ａ）に示すように、第２エピタキシャル成長層６の上面にシリサイド層７を形成する。シリサイド層７の形成では、コバルトまたはニッケルからなる金属膜を形成した後に、熱処理し、金属膜と接触する部分の第２エピタキシャル成長層６表面をシリサイド化し、薬液処理により不要な金属膜を除去することにより行う。例えば、コバルトシリサイドを形成する場合には、コバルトの膜厚は例えば８ｎｍとする。その後、コバルトの酸化防止のため、窒化チタン膜を３０ｎｍ程度成膜する。
【００９８】
上記のシリサイド層７の形成工程において、第２エピタキシャル成長層６の側面は酸化シリコン膜２２および窒化シリコン膜２３により保護されているため、シリサイド化は第２エピタキシャル成長層６の上面からのみ進行する。これにより、第２エピタキシャル成長層６の上面から均一な厚さのシリサイド層７が形成される。第２エピタキシャル成長層６の側面からのシリサイド層の形成が防止されるため、シリサイド層と基板間での接合リークの発生が抑制される。
【００９９】
次に、図１７（ｂ）に示すように、ダミーゲート構造体３０を埋め込むように、全面に層間絶縁膜９を形成する。層間絶縁膜９の形成では、例えばＨＤＰ−ＣＶＤ法により、酸化シリコン膜からなる層間絶縁膜９を形成する。
【０１００】
次に、図１７（ｃ）に示すように、窒化シリコンからなるハードマスク３３を除去するまで全面エッチバックを行う。このエッチバックは、窒化シリコンと酸化シリコンの選択比が小さい条件で行う。このため、エッチバック後には、層間絶縁膜９およびダミーゲート構造体３０の表面はほぼ平らな形状となる。
【０１０１】
次に、図１８（ａ）に示すように、ドライエッチングによりポリシリコンからなるダミーゲート３２を除去した後、ウェットエッチングにより酸化シリコンからなる側壁スペーサ３５およびダミーゲート絶縁膜３１を除去して、ゲート開口部３６を形成する。このウェットエッチングでは、サイドウォール絶縁膜ＳＷを構成する窒化シリコン膜２１ａがエッチングストッパとして機能する。ゲート開口部３６には、側壁スペーサ３５の膜厚分に相当する分だけ、第１エピタキシャル成長層５の端部が露出する。
【０１０２】
次に、図１８（ｂ）に示すように、ゲート開口部３６に露出した半導体基板１および第１エピタキシャル成長層５の端部上に、例えば酸化シリコン膜からなるゲート絶縁膜２を形成し、その後ゲート開口部３６を埋め込むゲート電極３を形成する。ゲート電極３の形成では、ゲート開口部３６を埋め込むようにポリシリコン膜を堆積させた後、層間絶縁膜９上に堆積した不要なポリシリコン膜をＣＭＰにより除去することにより、ゲート開口部３６内に埋め込まれたゲート電極３が形成される。
【０１０３】
次に、図１８（ｃ）に示すように、ゲート電極３の上面にシリサイド層４を形成する。シリサイド層４の形成では、コバルトまたはニッケルからなる金属膜を形成した後に熱処理し、金属膜と接触する部分のゲート電極３表面をシリサイド化し、薬液処理により不要な金属膜を除去することにより行う。
【０１０４】
その後、層間膜をさらに成膜する（図１３参照）。この層間膜としては、例えばＮＳＧを用いる。以降の工程としては、シリサイド層４，７に接続するコンタクトを形成し、当該コンタクトに接続する配線を形成することにより、半導体装置が完成する。
【０１０５】
上記の本実施形態に係る半導体装置の製造方法では、第２実施形態と同様の理由により、シリサイド工程において第２エピタキシャル成長層６の側面からのシリサイド化を防止することができ、シリサイド層と基板（より詳細には基板に形成されたｐｎ接合）との接合リークの発生が抑制される。その結果、第２実施形態と同様の効果を奏することができる。
【０１０６】
さらに、本実施形態では、第２実施形態と異なり、窒化シリコン膜２１ａのエッチバックを施さない分だけ製造工程を削減することができる。
【０１０７】
本発明は、上記の実施形態の説明に限定されない。
本実施形態では、ゲート絶縁膜２として酸化シリコン膜を形成する例について説明したが、例えばＨｆＯ２等の高誘電率膜（Ｈｉｇｈ−ｋ膜）を形成してもよい。また、ゲート電極３として、ポリシリコンを用いる例について説明したが、金属膜を形成してもよい。ゲート電極３として金属膜を用いる場合には、シリサイド層４の形成は不要である。
【０１０８】
また、第１エピタキシャル成長層５の端部とゲート電極３とオーバーラップさせるためゲート構造体としてダミーゲート構造体３０を形成し、その後除去する例について説明したが、ダミーゲート絶縁膜３１およびダミーゲート３２をそのままゲート絶縁膜およびゲート電極として用いても良い。この場合には、窒化シリコン膜２１，２１ａの形成は不要である。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【図面の簡単な説明】
【０１０９】
【図１】第１実施形態に係る半導体装置の断面図である。
【図２】第１実施形態に係る半導体装置の製造における工程断面図である。
【図３】第１実施形態に係る半導体装置の製造における工程断面図である。
【図４】第１実施形態に係る半導体装置の製造における工程断面図である。
【図５】第１実施形態に係る半導体装置の製造における工程断面図である。
【図６】第１実施形態に係る半導体装置の製造における工程断面図である。
【図７】第２実施形態に係る半導体装置の断面図である。
【図８】第２実施形態に係る半導体装置の製造における工程断面図である。
【図９】第２実施形態に係る半導体装置の製造における工程断面図である。
【図１０】第２実施形態に係る半導体装置の製造における工程断面図である。
【図１１】第２実施形態に係る半導体装置の製造における工程断面図である。
【図１２】第２実施形態に係る半導体装置の製造における工程断面図である。
【図１３】第３実施形態に係る半導体装置の断面図である。
【図１４】第３実施形態に係る半導体装置の製造における工程断面図である。
【図１５】第３実施形態に係る半導体装置の製造における工程断面図である。
【図１６】第３実施形態に係る半導体装置の製造における工程断面図である。
【図１７】第３実施形態に係る半導体装置の製造における工程断面図である。
【図１８】第３実施形態に係る半導体装置の製造における工程断面図である。
【符号の説明】
【０１１０】
１…半導体基板、２…ゲート絶縁膜、３…ゲート電極、４…シリサイド層、５…第１エピタキシャル成長層、６…第２エピタキシャル成長層、７…シリサイド層、９…層間絶縁膜、１１…窒化シリコン膜、１２…酸化シリコン膜、１３…側壁保護膜、２１…窒化シリコン膜、２１ａ…窒化シリコン膜、２２…酸化シリコン膜、２３…窒化シリコン膜、２４…酸化シリコン膜、３０…ダミーゲート構造体、３１…ダミーゲート絶縁膜、３２…ダミーゲート、３３…ハードマスク、３４…保護膜、３５…側壁スペーサ、３６…ゲート開口部、ＳＷ…サイドウォール絶縁膜
【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の両側における前記半導体基板上に形成され、エクステンション領域となる第１エピタキシャル成長層と、
前記ゲート電極の側面および前記第１エピタキシャル成長層の一部を被覆するサイドウォール絶縁膜と、
前記サイドウォール絶縁膜から露出した前記第１エピタキシャル成長層上に形成された、ソースあるいはドレインとなる第２エピタキシャル成長層と、
前記サイドウォール絶縁膜から突き出た前記第２エピタキシャル成長層の側面に形成され、当該側面におけるシリサイド層の形成を防止する側壁保護膜と、
前記第２エピタキシャル成長層の表面に形成されたシリサイド層と
を有する半導体装置。
【請求項２】
前記ゲート絶縁膜は、前記第１エピタキシャル成長層の端部に対してオーバーラップして形成された
請求項１記載の半導体装置。
【請求項３】
半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の両側における前記半導体基板上に形成され、エクステンション領域となる第１エピタキシャル成長層と、
前記ゲート電極の側面および前記第１エピタキシャル成長層の一部を被覆する多層のサイドウォール絶縁膜と、
前記サイドウォール絶縁膜から露出した前記第１エピタキシャル成長層上に形成された、ソースあるいはドレインとなる第２エピタキシャル成長層と、
前記第２エピタキシャル成長層の表面に形成されたシリサイド層と
を有し、
前記サイドウォール絶縁膜は、前記第１エピタキシャル成長層側から順に、第１絶縁膜と、前記第１絶縁膜よりも誘電率が高く前記第２エピタキシャル成長層の側面の露出を抑制する第１エッチングストッパ膜と
を有する半導体装置。
【請求項４】
前記サイドウォール絶縁膜は、前記ゲート電極と前記第１絶縁膜との間に介在する第２エッチングストッパ膜をさらに有する
請求項３記載の半導体装置。
【請求項５】
前記サイドウォール絶縁膜は、前記ゲート電極と前記第１絶縁膜との間、並びに前記第１エピタキシャル成長層と前記第１絶縁膜との間に介在する第２エッチングストッパ膜をさらに有する
請求項３記載の半導体装置。
【請求項６】
半導体基板上にゲート構造体を形成する工程と、
前記ゲート構造体の両側における前記半導体基板上に、エクステンション領域となる第１エピタキシャル成長層を形成する工程と、
前記第１エピタキシャル成長層上に、前記ゲート構造体の側面を被覆するサイドウォール絶縁膜を形成する工程と、
前記サイドウォール絶縁膜から露出した前記第１エピタキシャル成長層上に、ソースあるいはドレインとなる第２エピタキシャル成長層を形成する工程と、
前記第２エピタキシャル成長層上の自然酸化膜を除去する洗浄処理を行う工程と、
前記洗浄処理によって前記サイドウォール絶縁膜の一部が除去されることにより、前記サイドウォール絶縁膜から突き出た前記第２エピタキシャル成長層の側面に、側壁保護膜を形成する工程と、
前記第２エピタキシャル成長層の表面にシリサイド層を形成する工程と
を有する半導体装置の製造方法。
【請求項７】
前記サイドウォール絶縁膜を形成する工程は、
前記ゲート構造体を被覆するように前記第１エピタキシャル成長層上に、エッチングストッパ膜と、前記エッチングストッパ膜よりも誘電率の低い絶縁膜を含む積層膜を堆積する工程と、
前記積層膜をエッチバックして、前記ゲート構造体の側面に前記エッチングストッパ膜と前記絶縁膜を含むサイドウォール絶縁膜を形成する工程と
を有する請求項６記載の半導体装置の製造方法。
【請求項８】
前記第１エピタキシャル成長層を形成する工程の後、前記サイドウォール絶縁膜を形成する工程の前に、前記ゲート構造体の側面を被覆する側壁スペーサを形成する工程をさらに有し、
前記ゲート構造体を形成する工程の後に、
前記ゲート構造体および前記側壁スペーサを除去して、前記半導体基板および前記第１エピタキシャル成長層の端部を露出させるゲート開口部を形成する工程と、
前記ゲート開口部に露出した前記半導体基板および前記第１エピタキシャル成長層の端部上に、ゲート絶縁膜を介してゲート電極を形成する工程と
を有する請求項６記載の半導体装置の製造方法。
【請求項９】
半導体基板上にゲート構造体を形成する工程と、
前記ゲート構造体の両側における前記半導体基板上に、エクステンション領域となる第１エピタキシャル成長層を形成する工程と、
前記ゲート構造体を被覆するように前記第１エピタキシャル成長層上に、第１絶縁膜、前記第１絶縁膜よりも誘電率の高い第１エッチングストッパ膜、第２絶縁膜を含む積層膜を堆積させる工程と、
前記積層膜をエッチバックして、前記第１エピタキシャル成長層上に前記ゲート構造体の側面を被覆するサイドウォール絶縁膜を形成する工程と
前記サイドウォール絶縁膜から露出した前記第１エピタキシャル成長層上に、ソースあるいはドレインとなる第２エピタキシャル成長層を形成する工程と、
前記サイドウォール絶縁膜中の前記第１エッチングストッパ膜により前記第２エピタキシャル成長層の側面の露出を抑制した状態で、前記第２エピタキシャル成長層上の自然酸化膜を除去する洗浄処理を行う工程と、
前記第２エピタキシャル成長層の表面にシリサイド層を形成する工程と
を有する半導体装置の製造方法。
【請求項１０】
前記第１エピタキシャル成長層を形成する工程の後、前記積層膜を形成する工程の前に、前記ゲート構造体の側面を被覆する第２エッチングストッパ膜を形成する工程をさらに有し、
前記サイドウォール絶縁膜を形成する工程において、前記第２エッチングストッパ膜、前記第１絶縁膜、前記第１エッチングストッパ膜、前記第２絶縁膜を含むサイドウォール絶縁膜を形成する
請求項９記載の半導体装置の製造方法。
【請求項１１】
前記第１エピタキシャル成長層を形成する工程の後、前記積層膜を形成する工程の前に、前記ゲート構造体の側面および前記第１エピタキシャル成長層を被覆する第２エッチングストッパ膜を形成する工程をさらに有し、
前記サイドウォール絶縁膜を形成する工程において、前記第２エッチングストッパ膜、前記第１絶縁膜、前記第１エッチングストッパ膜、前記第２絶縁膜を含むサイドウォール絶縁膜を形成する
請求項９記載の半導体装置の製造方法。
【請求項１２】
前記第１エピタキシャル成長層を形成する工程の後、前記サイドウォール絶縁膜を形成する工程の前に、前記ゲート構造体の側面を被覆する側壁スペーサを形成する工程をさらに有し、
前記ゲート構造体を形成する工程の後に、
前記ゲート構造体および前記側壁スペーサを除去して、前記半導体基板および前記第１エピタキシャル成長層の端部を露出させるゲート開口部を形成する工程と、
前記ゲート開口部に露出した前記半導体基板および前記第１エピタキシャル成長層の端部上に、ゲート絶縁膜を介してゲート電極を形成する工程と
を有する請求項９記載の半導体装置の製造方法。
【請求項１】
半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の両側における前記半導体基板上に形成され、エクステンション領域となる第１エピタキシャル成長層と、
前記ゲート電極の側面および前記第１エピタキシャル成長層の一部を被覆するサイドウォール絶縁膜と、
前記サイドウォール絶縁膜から露出した前記第１エピタキシャル成長層上に形成された、ソースあるいはドレインとなる第２エピタキシャル成長層と、
前記サイドウォール絶縁膜から突き出た前記第２エピタキシャル成長層の側面に形成され、当該側面におけるシリサイド層の形成を防止する側壁保護膜と、
前記第２エピタキシャル成長層の表面に形成されたシリサイド層と
を有する半導体装置。
【請求項２】
前記ゲート絶縁膜は、前記第１エピタキシャル成長層の端部に対してオーバーラップして形成された
請求項１記載の半導体装置。
【請求項３】
半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の両側における前記半導体基板上に形成され、エクステンション領域となる第１エピタキシャル成長層と、
前記ゲート電極の側面および前記第１エピタキシャル成長層の一部を被覆する多層のサイドウォール絶縁膜と、
前記サイドウォール絶縁膜から露出した前記第１エピタキシャル成長層上に形成された、ソースあるいはドレインとなる第２エピタキシャル成長層と、
前記第２エピタキシャル成長層の表面に形成されたシリサイド層と
を有し、
前記サイドウォール絶縁膜は、前記第１エピタキシャル成長層側から順に、第１絶縁膜と、前記第１絶縁膜よりも誘電率が高く前記第２エピタキシャル成長層の側面の露出を抑制する第１エッチングストッパ膜と
を有する半導体装置。
【請求項４】
前記サイドウォール絶縁膜は、前記ゲート電極と前記第１絶縁膜との間に介在する第２エッチングストッパ膜をさらに有する
請求項３記載の半導体装置。
【請求項５】
前記サイドウォール絶縁膜は、前記ゲート電極と前記第１絶縁膜との間、並びに前記第１エピタキシャル成長層と前記第１絶縁膜との間に介在する第２エッチングストッパ膜をさらに有する
請求項３記載の半導体装置。
【請求項６】
半導体基板上にゲート構造体を形成する工程と、
前記ゲート構造体の両側における前記半導体基板上に、エクステンション領域となる第１エピタキシャル成長層を形成する工程と、
前記第１エピタキシャル成長層上に、前記ゲート構造体の側面を被覆するサイドウォール絶縁膜を形成する工程と、
前記サイドウォール絶縁膜から露出した前記第１エピタキシャル成長層上に、ソースあるいはドレインとなる第２エピタキシャル成長層を形成する工程と、
前記第２エピタキシャル成長層上の自然酸化膜を除去する洗浄処理を行う工程と、
前記洗浄処理によって前記サイドウォール絶縁膜の一部が除去されることにより、前記サイドウォール絶縁膜から突き出た前記第２エピタキシャル成長層の側面に、側壁保護膜を形成する工程と、
前記第２エピタキシャル成長層の表面にシリサイド層を形成する工程と
を有する半導体装置の製造方法。
【請求項７】
前記サイドウォール絶縁膜を形成する工程は、
前記ゲート構造体を被覆するように前記第１エピタキシャル成長層上に、エッチングストッパ膜と、前記エッチングストッパ膜よりも誘電率の低い絶縁膜を含む積層膜を堆積する工程と、
前記積層膜をエッチバックして、前記ゲート構造体の側面に前記エッチングストッパ膜と前記絶縁膜を含むサイドウォール絶縁膜を形成する工程と
を有する請求項６記載の半導体装置の製造方法。
【請求項８】
前記第１エピタキシャル成長層を形成する工程の後、前記サイドウォール絶縁膜を形成する工程の前に、前記ゲート構造体の側面を被覆する側壁スペーサを形成する工程をさらに有し、
前記ゲート構造体を形成する工程の後に、
前記ゲート構造体および前記側壁スペーサを除去して、前記半導体基板および前記第１エピタキシャル成長層の端部を露出させるゲート開口部を形成する工程と、
前記ゲート開口部に露出した前記半導体基板および前記第１エピタキシャル成長層の端部上に、ゲート絶縁膜を介してゲート電極を形成する工程と
を有する請求項６記載の半導体装置の製造方法。
【請求項９】
半導体基板上にゲート構造体を形成する工程と、
前記ゲート構造体の両側における前記半導体基板上に、エクステンション領域となる第１エピタキシャル成長層を形成する工程と、
前記ゲート構造体を被覆するように前記第１エピタキシャル成長層上に、第１絶縁膜、前記第１絶縁膜よりも誘電率の高い第１エッチングストッパ膜、第２絶縁膜を含む積層膜を堆積させる工程と、
前記積層膜をエッチバックして、前記第１エピタキシャル成長層上に前記ゲート構造体の側面を被覆するサイドウォール絶縁膜を形成する工程と
前記サイドウォール絶縁膜から露出した前記第１エピタキシャル成長層上に、ソースあるいはドレインとなる第２エピタキシャル成長層を形成する工程と、
前記サイドウォール絶縁膜中の前記第１エッチングストッパ膜により前記第２エピタキシャル成長層の側面の露出を抑制した状態で、前記第２エピタキシャル成長層上の自然酸化膜を除去する洗浄処理を行う工程と、
前記第２エピタキシャル成長層の表面にシリサイド層を形成する工程と
を有する半導体装置の製造方法。
【請求項１０】
前記第１エピタキシャル成長層を形成する工程の後、前記積層膜を形成する工程の前に、前記ゲート構造体の側面を被覆する第２エッチングストッパ膜を形成する工程をさらに有し、
前記サイドウォール絶縁膜を形成する工程において、前記第２エッチングストッパ膜、前記第１絶縁膜、前記第１エッチングストッパ膜、前記第２絶縁膜を含むサイドウォール絶縁膜を形成する
請求項９記載の半導体装置の製造方法。
【請求項１１】
前記第１エピタキシャル成長層を形成する工程の後、前記積層膜を形成する工程の前に、前記ゲート構造体の側面および前記第１エピタキシャル成長層を被覆する第２エッチングストッパ膜を形成する工程をさらに有し、
前記サイドウォール絶縁膜を形成する工程において、前記第２エッチングストッパ膜、前記第１絶縁膜、前記第１エッチングストッパ膜、前記第２絶縁膜を含むサイドウォール絶縁膜を形成する
請求項９記載の半導体装置の製造方法。
【請求項１２】
前記第１エピタキシャル成長層を形成する工程の後、前記サイドウォール絶縁膜を形成する工程の前に、前記ゲート構造体の側面を被覆する側壁スペーサを形成する工程をさらに有し、
前記ゲート構造体を形成する工程の後に、
前記ゲート構造体および前記側壁スペーサを除去して、前記半導体基板および前記第１エピタキシャル成長層の端部を露出させるゲート開口部を形成する工程と、
前記ゲート開口部に露出した前記半導体基板および前記第１エピタキシャル成長層の端部上に、ゲート絶縁膜を介してゲート電極を形成する工程と
を有する請求項９記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【公開番号】特開２００６−３１０５２４（Ｐ２００６−３１０５２４Ａ）
【公開日】平成１８年１１月９日（２００６．１１．９）
【国際特許分類】
【出願番号】特願２００５−１３１０２１（Ｐ２００５−１３１０２１）
【出願日】平成１７年４月２８日（２００５．４．２８）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成１８年１１月９日（２００６．１１．９）
【国際特許分類】
【出願日】平成１７年４月２８日（２００５．４．２８）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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