【課題】ＬＤＭＯＳトランジスタにおいて、ホットエレクトロンのゲート絶縁膜へのトラップによるトランジスタ特性の経時劣化を減少させる。
【解決手段】Ｎ−−型の半導体層１２の表面にボディ層１９が配置されている。ボディ層１９の表面にはＮ−型層２３を含むソース層が配置されている。Ｎ−−型の半導体層１２の表面には、Ｎ−型のドリフト層２１が形成されている。このドリフト層２１は、Ｎ型不純物濃度のピーク領域Ｐ１を有した第１の領域２１Ａと、この第１の領域２１Ａに隣接し、Ｎ型不純物濃度のピーク領域Ｐ１よりも深い位置にＮ型不純物濃度のピーク領域Ｐ２を有した第２の領域２１Ｂとにより構成されている。第２の領域２１Ｂの表面にはＮ＋型のドレイン層２５が形成されている。 （もっと読む）

【課題】基板表面にシリサイド膜が形成された半導体装置において、ゲート電極パターンの粗密に関わらず、コンタクトの深さの差を緩和する。
【解決手段】半導体装置１００は、活性領域（１０４）に、表面にシリコン酸化膜１２２ａが選択的に形成されたシリサイド膜１２０ａを形成する工程と、その上に、シリコン酸化膜１２０ａとの間でエッチング選択比を有するライナー絶縁膜１２４を形成する工程と、その上に、ライナー絶縁膜１２４との間でエッチング選択比を有する絶縁膜（１２６）を形成する工程と、絶縁膜（１２６）、ライナー絶縁膜１２４、およびシリコン酸化膜１２２ａを貫通してシリサイド膜１２０ａに達する第１のコンタクトホール１４４を形成する工程と、により製造される。 （もっと読む）

【課題】５００ｋｅＶ〜３０００ｋｅＶのエネルギーイオン注入を行っても、目的とする領域に精度良く、不純物拡散領域を形成することができる半導体装置の製造方法を提供すること。
【解決手段】半導体基板１０の表面に、イオン注入を行うための開口部４２Ａを持つレジストパターン４２を形成する工程であって、開口部４２Ａの縁部４２Ｂがイオン注入予定領域５０の外縁部５０Ａよりも内側に位置するようにして、レジストパターン４２を形成する工程と、レジストパターン４２から露出した半導体基板１０の表面の少なくとも一部に対して、ウエットエッチングを施す工程と、レジストパターン４２をマスクとし、５００ｋｅＶ〜３０００ｋｅＶのエネルギーイオン注入により、半導体基板１０の深部に不純物拡散領域（例えばＮ⁻型不純物拡散領域１２）を形成する工程と、を有する半導体装置の製造方法。 （もっと読む）

【課題】本発明は、ゲート絶縁膜の一方の側のみに、容易に、かつ精度良く、バーズビークを形成可能な半導体装置の製造方法を提供することを課題とする。
【解決手段】斜めイオン注入により、マスク膜にイオンを注入することで、シリコン酸化膜及びシリコン窒化膜を介して、ゲート絶縁膜の第１の側面と第１の不純物拡散領域の上面とで構成される角部に形成されたマスク膜のエッチング速度を、他の部分に形成されたマスク膜よりも速くし、次いで、ウエットエッチングにより、角部に形成されたマスク膜を選択的に除去して、シリコン窒化膜の表面の一部を露出させ、次いで、ウエットエッチングにより、マスク膜から露出されたシリコン窒化膜を選択的に除去して、シリコン酸化膜の表面の一部を露出させ、その後、熱酸化法により、ゲート絶縁膜の第１の側面側にバーズビークを形成する。 （もっと読む）

【課題】トンネルＦＥＴの閾値ばらつきの抑制をはかる。
【解決手段】Ｓｉ_1-x Ｇｅ_x （０＜ｘ≦１）の第１の半導体層１３上にゲート絶縁膜２１を介して形成されたゲート電極２２と、Ｇｅを主成分とする第２の半導体と金属との化合物で形成されたソース電極２４と、第１の半導体と金属との化合物で形成されたドレイン電極２５と、ソース電極２４と第１の半導体層１３との間に形成されたＳｉ薄膜２６とを具備した半導体装置であって、ゲート電極２２に対しソース電極２４のゲート側端部とドレイン電極２５のゲート側端部とは非対称の位置関係にあり、ドレイン電極２５のゲート側の端部の方がソース電極２４のゲート側の端部よりも、ゲート電極２２の端部からゲート外側方向に遠く離れている。 （もっと読む）

【課題】ゲート電極の下部からゲート電極の形成されていない基板上の領域に斜め方向のイオン注入を行って形成される不純物拡散領域を有する半導体装置において、半導体装置のサイズを従来に比して縮小化することができる半導体装置を提供する。
【解決手段】Ｎ型半導体層１３の表面に形成されるＰ型のベース領域２１と、ベース領域２１内に形成されるＰ＋型ソース領域２２およびＮ＋型ソース領域２３を有するソース領域と、Ｎ型半導体層１３の表面にベース領域２１から離れて形成されるＮ＋型のドレイン領域２６と、ソース領域とドレイン領域２６との間にゲート絶縁膜４１を介して形成されるゲート電極４２と、ドレイン領域２６からゲート電極４２の下部にかけて、ドレイン領域２６に隣接して形成されるＮ型のドリフト領域と、を備え、ゲート電極４２とゲート絶縁膜４１との積層体のソース領域側側面の高さが、ドレイン領域側側面の高さよりも高く形成される。 （もっと読む）

【課題】長い直線状のトレンチ１内に、ゲート絶縁膜１７を介して第１ゲート電極２等を有するＴＤＭＯＳトランジスタについて、増大するゲート抵抗と寄生容量に基づくゲート遅延の問題を、ゲート絶縁膜１７に損傷を与えることなく改善する。
【解決手段】トレンチ１の側壁に、第１ゲート電極２等の材料となるポリシリコン膜２２の膜厚の２倍未満の幅と奥行きからなるトレンチ凸部１ａを形成する。トレンチ凸部１ａはポリシリコン膜２２で埋め込まれるのでその表面に形成された層間絶縁膜１９に、トレンチ凸部１ａ部分のポリシリコンのみが露出する第１ゲートコンタクト４等を形成する。該第１ゲートコンタクト４等と接続する第１ゲート配線電極Ｇ１等を一定間隔の元、複数本形成する。 （もっと読む）

【課題】高耐圧な半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、第１導電型の第１の半導体領域と、第１の半導体領域よりも第１導電型不純物濃度が低い第１導電型の第２の半導体領域とを有する半導体層と、第１の半導体領域上に設けられた第２導電型のソース領域と、第２の半導体領域上に設けられた第２導電型のドレイン領域と、ソース領域とドレイン領域との間の半導体層上に設けられた絶縁膜と、絶縁膜上に設けられたゲート電極と、ゲート電極とドレイン領域との間の半導体層の表層部に設けられてドレイン領域に接し、ドレイン領域よりも不純物濃度が低い第２導電型のドリフト領域と、を備えている。 （もっと読む）

【課題】Ｂｕｌｋ Ｆｉｎ構造の製造に於いて、ハードマスクの側面の後退・破損を発生させること無く、パッド酸化膜のサイドエッチ量を最小限度にとどめて、ゲート加工等の後工程を行うに際して良好な形状を有するＦｉｎ構造を実現する。
【解決手段】シリコン基板１上に、所定の間隔ＳＤを隔てて配列し且つ各々が所定の方向へ延在すると共に、所定の高さＤを有する複数のシリコン柱体１Ｆを形成する。その際に、各シリコン柱体１Ｆの上面には、パッド酸化膜２及びハードマスク３が順次に形成される。その後、酸素ガス、アルゴンガス、水素ガス及びシリコンガスをベースとなる反応ガスとして用いるＰＶＤ法によって、隣り合うシリコン柱体１Ｆによって形成されるリセス１Ｒを完全に充填すると共に、リセス１Ｒの上方及びハードマスク３の上方にまで至る埋め込み酸化膜５を堆積する。この堆積時に、幅Ｗのハードマスク３の側面は削除されない。 （もっと読む）

【課題】ゲート電極の構造が異なる２種類のトランジスタを形成する際のゲート絶縁膜の突き抜け及び基板掘れが生じにくい半導体装置を実現できるようにする。
【解決手段】半導体装置は、半導体基板１１と、半導体基板１１の第１の領域１３に形成された第１のトランジスタ２０と、第２の領域１４に形成された第２のトランジスタ３０とを備えている。第１のトランジスタ２０は、第１のゲート絶縁膜２１と、第１のゲート電極２２とを有し、第２のトランジスタ３０は、第２のゲート絶縁膜３１と、第２のゲート電極３２とを有している。第１のゲート絶縁膜２１及び第２のゲート絶縁膜２２は、第１の絶縁膜４１と第２の絶縁膜４２とを含む。第１のゲート電極２２に含まれる元素と、第２のゲート電極３２に含まれる元素とは少なくとも一部が異なっている。 （もっと読む）

【課題】 オン抵抗とゲート閾値電圧の間に存在するトレードオフ関係を打破すること。
【解決手段】 半導体装置１０は、半導体下層２２と、第１不純物拡散抑制膜２４ａと、第３不純物拡散抑制膜２４ｃと、半導体上層２６と、第１不純物拡散抑制膜２４ａ上の半導体上層２６の一部に設けられているドレイン領域３１と、第３不純物拡散抑制膜２４ｃ上の半導体上層２６の一部に設けられているソース領域３５と、ドレイン領域３１とソース領域３５の間の半導体上層２６に対向するゲート電極３４を備えている。半導体上層２６内のｐ型不純物の濃度は、第１不純物拡散抑制膜２４ａ及び第３不純物拡散抑制膜２４ｃ上で薄く、半導体下層２２の第２領域２２ｂ上で濃い。 （もっと読む）

【課題】サリサイド構造を有する半導体装置において、接合リーク特性を劣化させずにゲート細線抵抗を向上することができる半導体装置を得ること。
【解決手段】シリコン基板１上にゲート絶縁膜１２を介して形成されたポリシリコン膜１４およびシリサイド膜１５からなるゲート電極１３と、ゲート電極１３の下部のチャネル領域を挟んで形成された所定の導電型の不純物イオンが拡散された拡散層１７、および拡散層１７の表面に形成されるシリサイド膜１８からなるソース／ドレイン領域と、を有する半導体装置において、ゲート電極１３のシリサイド膜１５の膜厚が、拡散層１７上のシリサイド膜１８の膜厚よりも厚い。 （もっと読む）

【課題】リセスゲート型のＭＩＳＦＥＴの集積度を損なうことなく、チャネル長を長くし、短チャネル効果の抑止及びリーク電流の低減を図った半導体装置を提供する。
【解決手段】ゲート電極を収容するトレンチを、拡散層の深さよりも深い円筒又は楕円筒形状の第１のトレンチ部分と、第１のトレンチ部分から延長し第１のトレンチ部分よりもソース・ドレイン拡散層側に突出する第２のトレンチ部分とから構成する。ゲート電圧の印加に際して、ゲート電極の表面に沿ってソース・ドレイン拡散層の間にチャネルが形成され、チャネル長が長くなる。 （もっと読む）

【課題】安価な構成でＭＯＳＦＥＴの動作速度を向上可能な半導体装置を提供する。
【解決手段】ＭＯＳＦＥＴのソース５、ドレイン６、側壁絶縁層４及びゲートを覆うように応力膜７を形成し、その応力膜７に、応力膜７表面から側壁絶縁層４方向に伸びるスリット８を形成することで、ゲート上の応力膜７ａの局所的な応力成分によって、ソース５、ドレイン６上の応力膜７ｂ、７ｃの局所的な応力成分が緩和される作用が、スリット８によって抑制される。 （もっと読む）

【課題】パターン形成された埋込み絶縁体層を異なる深さに含む、改善されたセミコンダクタ・オン・インシュレータ（ＳＯＩ）基板を提供する。
【解決手段】具体的には、ＳＯＩ基板は、実質的に平坦な上面を有し、さらに、（１）どのような埋込み絶縁体も含まない第１の領域と、（２）パターン形成された埋込み絶縁体層の第１の部分を第１の深さ（すなわち、ＳＯＩ基板の平坦な上面から測定した深さ）に含む第２の領域と、（３）パターン形成された埋込み絶縁体層の第２の部分を第２の深さに含む第３の領域とを含み、第１の深さは、第２の深さより大きい。１つ以上の電界効果トランジスタ（ＦＥＴ）をＳＯＩ基板中に形成することができる。例えば、ＦＥＴは、ＳＯＩ基板の第１の領域中のチャネル領域、ＳＯＩ基板の第２の領域中のソース領域およびドレイン領域、ならびにＳＯＩ基板の第３の領域中のソース／ドレイン拡張領域を含み得る。 （もっと読む）

【課題】高耐圧で駆動電流が大きなパワー半導体装置を提供する。
【解決手段】ドレイン領域に接続された第１導電型の不純物を含む延長ドレイン領域２において、第２導電型の不純物を含む埋め込み領域４が埋め込まれ、且つ埋め込み領域４の下方に位置する領域に第１導電型の不純物の濃度ピークが上面近傍よりも高い部分が設けられている。延長ドレイン領域２の深さを従来よりも浅くすることができる。 （もっと読む）

【課題】 逆狭チャネル効果やキンク特性を防止でき、ＬＳＩの微細化に対応することができ、しかも、少ない工程で製造できるトランジスタを提供すること。
【解決手段】 素子形成領域１０のシリコン基板１０１上に形成したゲート酸化膜１１２と、このゲート酸化膜１１２に接する素子分離膜１１０との境界において、ゲート電極１１４の厚みＤ’を、ゲート酸化膜１１２上のゲート電極１１４均一な厚みＤよりも大きくする。ゲート酸化膜１１２の表面と、素子分離膜１１０の表面との高低差Ａと、素子分離膜の段部１１０ｂの幅Ｂと、厚みが均一な部分のゲート電極１１４の厚みＤとが、Ｄ＞Ｂ、かつ、Ａ／Ｄ＋（（１−（Ｂ／Ｄ）^２）^０．５＞１の関係を満たす。ゲート電極１１４及びゲート酸化膜１１２を介したイオン注入によって、素子形成領域の端部１１におけるシリコン基板１０１の表面部分に、素子形成領域の電極均一部１２におけるシリコン基板１０１の表面部分よりも高い濃度の不純物を添加する。 （もっと読む）

【課題】 半導体装置及びその製造方法
【解決手段】 非対称のゲート電極構造を有する選択トランジスタ及び略凸形を示すフローティングゲートを有するメモリトランジスタ、その製造方法が提供される。メモリトランジスタに隣接する選択トランジスタのゲート電極部はその断面が略凸形であり、メモリトランジスタの向かい側の選択トランジスタのゲート電極部はその断面が略箱形である。メモリトランジスタのフローティングゲートを凸形で形成するためにメモリトランジスタが形成される領域を開放する場合、選択トランジスタが形成される領域を閉鎖する。 （もっと読む）

【課題】高電圧用トランジスタの製造方法においてシリコン窒化膜を不純物注入時に防護膜とすることによってスペース酸化膜を形成しなくてもソース／ドレイン拡散領域を二重拡散ドレインジャンクション構造とし一度のパターン工程及びイオン注入工程により安定した二重拡散構造のソース／ドレイン拡散領域を形成する。
【解決手段】本方法は(a)半導体基板にゲート酸化膜、多結晶シリコン層及びシリコン窒化膜を順番に形成する段階と(b)前記シリコン窒化膜、前記多結晶シリコン層及び前記ゲート酸化膜をフォトリソグラフィ工程及び等方性エッチング工程によりパターニングして窒化膜シェード及び多結晶シリコンゲート電極を形成する段階と(c)前記窒化膜シェードをイオン注入に対する防護膜として前記基板に不純物をイオン注入するとともに熱処理することで二重拡散構造のソース−ドレイン拡散領域を形成する段階と(d)前記窒化膜シェードを除去する段階とを備える。 （もっと読む）

【課題】エンハンスメント型のＭＯＳ構造を有する半導体装置において、大きなリーク電流を発生させないようにする。
【解決手段】エンハンスメント型トランジスタにおいて、ゲート電極１３下のチャネル領域に形成される高濃度Ｐ領域１７を、ソース領域１５ｂに接し、ドレイン領域１５ａに接しないようにする。このことによって、ドレイン領域１５ａと高濃度Ｐ領域１７間のＰＮ接合がなくなり、リーク電流を低減することができる。また、ドレイン領域１５ａと高濃度Ｐ領域１７との距離は、ドレイン領域１５ａに動作電圧が印可されたときに拡がる空乏層が、高濃度Ｐ領域１７の内部に拡がったとしても、空乏層内部の電界がアバランシェ降伏あるいはツェナー降伏を発生させる臨界電界に達しないような距離とする。これによりアバランシェ降伏あるいはツェナー降伏によるリーク電流の増大を抑制することができる。 （もっと読む）