半導体装置
【課題】ゲート電極の構造が異なる２種類のトランジスタを形成する際のゲート絶縁膜の突き抜け及び基板掘れが生じにくい半導体装置を実現できるようにする。
【解決手段】半導体装置は、半導体基板１１と、半導体基板１１の第１の領域１３に形成された第１のトランジスタ２０と、第２の領域１４に形成された第２のトランジスタ３０とを備えている。第１のトランジスタ２０は、第１のゲート絶縁膜２１と、第１のゲート電極２２とを有し、第２のトランジスタ３０は、第２のゲート絶縁膜３１と、第２のゲート電極３２とを有している。第１のゲート絶縁膜２１及び第２のゲート絶縁膜２２は、第１の絶縁膜４１と第２の絶縁膜４２とを含む。第１のゲート電極２２に含まれる元素と、第２のゲート電極３２に含まれる元素とは少なくとも一部が異なっている。
【解決手段】半導体装置は、半導体基板１１と、半導体基板１１の第１の領域１３に形成された第１のトランジスタ２０と、第２の領域１４に形成された第２のトランジスタ３０とを備えている。第１のトランジスタ２０は、第１のゲート絶縁膜２１と、第１のゲート電極２２とを有し、第２のトランジスタ３０は、第２のゲート絶縁膜３１と、第２のゲート電極３２とを有している。第１のゲート絶縁膜２１及び第２のゲート絶縁膜２２は、第１の絶縁膜４１と第２の絶縁膜４２とを含む。第１のゲート電極２２に含まれる元素と、第２のゲート電極３２に含まれる元素とは少なくとも一部が異なっている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に微細化された２種類のトランジスタを備えた半導体装置に関する。
【背景技術】
【０００２】
近年、半導体装置に関して、低消費電力化と動作の高速化とが要求されている。半導体装置の高速化を実現する方法として、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）のゲート容量を増加させ、駆動電流を増加させる方法が知られている。
【０００３】
ゲート容量を増加させるためには、ゲート絶縁膜を薄膜化して電極間（基板とゲート電極との間）の距離を短くする必要がある。現在、ＭＩＳＦＥＴのゲート絶縁膜の物理膜厚は、ＳｉＯＮ（シリコン酸窒化物）を用いた場合、約２ｎｍ程度まで薄膜化されている。
【０００４】
ゲート絶縁膜の薄膜化に伴い、ゲートリークの増大が課題となってきている。ゲートリークを低減するために、従来から使用されてきたシリコン酸化物（ＳｉＯ２）系の材料の代わりに、ハフニウム（Ｈｆ）を含む酸化物等の誘電率の高い材料をゲート絶縁膜として使用することも検討されている。
【０００５】
また、ゲート絶縁膜の薄膜化に伴い、これまで用いられてきた多結晶シリコンからなるゲート電極では、ゲート電極の空乏化によりゲート容量が低下することも問題になっている。ゲート容量の低下量は、例えば、シリコン酸化物（ＳｉＯ２）からなるゲート絶縁膜の膜厚に換算すると、膜厚を約０．５ｎｍ分増加させることに相当する。ゲート絶縁膜の薄膜化は、必然的にゲートリークの増大を伴うが、空乏化を抑えることができれば、ゲートリークを増大させることなく、ゲート絶縁膜の実効的な膜厚を薄くすることができる。ＳｉＯ２の場合には、膜厚を０．１ｎｍ薄くすると、薄膜化する前に比べて１０倍以上リーク電流が増大してしまうため、ゲート電極の空乏化を抑制する効果は、非常に大きい。
【０００６】
ゲート電極の空乏化を回避するため、ゲート電極の材料を多結晶シリコンから空乏化の生じない金属に置き換える検討が行われている。しかし、多結晶シリコンは、不純物の注入により不純物準位を形成して、ｐ−ＭＩＳＦＥＴ用電極とｎ−ＭＩＳＦＥＴ用電極を作り分けることができる。一方、金属では、このような作り分けを行うことができない。
【０００７】
現在の半導体装置は、より高速な動作が要求されるため、低閾値電圧（Ｖｔ）化が不可欠である。低Ｖｔ化のためには、ｐ−ＭＩＳＦＥＴ用電極及びｎ−ＭＩＳＦＥＴ用電極の各々が、シリコンのバンドエッジに近い仕事関数（ＷＦ）値を有することが必要となる。ｐ−ＭＩＳＦＥＴ用電極においては、シリコンの価電子帯の上部（トップエッジ）の仕事関数値（約５．２ｅＶ）に近い高ＷＦが必要となる。一方、ｎ−ＭＩＳＦＥＴ用電極においては、シリコンの伝導帯の底部（ボトムエッジ）の仕事関数値（約４．１ｅＶ）に近い低ＷＦが必要となる。
【０００８】
このような要求に応える理想的な金属材料がないため、ｐ側領域のＷＦ値とｎ側領域のＷＦ値とのほぼ中央に相当するＷＦ値を有する金属を用いることが検討されている。これにより、ｐ−ＭＩＳＦＥＴとｎ−ＭＩＳＦＥＴとが互いに同じＶｔ値を持つようにすることができるが、低Ｖｔ化の要求が進むに従い、このような半導体装置は実用的でなくなってきている。
【０００９】
現在、ｐ−ＭＩＳＦＥＴ及びｎ−ＭＩＳＦＥＴの電極として使用できる金属材料の探索が盛んに行われており、近年いくつかの有力候補が見出されている。ｎ−ＭＩＳＦＥＴ電極用の有力候補としてはＴａＣ電極またＴａＮ等Ｔａ系電極とＬａ等ランタノイド系材料を含むゲート絶縁膜との組み合わせ（含むゲート絶縁膜のキャップとしての使用）がある。また、ｐ−ＭＩＳＦＥＴ電極の有力候補としてはＰｔやＩｒ等の貴金属又はＭｏＯ等がある。
【００１０】
これらのメタル材料を実際にトランジスタに適用する場合に、従来プロセスとの整合性や、微細加工の見地から、ＭＩＰＳ（metal inserted poly-Si）構造を用いることが検討されている。ＭＩＰＳ構造とは、１０ｎｍ以下程度のメタル材料の上に１００ｎｍ以下程度のポリシリコンを堆積した複層構造である。
【００１１】
互いに材料又は組成が異なるゲート電極を有するｐ−ＭＩＳＦＥＴとｎ−ＭＩＳＦＥＴとを同一の半導体基板に形成し、ＣＭＩＳ（Complementary Metal Insulator Semiconductor）等の半導体装置を形成する場合には、複雑な工程を経る必要がある。例えば、ゲート絶縁膜上にｎ−ＭＩＳＦＥＴ用の金属を堆積させ、ｐ−ＭＩＳＦＥＴ領域部分に形成されたｎ−ＭＩＳＦＥＴ用の金属を選択的に除去し、ｐ−ＭＩＳＦＥＴ用の金属をｐ−ＭＩＳＦＥＴ領域部分に形成されたゲート絶縁膜上に堆積させる（例えば、非特許文献１を参照。）。
【００１２】
このような工程は、工程数が多くなるだけでなく、ｎ−ＭＩＳＦＥＴ領域に堆積されたｐ−ＦＥＴ用金属の除去及びｐ−ＭＩＳＦＥＴ領域に堆積されたｎ−ＦＥＴ用金属の除去のために２回リソグラフィ工程を行う必要があるため、合わせずれの増大も無視できない。
【００１３】
これらの理由から、ゲート絶縁膜上に金属を堆積し、ｎ−ＭＩＳＦＥＴ領域の金属を選択的に除去し、全面にポリシリコンを堆積させ、ｎ−ＭＩＳＦＥＴは従来どおりのポリＳｉ電極を使用し、ｐ−ＭＩＳＦＥＴのみＭＩＰＳ構造とするＣＭＩＳ構造が近年注目されている（例えば、特許文献１及び非特許文献２を参照。）。
【００１４】
この構造は、ｎ−ＭＩＳＦＥＴ用の金属堆積及び加工工程を必要としない。従って、リソグラフィ工程が一度でよく、大幅な工程簡略化及び容易化が可能である。
【００１５】
また、ｎ−ＭＩＳＦＥＴ領域の金属を選択的に除去した後、ｐ−ＭＩＳＦＥＴ用の金属を全面に堆積し、その上にポリシリコンを堆積して、ゲート加工を行うＣＭＩＳ構造も検討されている。この構造ではｐ−ＭＩＳＦＥＴのゲート電極はポリシリコン及びｐ−ＭＩＳＦＥＴ用金属の２層構造となり、ｎ−ＭＩＳＦＥＴのゲート電極はポリシリコン、ｐ−ＭＩＳＦＥＴ用金属及びｎ−ＭＩＳＦＥＴ用金属の三層構造となる。ｐ−ＭＩＳＦＥＴ用の金属を除去する工程がないため、金属除去のためのリソグラフィ工程が一回でよく、工程の複雑化を避けることが可能である。また、ｎ−ＭＩＳＦＥＴにも金属電極を使用しているため、トランジスタの特性向上もできる。
【非特許文献１】F. Ootsuka, et al.、"extended abstract of the 2006 international conference on solid state device and materials、Yokohama"、２００６年、ｐ．１１１６−１１１７
【特許文献１】特開２００７−０１９３９６号公報
【非特許文献２】T. Hayashi, et al.、ＩＥＤＭ ２００６年 ｐ．２４７−２５０
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかしながら、前記従来のＣＭＩＳ構造は、ゲート加工の際に、一方の領域においてエッチング処理が完了した後に、もう一方の領域においてエッチング処理を続行している。このため、エッチング処理が完了した領域においてゲート絶縁膜が余分なエッチング処理を受ける。従って、ゲート絶縁膜の突き抜け及び基板がエッチングされてしまう基板掘れが発生してしまうという問題がある。
【００１７】
ゲート絶縁膜の突き抜け及び基板掘れは、トランジスタのオフ電流を増大させる等の特性劣化を招く。
【００１８】
本発明は、前記従来の課題を解決し、ゲート電極の構造が異なる２種類のトランジスタを形成する際のゲート絶縁膜の突き抜け及び基板掘れが生じにくい半導体装置を実現できるようにすることを目的とする。
【課題を解決するための手段】
【００１９】
前記の目的を達成するため、本発明は半導体装置を、ゲート絶縁膜がエッチストッパとしての機能を有する膜を含む構成とする。
【００２０】
具体的に、本発明に係る半導体装置は、半導体基板と、半導体基板の第１の領域に形成された第１のトランジスタと、半導体基板の第２の領域に形成された第２のトランジスタとを備え、第１のトランジスタは、第１の領域の上に形成された第１のゲート絶縁膜と、第１のゲート絶縁膜の上に形成された第１のゲート電極とを有し、第２のトランジスタは、第２の領域の上に形成された第２のゲート絶縁膜と、第２のゲート絶縁膜の上に形成された第２のゲート電極とを有し、第１のゲート絶縁膜及び第２のゲート絶縁膜は、第１の絶縁材料と第２の絶縁絶縁材料とを含み、第１のゲート電極に含まれる元素と、第２のゲート電極に含まれる元素とは少なくとも一部が異なっていることを特徴とする。
【００２１】
本発明の半導体装置は、第１のゲート電極に含まれる元素と、第２のゲート電極に含まれる元素とは少なくとも一部が異なっている。例えば、第１のゲート電極は第１の電極材料と第２の電極材料との積層体であり、第２のゲート電極は第２の電極材料からなる構成である。また、第１のゲート絶縁膜及び第２のゲート絶縁膜は、第１の絶縁材料と第２の絶縁絶縁材料とを含む。このため、第１のゲート絶縁膜及び第２のゲート絶縁膜をゲート電極を形成する際のエッチングガスにより容易にエッチングされることがない材料を用いることができ、第１のゲート絶縁膜及び第２のゲート絶縁膜は、ゲート電極を形成する際のエッチストッパ機能を有する。従って、ゲート絶縁膜の突き抜け及び基板掘れの発生を抑えることができる。その結果、トランジスタの特性を悪化させることなく、第１のトランジスタ及び第２のトランジスタのそれぞれに最適な仕事関数のゲート電極を容易に形成するが可能となる。
【００２２】
本発明の半導体装置において、第１の絶縁材料は、ＨｆＯ２、ＨｆＳｉＯＮ又はＨｆＳｉＯであってもよい。
【００２３】
本発明の半導体装置において、第２の絶縁材料は、ランタノイドを含む材料であってもよい。
【００２４】
本発明の半導体装置において、第２の絶縁材料はランタンを含む材料であってもよい。
【００２５】
本発明の半導体装置において、第２の絶縁材料は、ジスプロシウムを含む材料であってもよい。
【００２６】
本発明の半導体装置において、第１のゲート電極は、第１の電極膜と第２の電極膜との積層体であり、第２のゲート電極は、第２の電極膜からなる構成であってもよい。
【００２７】
本発明の半導体装置において、第１の電極膜はタンタルを含む材料からなる構成であってもよい。また、第１の電極膜は、タンタル、酸素及び炭素を含む材料からなる構成であってもよい。
【００２８】
本発明の半導体装置において、第１の電極膜はタングステンを含む材料からなる構成であってもよい。
【００２９】
本発明の半導体装置において、第２の電極膜はシリコンからなる構成であってもよい。
【発明の効果】
【００３０】
本発明に係る半導体装置によれば、ゲート電極の構造が異なる２種類のトランジスタを形成する際のゲート絶縁膜の突き抜け及び基板掘れが生じにくい半導体装置を実現できる。
【発明を実施するための最良の形態】
【００３１】
本発明の一実施形態について図面を参照して説明する。図１は一実施形態に係る半導体装置の断面構成を示している。
【００３２】
図１に示すように、本実施形態の半導体装置は、半導体基板１１に形成された第１のトランジスタ２０と第２のトランジスタ３０とを備えている。本実施形態においては、第１のトランジスタ２０がｐ−ＭＩＳＦＥＴであり、第２のトランジスタ３０がｎ−ＭＩＳＦＥＴであるとして説明を行う。第１のトランジスタ２０はｎ型活性領域１３に形成され、第２のトランジスタ３０はｐ型活性領域１４に形成されている。ｎ型活性領域１３とｐ型活性領域１４とは、素子分離領域１２により互いに分離されている。半導体基板１１は例えばシリコン基板である。
【００３３】
第１のトランジスタ２０は、ｎ型活性領域１３の上に下地膜１５を介して形成された、第１のゲート絶縁膜２１と、第１のゲート絶縁膜２１の上に形成された第１のゲート電極２２とを有している。第１のゲート絶縁膜２１は、第１の絶縁材料からなる第１の絶縁膜４１と第１の絶縁膜４１の上に形成された第２の絶縁材料からなる第２の絶縁膜４２とを含む。第１のゲート電極２２は、ＭＩＰＳ構造であり、第１の電極膜５１と第１の電極膜５１の上に形成された第２の電極膜５２とを含む。第１のゲート電極２２の側壁上には第１のサイドウォール２３が形成されている。
【００３４】
ｎ型活性領域１３における第１のゲート電極２２の両側方には第１のエクステンション領域２５が形成され、第１のエクステンション領域２５の外側方には第１のソースドレイン領域２６が形成されている。
【００３５】
第２のトランジスタ３０は、ｐ型活性領域１４の上に下地膜１５を介して形成された、第２のゲート絶縁膜３１と、第２のゲート絶縁膜３１の上に形成された第２のゲート電極３２とを有している。第２のゲート絶縁膜３１は、第１の絶縁膜４１と第１の絶縁膜４１の上に形成された第２の絶縁膜４２とを含む。第２のゲート電極３２は第２の電極膜５２を含む。第２のゲート電極３２の側壁上には第２のサイドウォール３３が形成されている。
【００３６】
ｐ型活性領域１４における第２のゲート電極３２の両側方には第２のエクステンション領域３５が形成され、第２のエクステンション領域３５の外側方には第２のソースドレイン領域３６が形成されている。
【００３７】
下地膜１５は例えば酸化シリコン（ＳｉＯ２）からなり、第１の絶縁膜４１は例えば窒素添加ハフニウムシリケート（ＨｆＳｉＯＮ）からなり、第２の絶縁膜４２は例えば酸化ランタン（ＬａＯ）からなる。第１の電極膜５１は例えば部分酸化したタンタル炭窒化物（ＴａＣＮＯ）からなり、第２の電極膜５２は例えばポリシリコンからなる。
【００３８】
本実施形態の半導体装置は、ｐ−ＭＩＳＦＥＴである第１のトランジスタ２０の第１のゲート電極２２が、第１の電極膜５１と、第２の電極膜５２とからなり、ｎ−ＭＩＳＦＥＴである第２のトランジスタ３０の第２のゲート電極３２は、第２の電極膜５２からなる。第１の電極膜５１を有効仕事関数（ｅＷＦ）が高いＴａＣＮＯ膜等とし、第２の電極膜５２をポリシリコン膜等とすることにより、第１のゲート電極２２をＭＩＰＳ構造とし、第２のゲート電極をポリシリコン電極とすることにより、第１のゲート電極２２の空乏化を抑制できる。従って、微細化されても、閾値電圧が低く、高速動作が可能なｐ−ＭＩＳＦＥＴとｎ−ＭＩＳＦＥＴとを備えた半導体装置を実現できる。また、第１のゲート絶縁膜２１及び第２のゲート絶縁膜３１は、いずれも第１の絶縁膜４１とキャップ膜である第２の絶縁膜４２との積層膜である。第１の絶縁膜４１をハフニウム（Ｈｆ）を含む膜とし、第２の絶縁膜４２をランタン（Ｌａ）を含む膜とすることにより、低Ｖｔを維持しつつ、基板掘れ等を抑制することができる。
【００３９】
以下に、本実施形態の半導体装置が低Ｖｔを維持しつつ、基板掘れ等を抑制することができる理由について説明する。
【００４０】
図２（ａ）は、ゲート絶縁膜の構成が異なる場合のＩｏｎ−Ｉｏｆｆ特性（電流のオン−オフ特性）を比較して示している。図２（ａ）においてゲート電極の構成は、ポリシリコン膜と炭化タンタル（Ｔａ２Ｃ）膜との積層膜とし、Ｔａ２Ｃ膜の膜厚は１０ｎｍとした。また、ゲート加工は同一の条件で行った。測定の際のドレイン電圧は１．１Ｖとした。
【００４１】
図２（ａ）に示すように、ゲート絶縁膜がＨｆＳｉＯＮ膜とＬａＯ膜との積層膜の場合には、ＨｆＳｉＯＮ膜の場合と比べてオフ電流（Ｉｏｆｆ）が増加している。また、ＬａＯ膜の膜厚が厚いほどＩｏｆｆが増加している。これは閾値電圧の変動による。しかし、ＬａＯからなるキャップ膜がない場合には、トランジスタの駆動力は大幅に低下し、ゲート長（Ｌｇ）が短い領域においてオフリークの増大がみられる。これは、ゲート加工の際に基板掘れが発生したことによる。
【００４２】
一方、膜厚が０．５ｎｍ又は１ｎｍのＬａＯからなるキャップ膜がある場合には、Ｌｇが短い領域におけるオフリークの増大はみられず、基板掘れは発生していないことが明らかである。
【００４３】
図２（ｂ）は、エッジ領域の寄与を明確化するため、各Ｉｏｎ−Ｉｏｆｆ特性をＬｇの長い領域におけるＩｏｆｆの値により規格化したものである。図２（ｂ）に示すように、膜厚が０．５ｎｍのＬａＯ膜により、ゲート加工に起因するエッジリークが低減され、Ｌｇが短い領域においてもオフ電流が大幅に抑制されていることが明らかである。本願発明者らの他の実験結果においても、ＬａＯ膜はＴａ系等の金属膜をエッチングする際に強力なエッチストッパとなることが判明している。
【００４４】
また、表１はＨｆを含む高誘電率膜（Ｈｋ膜）の上に各種金属材料からなるゲート電極を形成した場合のｅＷＦの値を示している。ＬａＯ膜は、ｅＷＦを下げる効果を有し、ｐ−ＭＩＳＦＥＴのゲート電極として使用すると、閾値電圧が上昇してしまうという問題が知られている。しかし、表１に示すようにＨｆ系の膜と金属材料との間に膜厚が１ｎｍのＬａＯ膜を形成した場合においても、ＴａＣＮＯ等の材料を用いれば、ほとんどｅＷＦの低下が生じないことが明らかとなった。
【００４５】
【表１】
【００４６】
本実施形態のように、ゲート絶縁膜をＨｆＳｉＯＮ膜とＬａＯ膜との積層膜とすることにより、ｐ−ＭＩＳＦＥＴのゲート電極を金属膜とポリシリコン膜との積層構造とし、ｎ−ＭＩＳＦＥＴのゲート電極をポリシリコン膜とした場合においても、ゲート加工の際にゲート絶縁膜の突き抜け及び基板掘れ等がほとんど発生せず、オフ電流の増大等の特性劣化を低減できる。
【００４７】
また、キャップ膜を用いた場合にもｅＷＦが低下しない、ＴａＣＮＯ等の高ｅＷＦの金属材料によりｐ−ＭＩＳＦＥＴのゲート電極を形成することにより、ｅＷＦの低下によるｐ−ＭＩＳＦＥＴの閾値電圧の上昇を回避できる。
【００４８】
さらに、ｎ−ＭＩＳＦＥＴにおいては、ＬａＯ膜によるｅＷＦの低減効果が生じるため、より低い閾値電圧を実現することも可能となる。
【００４９】
なお、第１の絶縁膜はＨｆＳｉＯＮ膜に代えてＨｆＯ２膜又はＨｆＳｉＯ膜等であってもよい。第２の絶縁膜は、第１の絶縁膜と比べてゲート加工の際のエッチングによりエッチングされにくく且つｅＷＦの低下が小さい材料であれば他の材料であってもよい。例えば、ＬａＯ膜に代えて、酸化ジスプロシウム（ＤｙＯ）又は酸化スカンシウム（ＳｃＯ）等の他のランタノイド系酸化物であってもよい。また、酸化マグネシウム（ＭｇＯ）を用いることもできる。第１の導電膜は、ＴａＣＮＯに代えて、ＴａＣＯ又はＷＯ等であってもよい。
【００５０】
次に、本実施形態の半導体装置の製造方法について図面を用いて説明する。まず、図３（ａ）に示すように、半導体基板１１に、素子分離領域１２と、ｎ型活性領域１３及びｐ型活性領域１４とを形成する。次に、例えば酸素ガスを用いてＲＴＯ（Rapid Thermal Oxidation）処理することにより、厚さが１ｎｍ程度のＳｉＯ２からなる下地膜１５を半導体基板１１上に堆積する。なお、酸素ガス以外の他のガス種を用いてＲＴＯ処理を行ってもよい。また、加熱炉を用いて熱処理を行ってもよい。下地膜１５はＳｉＯＮ又はケミカルオキサイド等であってもよい。続いて、ＭＯＣＶＤ法（Metal Organic Chemical Vapor Deposition）により、例えば高誘電率を有するＨｆＳｉＯ膜を２．５ｎｍの膜厚で堆積する。続いて、ＨｆＳｉＯ膜をプラズマ窒化させることにより、ＨｆＳｉＯＮ膜からなる第１の絶縁膜４１を形成する。なお、第１の絶縁膜として、ＨｆＯ２又はＨｆＳｉＯ等を用いても良好な結果が得られる。
【００５１】
次に、図３（ｂ）に示すように、第１の絶縁膜４１の上にＬａＯ等からなる第２の絶縁膜４２を形成する。第２の絶縁膜４２はＬａＯを使用したが、ＤｙＯ、ＳｃＯ又はＭｇＯであってもよい。また、電極材料との組み合わせによってはＡｌ２Ｏ３やＺｒＯ２等をはじめとする、第１の絶縁膜４１とは構成元素や組成の異なる他の高誘電率体も使用可能である。第１の絶縁膜と比べてゲート加工の際のエッチングによりエッチングされにくく、エッチストッパとして機能し且つ第１の電極膜５１のｅＷＦを大きく低下させない材料であればよい。また、ＭＯＣＶＤ法の代わりに、ＣＶＤ（Chemical Vapor Deposition）又はＰＶＤ（Physical Vapor Deposition）等の他の成膜手法を用いてもよい。
【００５２】
次に、図３（ｃ）に示すように、第２の絶縁膜４２の上に、ＴａＣＮＯ等からなる第１の電極膜５１を堆積する。第１の電極膜５１は、ＴａＣＯ又はＷＯ等を用いてもよく、ＬａＯからなる第２の絶縁膜４２の上に形成しても仕事関数が変化しない金属材料を用いるとことが好ましい。また、第１の電極膜５１の膜厚は、材質及び周辺プロセス等に応じて適宜変更することができるが、１０ｎｍ以下であることが好ましい。
【００５３】
次に、図３（ｄ）に示すように、第１の電極膜５１の上に、リソグラフィ技術を用いて第１のレジストマスク６１をｎ型活性領域１３の上に選択的に形成する。
【００５４】
次に、図４（ａ）に示すように、第１のレジストマスク６１をマスクとしてエッチングを行うことにより、第１の電極膜５１におけるｐ型活性領域１４の上に形成された部分を除去する。
【００５５】
次に、図４（ｂ）に示すように、アッシング処理を行い第１のレジストマスク６１を除去する。
【００５６】
次に、図４（ｃ）に示すように、例えば膜厚が１００ｎｍのポリシリコンからなる第２の電極膜５２を堆積する。その後、第２の電極膜５２に不純物を注入する。
【００５７】
次に、図４（ｄ）に示すように、第２のレジストマスク６２をｎ型活性領域１３及びｐ型活性領域１４における所定の領域の上にそれぞれ形成する。
【００５８】
次に、図５（ａ）に示すように、第２のレジストマスク６２をマスクとしてＲＩＥ（Reactive Ion Etching）法を用いて、エッチングを行い第２の電極膜５２及び第１の電極膜５１を選択的に除去する。これにより、第１の電極膜５１及び第２の電極膜５２からなる第１のゲート電極２２と、第２の電極膜５２からなる第２のゲート電極３２とが形成される。
【００５９】
次に、図５（ｂ）に示すように、第２の絶縁膜４２、第１の絶縁膜４１及び下地膜１５を選択的に除去する。これにより、第１のゲート絶縁膜２１及び第２のゲート絶縁膜３１が形成される。
【００６０】
次に、図５（ｃ）に示すように、第１のエクステンション領域２５及び第２のエクステンション領域３５の形成、第１のサイドウォール２３及び第２のサイドウォール３３の形成、第１のソースドレイン領域２６及び第２のソースドレイン領域３６の形成を行う。これにより、ｐ−ＭＩＳＦＥＴである第１のトランジスタ２０及びｎ−ＭＩＳＦＥＴである第２のトランジスタ３０を有する半導体装置が形成される。第１のソースドレイン領域２６及び第２のソースドレイン領域３６の活性化は、例えば１０５０℃のスパイクアニールを行えばよい。
【００６１】
なお、第２の電極膜５２として不純物が導入されたポリシリコンを用いる例を示したが、第２の電極膜５２はタングステン又は金属シリサイド（チタンシリサイド、コバルトシリサイド若しくはニッケルシリサイド）等の金属を用いてもよい。この場合は、さらに半導体装置の高速動作化を実現することが可能となる。
【００６２】
第１のゲート電極は２層構造であり、第２のゲート電極は単層構造である例を示したが、第１のゲート電極が３層構造であり、第２のゲート電極が２層構造であってもよい。第１のゲート電極と第２のゲート電極との積層数が異なっていれば、さらに多くの層が積層された構成であってもよい。
【００６３】
図１において、第１の絶縁膜と第２の絶縁膜とが明確に２層に別れているとして図示している。しかし、ゲート電極形成後に熱拡散等により積層構造が不明確となっている場合もあり得る。また、第１のゲート電極についても、材質によっては積層構造が不明確となっている場合があり得る。
【００６４】
また、第１のトランジスタがｐ−ＭＩＳＦＥＴであり、第２のトランジスタがｎ−ＭＩＳＦＥＴである例を示したが、これに限らず、同一導電型で互いに異なった材料からなる第１のトランジスタと第２のトランジスタとを形成する場合に適用することができる。
【００６５】
また、本実施形態において、半導体基板１１にはシリコン基板を用いたが、他の材料からなる基板を用いてもよい。例えば、ＳＯＩ（Semiconductor Oxide Insulator）基板又はＧａＡｓ基板若しくはＩｎＰ基板等の混晶材料からなる基板を用いてもよい。
【産業上の利用可能性】
【００６６】
本発明に係る半導体装置は、ゲート電極の構造が異なる２種類のトランジスタを形成する際のゲート絶縁膜の突き抜け及び基板掘れが生じにくい半導体装置を実現でき、特に微細化された２種類のトランジスタを備えた半導体装置等として有用である。
【図面の簡単な説明】
【００６７】
【図１】本発明の一実施形態に係る半導体装置を示す断面図である。
【図２】（ａ）及び（ｂ）はゲート絶縁膜の構造が異なる半導体装置のオン−オフ特性を比較して示すグラフである。
【図３】本発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】本発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】本発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【符号の説明】
【００６８】
１１ 半導体基板
１２ 素子分離領域
１３ ｎ型活性領域
１４ ｐ型活性領域
１５ 下地膜
２０ 第１のトランジスタ
２１ 第１のゲート絶縁膜
２２ 第１のゲート電極
２３ 第１のサイドウォール
２５ 第１のエクステンション領域
２６ 第１のソースドレイン領域
３０ 第２のトランジスタ
３１ 第２のゲート絶縁膜
３２ 第２のゲート電極
３３ 第２のサイドウォール
３５ 第２のエクステンション領域
３６ 第２のソースドレイン領域
４１ 第１の絶縁膜
４２ 第２の絶縁膜
５１ 第１の導電膜
５２ 第２の導電膜
６１ 第１のレジストマスク
６２ 第２のレジストマスク
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に微細化された２種類のトランジスタを備えた半導体装置に関する。
【背景技術】
【０００２】
近年、半導体装置に関して、低消費電力化と動作の高速化とが要求されている。半導体装置の高速化を実現する方法として、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）のゲート容量を増加させ、駆動電流を増加させる方法が知られている。
【０００３】
ゲート容量を増加させるためには、ゲート絶縁膜を薄膜化して電極間（基板とゲート電極との間）の距離を短くする必要がある。現在、ＭＩＳＦＥＴのゲート絶縁膜の物理膜厚は、ＳｉＯＮ（シリコン酸窒化物）を用いた場合、約２ｎｍ程度まで薄膜化されている。
【０００４】
ゲート絶縁膜の薄膜化に伴い、ゲートリークの増大が課題となってきている。ゲートリークを低減するために、従来から使用されてきたシリコン酸化物（ＳｉＯ２）系の材料の代わりに、ハフニウム（Ｈｆ）を含む酸化物等の誘電率の高い材料をゲート絶縁膜として使用することも検討されている。
【０００５】
また、ゲート絶縁膜の薄膜化に伴い、これまで用いられてきた多結晶シリコンからなるゲート電極では、ゲート電極の空乏化によりゲート容量が低下することも問題になっている。ゲート容量の低下量は、例えば、シリコン酸化物（ＳｉＯ２）からなるゲート絶縁膜の膜厚に換算すると、膜厚を約０．５ｎｍ分増加させることに相当する。ゲート絶縁膜の薄膜化は、必然的にゲートリークの増大を伴うが、空乏化を抑えることができれば、ゲートリークを増大させることなく、ゲート絶縁膜の実効的な膜厚を薄くすることができる。ＳｉＯ２の場合には、膜厚を０．１ｎｍ薄くすると、薄膜化する前に比べて１０倍以上リーク電流が増大してしまうため、ゲート電極の空乏化を抑制する効果は、非常に大きい。
【０００６】
ゲート電極の空乏化を回避するため、ゲート電極の材料を多結晶シリコンから空乏化の生じない金属に置き換える検討が行われている。しかし、多結晶シリコンは、不純物の注入により不純物準位を形成して、ｐ−ＭＩＳＦＥＴ用電極とｎ−ＭＩＳＦＥＴ用電極を作り分けることができる。一方、金属では、このような作り分けを行うことができない。
【０００７】
現在の半導体装置は、より高速な動作が要求されるため、低閾値電圧（Ｖｔ）化が不可欠である。低Ｖｔ化のためには、ｐ−ＭＩＳＦＥＴ用電極及びｎ−ＭＩＳＦＥＴ用電極の各々が、シリコンのバンドエッジに近い仕事関数（ＷＦ）値を有することが必要となる。ｐ−ＭＩＳＦＥＴ用電極においては、シリコンの価電子帯の上部（トップエッジ）の仕事関数値（約５．２ｅＶ）に近い高ＷＦが必要となる。一方、ｎ−ＭＩＳＦＥＴ用電極においては、シリコンの伝導帯の底部（ボトムエッジ）の仕事関数値（約４．１ｅＶ）に近い低ＷＦが必要となる。
【０００８】
このような要求に応える理想的な金属材料がないため、ｐ側領域のＷＦ値とｎ側領域のＷＦ値とのほぼ中央に相当するＷＦ値を有する金属を用いることが検討されている。これにより、ｐ−ＭＩＳＦＥＴとｎ−ＭＩＳＦＥＴとが互いに同じＶｔ値を持つようにすることができるが、低Ｖｔ化の要求が進むに従い、このような半導体装置は実用的でなくなってきている。
【０００９】
現在、ｐ−ＭＩＳＦＥＴ及びｎ−ＭＩＳＦＥＴの電極として使用できる金属材料の探索が盛んに行われており、近年いくつかの有力候補が見出されている。ｎ−ＭＩＳＦＥＴ電極用の有力候補としてはＴａＣ電極またＴａＮ等Ｔａ系電極とＬａ等ランタノイド系材料を含むゲート絶縁膜との組み合わせ（含むゲート絶縁膜のキャップとしての使用）がある。また、ｐ−ＭＩＳＦＥＴ電極の有力候補としてはＰｔやＩｒ等の貴金属又はＭｏＯ等がある。
【００１０】
これらのメタル材料を実際にトランジスタに適用する場合に、従来プロセスとの整合性や、微細加工の見地から、ＭＩＰＳ（metal inserted poly-Si）構造を用いることが検討されている。ＭＩＰＳ構造とは、１０ｎｍ以下程度のメタル材料の上に１００ｎｍ以下程度のポリシリコンを堆積した複層構造である。
【００１１】
互いに材料又は組成が異なるゲート電極を有するｐ−ＭＩＳＦＥＴとｎ−ＭＩＳＦＥＴとを同一の半導体基板に形成し、ＣＭＩＳ（Complementary Metal Insulator Semiconductor）等の半導体装置を形成する場合には、複雑な工程を経る必要がある。例えば、ゲート絶縁膜上にｎ−ＭＩＳＦＥＴ用の金属を堆積させ、ｐ−ＭＩＳＦＥＴ領域部分に形成されたｎ−ＭＩＳＦＥＴ用の金属を選択的に除去し、ｐ−ＭＩＳＦＥＴ用の金属をｐ−ＭＩＳＦＥＴ領域部分に形成されたゲート絶縁膜上に堆積させる（例えば、非特許文献１を参照。）。
【００１２】
このような工程は、工程数が多くなるだけでなく、ｎ−ＭＩＳＦＥＴ領域に堆積されたｐ−ＦＥＴ用金属の除去及びｐ−ＭＩＳＦＥＴ領域に堆積されたｎ−ＦＥＴ用金属の除去のために２回リソグラフィ工程を行う必要があるため、合わせずれの増大も無視できない。
【００１３】
これらの理由から、ゲート絶縁膜上に金属を堆積し、ｎ−ＭＩＳＦＥＴ領域の金属を選択的に除去し、全面にポリシリコンを堆積させ、ｎ−ＭＩＳＦＥＴは従来どおりのポリＳｉ電極を使用し、ｐ−ＭＩＳＦＥＴのみＭＩＰＳ構造とするＣＭＩＳ構造が近年注目されている（例えば、特許文献１及び非特許文献２を参照。）。
【００１４】
この構造は、ｎ−ＭＩＳＦＥＴ用の金属堆積及び加工工程を必要としない。従って、リソグラフィ工程が一度でよく、大幅な工程簡略化及び容易化が可能である。
【００１５】
また、ｎ−ＭＩＳＦＥＴ領域の金属を選択的に除去した後、ｐ−ＭＩＳＦＥＴ用の金属を全面に堆積し、その上にポリシリコンを堆積して、ゲート加工を行うＣＭＩＳ構造も検討されている。この構造ではｐ−ＭＩＳＦＥＴのゲート電極はポリシリコン及びｐ−ＭＩＳＦＥＴ用金属の２層構造となり、ｎ−ＭＩＳＦＥＴのゲート電極はポリシリコン、ｐ−ＭＩＳＦＥＴ用金属及びｎ−ＭＩＳＦＥＴ用金属の三層構造となる。ｐ−ＭＩＳＦＥＴ用の金属を除去する工程がないため、金属除去のためのリソグラフィ工程が一回でよく、工程の複雑化を避けることが可能である。また、ｎ−ＭＩＳＦＥＴにも金属電極を使用しているため、トランジスタの特性向上もできる。
【非特許文献１】F. Ootsuka, et al.、"extended abstract of the 2006 international conference on solid state device and materials、Yokohama"、２００６年、ｐ．１１１６−１１１７
【特許文献１】特開２００７−０１９３９６号公報
【非特許文献２】T. Hayashi, et al.、ＩＥＤＭ ２００６年 ｐ．２４７−２５０
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかしながら、前記従来のＣＭＩＳ構造は、ゲート加工の際に、一方の領域においてエッチング処理が完了した後に、もう一方の領域においてエッチング処理を続行している。このため、エッチング処理が完了した領域においてゲート絶縁膜が余分なエッチング処理を受ける。従って、ゲート絶縁膜の突き抜け及び基板がエッチングされてしまう基板掘れが発生してしまうという問題がある。
【００１７】
ゲート絶縁膜の突き抜け及び基板掘れは、トランジスタのオフ電流を増大させる等の特性劣化を招く。
【００１８】
本発明は、前記従来の課題を解決し、ゲート電極の構造が異なる２種類のトランジスタを形成する際のゲート絶縁膜の突き抜け及び基板掘れが生じにくい半導体装置を実現できるようにすることを目的とする。
【課題を解決するための手段】
【００１９】
前記の目的を達成するため、本発明は半導体装置を、ゲート絶縁膜がエッチストッパとしての機能を有する膜を含む構成とする。
【００２０】
具体的に、本発明に係る半導体装置は、半導体基板と、半導体基板の第１の領域に形成された第１のトランジスタと、半導体基板の第２の領域に形成された第２のトランジスタとを備え、第１のトランジスタは、第１の領域の上に形成された第１のゲート絶縁膜と、第１のゲート絶縁膜の上に形成された第１のゲート電極とを有し、第２のトランジスタは、第２の領域の上に形成された第２のゲート絶縁膜と、第２のゲート絶縁膜の上に形成された第２のゲート電極とを有し、第１のゲート絶縁膜及び第２のゲート絶縁膜は、第１の絶縁材料と第２の絶縁絶縁材料とを含み、第１のゲート電極に含まれる元素と、第２のゲート電極に含まれる元素とは少なくとも一部が異なっていることを特徴とする。
【００２１】
本発明の半導体装置は、第１のゲート電極に含まれる元素と、第２のゲート電極に含まれる元素とは少なくとも一部が異なっている。例えば、第１のゲート電極は第１の電極材料と第２の電極材料との積層体であり、第２のゲート電極は第２の電極材料からなる構成である。また、第１のゲート絶縁膜及び第２のゲート絶縁膜は、第１の絶縁材料と第２の絶縁絶縁材料とを含む。このため、第１のゲート絶縁膜及び第２のゲート絶縁膜をゲート電極を形成する際のエッチングガスにより容易にエッチングされることがない材料を用いることができ、第１のゲート絶縁膜及び第２のゲート絶縁膜は、ゲート電極を形成する際のエッチストッパ機能を有する。従って、ゲート絶縁膜の突き抜け及び基板掘れの発生を抑えることができる。その結果、トランジスタの特性を悪化させることなく、第１のトランジスタ及び第２のトランジスタのそれぞれに最適な仕事関数のゲート電極を容易に形成するが可能となる。
【００２２】
本発明の半導体装置において、第１の絶縁材料は、ＨｆＯ２、ＨｆＳｉＯＮ又はＨｆＳｉＯであってもよい。
【００２３】
本発明の半導体装置において、第２の絶縁材料は、ランタノイドを含む材料であってもよい。
【００２４】
本発明の半導体装置において、第２の絶縁材料はランタンを含む材料であってもよい。
【００２５】
本発明の半導体装置において、第２の絶縁材料は、ジスプロシウムを含む材料であってもよい。
【００２６】
本発明の半導体装置において、第１のゲート電極は、第１の電極膜と第２の電極膜との積層体であり、第２のゲート電極は、第２の電極膜からなる構成であってもよい。
【００２７】
本発明の半導体装置において、第１の電極膜はタンタルを含む材料からなる構成であってもよい。また、第１の電極膜は、タンタル、酸素及び炭素を含む材料からなる構成であってもよい。
【００２８】
本発明の半導体装置において、第１の電極膜はタングステンを含む材料からなる構成であってもよい。
【００２９】
本発明の半導体装置において、第２の電極膜はシリコンからなる構成であってもよい。
【発明の効果】
【００３０】
本発明に係る半導体装置によれば、ゲート電極の構造が異なる２種類のトランジスタを形成する際のゲート絶縁膜の突き抜け及び基板掘れが生じにくい半導体装置を実現できる。
【発明を実施するための最良の形態】
【００３１】
本発明の一実施形態について図面を参照して説明する。図１は一実施形態に係る半導体装置の断面構成を示している。
【００３２】
図１に示すように、本実施形態の半導体装置は、半導体基板１１に形成された第１のトランジスタ２０と第２のトランジスタ３０とを備えている。本実施形態においては、第１のトランジスタ２０がｐ−ＭＩＳＦＥＴであり、第２のトランジスタ３０がｎ−ＭＩＳＦＥＴであるとして説明を行う。第１のトランジスタ２０はｎ型活性領域１３に形成され、第２のトランジスタ３０はｐ型活性領域１４に形成されている。ｎ型活性領域１３とｐ型活性領域１４とは、素子分離領域１２により互いに分離されている。半導体基板１１は例えばシリコン基板である。
【００３３】
第１のトランジスタ２０は、ｎ型活性領域１３の上に下地膜１５を介して形成された、第１のゲート絶縁膜２１と、第１のゲート絶縁膜２１の上に形成された第１のゲート電極２２とを有している。第１のゲート絶縁膜２１は、第１の絶縁材料からなる第１の絶縁膜４１と第１の絶縁膜４１の上に形成された第２の絶縁材料からなる第２の絶縁膜４２とを含む。第１のゲート電極２２は、ＭＩＰＳ構造であり、第１の電極膜５１と第１の電極膜５１の上に形成された第２の電極膜５２とを含む。第１のゲート電極２２の側壁上には第１のサイドウォール２３が形成されている。
【００３４】
ｎ型活性領域１３における第１のゲート電極２２の両側方には第１のエクステンション領域２５が形成され、第１のエクステンション領域２５の外側方には第１のソースドレイン領域２６が形成されている。
【００３５】
第２のトランジスタ３０は、ｐ型活性領域１４の上に下地膜１５を介して形成された、第２のゲート絶縁膜３１と、第２のゲート絶縁膜３１の上に形成された第２のゲート電極３２とを有している。第２のゲート絶縁膜３１は、第１の絶縁膜４１と第１の絶縁膜４１の上に形成された第２の絶縁膜４２とを含む。第２のゲート電極３２は第２の電極膜５２を含む。第２のゲート電極３２の側壁上には第２のサイドウォール３３が形成されている。
【００３６】
ｐ型活性領域１４における第２のゲート電極３２の両側方には第２のエクステンション領域３５が形成され、第２のエクステンション領域３５の外側方には第２のソースドレイン領域３６が形成されている。
【００３７】
下地膜１５は例えば酸化シリコン（ＳｉＯ２）からなり、第１の絶縁膜４１は例えば窒素添加ハフニウムシリケート（ＨｆＳｉＯＮ）からなり、第２の絶縁膜４２は例えば酸化ランタン（ＬａＯ）からなる。第１の電極膜５１は例えば部分酸化したタンタル炭窒化物（ＴａＣＮＯ）からなり、第２の電極膜５２は例えばポリシリコンからなる。
【００３８】
本実施形態の半導体装置は、ｐ−ＭＩＳＦＥＴである第１のトランジスタ２０の第１のゲート電極２２が、第１の電極膜５１と、第２の電極膜５２とからなり、ｎ−ＭＩＳＦＥＴである第２のトランジスタ３０の第２のゲート電極３２は、第２の電極膜５２からなる。第１の電極膜５１を有効仕事関数（ｅＷＦ）が高いＴａＣＮＯ膜等とし、第２の電極膜５２をポリシリコン膜等とすることにより、第１のゲート電極２２をＭＩＰＳ構造とし、第２のゲート電極をポリシリコン電極とすることにより、第１のゲート電極２２の空乏化を抑制できる。従って、微細化されても、閾値電圧が低く、高速動作が可能なｐ−ＭＩＳＦＥＴとｎ−ＭＩＳＦＥＴとを備えた半導体装置を実現できる。また、第１のゲート絶縁膜２１及び第２のゲート絶縁膜３１は、いずれも第１の絶縁膜４１とキャップ膜である第２の絶縁膜４２との積層膜である。第１の絶縁膜４１をハフニウム（Ｈｆ）を含む膜とし、第２の絶縁膜４２をランタン（Ｌａ）を含む膜とすることにより、低Ｖｔを維持しつつ、基板掘れ等を抑制することができる。
【００３９】
以下に、本実施形態の半導体装置が低Ｖｔを維持しつつ、基板掘れ等を抑制することができる理由について説明する。
【００４０】
図２（ａ）は、ゲート絶縁膜の構成が異なる場合のＩｏｎ−Ｉｏｆｆ特性（電流のオン−オフ特性）を比較して示している。図２（ａ）においてゲート電極の構成は、ポリシリコン膜と炭化タンタル（Ｔａ２Ｃ）膜との積層膜とし、Ｔａ２Ｃ膜の膜厚は１０ｎｍとした。また、ゲート加工は同一の条件で行った。測定の際のドレイン電圧は１．１Ｖとした。
【００４１】
図２（ａ）に示すように、ゲート絶縁膜がＨｆＳｉＯＮ膜とＬａＯ膜との積層膜の場合には、ＨｆＳｉＯＮ膜の場合と比べてオフ電流（Ｉｏｆｆ）が増加している。また、ＬａＯ膜の膜厚が厚いほどＩｏｆｆが増加している。これは閾値電圧の変動による。しかし、ＬａＯからなるキャップ膜がない場合には、トランジスタの駆動力は大幅に低下し、ゲート長（Ｌｇ）が短い領域においてオフリークの増大がみられる。これは、ゲート加工の際に基板掘れが発生したことによる。
【００４２】
一方、膜厚が０．５ｎｍ又は１ｎｍのＬａＯからなるキャップ膜がある場合には、Ｌｇが短い領域におけるオフリークの増大はみられず、基板掘れは発生していないことが明らかである。
【００４３】
図２（ｂ）は、エッジ領域の寄与を明確化するため、各Ｉｏｎ−Ｉｏｆｆ特性をＬｇの長い領域におけるＩｏｆｆの値により規格化したものである。図２（ｂ）に示すように、膜厚が０．５ｎｍのＬａＯ膜により、ゲート加工に起因するエッジリークが低減され、Ｌｇが短い領域においてもオフ電流が大幅に抑制されていることが明らかである。本願発明者らの他の実験結果においても、ＬａＯ膜はＴａ系等の金属膜をエッチングする際に強力なエッチストッパとなることが判明している。
【００４４】
また、表１はＨｆを含む高誘電率膜（Ｈｋ膜）の上に各種金属材料からなるゲート電極を形成した場合のｅＷＦの値を示している。ＬａＯ膜は、ｅＷＦを下げる効果を有し、ｐ−ＭＩＳＦＥＴのゲート電極として使用すると、閾値電圧が上昇してしまうという問題が知られている。しかし、表１に示すようにＨｆ系の膜と金属材料との間に膜厚が１ｎｍのＬａＯ膜を形成した場合においても、ＴａＣＮＯ等の材料を用いれば、ほとんどｅＷＦの低下が生じないことが明らかとなった。
【００４５】
【表１】
【００４６】
本実施形態のように、ゲート絶縁膜をＨｆＳｉＯＮ膜とＬａＯ膜との積層膜とすることにより、ｐ−ＭＩＳＦＥＴのゲート電極を金属膜とポリシリコン膜との積層構造とし、ｎ−ＭＩＳＦＥＴのゲート電極をポリシリコン膜とした場合においても、ゲート加工の際にゲート絶縁膜の突き抜け及び基板掘れ等がほとんど発生せず、オフ電流の増大等の特性劣化を低減できる。
【００４７】
また、キャップ膜を用いた場合にもｅＷＦが低下しない、ＴａＣＮＯ等の高ｅＷＦの金属材料によりｐ−ＭＩＳＦＥＴのゲート電極を形成することにより、ｅＷＦの低下によるｐ−ＭＩＳＦＥＴの閾値電圧の上昇を回避できる。
【００４８】
さらに、ｎ−ＭＩＳＦＥＴにおいては、ＬａＯ膜によるｅＷＦの低減効果が生じるため、より低い閾値電圧を実現することも可能となる。
【００４９】
なお、第１の絶縁膜はＨｆＳｉＯＮ膜に代えてＨｆＯ２膜又はＨｆＳｉＯ膜等であってもよい。第２の絶縁膜は、第１の絶縁膜と比べてゲート加工の際のエッチングによりエッチングされにくく且つｅＷＦの低下が小さい材料であれば他の材料であってもよい。例えば、ＬａＯ膜に代えて、酸化ジスプロシウム（ＤｙＯ）又は酸化スカンシウム（ＳｃＯ）等の他のランタノイド系酸化物であってもよい。また、酸化マグネシウム（ＭｇＯ）を用いることもできる。第１の導電膜は、ＴａＣＮＯに代えて、ＴａＣＯ又はＷＯ等であってもよい。
【００５０】
次に、本実施形態の半導体装置の製造方法について図面を用いて説明する。まず、図３（ａ）に示すように、半導体基板１１に、素子分離領域１２と、ｎ型活性領域１３及びｐ型活性領域１４とを形成する。次に、例えば酸素ガスを用いてＲＴＯ（Rapid Thermal Oxidation）処理することにより、厚さが１ｎｍ程度のＳｉＯ２からなる下地膜１５を半導体基板１１上に堆積する。なお、酸素ガス以外の他のガス種を用いてＲＴＯ処理を行ってもよい。また、加熱炉を用いて熱処理を行ってもよい。下地膜１５はＳｉＯＮ又はケミカルオキサイド等であってもよい。続いて、ＭＯＣＶＤ法（Metal Organic Chemical Vapor Deposition）により、例えば高誘電率を有するＨｆＳｉＯ膜を２．５ｎｍの膜厚で堆積する。続いて、ＨｆＳｉＯ膜をプラズマ窒化させることにより、ＨｆＳｉＯＮ膜からなる第１の絶縁膜４１を形成する。なお、第１の絶縁膜として、ＨｆＯ２又はＨｆＳｉＯ等を用いても良好な結果が得られる。
【００５１】
次に、図３（ｂ）に示すように、第１の絶縁膜４１の上にＬａＯ等からなる第２の絶縁膜４２を形成する。第２の絶縁膜４２はＬａＯを使用したが、ＤｙＯ、ＳｃＯ又はＭｇＯであってもよい。また、電極材料との組み合わせによってはＡｌ２Ｏ３やＺｒＯ２等をはじめとする、第１の絶縁膜４１とは構成元素や組成の異なる他の高誘電率体も使用可能である。第１の絶縁膜と比べてゲート加工の際のエッチングによりエッチングされにくく、エッチストッパとして機能し且つ第１の電極膜５１のｅＷＦを大きく低下させない材料であればよい。また、ＭＯＣＶＤ法の代わりに、ＣＶＤ（Chemical Vapor Deposition）又はＰＶＤ（Physical Vapor Deposition）等の他の成膜手法を用いてもよい。
【００５２】
次に、図３（ｃ）に示すように、第２の絶縁膜４２の上に、ＴａＣＮＯ等からなる第１の電極膜５１を堆積する。第１の電極膜５１は、ＴａＣＯ又はＷＯ等を用いてもよく、ＬａＯからなる第２の絶縁膜４２の上に形成しても仕事関数が変化しない金属材料を用いるとことが好ましい。また、第１の電極膜５１の膜厚は、材質及び周辺プロセス等に応じて適宜変更することができるが、１０ｎｍ以下であることが好ましい。
【００５３】
次に、図３（ｄ）に示すように、第１の電極膜５１の上に、リソグラフィ技術を用いて第１のレジストマスク６１をｎ型活性領域１３の上に選択的に形成する。
【００５４】
次に、図４（ａ）に示すように、第１のレジストマスク６１をマスクとしてエッチングを行うことにより、第１の電極膜５１におけるｐ型活性領域１４の上に形成された部分を除去する。
【００５５】
次に、図４（ｂ）に示すように、アッシング処理を行い第１のレジストマスク６１を除去する。
【００５６】
次に、図４（ｃ）に示すように、例えば膜厚が１００ｎｍのポリシリコンからなる第２の電極膜５２を堆積する。その後、第２の電極膜５２に不純物を注入する。
【００５７】
次に、図４（ｄ）に示すように、第２のレジストマスク６２をｎ型活性領域１３及びｐ型活性領域１４における所定の領域の上にそれぞれ形成する。
【００５８】
次に、図５（ａ）に示すように、第２のレジストマスク６２をマスクとしてＲＩＥ（Reactive Ion Etching）法を用いて、エッチングを行い第２の電極膜５２及び第１の電極膜５１を選択的に除去する。これにより、第１の電極膜５１及び第２の電極膜５２からなる第１のゲート電極２２と、第２の電極膜５２からなる第２のゲート電極３２とが形成される。
【００５９】
次に、図５（ｂ）に示すように、第２の絶縁膜４２、第１の絶縁膜４１及び下地膜１５を選択的に除去する。これにより、第１のゲート絶縁膜２１及び第２のゲート絶縁膜３１が形成される。
【００６０】
次に、図５（ｃ）に示すように、第１のエクステンション領域２５及び第２のエクステンション領域３５の形成、第１のサイドウォール２３及び第２のサイドウォール３３の形成、第１のソースドレイン領域２６及び第２のソースドレイン領域３６の形成を行う。これにより、ｐ−ＭＩＳＦＥＴである第１のトランジスタ２０及びｎ−ＭＩＳＦＥＴである第２のトランジスタ３０を有する半導体装置が形成される。第１のソースドレイン領域２６及び第２のソースドレイン領域３６の活性化は、例えば１０５０℃のスパイクアニールを行えばよい。
【００６１】
なお、第２の電極膜５２として不純物が導入されたポリシリコンを用いる例を示したが、第２の電極膜５２はタングステン又は金属シリサイド（チタンシリサイド、コバルトシリサイド若しくはニッケルシリサイド）等の金属を用いてもよい。この場合は、さらに半導体装置の高速動作化を実現することが可能となる。
【００６２】
第１のゲート電極は２層構造であり、第２のゲート電極は単層構造である例を示したが、第１のゲート電極が３層構造であり、第２のゲート電極が２層構造であってもよい。第１のゲート電極と第２のゲート電極との積層数が異なっていれば、さらに多くの層が積層された構成であってもよい。
【００６３】
図１において、第１の絶縁膜と第２の絶縁膜とが明確に２層に別れているとして図示している。しかし、ゲート電極形成後に熱拡散等により積層構造が不明確となっている場合もあり得る。また、第１のゲート電極についても、材質によっては積層構造が不明確となっている場合があり得る。
【００６４】
また、第１のトランジスタがｐ−ＭＩＳＦＥＴであり、第２のトランジスタがｎ−ＭＩＳＦＥＴである例を示したが、これに限らず、同一導電型で互いに異なった材料からなる第１のトランジスタと第２のトランジスタとを形成する場合に適用することができる。
【００６５】
また、本実施形態において、半導体基板１１にはシリコン基板を用いたが、他の材料からなる基板を用いてもよい。例えば、ＳＯＩ（Semiconductor Oxide Insulator）基板又はＧａＡｓ基板若しくはＩｎＰ基板等の混晶材料からなる基板を用いてもよい。
【産業上の利用可能性】
【００６６】
本発明に係る半導体装置は、ゲート電極の構造が異なる２種類のトランジスタを形成する際のゲート絶縁膜の突き抜け及び基板掘れが生じにくい半導体装置を実現でき、特に微細化された２種類のトランジスタを備えた半導体装置等として有用である。
【図面の簡単な説明】
【００６７】
【図１】本発明の一実施形態に係る半導体装置を示す断面図である。
【図２】（ａ）及び（ｂ）はゲート絶縁膜の構造が異なる半導体装置のオン−オフ特性を比較して示すグラフである。
【図３】本発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】本発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】本発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【符号の説明】
【００６８】
１１ 半導体基板
１２ 素子分離領域
１３ ｎ型活性領域
１４ ｐ型活性領域
１５ 下地膜
２０ 第１のトランジスタ
２１ 第１のゲート絶縁膜
２２ 第１のゲート電極
２３ 第１のサイドウォール
２５ 第１のエクステンション領域
２６ 第１のソースドレイン領域
３０ 第２のトランジスタ
３１ 第２のゲート絶縁膜
３２ 第２のゲート電極
３３ 第２のサイドウォール
３５ 第２のエクステンション領域
３６ 第２のソースドレイン領域
４１ 第１の絶縁膜
４２ 第２の絶縁膜
５１ 第１の導電膜
５２ 第２の導電膜
６１ 第１のレジストマスク
６２ 第２のレジストマスク
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の第１の領域に形成された第１のトランジスタと、
前記半導体基板の第２の領域に形成された第２のトランジスタとを備え、
前記第１のトランジスタは、
前記第１の領域の上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜の上に形成された第１のゲート電極とを有し、
前記第２のトランジスタは、
前記第２の領域の上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜の上に形成された第２のゲート電極とを有し、
前記第１のゲート絶縁膜及び第２のゲート絶縁膜は、第１の絶縁材料と第２の絶縁材料とを含み、
前記第１のゲート電極に含まれる元素と、前記第２のゲート電極に含まれる元素とは少なくとも一部が異なっていることを特徴とする半導体装置。
【請求項２】
前記第１の絶縁材料は、ＨｆＯ２、ＨｆＳｉＯＮ又はＨｆＳｉＯであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２の絶縁材料は、ランタノイドを含む材料であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第２の絶縁材料はランタンを含む材料であることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第２の絶縁材料は、ジスプロシウムを含む材料であることを特徴とする請求項３に記載の半導体装置。
【請求項６】
前記第１のゲート電極は、第１の電極膜と第２の電極膜との積層体であり、
前記第２のゲート電極は、前記第２の電極膜からなることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記第１の電極膜はタンタルを含む材料からなることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第１の電極膜は、タンタル、酸素及び炭素を含む材料からなることを特徴とする請求項６に記載の半導体装置。
【請求項９】
前記第１の電極膜はタングステンを含む材料からなることを特徴とする請求項６に記載の半導体装置。
【請求項１０】
前記第２の電極膜はシリコンからなることを特徴とする請求項６〜９のいずれか１項に記載の半導体装置。
【請求項１】
半導体基板と、
前記半導体基板の第１の領域に形成された第１のトランジスタと、
前記半導体基板の第２の領域に形成された第２のトランジスタとを備え、
前記第１のトランジスタは、
前記第１の領域の上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜の上に形成された第１のゲート電極とを有し、
前記第２のトランジスタは、
前記第２の領域の上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜の上に形成された第２のゲート電極とを有し、
前記第１のゲート絶縁膜及び第２のゲート絶縁膜は、第１の絶縁材料と第２の絶縁材料とを含み、
前記第１のゲート電極に含まれる元素と、前記第２のゲート電極に含まれる元素とは少なくとも一部が異なっていることを特徴とする半導体装置。
【請求項２】
前記第１の絶縁材料は、ＨｆＯ２、ＨｆＳｉＯＮ又はＨｆＳｉＯであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２の絶縁材料は、ランタノイドを含む材料であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第２の絶縁材料はランタンを含む材料であることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第２の絶縁材料は、ジスプロシウムを含む材料であることを特徴とする請求項３に記載の半導体装置。
【請求項６】
前記第１のゲート電極は、第１の電極膜と第２の電極膜との積層体であり、
前記第２のゲート電極は、前記第２の電極膜からなることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記第１の電極膜はタンタルを含む材料からなることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第１の電極膜は、タンタル、酸素及び炭素を含む材料からなることを特徴とする請求項６に記載の半導体装置。
【請求項９】
前記第１の電極膜はタングステンを含む材料からなることを特徴とする請求項６に記載の半導体装置。
【請求項１０】
前記第２の電極膜はシリコンからなることを特徴とする請求項６〜９のいずれか１項に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２００９−２９５９２６（Ｐ２００９−２９５９２６Ａ）
【公開日】平成２１年１２月１７日（２００９．１２．１７）
【国際特許分類】
【出願番号】特願２００８−１５０７７０（Ｐ２００８−１５０７７０）
【出願日】平成２０年６月９日（２００８．６．９）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２１年１２月１７日（２００９．１２．１７）
【国際特許分類】
【出願日】平成２０年６月９日（２００８．６．９）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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