シリコン層（２４，２６，２８）を有する半導体基板を提供する。一実施形態では、基板はシリコン層（２４，２６，２８）の下に位置する酸化物層（１４）を有するシリコン・オン・インシュレータ（ＳＯＩ）基板（１２，１４，２４，２６，２８）である。シリコン層（２４，２６，２８）の上に非晶質または多結晶のシリコンゲルマニウム層（３２）を形成する。これに代えて、シリコン層（２４，２６，２８）の上部へゲルマニウムを注入して、非晶質シリコンゲルマニウム層（３２）を形成する。次に、シリコンゲルマニウム層（３２）を酸化して、シリコンゲルマニウム層をシリコンジオキサイド層（３４）に変換し、かつシリコン層（２４，２６，２８）の少なくとも一部をゲルマニウムリッチシリコン（３６，３８）に変換する。次に、ゲルマニウムリッチシリコン（３６，３８）を用いるトランジスタ（４８，５０，５２）の形成に先立って、シリコンジオキサイド層（３４）を除去する。一実施形態では、シリコン層（２８）の上、かつ、シリコンゲルマニウム層（３２）の下のパターン形成されたマスキング層（３０）を用いて、ゲルマニウムリッチシリコン（３６，３８）を選択的に形成する。これに代えて、分離領域を用いて、ゲルマニウムリッチシリコンが形成される基板の局所的領域を画定する。
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レアアース・スカンデートのようなペロブスカイト格子構造を有する絶縁材料の層を含むＳＯＩ（semiconductor on insulator）デバイスである。この絶縁材料（５２）は、この絶縁材料（５２）のすぐ上にダイヤモンド格子を有する半導体材料（５４）を成長させることができる、有効な格子定数を有するように選択される。レアアース・スカンデート絶縁体の例としては、ガドリニウム・スカンデート（GdScO₃）、ジスプロシウム・スカンデート（DyScO₃）、およびガドリニウムとジスプロシウム・スカンデートの合金（Gd_1-xDy_XScO₃）が含まれる。
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【課題】シリコンの活性層を基板から分離する埋め込み絶縁層の活性層の下にある領域の厚さを増加させることによって形成されるシリコン活性層の局所的に歪んだ領域を有するシリコンオンインシュレータ（ＳＯＩ）デバイスおよび構造を提供する。
【解決手段】絶縁層の活性層の下にある肥厚領域からその上にある歪んだ領域へと伝達される応力が、活性層の閉じ込められた領域において担体移動度を増加させる。シリコン活性層およびその上に形成されたデバイスは、隔置された歪んだ領域内の担体移動度の増加から恩恵を受けることができる。 （もっと読む）

誘電体層(410,510,610)、誘電体層(410,510,610)上の可変組成Si_xGe_1-x層(440,520,620)、および可変組成Si_xGe_1-x層(440,520,620)上のSiキャップ層(450,530,630)を持った基板(400,500,600)を含むSiGe薄層半導体構造である。可変組成Si_xGe_1-x層(440,520,620)は、勾配を付けたGeを有するSi_xGe_1-x層(520,620)、または、それぞれ異なったGe含有量(421,431)を有する複数のSi_xGe_1-xサブ層(420,430)を含むことができる。本発明の一実施形態では、SiGe薄層半導体構造は、誘電体層(610)、誘電体層(610)上のSi含有シード層(615)、シード層(615)上の可変組成Si_xGe_1-x層(620)、及び可変組成Si_xGe_1-x層(620)上のSiキャップ層(630)を持つ半導体基板(600)を含む。SiGe薄層半導体構造を加工するための方法と処理ツール(1,100)も提供される。
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【課題】ＳｉＣＭＯＳ技術と共存可能な高速高効率光検出器を作る問題に対処すること。
【解決手段】本構造は、薄いＳＯＩ基板の上のＧｅ吸収層から成り、分離領域、交互になるｎ型およびｐ型コンタクト、および低抵抗表面電極を利用する。本デバイスは、下の基板で生成されたキャリアを分離するために埋込み絶縁物を利用して高帯域幅を、Ｇｅ吸収層を利用して広いスペクトルにわたった高量子効率を、薄い吸収層および狭い電極間隔を利用して低電圧動作を、さらに平面構造およびIV族吸収材料の使用によってＣＭＯＳデバイスとの共存性を、達成する。本光検出器を製作する方法は、薄いＳＯＩまたはエピタキシャル酸化物へのＧｅの直接成長および高品質吸収層を達成するための後の熱アニールを使用する。この方法は、相互拡散に利用可能なＳｉの量を制限し、それによって、下のＳｉによるＧｅ層の実質的な希釈を起こすことなく、Ｇｅ層をアニールすることができるようになる。 （もっと読む）

集積回路（ＩＣ）を製造する方法は、シャロウトレンチ分離（ＳＴＩ）技術を利用する。シャロウトレンチ分離技術は歪みシリコン（ＳＭＯＳ）プロセス中において使用される。トレンチ（３４）を形成した後、歪み材料（３６）を形成する。このプロセスは、埋込酸化膜（ＢＯＸ）層（１４）上の化合物半導体層１６上で利用される。
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【解決手段】ＣＭＯＳデバイスに関連する本発明の様々な実施形態は、（１）選択的に蒸着されたシリコン材料が、第１の領域における傾斜シリコンゲルマニウム基板材料の格子面間隔より小さい、シリコン材料の格子面間隔によって引き起こされる引っ張り歪を経験するべく、傾斜シリコンゲルマニウム基板の第１の領域上に選択的に蒸着されたシリコン材料のＮＭＯＳチャンネル、および（２）選択的に蒸着されたシリコンゲルマニウム材料が、第２の領域における傾斜シリコンゲルマニウム基板の格子面間隔よりも大きい、選択的に蒸着されたシリコンゲルマニウム材料の格子面間隔によって引き起こされる圧縮歪を経験すべく、基板の第２の領域上に選択的に蒸着されたシリコンゲルマニウム材料のＰＭＯＳチャンネルを有する。

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下地ＳｉＧｅ層１上に歪みＳｉ層２をエピタキシャル成長させ、ゲート絶縁膜３ａとゲート電極４ａを形成した後、ゲート電極４ａをマスクにして、下地ＳｉＧｅ層１及び歪みＳｉ層２に不純物をイオン注入し（図２（ａ））、活性化のための熱処理を行ってソース・ドレイン領域６を形成する（図２（ｂ）、（ｃ））。このとき、歪みＳｉ層２の膜厚は、最終的なＭＩＳＦＥＴのソース・ドレイン領域６の不純物濃度が最大となる深さをＴ_ｐ（＝Ｒ_ｐ）としたとき、２Ｔ_ｐ以下にする。 （もっと読む）

基板（１）上に歪みＳｉ層を形成する方法が、Ｓｉ表面上のエピタキシャルＳｉＧｅ層（４）の形成と、エピタキシャルＳｉＧｅ層（４）の上部にＳｉ層のエピタキシャル成長による歪みＳｉ層の形成とを含み、Ｓｉ層はエピタキシャル成長によって歪み状態にされ、基板（１）が、支持層（１）と、埋込み二酸化シリコン層（ＢＯＸ）と、単結晶Ｓｉ表面層（３）とを有するシリコン・オン・インシュレータ基板であり、その方法は、更に、Ｓｉ表面層（３）をアモルファスＳｉ層（３Ｂ）に、且つ、エピタキシャルＳｉＧｅ層（４）の一部分をアモルファスＳｉＧｅ層（５）に変換するためのＳｉ表面層（３）とエピタキシャルＳｉＧｅ層（４）のイオン注入であって、エピタキシャルＳｉＧｅ層（４）の更なる部分が残存単結晶ＳｉＧｅ層（６）であるイオン注入を含み、アモルファスＳｉ層（３Ｂ）と、アモルファスＳｉＧｅ層と、残存単結晶ＳｉＧｅ層（６）とが、埋込み二酸化ケイ素層（ＢＯＸ）に隣接しているアモルファスＳｉ層（３Ｂ）と共に埋込み二酸化ケイ素層（ＢＯＸ）上の積層（３Ｂ、５、６）を形成する。
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【課題】より費用効果が高くより簡略な、大きな引張り応力および圧縮応力をそれぞれｎＦＥＴおよびｐＦＥＴのチャネル中で生成する方法を提供すること。半導体構造および製造方法を提供すること。
【解決手段】この製造方法は、基板中に浅いトレンチ分離（ＳＴＩ）（２５）を形成するステップと、基板上に第１の材料（３０）および第２の材料（４０）を設けるステップとを含む。第１の材料（３０）および第２の材料（４０）は、熱アニール・プロセスによって基板中に混合され、それぞれｎＦＥＴ領域の第１のアイランド（５０）、およびｐＦＥＴ領域の第２のアイランド（５５）を形成する。第１のアイランド（５０）および第２のアイランド（５５）の上に、材料層を形成する。ＳＴＩは、緩和して、第１のアイランド（５０）および第２のアイランド（５５）の緩和を促進する。第１の材料（３０）は、堆積または成長させたＧｅ材料とすることができ、第２の材料（４０）は、堆積または成長させたＳｉ：ＣまたはＣとすることができる。第１のアイランド（５０）および第２のアイランド（５５）の少なくとも一方の上に、歪みＳｉ層を形成する。 （もっと読む）

【課題】絶縁体上歪み半導体（ＳＳＯＩ）基板を作製する方法が提供される。
【解決手段】この方法で、歪み半導体は、あらかじめ形成された絶縁体上半導体基板の絶縁体層の上に直接配置された５０ｎｍ未満の厚さを有する薄い半導体層である。本発明のＳＳＯＩ基板を形成する際に、ウエハボンディングは使用されない。 （もっと読む）

Ｓｉ表面（１５）上において分離層（１１）を貫通するウィンドウ（１３）により、Ｓｉ表面（１５）の選択された領域（１２）を画定するステップ、分離層（１１）の一部によってＳｉ表面（１５）から分離されたくぼみ（１４）を分離層（１１）内に画定するステップ、Ｓｉ表面（１５）の選択された領域（１２）の上にＳｉＧｅ層（１６）を成長させることにより、ウィンドウ（１３）内に転位（１７）を形成してＳｉＧｅ層（１６）内のひずみを開放するステップ、及び、分離層（１１）を越えてくぼみ（１４）内に延びるまでＳｉＧｅ層（１６）を更に成長させることにより、くぼみ（１４）内にＳｉＧｅのほぼ転位のない領域（１８）を形成するステップを含む格子チューニング半導体基板形成方法を提供する。必要に応じて、ＳｉＧｅ層（１６）の、分離層（１１）を越えて成長した部分を研磨によって除去し、くぼみ（１４）内のＳｉＧｅのほぼ転位のない領域（１８）をウィンドウ（１３）内のＳｉＧｅ領域から分離することができる。更に、ＳｉＧｅ層（１６）及び分離層（１１）をくぼみ（１４）の近傍を除くＳｉ表面（１５）から除去し、分離層（１１）部分によってＳｉ表面（１５）から分離されたＳｉＧｅのほぼ転位のない領域（１８）をＳｉ表面（１５）上に残すことができる。
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【課題】 ＭＯＤＦＥＴデバイス構造体の製作における横及び垂直方向の縮小に伴う困難を克服するＭＯＤＦＥＴデバイス構造体の縮小技術を提供する。
【解決手段】 シリコン及びシリコンゲルマニウム・ベースの半導体ＭＯＤＦＥＴトランジスタ・デバイスの設計と製造方法が示される。ＭＯＤＦＥＴの設計は、ＲＦ、マイクロ波、サブミリ波及びミリ波を含むさまざまな通信用途のための、超高速、低ノイズの性能を持った、成長型エピタキシャル電界効果トランジスタ構造を有する。エピタキシャル電界効果トランジスタ構造は、大幅に改善されたＲＦ性能の達成を可能にする、極薄ＳＯＩ又はＳＧＯＩ基板上に最適な変調ドープ・ヘテロ構造を形成するシリコン及びシリコンゲルマニウム層を組込んだ高移動度ひずみｎ−チャネル及びｐ−チャネル・トランジスタのための、極限的な（垂直及び横方向の）デバイス小型化及び層構造設計を含む。 （もっと読む）

ひずみ半導体層を形成するためのプロセス。かかるプロセスは、ウェハを加熱しながら、当該ウェハの上にわたって塩素ベアリングガス（例えば、塩化水素、塩素、四塩化炭層、及び、トリクロロエタン）を流すことを含む。ある実施例では、ひずみ半導体層（例えば、ひずみシリコン）を形成するためのテンプレート層として使用される半導体層に圧縮プロセスをする間、塩素ベアリングガスが流される。他の実施例では、圧縮操作の後、前記ウェハのポストベーク中、塩素ベアリングガスが流される。

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半導体装置基板上に貫通誘電体層を形成するステップと、貫通誘電体層の上部にトレンチ誘電体層を形成するステップと、貫通誘電体層を露出させるため、トレンチ誘電体層を貫通する溝を形成するステップと、基板を露出させるため、前記溝内の貫通誘電体層に貫通孔を形成するステップと、溝内および前記貫通孔内に半導体材料を形成するステップと、を有する方法を示した。装置基板と、該装置基板の表面に形成された誘電体層と、誘電体層上に形成された、装置基板と相間する結晶構造を有する装置基部と、を有する装置を示した。
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ＭＩＳＦＥＴの高性能化を実現する高移動度歪みシリコン構造に、低欠陥かつ低コストで移動度を向上した半導体装置を提供する。ＭＩＳＦＥＴの高性能化を実現する高移動度歪みシリコン構造として、空洞を有するシリコン基板上に、格子緩和シリコン・ゲルマニウム膜／濃度傾斜シリコン・ゲルマニウム膜を形成し、さらにその上に歪みシリコン膜を形成する。これにより、空洞近傍の格子の束縛が緩み、自由度が増すことにより、シリコン・ゲルマニウム膜の薄膜化が実現できるため、低欠陥かつ低コストで移動度を向上した半導体装置を提供できる。 （もっと読む）

【課題】 低欠陥で実質的に緩和されたＳｉＧｅオン・インシュレータ基板材料を形成する方法を提供することにある。
【解決手段】 この方法は、Ｇｅ拡散に対する抵抗力のあるバリア層の上に存在する第１の単結晶Ｓｉ層の表面上にＧｅ含有層をまず形成するステップを含む。次に、加熱ステップは、最終的なＳｉＧｅ合金の融点に近く、Ｇｅを保持しながら積層欠陥の形成を遅らせる温度で実行される。加熱ステップは、第１の単結晶Ｓｉ層およびＧｅ含有層全体にわたってＧｅの相互拡散を可能にし、それによりバリア層の上に実質的に緩和された単結晶ＳｉＧｅ層を形成する。その上、加熱ステップは最終的なＳｉＧｅ合金の融点に近い温度で実行されるので、緩和の結果として単結晶ＳｉＧｅ層内に存続する欠陥はそこから効率よく消滅される。一実施形態では、加熱ステップは、２時間未満の期間の間、約１２３０〜約１３２０℃の温度で実行される酸化プロセスを含む。この実施形態は、最小表面ピッチングおよび低減されたクロスハッチングを有するＳＧＯＩ基板を提供する。 （もっと読む）

【課題】 ＳｉＧｅ厚さとＧｅ比とひずみ緩和との相互依存を切り離すために格子工学が使用される、ＳｉＧｅオン・インシュレータ（ＳＧＯＩ）基板を製作する方法を提供することにある。
【解決手段】 この方法は、選択された平面内格子定数と、選択された厚さパラメータと、選択されたＧｅ含有量パラメータとを有するＳｉＧｅ合金層を有するＳｉＧｅオン・インシュレータ（ＳＧＯＩ）基板材料を提供するステップであって、選択された平面内格子定数が一定値を有し、他のパラメータ、すなわち、厚さまたはＧｅ含有量の一方または両方が調整可能な値を有するステップと、選択された平面内格子定数を維持しながら、他のパラメータの一方または両方を最終選択値に調整するステップとを含む。この調整は、どのパラメータが固定され、どのパラメータが調整可能であるかに応じて、薄型化プロセスまたは熱希釈プロセスのいずれかを使用して達成される。 （もっと読む）

【課題】 コストが低く歩留まりの高い、引っ張り歪みＳＯＩ層を形成するための方法および引っ張り歪みＳＯＩ層の構造を提供する。
【解決手段】 歪みＳｉベースの層を製造するための方法、この層に製造されるデバイス、ならびに、かかる層およびデバイスを含む電子システムを開示する。この方法は、基板上にＳｉＧｅ層をエピタキシャル成長させるステップと、このＳｉＧｅ層において様々なＧｅ濃度を生成するステップを含む。ＳｉＧｅ層内のＧｅ濃度は、Ｇｅ濃度が突然かつ著しく増大する固有のＧｅオーバーシュート・ゾーンを含む。ＳｉＧｅ層上に、Ｓｉベースの層をエピタキシャル堆積させ、これによって引っ張り歪みが与えられる。また、典型的にＳｉまたはＳｉＧｅである歪みＳｉベースの層を、異なるバルク基板または絶縁体に転写可能であることも開示される。 （もっと読む）