【課題】 タイミング精度の悪化並びに回路面積及び消費電力の増大を招かずに、必要な長さの共通遅延設定スパンを確保することができるプログラマブル遅延発生装置の調整方法及び調整装置、並びに当該装置を備える半導体検査装置を提供する。
【解決手段】 プログラマブル遅延発生装置に設けられる複数の遅延素子Ａ，Ｂ，Ｃを調整して遅延素子Ａ，Ｂ，Ｃの各々の遅延設定スパンの長さを所定の設定値Ｔ０に設定する。次に、設定可能な最短遅延時間である固定遅延時間と設定値Ｔ０に設定された遅延設定スパンの長さとの和である最大遅延時間が最大となる遅延素子を遅延素子Ａ，Ｂ，Ｃから選択する。そして、選択された遅延素子以外の遅延素子の最大遅延時間が、選択された遅延素子の最大遅延時間と等しくなるように、選択された遅延素子以外の遅延素子を調整する。 （もっと読む）

【課題】 良好な波形を有する信号を生成可能な遅延回路を提供する。
【解決手段】 第１、第２ＰＭＯＳトランジスタＰ１、Ｐ２は、ゲートが第１入力端子１２、第２入力端子１４に接続される。第１ＮＭＯＳトランジスタＮ１は、ゲートが第１入力端子１２に、ドレインが第１ＰＭＯＳトランジスタＰ１のドレインに接続される。第２ＮＭＯＳトランジスタＮ２は、ゲートが第２入力端子１４に、ドレインが第２ＰＭＯＳトランジスタＰ２のドレインに接続される。第３ＮＭＯＳトランジスタＮ３は、ゲートおよびドレインが第１ＰＭＯＳトランジスタＰ１のドレインに接続され、第４ＮＭＯＳトランジスタＮ４は、ゲートおよびドレインが第２ＰＭＯＳトランジスタＰ２のドレインに接続される。第１電流源２０を、第１、第２ＰＭＯＳトランジスタＰ１、Ｐ２のソースに接続し、第２、第３電流源２２、２４を、第１、第４ＮＭＯＳトランジスタＮ１、Ｎ４のソースに接続する。 （もっと読む）

【課題】 高周波数の周期パルス信号を低コストで狭い回路面積にて実現することができる周期パルス発生回路を提供すること。
【解決手段】 ｎ相（ｎは３以上の整数）の周期信号を発生するインバータ回路１０１〜１０３と、これらインバータ回路１０１〜１０３からの周期信号の各相の移相差を抽出するｎ組の否定論理積回路１０４〜１０６と、これら否定論理積回路１０４〜１０６の出力信号の論理和を取る否定論理和回路１０７とを備えて周期パルス発生回路を構成する。つまり、ｎ相の周期信号を発生する発振回路に僅かな数の論理積回路を付加して周期パルス発生回路を構成することで、その発振回路の発振周波数をもとに、より高い周波数の周期パルス信号を生成するため素子性能限界までの高い周波数の周期パルス信号を発生可能とする。 （もっと読む）

【課題】周波数変換器の位相バランス等を改善できるパルス発生器を提供する。
【解決手段】このパルス発生器は、発振器3と、第１の群13のいくつの遅延要素がパルス発生器のＩＦクロックを遅延させるために直列に接続されるかを選択する選択器を備える。ＩＦクロックを入力に受ける同様の遅延要素26が直列に接続されて、第２の群が形成される。測定回路27が、第２の群によって与えられる遅延を繰り返し測定して、パルスの幅IPDが遅延時間に等しい出力パルスIPを出力する。基準パルス発生器29,30が、ＩＦクロックの周期の分数に等しい持続時間をもつ一連の基準パルスRPを生成する。チャージポンプ／インテグレータ28が、測定パルスと基準パルスを比較して、エラー信号を生成し、このエラー信号が、総ての遅延要素のタイミング遅延制御入力にフィードバックされて、測定パルスと基準パルスの幅が等しくされる。 （もっと読む）

【課題】遅延量を精度よく測定し、遅延量が精度よく制御されたタイミング信号を発生するタイミング発生器、半導体試験装置、及びタイミング発生方法を提供する。
【解決手段】所定の周波数を発生する基準信号発生部と、基準信号を所定の時間遅延させたタイミング信号を出力する可変遅延回路部と、可変遅延回路部の遅延量を測定する遅延量測定部とを備え、遅延量測定部が測定した遅延量に基づいて可変遅延回路部の遅延量を制御するタイミング発生器において、基準信号の周波数を微小周波数範囲で連続的に変調させることにより、遅延量測定部が精度よく可変遅延回路部の遅延量を測定することができる。また、測定した遅延量に基づいて可変遅延回路部の遅延量を制御することにより、精度よく遅延されたタイミング信号を発生することが可能となる。 （もっと読む）

【課題】タイミング生成器及びその動作方法を提供する。
【解決手段】タイミング生成器は、クロック生成部、制御ワード出力レジスタ、同期部、及び複数遅延分解能信号生成部を含む。クロック生成部は、基本クロック信号及び基本クロック信号の単位周期より短い単位周期を有する高遅延分解能クロック信号を生成する。制御ワード出力レジスタは、生成された基本クロック信号に制御ワードを同期させて第１制御ワード出力信号を出力する。同期部は、出力された第１制御ワード出力信号を高遅延分解能クロック信号に同期させて第２制御ワード出力信号を出力する。複数遅延分解能信号生成部は、出力された第２制御ワード出力信号及び高遅延分解能クロック信号の入力を受けて互いに異なる遅延分解能を有する追加的な制御ワード出力信号を生成して出力する。従って、互いに異なる多様な遅延分解能を有する多数の制御ワード出力信号を選択的に出力可能である。 （もっと読む）

【課題】高速に動作するＬＳＩ間で正確なタイミング設定を可能にする。
【解決手段】遅延回路において、遅延時間制御信号によって信号の伝搬に伴う遅延時間を制御される第１の遅延素子８と前記信号の位相を反転する位相反転素子９とを含む、そのような周波数可変発振器２から前記遅延時間制御信号Ｖｃｎｔｌの供給を受ける第２の遅延素子８と、前記第２の遅延素子８と直列に接続され、前記信号が伝搬する調整素子１０と、を備え、前記第２の遅延素子８と前記調整素子１０との合計の遅延時間が調整される。 （もっと読む）

【課題】 クロック信号を用いない非同期式で設計されたシステムを内蔵する半導体集積回路において、消費電力や電磁ノイズを抑えながら回路ブロックの動作終了のタイミングを安定して生成する。
【解決手段】 半導体集積回路は、発振信号を生成するリングオシレータ４０と、リングオシレータによって生成される発振信号に含まれているパルスをカウントすることにより計測カウント値を求め、計測カウント値を設定カウント値と比較することによりカウント終了信号を活性化するカウント回路５０と、被制御回路ブロックにおけるイベント開始のタイミングに同期してリングオシレータに供給すべき発振制御信号を活性化すると共に、カウント回路から出力されるカウント終了信号の活性化に同期して被制御回路ブロックにおけるイベント終了のタイミングを生成する遅延制御回路３０とを具備する。 （もっと読む）

【課題】 演算速度を一定に保ちつつ、プロセスパラメータや温度等の外部要因の変動に対して消費電力を低減する。
【解決手段】 外部から外部電源電圧ＶＥＸを供給されて、この外部電源電圧以下の内部電源電圧ＶＩＮを出力する電源回路ＰＷと、内部電源電圧を与えられて所定の演算を行うシステムモジュールＳＭ１、ＳＭ２と、内部電源電圧を与えられたときにおけるシステムモジュールの演算速度を測定し、この演算速度に基づいて、外部電源電圧を第１のレベルに設定することを外部へ要求する第１の制御信号ＲＱと、電源回路に内部電源電圧を第２のレベルに設定することを要求する第２の制御信号ＣＴＬ、ＶＧとを出力するパフォーマンスモニタ回路ＰＭとを備え、電源回路は、与えられた第２の制御信号に基づいて第２のレベルを有する内部電源電圧を出力する。 （もっと読む）

【課題】 製造時の素子のバラツキの影響を受けることなく音声信号を抽出するパルスカウント検波回路を提供する。
【解決手段】 上記課題を解決するために、本発明に係るパルスカウント検波回路１は、入力されたＦＭ信号を所定の時間だけ遅延させる遅延回路２と、ＦＭ信号と遅延回路２から出力されるＦＭ信号とからパルス信号を生成する演算回路３と、演算回路３から得られたパルス信号を音声信号に変換する音声信号変換回路４と、を備える。 （もっと読む）

【課題】 デューティ差の大小によらず広い周波数範囲で正確に動作するデューティ検出回路を提供する。
【解決手段】 デューティ検出回路１００の主回路部１１０は、信号線S1に接続された第１及び第３のキャパシタC1及びC3と、信号線S2に接続された第２及び第４のキャパシタC2及びC4と、RCLK信号及びFCLK信号を受けてスイッチングする第１乃至第４の積分トランジスタTr1乃至Tr4と、電源VDDと積分トランジスタTr1及びTr3のドレインとの間に挿入された第１のバイアストランジスタTr5と、積分トランジスタTr2及びTr4のソースとグランドGNDとの間に挿入された第２のバイアストランジスタTr6とを備えている。キャパシタC1，C2はRCLK信号及びFCLK信号にあわせて交互に充放電される。FCLKサンプリング期間はRCLKサンプリング期間から半周期遅れで開始される。 （もっと読む）

【課題】 待機モードから通常モードに速やかに復帰することができる半導体集積回路における上記待機モードでの消費電力の低減を図る。
【解決手段】 自走モードと逓倍モードとを備えたクロック生成回路（１０）と、上記クロック生成回路によって生成されたクロック信号に同期動作可能な内部回路（４０）と、基準クロック信号を生成する発振回路（３０）と、通常モードと待機モードとの切り換えを制御可能な動作モード制御回路（２０）とを設ける。上記発振回路の発振動作が安定する前に上記自走モードによるクロック信号が生成されることにより、これに同期して内部回路が通常モードで動作することができ、待機モードから通常モードへの復帰時間が短縮される。そして上記待機モードにおいては、上記発振回路の上記発振動作が停止されることで消費電力が低減される。 （もっと読む）

【課題】 クロックスキューを低減し、動作マージンを十分に確保することが可能な半導体集積回路を提供する。
【解決手段】 遅延回路８による遅延時間ＤＬ１とクロックツリー１１による遅延時間ＤＬ１１との和が、遅延回路９による遅延時間ＤＬ２とクロックツリー１２による遅延時間ＤＬ１２との和と等しくなるように、遅延回路８，９の遅延時間ＤＬ１，ＤＬ２が調整される。このように、予め任意に遅延時間をプログラムすることができるプログラマブル遅延回路８，９を設けたことによって、機能ブロック３，４に供給される内部電源電圧Ｖ１，Ｖ２の差が大きい場合でも、機能ブロック３，４間のクロックスキューを低減することができる。したがって、低消費電力の半導体集積回路において、クロックスキューを低減することができ、動作マージンを十分に確保することが可能になる。 （もっと読む）

【課題】簡易な仕組みで制御可能な遅延回路及びそれを用いたリングオシレータを提供する。
【解決手段】入力信号の一方のレベルに基づき第１導電型トランジスタ（Ｍ６）が導通する場合、ソース電源ラインとシンク電源ラインとの間に、一方のソース側トランジスタ（Ｍ４）、第１導電型トランジスタ（Ｍ６）、第２駆動トランジスタ（Ｍ９）を夫々介した第１電流経路を形成するとともに、他方のソース側トランジスタ（Ｍ５）と他方のシンク側トランジスタ（Ｍ１１）の接続部から、入力信号の一方のレベルを反転させ且つ遅延させた出力信号を出力し、入力信号の他方のレベルに基づき第２導電型トランジスタ（Ｍ７）が導通する場合、ソース電源ラインとシンク電源ラインとの間に、第１駆動トランジスタ（Ｍ３）、第２導電型トランジスタ（Ｍ７）、一方のシンク側トランジスタ（Ｍ１０）を夫々介した第２電流経路を形成する。 （もっと読む）

【課題】従来よりも細かい可変幅で発振周期を微調整することができるリングオシレータ回路を提供する。
【解決手段】リングオシレータ本体は、複数の論理ゲートのうちの１つが２入力以上の切替回路であって、切替回路の出力信号が、第１の経路を介して入力される第１の信号に応じて立ち上がり、第２の経路を介して入力され、第１の信号と同一極性で伝播遅延時間が２段分のインバータの遅延時間に相当する時間だけ異なる第２の信号に応じて立ち下がる。デューティ補正回路は、複数の論理ゲートのうちの１つである第１の論理ゲートの出力信号の立ち上がりを検出する第１の検出回路と、第１の論理ゲートの次の段の第２の論理ゲートとなるインバータの、第１の論理ゲートの出力信号と逆極性の出力信号の立ち上がりを検出する第２の検出回路と、第１および第２の検出回路の出力信号を合成する合成回路と、合成回路の出力信号を２分周し、クロックとして出力する分周器とを備える。 （もっと読む）

【課題】同期回路を含む電子機器の電池電圧が低下してきた場合に、その電子機器の動作維持に対応できる上に、その構成が簡易であるクロック発生回路の提供。
【解決手段】カウンタ回路１４は、基準クロック発生回路１１からの基準クロックＳＣＬＫの１周期内において、リングオシレータ１３からのパルスＲＣＬＫをカウントする。ここで、このパルスＲＣＬＫの周波数は、電源３の電圧値を反映させたものとなり、そのカウント値もそれを反映させたものとなる。分周制御回路１５は、カウンタ回路１４のカウント値に従って、クロック分周回路１２の分周比を設定する。クロック分周回路１２は、その設定された分周比に応じて、基準クロック発生回路１１からの基準クロックＳＣＬＫを分周させて、その周波数を低下させる。 （もっと読む）

【課題】
抵抗素子を用いることなく、トランジスタの特性変動による遅延時間のばらつきを押えることができる補正回路を提供する。
【解決手段】
半導体集積回路を構成するトランジスタの特性変動を補正するための制御信号を生成する補正回路１０であって、電源端子と制御信号を取り出す制御ノードとの間にＰチャネル型トランジスタ２ｂを、制御ノードと接地端子との間にＮチャネル型トランジスタ２ａを夫々備え、Ｐチャネル型トランジスタ２ｂのゲートに内部生成した電源電圧と接地電圧との間の中間電圧を入力し、Ｎチャネル型トランジスタ２ａのゲートに電源電圧を入力する。 （もっと読む）

【課題】遅延または周波数の安定度低下やコスト増加を抑えることができ、設計時間も短縮することが可能な遅延安定化回路および半導体集積回路を提供する。
【解決手段】キャパシタと抵抗からなるパッシブなノイズフィルタ１３と、ノイズフィル１３を経由して電源の電力が供給される論理ゲートを含む可変遅延回路１１１を含むリングオシレータ１３と、外部から入力されたクロックを基準に用いて可変遅延回路１１１の遅延変動を抑えるための遅延制御信号ＤＣＴＬを可変遅延回路１１１に出力するフィードバック制御回路１２と、を有し、リングオシレータ１３によりクロックＣＬＫを出力する。 （もっと読む）

【課題】 本発明の課題は、電流源の設定電流が小さい場合でも高精度な遅延時間を得ることができる遅延回路及び発振回路を提供することである。
【解決手段】 電流値が設定可能な電流源（Ｉ１）と、電流源によって充電されるコンデンサ（Ｃ１）と、コンデンサに蓄積されたの電荷を放電するスイッチング素子（Ｍ１〜Ｍ１０）と、コンデンサの充電電圧と基準電圧とを比較するコンパレータ（ＣＭＰ１）とを備え、スイッチング素子がオフしてコンデンサの充電を開始し、コンデンサの電圧が基準電圧に達するまでの時間を遅延時間として出力する遅延回路において、電流源の設定電流値が小さい場合は、スイッチング素子のリーク電流を少なくしている。 （もっと読む）

【課題】
発振信号が歪んでしまうのを確実に回避することができるようにする。
【解決手段】
発振信号生成部Ｐ１の各遅延回路２１においては、第１制御信号Ｓｃ１に応じた所定量の電流を供給する第１電流供給部Ｐ４を、電源電圧と差動対部Ｐ３との間に設けるようにしたことにより、この差動対部Ｐ３と第１及び第２伝送線Ｌ１、Ｌ２と可変抵抗部Ｐ６とを電源電圧からフローティングしたような状態にすることができる。この結果このフローティングしたような状態となっている部分に接続される電圧を調節することにより、発振信号Ｓｏの発振中心電圧を、遅延回路２１の動作が線形領域から外れないように制御することができる。 （もっと読む）