【課題】１桁以上時間分解能を向上させることができる微小時間差回路及び時間測定回路を提供する。
【解決手段】所定の基準クロック信号を受け、第１発振周波数を発生する電圧制御発振回路を具える第１位相同期ループ回路と、前記第１位相同期ループ回路と同じ基準クロック信号を受け、前記第１発振周波数と異なる第２発振周波数を発生する電圧制御発振回路を具える第２位相同期ループ回路とを具え、前記第１位相同期ループ回路と前記第２位相同期ループ回路の出力信号の遅延時間差から微小時間を得る。 （もっと読む）

ＤＰＣ（２００）であって、周波数源（２０）と、クロック信号を受信し複数の位相シフトされたクロック信号を生成する遅延ロックループ（２２０）と、合成信号の所望の周波数を識別する入力信号を受信する為の、ＤＰＳ（２８２）とＤＡＣ（２８４）とを有した制御装置（２８０）と、複数の位相シフトされたクロック信号を受信し、位相シフトされたクロック信号の１シーケンスを選択し、粗い合成信号を出力する選択回路（２７０）と、可変遅延セル（２９０）とがあるＤＰＣ（２００）であり、可変遅延セル（２９０）が、粗い合成信号を修正して、周波数が実質的には所望の周波数である合成信号（２９２）を生成する為に、粗い合成信号を受信するべく選択回路に結合された第１の入力と、微同調調整信号を受信する為に制御装置に結合された第２の入力とを有している。ＤＰＣには更に、ＤＰＣを較正するトレーニング装置がある。
（もっと読む）

【課題】半導体集積回路装置の制御対象回路に与える制御信号が製造プロセスや電源電圧、周囲温度などの変動によって変動するのを抑制すること。
【解決手段】外部クロックｅｘｔＣＬＫに基づき基準信号ａｃｔＣＬＫを生成する中央制御回路２側に、遅延値を制御するディジタル値ＤＣＴＲＬ［ｎ：０］からなる遅延制御信号を生成する遅延制御回路６を設け、中央制御回路２からローカル制御回路３に対して基準信号と遅延制御信号とを供給する。ローカル制御回路３に設けた可変遅延回路７は、遅延値がディジタル値で制御される単位遅延回路を多段に接続して構成され、メモリセルアレイ１に供給する各種の制御信号を、前記基準信号を前記遅延制御信号のディジタル値が示す所定の遅延値だけ遅延したタイミングで生成する。 （もっと読む）

【課題】二端子間に接続されて用いられる容量装置及び半導体装置並びにそれを用いたマルチバイブレータに関し、寄生容量の影響を低減できる容量装置及び半導体装置並びにそれを用いたマルチバイブレータを提供することを目的とする。
【解決手段】 本発明は、二端子（ａ、ｂ）間に接続される容量装置（Ｃ100、Ｃ200）において、複数の容量素子（Ｃ10、Ｃ20）を、二端子（ａ、ｂ）の両方の端子から見た素子容量（Ｃ11、Ｃ21）及び寄生容量（Ｃ12、Ｃ22）の配置が対称となるように接続したことを特徴とする。 （もっと読む）

【課題】
所望の分数逓倍、分周クロックを出力し、面積、電力の増大を抑止するクロック生成回路の提供。
【解決手段】
複数段の遅延回路１０Ａ_１〜１０Ａ_４を備え、入力される信号の遅延を測定する第１の遅延回路列と、第１の遅延回路列に対し信号伝播方向が逆向きに配置され、複数段の遅延回路１０Ｂ_１〜１０Ｂ_４を備えた遅延再現用の第２の遅延回路列と、を備え、第１の遅延回路列で遅延が検出された位置の遅延回路から出力される信号に基づき、前記遅延が検出された位置に対応する、前記第２の遅延回路列の遅延回路において、遅延回路の出力端子が入力端子に帰還されて閉ループを構成しリング発振回路を構成し、リング発振回路の発振出力が、第２の遅延回路列の出力端子から取り出される。第１の遅延回路列の前段には、制御信号に基づき、入力信号に対する出力信号の位相が可変に制御する位相補間器２０_１、２０_２を備え、第１の遅延回路列は、位相補間器２０_１、２０_２の出力信号の位相差を測定する。 （もっと読む）

【課題】遅延時間を細かく制御でき、発振回路の発振周波数のステップ幅を低減でき、且つ簡単な回路構成でディジタル信号で制御可能な遅延回路を用いた発振回路を提供する。
【解決手段】遅延回路の最後段の遅延素子ＤＬＹｎの出力信号ＣＫｎはＮＡＮＤゲートＮＧＴ１を介して、遅延回路の入力端子に帰還され、環状発振回路（リングオシレータ）が構成され、ＮＡＮＤゲートＮＧＴ１の一方の入力端子は遅延素子ＤＬＹｎの出力端子ＯＵＴに接続され、他方の入力端子は発振回路の動作／停止状態を制御する制御信号Ｓ_ＯＮの入力端子に接続されている。 （もっと読む）

可変動作周波数をもつディジタル処理コンポーネント（１００）の給電レベル、ＶＤＤ、を調節するための制御回路（１２５）が開示される。制御回路（１２５）は、Ｎ個の遅延セル（２０１）と給電調節回路（２１０、２１５、２２０）とを包含する。Ｎ個の遅延セル（２０１）は直列に結合され、その各々はＶＤＤの値により決定される遅延Ｄを持ち、その結果最初の遅延セル（２０１ａ）の入力に印加されたクロック縁はＮ個の遅延セル（２０１ｎ）を通り順次リップルする。給電調節回路（２１０、２１５、２２０）はＶＤＤを調節可能でまた（ｉ）少なくともＫ遅延セル（２０１）及びＫ＋１遅延セル（２０１）の出力をモニタし、（ｉｉ）クロック縁がＫ遅延セル（２０１）の出力に到達しそしてＫ＋１遅延セル（２０１）の出力には到達していないことを決定し、（ｉｉｉ）それに応じＶＤＤを調節可能な制御信号を発生する。
（もっと読む）

【課題】 発振周波数の調整範囲を広く取ることによって製造歩留まりを向上させることができる発振器を得る。
【解決手段】 リング状に接続された複数の遅延回路とを有する発振器において、各遅延回路は、直列に接続されたインバータ、遅延部及び遅延微調整部を有し、遅延部は、外部から入力された制御電圧に応じた遅延を入力信号に付加し、遅延微調整部は、外部から入力された微調整信号に応じた遅延を入力信号に付加する。また、定電流回路と電圧制御回路とを有する。そして、電圧制御回路が電圧制御信号に応じた電圧を定電流回路に供給する。また、定電流回路が電圧に応じた電流を各遅延回路に供給する。そして、複数の遅延回路が電流に応じた遅延を入力信号に付加する。 （もっと読む）

連続する２つの遅延素子（Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５）ごとに複数の結合点（Ａ１，Ａ２，Ａ３，Ａ４，Ａ５）で結合された、遅延素子（Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５）の直列結合を備え、前記遅延素子（Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５）の直列結合はそれぞれ第１信号（ｙ）及び第２信号（ｘ）に結合された第１端（Ａ０）及び第２端（Ａ５）を持っており、第１及び第２信号（ｘ，ｙ）は同一周波数を持っていると共に互いに位相がずらされているパルス発生器において、２つの互いに異なる結合点（Ａ２，Ａ３）に結合され、２つの異なる結合点間の遅延素子の数と遅延素子の直列結合の総遅延時間との比率によって決定される時間幅の出力パルス（Ｏ）を発生するゼロクロス検出器（３）をさらに備えることを特徴とする。
（もっと読む）

【課題】
高速、高精度の動作を実現できるパルス幅変調回路を提供すること。
【解決手段】
本発明にかかるパルス幅変調回路では多相クロック生成回路２によって基準クロックに基づき多相クロック信号を生成する。そして、入力データと、多相クロック生成回路２によって生成された多相クロック信号とに基づいてパルス幅変調信号を生成する。ここで、多相クロック生成回路２は、位相ロックループ回路を有し、位相ロックループ回路によって生成された中間クロック信号をさらに位相補間することにより多相クロック信号を生成する。 （もっと読む）

【課題】低い電源電圧で動作し、かつ、高い周波数で発振することができる周波数可変発振回路並びにそれを用いた広い発振周波数範囲を有する位相同期回路及びクロック同期回路を提供すること。
【解決手段】ｐＭＯＳ及びｎＭＯＳトランジスタのゲートを相互に接続して入力端子とし、かつ、ドレインを相互に接続して出力端子とした相補型増幅回路を用いて差動増幅回路及び入出力端子を互いに交叉して接続した正帰還回路を構成し、差動増幅回路の出力端子間に正帰還回路を接続し、前記相補型増幅回路のソース電流を制御するための周波数制御信号をゲートに入力するＭＯＳトランジスタと前記相補型増幅回路とを電源端子と接地端子の間に直列に接続して構成した遅延回路を環状に縦続接続して周波数可変発振回路を構成する。 （もっと読む）

本発明に係る可変遅延回路は、直列に接続され、基準クロック信号又はデータ信号を順次遅延させる複数段の第１可変遅延素子と、複数段の第１可変遅延素子に並列に接続され、基準クロック信号を遅延させる第２可変遅延素子と、複数段の第１可変遅延素子によって遅延された基準クロック信号の位相を、第２可変遅延素子によって遅延された基準クロック信号の位相とを比較する位相比較器と、位相比較器の比較結果に基づいて、複数段の第１可変遅延素子によって遅延された基準クロック信号の位相を、第２可変遅延素子によって遅延された基準クロック信号の所定のサイクル後の位相と略等しくすべく、複数段の第１可変遅延素子のそれぞれの遅延量を制御する遅延量制御部とを備える。 （もっと読む）

電圧制御発振回路（１５）内に互いに異なる段数の独立した複数のリング発振回路を設け、セレクタ（２２）により何れか１つのリング発振回路の出力を帰還クロック信号（ＦＢ）として選択的に出力することで、独立しているリング発振回路の出力が常に帰還クロック信号として出力されるようにして、動作速度が高速であってもデューティ比が崩れていない帰還クロック信号を出力でき、入力信号（ＤＬＬＩ）が出力されるまでの遅延時間を任意に調整できるようにする。
（もっと読む）

複数のブロック３１、３２により構成され、各ブロック３１、３２が独立したクロック回路４１、４２を有し、可変電源１０１により動作する多電源半導体装置において、クロック生成回路１０から複数のブロック３２に供給されるクロック信号に、可変電源１０１の電圧値に基づいて遅延量が変化する可変遅延回路２０を設ける。このことにより、可変電源１０１の電源電圧を変化させた場合でも、ブロック間のクロックスキューが低減される。 （もっと読む）

【課題】半導体集積回路の動作速度を保証すると共に、ダイナミック回路の動作時のピーク電流が単一時間に集約されることを防ぎ、ＥＭＩを抑制することを目的とする。
【解決手段】トランジスタ駆動能力測定回路３３３によりプロセスのばらつきによるトランジスタの駆動能力を測定し、クロックパルス変更回路４４４にて測定結果に基づいてクロックパルスの立ち上がりおよび立ち下りのタイミングを変更することにより、最適なタイミングでダイナミック回路２５１を動作させることができ、半導体集積回路の動作速度の保証を行うことができる。 （もっと読む）

【課題】 電流制御型発振回路４から出力されるクロック８の遅延量を細かく設定する。
【解決手段】 制御電圧１を入力し、この制御電圧１の大きさに対応した可変電流３を出力するＶ／Ｉコンバータ２と、可変電流３を入力し、この可変電流３の大きさに対応した周波数のクロック８を出力する電流制御型発振回路４と、クロック８、及び可変電流３を入力し、この可変電流３の大きさに対応した遅延をクロック８につけて出力する電流制御型遅延回路９とを備えるものとした。 （もっと読む）