【課題】クロック生成装置において、リングオシレータが高温になるのを抑える。
【解決手段】クロック生成装置１０は、リングオシレータ１３の出力信号を割り算器１９が算出した分周比で分周する第一分周器２１と、第一分周器の出力信号をニ分周する第二分周器２３と、リングオシレータの出力信号のパルス数を所定時間計測するカウンタ１５，２５と、割り算器と、比較器２９とを備える。割り算器は、第一分周器からの出力信号が、所定周波数のクロック信号となるよう第一分周器に設定する分周比を演算する。一方、比較器は、カウンタのカウント値と閾値とを比較し、カウント値が閾値以上である場合、第二分周器に入力するイネーブル信号をオフにして、第二分周器の分周機能をオフし、カウント値が閾値未満である場合には、イネーブル信号をオンにして、第二分周器の分周機能をオンにする。これにより、リングオシレータが高温の時、クロック周波数を半減させる。 （もっと読む）

【課題】クロック逓倍してクロック信号を発生するクロック発生回路のロックインタイムを短縮する。
【解決手段】ロックイン状態において、２つの数値データＣｉ，Ｃ（ｉ＋１）を積和演算器が出力し、各数値データに従って発振器１１の発振周期を設定して、その出力クロック信号のパルス数をカウントして第１および第２のカウント値を生成する。これらの２つの数値データと２つのカウント値と周期目標データとに従って、発振器の発振周期を設定する第３の数値データを生成して、発振器の発振周期を設定する。 （もっと読む）

飛行時間式の陽電子放出型断層撮影（ＰＥＴ）スキャナ２の放射線検出器１０にて、放射線検知部２０が放射線検出事象を表す信号２２を生成する。時間−デジタル変換器３４は、リング発振器３６，３６’として動作可能に相互接続されたデジタル遅延素子４０と、少なくとも信号２２が生成された時のリング発振器の状態に基づいて、放射線検出事象のタイムスタンプを生成するように構成された読み出し回路５０，５２，６０，８２，８４，８６，８８とを含む。デジタル遅延素子に動作的に接続された遅延調整素子４６が、デジタル遅延素子に実質的に共通の遅延を設定する。更に或いは代替的に、デジタル遅延素子４０は、自身の遅延より実質的に長い移行時間を有する読み出しバッファ４８’と、遅延素子の値をデジタル化するアナログ−デジタル変換器８２，８４と、デジタル化された値に基づいてリング発振器３６’の状態を計算するデコード回路８６，８８とを含む。
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【課題】 外部発振回路の基本周波数を上げずに高解像度の画像対応可能な高精度で安定したパルス幅変調（ＰＷＭ）パルス信号発生装置を提供すること。
【解決手段】 ＰＷＭパルス信号発生装置は、第１のＰＬＬ制御回路４１０と、複数の基本遅延素子を直列接続したリング発振器４２０と、遅延比率調整回路３３０と遅延回路３５０からなる遅延パルス発生回路とを含む。遅延比率調整回路３３０によって生成された遅延比率Ｒを有する調整用遅延素子１個を初段とし、基本遅延素子を複数個直列接続して遅延回路３５０を形成する。リング発振器４２０の各遅延素子からの出力パルス信号と遅延比率に対応する遅延量を有する遅延回路３５０の各遅延素子からの出力パルス信号を重畳することを用いて、パルス幅変調を行い各種パルス幅のクロックパルスを生成することが可能となる。 （もっと読む）

【課題】構成素子の全体を集積回路で実現できる上に、遅延時間の精度を向上でき、しかも集積回路ごとの遅延時間のばらつきを低減できる遅延時間発生回路の提供。
【解決手段】電圧検出回路１は、電源電圧が所定値を上回るときに、その旨を示す検出信号を出力する。カウンタ３は、電圧検出回路１から検出信号が出力されたときに、発振回路３からのクロックの計数動作を開始する。メモリ５には、電圧検出回路１から検出信号があったときを起点とする任意の遅延時間、および発振回路１の発振周波数に基づいて決定される設定値が予め格納されている。コンパレータ７は、カウンタ３の計数値をメモリ５に格納される設定値と比較し、その計数値がその設定値と一致したときに遅延信号を出力する。 （もっと読む）

【課題】簡素化された回路構成で、不必要にクロック信号の供給を遅延させることのないクロック信号発生回路を提供する。
【解決手段】発振器５の発振動作が開始されると、動作開始直後はパルス幅が狭く、安定するに従って所定の幅に近付くパルス信号ＯＣが出力される。パルス信号ＯＣは遅延素子６で所定時間遅延され、遅延パルス信号ＤＬとしてＦＦ７，８に与えられる。ＦＦ７では、パルス信号ＯＣが遅延パルス信号ＤＬの立ち上がりで保持されるので、信号Ｓ７はパルス信号ＯＣの幅が所定時間よりも短い間は“Ｌ”、パルス幅が所定時間を越えると“Ｈ”になる。一方、ＦＦ８では、パルス信号ＯＣが遅延パルス信号ＤＬの立ち下がりのタイミングで保持されて反転出力端子／Ｑから出力されるので、信号Ｓ８は常に“Ｈ”となる。これにより、ＡＮＤゲート９から所定のパルス幅のクロック信号ＣＫが出力される。 （もっと読む）

リングオシレータによって生成された発振信号の周波数は、複数のスタンダードセルマルチプレクサの選択から出力までの遅延を決定するために使用される。リングオシレータは、偶数あるいは奇数の数のスタンダードセルマルチプレクサ以外に能動論理素子を有さない。発振信号の信号経路は、リングオシレータのマルチプレクサの選択入力リードを通る。リングオシレータは、信号伝播遅延がマルチプレクサに供給された電圧に依存してどのように変わるのかを特徴づけるために使用されることができる。テスト回路の最もクリティカルな回路経路を通って信号が伝わり続けることができる最小供給電圧が、モデル化されることができる。更に、リングオシレータは、リアルタイムでタイミングおよび信号伝播遅延をモニタするために、オペレーショナル回路の中に組み込まれることができる。遅延のリアルタイムモニタリングは、適応性のある電圧スケーリングの利点を強化し、これは、携帯電話における信号処理回路の中で使用される。
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【課題】 簡単な回路構成で回路規模の増大を抑えたまま、複数の変調度に対応することができるスペクトラム拡散クロックジェネレータを提供する。
【解決手段】 入力されたクロックＣＬＫを単位遅延量だけ遅延して出力する遅延セル１１が複数直列に接続された遅延回路１０と、その遅延回路１０にクロックＣＬＫを入力するクロック入力回路２０＿０，２０＿１，…，２０＿７と、２入力ＮＡＮＤゲート２，インバータ３からなるバイパス回路４とを備え、深い変調度用の第１のモードでは、遅延回路１０の、クロックＣＬＫの伝搬の上流側からその遅延回路１０の途中の第１ポイントＰ１まで伝搬してきたクロックＣＬＫをその第１ポイントＰ１の直近の下流の遅延セル１１に伝え、浅い変調度用の第２のモードでは、第１ポイントＰ１まで伝搬してきたクロックＣＬＫを、遅延回路１０の途中をバイパスして、その遅延回路１０の、第１ポイントＰ１よりクロックＣＬＫの伝搬の下流側の第２ポイントＰ２の遅延セル１１に入力する。 （もっと読む）

本発明は、プロセッサとランダムアクセスメモリとの間で使用されるダブルレート・インタフェース及び方法に関するものであり、このダブルレート・インタフェースは、ランダムアクセスメモリからのデータストローブ信号に遅延を生じさせる手段を含む遅延線を備え、この遅延線は、データストローブ信号の遅延がセットアップ時間とデータバスの立上り時間の合計に等しくなるように構成されている。上記インタフェースは、遅延ロックループを備えた遅延線を含み、この遅延ロックループはリング発振器を備えている。
このリング発振器はバッファ及びバーニア遅延回路を含む。
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【課題】コントローラから直交変調器に入力する制御信号を連続的に変化させて基準クロックの周期内のまたは周期を超えた連続的な任意の遅延量の設定を行う。
【解決手段】直交変調器（任意の位相遅延を与える回路）と組み合わせたコントローラおよびカウンタを用いて基準クロックに同期したパルス信号に対し任意の遅延時間のパルス信号および遅延クロック信号を高精度で発生させる方法において、コントローラから直交変調器に入力する制御信号を連続的に変化させて基準クロックの周期内のまたは周期を超えた連続的な任意の遅延量を設定して、無限の連続位相変化が可能な特性をもつ直交変調器とカウンタとの組み合わせによる高周波およびトリガ信号の連続遅延を行う。 （もっと読む）

【課題】 スキャンパス法によるディレイテストを迅速に開始できるとともに高速且つ高精度な実行が可能なパルス発生回路を提供する。
【解決手段】 ２つの遅延信号の遅い方の第２遅延信号ＣＬＫ２の入力クロックからの遅延時間が調整可能な遅延回路部５１，５２、単安定マルチバイブレータ５３、単安定マルチバイブレータの出力信号が入力に帰還する正帰還ループであって遅延回路部内の入力クロックから第２遅延信号に至る信号遅延経路を経由する場合としない場合の２つを個別に形成する制御と遅延回路部の遅延時間の調整を行う制御回路５５、正帰還ループの発振周波数を測定する発振周波数測定回路６０、及び、入力クロックと２つの遅延信号から入力クロックの１周期内に時間差が第２遅延信号の入力クロックからの遅延時間と同等となる少なくとも２回の立ち上がりまたは立ち下がりエッジを有するパルス信号ＣＬＫ３を生成するパルス生成回路５６を備える。 （もっと読む）

【課題】位相比較回路等を用いることなく、簡単な構成で遅延フィードバック値を容易に得ることができ、複雑な制御を容易に行うことができるデジタルＤＬＬ回路を提供する。
【解決手段】遅延目標値を保持するレジスタ１１、リングオシレータ１２、測定周期を決めるために、外部の基準クロックＲＣＬＫをカウントする第１カウンタ１３、第１カウンタ１３で決まる測定周期ごとにリングオシレータ１２の発振出力クロックＣＬＫをカウントする第２カウンタ１４、デジタル制御の可変遅延回路１５、および第１カウンタ１３のカウント値Ｃ１を基に、第１カウンタ１３および第２カウンタ１４のリセット、起動、さらに必要に応じて停止の制御を制御信号ＣＴＬ１、ＣＴＬ２に基づいて行い、第２カウンタ１４のカウント値Ｃ２とレジスタの遅延目標値ＤＶをデジタル演算して、この演算結果を可変遅延回路１５に遅延制御値ＤＣＶとして与える制御回路１６を有する。 （もっと読む）

【課題】信号の立ち上がり側と下がり側の遅延は個別に制御でき、クロックのデューティーずれやデータ信号の立ち上がり/立ち下がりの遅延差を補償することができるデジタルＤＬＬ回路を提供する。
【解決手段】信号の立ち上がりエッジ側遅延指定のための第１遅延指定値を保持する第１レジスタ１１、信号の立ち下がりエッジ側遅延指定のための第２遅延指定値を保持する第２レジスタ１２、信号の立ち上がり側と下がり側の遅延を個別に制御可能なデジタル制御可変遅延回路１３、および可変遅延回路１３の立ち上がり側遅延と立ち下がり側遅延をそれぞれ第１レジスタ１１の第１遅延指定値および第２レジスタ１２の第２遅延指定値に維持するよう制御を行う制御回路１４を有する。 （もっと読む）

【課題】遅延回路１を構成するトランジスタ素子のばらつきの影響を低減し、少ない余裕で発振周波数可変範囲を確保する。
【解決手段】第２のトランジスタＱ2に対してソース同士、ドレイン同士が接続された第３のトランジスタ素子Ｑ3と、前記第３のトランジスタ素子Ｑ3のゲートに接続され、当該ゲートにトランジスタ素子の特性のバラツキを補正するためのバイアス電圧を印加するためのバイアス生成回路１０とを備える。前記バイアス生成回路１０は、遅延回路１と同一の基板から形成された少なくとも１つのトランジスタ素子Ｑ6を備え、このトランジスタ素子Ｑ6を用いて前記バイアス電圧を生成する。 （もっと読む）

【課題】内部ブロックの動作による電源変動によっても外部出力クロックの出力に影響を及ぼさないことにより、より安定したクロック信号を供給することの可能な半導体装置を提供する。
【解決手段】発振源１０２から出力されるクロックを基準として外部回路１１８とデータの授受を実行する半導体装置１００において、発振源から出力されるクロックを半導体装置に備わる内部回路１１４へ分配するクロック分配手段１１２と、クロックを外部回路に供給するクロック供給手段１０４と、外部回路に供給されるクロックとクロック分配手段の終端におけるクロックとの位相差を検出する位相差検出手段１０６と、位相差検出手段で検出された位相差のデータを元にクロック供給手段から出力されるクロックの遅延を調整するクロック遅延調整手段１１０と、を含むことを特徴とする。 （もっと読む）

【課題】電源電圧に基づき２つの異なる電圧が出力可能となり、該２つの電圧のデューティ比によって負荷に流れる電流を制御する電流制御回路において、電源電圧の影響を受けないようにする。
【解決手段】電流制御回路１６は、発振回路２０から構成され、発振回路２０は、オペアンプ２２を用いた無安定マルチバイブレータからなる。オペアンプ２２は、その電源電圧として、前記電源電圧Ｖｐまたは前記電源電圧Ｖｐの変動を反映した電圧が供給され、発振時に、−側端子に直列接続された抵抗ＲｔとコンデンサＣｔとの接続点が接続され、＋側端子に一端にオペアンプ２２の出力電圧Ｖｏが印加された抵抗Ｒｆの他端と一端に所定電圧Ｖｚが印加された抵抗Ｒｓの他端との接続点が接続される。これにより発振回路２０は、電源電圧Ｖｐが上昇するに連れてデューティ比が減少し、電源電圧が減少するに連れてデューティ比が増加する特性をそれ自身が持つ。 （もっと読む）

【課題】比較的簡易な構成で、パルス信号の立ち上がり時間、立ち下がり時間を制御し、かつ、短い繰り返し周期でパルス信号を発生すること。
【解決手段】制御信号供給部１０２は、間欠制御信号Ｓ１から、ベース端回路制御信号Ｓ１２とエミッタ端回路制御信号Ｓ１３を生成し、間欠動作回路１０３へ出力する。間欠動作回路１０３内のバイポーラトランジスタ３０４のベース端電圧が、ベース端回路制御信号Ｓ１２により切り替えられて、ベース端回路制御信号Ｓ１２がオンとなる時間だけコレクタ−エミッタ電流が急激に流れだし寄生容量のチャージ時間が短縮される。一方、エミッタ端回路制御用信号Ｓ１３がオンとなる時間だけエミッタ電圧が切り替えられて、この間コレクタ−エミッタ電流が流れ、これに伴い回路電流が流れ出す。そして、回路電流に追従して、発信信号が増幅されて、出力端子３０６からパルス信号として出力される。 （もっと読む）

【課題】この発明は、クロックのデューティの変動を自動的に検出し、これを補正することを目的とし、さらにクロック波形に変動や歪み等が生じる場合においても正確に受信クロックのデューティを補正し良好なクロックを後段回路に供給するデューティ検出および補正回路を提供することを目的とする。
【解決手段】クロックの電圧レベルが第１の電圧レベルから第２の電圧レベルに遷移する第１の遷移点とクロックの電圧レベルが第２の電圧レベルから第１の電圧レベルに遷移する第２の遷移点とが略一致するような遅延量を与えてクロックを遅延させる遅延回路を設け、クロックの第２の遷移点と遅延量により遅延されたクロックの第１の遷移点との位相差に基づいてクロックのデューティの変動を検出し、上記位相差に基づいてクロック生成回路の基準電圧を調整してデューティの補正を行う。 （もっと読む）

【課題】通常時の基準クロックより周波数の低い１本の試験用クロックによるディレイ・ライン回路の動作試験を可能とする。
【解決手段】ディレイ・ライン回路１０１は、遅延量を変更可能であり、基準クロック信号ＲＣＬＫに遅延を与えることができる。位相比較回路１０２は、基準クロック信号ＲＣＬＫとディレイ・ライン回路１０１の出力信号との間又は基準クロック信号ＲＣＬＫより周波数の低い試験クロック信号ＴＣＬＫとディレイ・ライン回路１０１の出力信号との間の位相差を検出可能である。また、制御回路１０３は、位相比較回路１０２の検出結果に応じて制御信号を出力し、ディレイ・ライン回路１０１の遅延量を制御する。さらに、ディレイ・ライン回路１０１に対して、ディレイ・ライン回路１０１の出力信号と基準クロック信号ＲＣＬＫとのいずれかを選択して入力できるよう構成されている。 （もっと読む）

【課題】クロック発生回路を提供する。
【解決手段】共有される電荷ポンプと複数個の増幅部とを備えるデューティサイクル補正回路を備える半導体装置及び方法である。複数個の増幅部は、クロック信号を発生させ、共有された電荷ポンプは、補正クロック信号に応答して制御信号ＶＣの電圧レベルを調節し、それぞれの増幅部に制御信号ＶＣを供給する。 （もっと読む）