周波数合成の方法と装置
DPC(200)であって、周波数源(20)と、クロック信号を受信し複数の位相シフトされたクロック信号を生成する遅延ロックループ(220)と、合成信号の所望の周波数を識別する入力信号を受信する為の、DPS(282)とDAC(284)とを有した制御装置(280)と、複数の位相シフトされたクロック信号を受信し、位相シフトされたクロック信号の1シーケンスを選択し、粗い合成信号を出力する選択回路(270)と、可変遅延セル(290)とがあるDPC(200)であり、可変遅延セル(290)が、粗い合成信号を修正して、周波数が実質的には所望の周波数である合成信号(292)を生成する為に、粗い合成信号を受信するべく選択回路に結合された第1の入力と、微同調調整信号を受信する為に制御装置に結合された第2の入力とを有している。DPCには更に、DPCを較正するトレーニング装置がある。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は一般に周波数合成に関し、特に、可変遅延セルを用いて周波数を精密に選択できるデジタル‐位相変換器に関する。
【背景技術】
【0002】
多数の装置、例えば携帯機器などの移動通信応用は、動作の際に周波数シンセサイザを使用する必要がある。このような周波数シンセサイザの1つには、遅延ロックループ(DLL)を持つデジタル‐位相変換器(DPC)が備えられている。図1が図示しているのは、所望の周波数Foutの出力信号82を生成する先行技術のDPC10の構成のブロック図である。DPC10には、周波数がFclkのクロック信号22を生成する固定周波数源20がある。DPC10には、遅延ロックループ30と、各々が複数の遅延素子(図示せず)を備えた複数のカスケードされた遅延線70(例えば、遅延線DL0から遅延線DL(N−1)までと、例えばマルチプレクサ(本明細書では「MUX」とも呼ぶ)である選択回路80と、例えばデジタル‐位相シーケンサ(DPS)などのデジタル制御装置90とがあり、遅延ロックループ30には、D1からDNまでのN個の調整可能な遅延素子を持つ主要な遅延線32があり、更に、DLL30の安定化回路を構成する位相検出器40とチャージポンプ50と低域通過フィルタ60とがある。
【0003】
操作中、遅延線32はクロック信号22を入力で受信し、次に、時間遅延された(又は位相シフトされた)クロック信号のセットを複数の出力で生成する。時間遅延はD1からDNまでの遅延素子によって生成され、遅延素子は、カスケード接続されており、所望のDPCの実装に依存して、例えば、インバータゲートや伝送線路ゲートなどでよい。なおまた、第1の遅延素子D1の一般的に入力である遅延線の第1の点での信号と、N番目の遅延素子DNの一般的に出力である遅延線の第2の点での信号との間の総合時間遅延は、制御信号、例えば、バイアス電圧Vtuneにより制御され、遅延線32へと入力される。この総合遅延は、例えば、クロック信号22の1周期である1波長(即ち360度)でもよいし、クロック信号22の半周期である半波長(即ち180度)でもよいし、特定の用途に必要な遅延のどれでもよい。理想的には、どの遅延素子も自身の遅延素子の出力で、入力波形を、遅延素子D1の入力から遅延素子DNの出力までの総計遅延を遅延素子の総数(即ちN)で除算したものに等しい時間を遅延させて、再現する。
【0004】
遅延素子D1〜D(N−1)には、それぞれ対応する出力タップT1〜T(N−1)があり、複数の遅延線70のそれぞれの遅延線DLの入力に接続されている。加えて、遅延素子D1の入力と遅延線DL0入力との間にタップT0が接続されている。各遅延素子D1〜D(N−1)は、クロック信号22の伝搬を遅延して、それぞれ対応する出力タップT1〜T(N−1)で対応する位相シフトされたクロック信号を出力する。それに応じて、遅延素子D1〜D(N−1)により出力された番号N〜1の位相シフトされたクロック信号は、出力タップT1〜T(N−1)を介して、タップT0で出力された(即ち、時間遅延がゼロ)クロック信号22と共に、DL1からDL(N−1)までのカスケードされた遅延線の入力へと供給される。
【0005】
動作中の安定性を確実なものにする為に、DPC10には位相検出器40があり、位相検出器40は一般的に、ソース20からのクロック信号22と、遅延線32からの、この場合には遅延素子DNの出力の信号である位相シフトされたクロック信号とを受信するよう接続されている。位相検出器40は、クロック信号22と位相シフトされたクロック信号との位相差を、所定の所望する位相シフトと比較し、チャージポンプにこの比較の結果の関数である誤差信号を出力する。
【0006】
チャージポンプ50は、対応する電荷を低域通過フィルタ60に充電し、低域通過フィルタ60は次に誤差信号をDLL同調信号に変換し、DLL同調信号は遅延線32に供給され、DLL30の動作中、位相シフトされたクロック信号とクロック信号22との間の位相関係を保つよう、即ち、遅延線32の総計遅延が所望の遅延になるまで、バイアス電圧Vtuneを調整する。DLL30が安定化され次第、MUX80はDPS90の制御下で従来通りに動作し、位相シフトされたクロック信号のシーケンスを1つずつMUX80の出力に接続して、周波数が所望の出力周波数Foutである出力信号82を供給する。
【0007】
DPS90のコアとして一般的に用いられる高速アキュムレータは、DPS90のデジタル入力92を用いて所望の周波数をプログラムし、DPS90のデジタル出力94をMUX80が用いて、合成された出力クロック82の所望の出力エッジについて適切な遅延パスを選択する。従ってDPS10は粗遅延の選択と微遅延の選択とを行う。粗遅延は主要な遅延線32の遅延素子群によりもたらされ、微遅延は、好ましくは、粗遅延素子の各々の出力の後にカスケードされているパッシブな遅延線70のアレイによりもたらされる。この実装は最終的に、入力基準クロックの理想的には1周期のうちに遅延される非常に多くのクロックエッジを生成する。
【0008】
このエッジ時間は、遅延パスの各遅延素子の遅延の累積に基づき量子化されたものと考えられている。DPSの出力を正しくデコードすることにより、入力基準クロックの周波数と異なる周波数のクロックを合成可能である。DPC10の複製性能は逆に、DPC10に備えられた遅延素子の数に関連していることが知られている。よって、特定の応用例の複製要求を満たすには、何千もの遅延素子又は量子化の工程が必要になる。しかし、これには実装上の問題がある。
【0009】
例えば、必要な遅延素子の数によっては、遅延素子のすべてを単一の集積回路に集積できないことがある。なおまた、アクティブな遅延セルのアプローチを用いた場合、このアプローチは電流ドレイン全体に良くない影響を与える。それでも、パッシブな遅延セル(例えば伝送線路)のアプローチを用いた場合、DPCの性能は不整合又はロードによるプロセス変動(単調増加性に良くない影響を与える)に大きく左右されやすく、その結果、性能が損なわれる。加えて、パッシブな遅延素子のアプローチは将来のIC技術への移植性がない。これは、特殊なプロセス用に設計された周波数シンセサイザが持つ構成要素がシンセサイザの性能をそのプロセスについて最大にするよう設計されているからである。このため、別のプロセスが加わるごとに、それに応じて周波数シンセサイザの性能をそのプロセスに関し最大にする為に、周波数シンセサイザの再設計が必要になる恐れがある。
【発明の開示】
【発明が解決しようとする課題】
【0010】
よって、用いる遅延素子が非常に少数で、しかも、当該分野で既知の周波数シンセサイザに匹敵する精度及び複製性能を達成できる、周波数合成の方法及び装置に対する需要がある。
【課題を解決するための手段】
【0011】
ここで、本発明の好適な実施形態を、単に例として、添付の図面を参照して記載する。
本発明は多くの異なる形式の実施形態が考えられるが、本開示を本発明の原理の一例として見なし、図示し記載した具体的な実施形態に本発明を限定する意図は本開示にはない、という了解の下で、具体的な実施形態を図に示しここで詳細に記載する。更に、ここで用いた用語及び単語は、限定するものとは見なさず、むしろ単に説明的なものと見なす。図に示した素子が、図解を簡単明瞭にする為に、必ずしも一律の縮尺に従っていないことも分かるであろう。例えば、素子の中にはその寸法が相対的に誇張されているものがある。更に、適切と思われる場合には、対応する素子を示す為に別々の図で参照数字を繰り返し使用している。
【発明を実施するための最良の形態】
【0012】
図2が図示しているのは、本発明の実施形態に係るDPC200のブロック図であり、DPC200が生成する合成出力信号292の周波数は所望の周波数Foutである。DPC200には固定周波数源210があり、この固定周波数源210が周波数Fclkのクロック信号212を供給する。DPC200には更に、D1からDNまでのN個の調整可能な遅延素子を有する遅延線230を備えたDLL220と、マルチプレクサなどの選択回路270と、制御装置280とがあり、DLL220には、任意選択で、理想的には位相検出器240とチャージポンプ250と低域通過フィルタ260とを有した安定化回路が備えられていてもよく、制御装置280は適切な処理装置であり理想的にはデジタル‐位相シーケンサ282とデジタル‐アナログ変換器(DAC)284と可変遅延セル290とを備えている。
【0013】
操作中、遅延線230は入力としてクロック信号212を受信し、複数の出力で時間遅延されたクロック信号を1セット生成する。時間遅延はD1からDNまでの遅延素子によって生成され、遅延素子は、カスケード接続されており、例えば、所望のDLL220の実装に依存してインバータゲートや伝送線路ゲートなどである。なおまた、第1の遅延素子D1の一般的に入力である遅延線の第1の点での信号と、N番目の遅延素子DNの一般的に出力である遅延線の第2の点での信号との間の総合時間遅延は、制御信号、例えば、バイアス電圧Vtuneにより制御され、遅延線230へと入力される。この総合遅延は、例えば、クロック信号22の1周期である1波長(即ち360度)でもクロック信号22の半周期である半波長(即ち180度)でもよく、特定の用途で求められる遅延のどれでもよい。理想的には、総合遅延はクロック信号の1周期である。なおまた、理想的には、どの遅延素子も自身の遅延素子の出力で、入力波形を、遅延素子D1の入力から遅延素子DNの出力までの総計遅延を遅延素子の総数(即ちN)で除算したものに等しい時間だけ遅延して再現する。
【0014】
D1からD(N−1)までの遅延素子には、それぞれ対応するT1からT(N−1)までの出力タップがあり、MUX270の入力に接続されている。加えて、遅延素子D1の入力とMUX270との間には、クロック信号212を供給するべく、タップT0が接続されている。各遅延素子D1〜D(N−1)は、クロック信号212の伝搬を遅延して、それぞれ対応する出力タップT1〜T(N−1)で対応する位相シフトされたクロック信号を出力する。それに応じて、遅延素子D1〜D(N−1)により出力された番号N〜1の位相シフトされたクロック信号は、出力タップT1〜T(N−1)を介して、タップT0で出力された(即ち、時間遅延がゼロ)クロック信号212と共にMUX270の入力へと供給される。本実施形態では、0からN−1までのタップを出力タップとして用いる。しかし、当業者には、代案として、本発明から逸脱することなく、出力タップとして1からNまでのタップを用いてもよいことが分かるであろう。
【0015】
遅延線230が遅延線の2点の間で実質的には所定の所望する位相シフトに安定化するよう、DLL220の安定化回路を構成する位相検出器240とチャージポンプ250と低域通過フィルタ260とが機能する。遅延線が安定化される所望の位相シフトの範囲は、理想的には、特定の用途に依存して許容しうる出力292での複製レベルに対応する。
【0016】
それに応じて、位相検出器240は一般的に、周波数源210からのクロック信号212と、遅延線230からの、この場合には遅延素子DNの出力の信号である位相シフトされたクロック信号とを受信するよう接続されている。位相検出器240は、クロック信号212と位相シフトされたクロック信号との位相差を、所定の所望する位相シフトと比較し、チャージポンプにこの比較の結果の関数である誤差信号を出力する。当業者は、位相検出器240の構成を、遅延線の任意の2点の信号同士間の位相差を所定の所望する位相シフトと比較し対応する誤差信号を出力するものにできることを認識するはずである。チャージポンプ250は、対応する電荷を低域通過フィルタ260に充電し、次に低域通過フィルタ260は誤差信号をDLL同調信号に変換し、このDLL同調信号は遅延線230に供給されて、DLL220の動作中、位相シフトされたクロック信号とクロック信号212との間の位相関係を保つよう、即ち、遅延線の総計遅延が実質的には所望の遅延になるまで、バイアス電圧Vtuneが調整される。
【0017】
DLL220が安定化され次第、MUX270は制御装置280の制御下で動作し、MUX270の出力にタップT0〜T(N−1)の位相シフトされたクロック信号のシーケンスを1つずつ接続して、選択された位相シフトされたクロック信号のシーケンスに基づき、複数の粗いクロックエッジを持つ粗い合成信号272を生成する。可変遅延セル290も制御装置280の制御下で動作し、複数の粗いクロックエッジの少なくとも一部の遅延を修正することにより、この粗い合成信号を修正又は「微同調(fine tune)」して、周波数が実質的には所望の周波数、即ち、特定の用途に依存してDPC200の出力での許容できる複製レベルに対応する公差内の周波数である、微細な合成出力信号292を生成する。
【0018】
図3が図示しているのは、周波数が実質的には所望の周波数である合成出力信号を生成する本発明の実施形態に係る方法のフロー図である。本方法を、例えば図2のDPCで用いることができる。工程300では、制御装置280に、一般にDPC200の外部のソース(例えば、DPC200も収容している装置に備わっているデジタル信号プロセッサや他のマイクロコントローラなど)を介して、所望のFoutを識別する入力信号287(理想的にはデジタル)が供給され、理想的にはDPS282に受信される。DPS282のコアとして、例えば高速アキュムレータを用い、理想的には基準クロックのクロックエッジごとに1回、粗い選択信号286とこれに対応する微同調調整信号288とを生成する(310)。粗い選択信号は、例えば、ルックアップテーブルに保存されている複数のデジタルワードに基づき生成されてもよいし、実行中に制御装置により算出されてもよい。微同調調整信号は理想的には、メモリデバイスに保存されている複数の較正値に基づき生成され、このメモリデバイスは、例えば、制御装置280に備えられており、複数の較正値は理想的には以下に詳細に説明するトレーニングシーケンス中に決定される。
【0019】
粗い選択信号286は、MUX270にロードされ(320)、MUX270がそれを用いて適切な出力タップ即ちT0〜T(N−1)の1つを選択し(340)、粗い合成信号272(即ち、粗いクロックエッジ272)を可変遅延セル290に供給する。この粗いクロックエッジを理想的には、出力合成信号の所望のクロックエッジにできるだけ近くなるよう選択する。次に粗いクロックエッジ272を、可変遅延セル290が、制御装置280からの対応する微同調調整信号289の制御下で微同調し(330)、微細な合成出力信号292(即ち、理想的には実質的に所望の出力クロックエッジである出力クロックエッジ)を生成する。そして本方法は、合成出力信号292が、実質的には所望のFoutである周波数で生ずるクロックエッジを表す値の1シーケンスを有して生成されるよう、次の基準クロックサイクルに続く(350)。よって、クロックエッジをすべて累計した結果、合成されたクロックの周波数は入力基準クロック周波数と異なる。
【0020】
図4が図示しているのは、DPC200で用いられる可変遅延セル400、即ち、外部から調整可能なバイアス制御VddのCMOSバッファの実施形態の略図である。可変遅延セル400は、複数の、理想的にはCMOSのトランジスタを含み、CMOSトランジスタには、図4に図示の構成に結合された2つのp型トランジスタである410及び420(即ち、P1及びP2)と、4つのn型トランジスタである430、440、450、460(即ち、N1、N2、N3、N4)とがある。この実施形態では、信号272が供給するのは、可変遅延セルにVinでもたらされる電圧の値である。同じように、微同調調整信号289が供給するのも、可変遅延セルにVTuneでもたらされる電圧であり、結果として生じた出力も、可変遅延セルによりVoutで生成された電圧であり、信号292に対応する。例示した可変遅延セルがアナログ入力を必要とするので、図2に図示したDPCの実施形態には、理想的には、DPS282からのデジタル微同調調整値288を、可変遅延セルにより用いられるアナログ信号289に変換するDAC284が含まれる。
【0021】
当業者は、可変遅延セル400は模範的なものだということに加え、図2で用いられた可変遅延セルの付加的な実施形態を実施してもよいことを認識するであろう。例えば、別の実施形態では、DACを用いる代わりに、可変遅延セルには、デジタル微同調調整値を微同調調整信号に変換するのに好適な回路がある。
【0022】
図5が図示しているのは、所望のエッジ時間を生成する為の適切な粗い選択信号と微同調調整信号とを生成するDPSのプロセスである。図5に示されているのは、一般的な可変遅延セル(例えば、可変遅延セル400)の伝達関数500と、遅延線230の4つの連続する遅延素子によってさまざまな量を遅延されたクロック信号を表す、510、520、530、540の各波形である。入力基準クロック信号212のクロックサイクルごとに、DPSは粗い選択信号を生成し、この信号はMUX270にタップ出力を選択させ、このタップ出力はMUXの出力で粗いクロックエッジ272を生成し、この粗いクロックエッジ272は理想的には所望の出力クロックエッジに最も近い(例えば、位相シフトされたクロック信号510と520のうちどちらかのクロックエッジ)。
【0023】
DPSは同時に微同調調整値288を決定し、このデジタル値は、DACの処理によってアナログ信号に変換され、このアナログ信号を可変遅延セルが用い、図5に示されているように、できるだけ所望のクロックエッジに近くなるよう粗いクロックエッジを遅延させる。DACの処理の主な利益は、遅延量子化のレベルを高める能力である。より具体的には、遅延量子化を、DACのビット数を増すことで更に精密なレベルで達成できる。
【0024】
デジタルからアナログへのあらゆる変換プロセスに、非線形性が絡んでいる。図4に図示の可変遅延セルの非線形遅延伝達関数500に注目する。この伝達関数は一般的に、同調電圧の広い範囲に亘り非線形である。このような非線形性は複製性能の低下を招く。複製性能を高めるためには、非線形性を測定してそれを補償する方法が必要である。この方法又はプロセスを、本明細書ではトレーニング(training)と呼ぶ。
【0025】
どのトレーニングシステムでも基幹となるのは正確な基準である。例えば、以上に論じられた本発明の実施形態では、トレーニングを必要とする可変遅延セルの図示の伝達関数500を同調電圧対時間で表現するので、正確な時間基準が必要である。正確な時間基準を作る際に、例えば、異なる数の遅延素子を備えた第2のDLLを用い、その遅延素子すべての総計遅延は、理想的には、第1のDLLの総合遅延と同一である。第2のDLLは、理想的には図2のDLL220に関して前述したように機能し、理想的には詳細に上述したような安定化回路(位相検出器とチャージポンプと低域通過フィルタとからなる)を備えており、更に、第2のDLLが有する遅延素子は、実装に依存してDLL220より多くても少なくてもよい。
【0026】
図6が図示しているのは、トレーニング機能を、例えば、図2に図示のDPC200内で行う為の好適な時間基準を作る方法である。図6に示されているのは、N個の遅延素子を備えたNタップのDLL遅延チェーン600(例えば遅延線230)と、N+1個の遅延素子を備えたN+1タップのDLL遅延チェーン610(例えば第2の遅延線)である。更に図示されているのは、遅延線600に対応しており、遅延線600のN個の遅延素子のうち2つの模範的な出力エッジ622及び624を備えた、タイミング図620である。更に図示されているのは、遅延線610に対応しており、遅延線610のN+1個の遅延素子のうち2つの模範的な出力エッジ632及び634を備えた、タイミング図630である。
【0027】
この実装では、素子ごとの遅延は遅延線610の方がわずかに小さい。それに応じて、遅延線600にN個の遅延素子があり遅延線610にN+1個の遅延素子がある場合、差分遅延は、図6に更に詳しく図示されているように、1/N(即ち、出力エッジ632と出力エッジ622との間のタイミングの差)、2/N(即ち、出力エッジ634と出力エッジ624との間のタイミングの差)、...、(N−1)/Nとなる。よって、異なる数の遅延素子を持つ2つのDLLを備える目的は、DPCを較正する為に使用できる「物差し(ruler)」即ち基準を作成することである。それによって、生成されるのは、複数の差分遅延であり、差分遅延はそれぞれ既知の量だけ増える。そして差分遅延はそれぞれ、DPCを較正する為に使用できる時間の測定値の標準単位として機能する。
【0028】
より具体的には、各差分遅延を用いて、可変遅延セル400の非線形遅延伝達関数500を更に細かく分割し、DPCを、ある実施形態では、図7に示されているように線形近似技術を用いてトレーニングすることができる。トレーニングは、DLLをロックする際に用いるプロセスと同様なプロセスを用いることにより成し遂げられる。例えば、NタップのDLLから出力を選択し、それを可変遅延セルに送り込み、その出力をN+1タップのDLLの出力と比較することにより、可変遅延セルを同調して可変遅延セルが2つのエッジを一致させるようにすることが可能である。2つのエッジが一致すれば、システムは図7の遅延伝達関数曲線500の1つの点についてトレーニング済みとなる。
【0029】
本プロセスを理想的には、伝達関数曲線500に複数の較正点を生成する為に第1の遅延線の遅延素子の数と同じだけ(例えば、図6に図示の実装ではN回)繰り返す。トレーニングをいつ行ってもよく、例えば、トレーニングを必要とする装置を初めて起動するときなどに行ってよい。別の実施形態では、装置のトレーニング機能は、アルゴリズムに基づき、又は、システム性能全体の劣化を招く恐れのある提示された特定のパラメータ群に基づき、果たされる。このパラメータ群には、例えば、高い動作温度、低い動作電圧、新たに所望される出力周波数などがある。
【0030】
言い換えると、この第2のDLLを用いるトレーニングには、複数の点での可変遅延セルの零入力電流の同調が伴い、これによって、可変遅延セルからの信号の最初の遅延(遅延線600からのタップ出力により引き起こされた)が、遅延線610の対応するタップ出力からの信号のオフセット遅延を補償する。トレーニング完了次第、伝達関数曲線の較正点の1セットが決定され、対応する較正値、例えば、デジタルワードが算出され、理想的には保存される。なおまた、較正値の少なくとも2つに対し補間法を用いて、システムの位相誤差全体を更に減らす(そしてそれに対応して複製性能を高める)付加的な較正値を、DACの処理が許容できる較正値の数に基づき(例えばDACのビット数に基づき)算出してもよい。
【0031】
可変遅延セルをトレーニングする為に第2のDLLのアプローチを用いる上での1つの利点は、トレーニング用の装置を同一の装置、例えば、DPCのような通信装置に容易にかつ相対的に安価に組み込めることである。これによって、DPCを含む装置の外部の大きい及び高価な較正装置を使用する必要がなくなり、必要な場合又は望ましい場合に較正又はトレーニングを、例えば、以上に論じられたようなやり方で行うことができる。図8が図示しているのはDPC800のブロック図であり、DPC800は事実上、図2のDPC200にトレーニング装置を設けたものである。よって、図2の素子と同一の素子の表記は、図8でも対応して全く同じである。DPC800には、遅延素子がN個の遅延線(図示せず)を備えたDLL220と、粗遅延セレクタ(例えばマルチプレクサ)270と、好ましくはDPS282とDAC284とを備えた制御装置280と、可変遅延セル290とがある。DPC800のこの素子群には、図2を参照して詳細に上述したものと同一の機能性があり、簡潔にするべくここでは繰り返さない。DPC800には更にトレーニング装置があり、トレーニング装置には、理想的には、遅延素子がN+1個の遅延線(図示せず)を備えたDLL810と、粗遅延セレクタ(例えばマルチプレクサ)820と、位相検出器830とがあり、DLL810はDLL220と構造においても機能性においても同一であるが遅延素子の数は異なり、粗遅延セレクタ820は粗遅延セレクタ270と構造においても機能性においても同一である。
【0032】
それに応じて、DLL220及びDLL810の両方が、好ましくは、各遅延線の第1の遅延素子へと入力される基準クロック信号(図示せず)の1周期に固定される。DLL220及びDLL810には、理想的には、動作中のそれぞれのDLLの安定性を確実なものにする為に、図2を参照して前述したが図8には図示していない安定化回路を構成する付加的な素子(例えば、位相検出器、チャージポンプ、低域通過フィルタ)も備えられている。加えて、図2を参照して前述したように、DLL220には、理想的には、位相をシフトされたN個のクロック信号を粗遅延セレクタ270の入力に供給する為の出力タップがN個(例えば、D1の入力からDNの入力まで)ある。同じように、DLL810には、理想的には、位相をシフトされたN+1個のクロック信号を粗遅延セレクタ820の入力に供給する為の出力タップN+1個が(例えば、D1の入力からD(N+1)の入力まで)ある。なおまた、DLL220及びDLL810の両方が理想的には同一の総合遅延、例えば、クロック信号の1周期にロックされている。
【0033】
図8を見て分かる通り、トレーニング装置を備えたDPC800には2つのDLLがあり、それぞれ自身のマルチプレクサに結合されている。マルチプレクサ270及びマルチプレクサ820はどちらも制御装置280により制御されており、この実施形態ではDPS282にも制御されている。なおまた、本発明のトレーニングを実施するこの実施形態では、シーケンサ282が2つの機能を果たす。シーケンサ282は、周波数が実質的には所望の周波数である合成信号292をDPC800が生成している際に、デジタル‐位相シーケンサの機能を果たす。シーケンサ282は、DPCがDPCそのものを較正するべくトレーニング機能を果たしている際に、トレーニングシーケンサとしても機能する(理想的には、合成信号292が生成されていないとき)。トレーニング中、シーケンサ282は以下の工程のシーケンス(理想的には所定のもの)を行う。即ち、最初の差分遅延を生成するべく最初の入力をマルチプレクサ270及びマルチプレクサ820のそれぞれに供給する工程と、差分遅延が実質上ゼロの「ロック(lock)」状況を位相検出器が示すまで待つ工程と、好ましくは生成されうる差分遅延ごとに可変遅延セル290が較正されるまで、次の遅延を生成するべく次の入力をマルチプレクサ270及びマルチプレクサ820のそれぞれに供給する工程とを行う。
【0034】
図9は、本発明の実施形態に係るトレーニングシーケンスを用いてDPC(例えばDPC800)をトレーニングする方法を図示するフロー図である。トレーニング中、シーケンサ282は、DLL220のタップ出力に対応する選択信号286とDLL810のタップ出力に対応する選択信号285とを生成する(910)。好ましくは、最初の選択信号286はDLL220のD1の出力からの出力タップに対応し、最初の選択信号285はDLL810のD1の出力からの出力タップに対応する。工程920では、選択信号286をMUX270が受信し、この選択信号に基づいて対応する出力タップを選択して、対応する位相シフトされたクロック信号272を可変遅延セル290に出力する。同じように、MUX820は、選択信号285を受信し、この選択信号に基づいて対応する出力タップを選択して、対応する位相シフトされたクロック信号822(即ち、本明細書では較正信号とも呼ぶ)を位相検出器830に出力する。
【0035】
位相検出器830が、可変遅延セル290の出力からの信号292の位相と較正信号822の位相とを比較して、2つの位相の差異、即ち、位相差又は差分遅延を示す位相誤差信号832を出力する。工程930では、この位相誤差信号に基づき、DPSはデジタル差分値288を生成し、このデジタル差分値288はDAC284によりアナログ差分信号289に変換され、このアナログ差分信号289を可変遅延セル290が用いて、較正信号822の位相に対する信号292の位相を修正する。可変遅延セル290による信号292の位相の修正が継続するのは、実質的には一致する2つの位相を可変遅延セルが作ったことを示す位相誤差信号832を位相検出器が生成して、実質的に位相差がなくなるまで、即ち、可変遅延セルが同調されるまでである(940)。
【0036】
位相差ゼロのこの点は更に、可変遅延セル290の伝達関数曲線の較正点に対応する。なおまた、この較正点を制御装置が用いて、信号292の位相を較正信号822の位相と実質的には同一にするのに必要な微同調調整信号に対応する理想的にはデジタルワードである較正値を計算(950)してもよい。較正値を、メモリデバイス、例えばランダムアクセスメモリなどに保存(950)してもよい。メモリデバイス840を任意選択で備えているのは、例えば、理想的にはDPS282に結合しているかDPS282の一部として組み込まれている制御装置280である。
【0037】
次にシーケンサは、次の差分遅延に対応する次の選択信号を生成し、この差分遅延について可変遅延セルは較正される。このプロセスを、理想的には可能な差分遅延ごとに、可変遅延セルが較正されるまで繰り返し、これによって、N個の較正点を備えた遅延セルの伝達関数曲線が生成される(960、970)。較正値は、メモリデバイス840に同じように保存されている較正点の各々に基づき生成される。制御装置280は更に補間法又はアルゴリズムを行い、例えば、直線補間や2次補間などを行い、既に決定された値のうち少なくとも2つから付加的な較正値を算出する。この補間された較正値群も理想的にはメモリに保存する。
【0038】
前述のように、DPCの複製性能は、DACのビット数に基づく可能な較正値の数に関する。よって、図8に図示した本発明の実施形態のアーキテクチャによって、8ビットのDAC及び32タップのDLLを用いて複製性能が80dBを超える可能性もあり、その場合にもたらされる可能な遅延の組み合わせは32×28即ち(8192)種である。10ビットのDAC及び32タップのDLLの場合、もたらされる可能な遅延の組み合わせは32×210(即ち32768)種、これに対応する複製性能は92dBを上回る。
【0039】
本発明のもう1つの実施形態は周波数逓倍器である。DPCのもう1つの実施形態を、付加的な可変遅延セルと、対応するDACと、複数の組合せ論理とを用いることにより実施することもでき、この実施形態では、基準クロック信号の周波数より高い周波数の信号を、1つには、加えられた付加的な可変遅延セルの数に基づき、合成する。図10が図示しているのは、本発明のもう1つの実施形態に係るDPC1000、即ち周波数2倍器である。DPC1000にはDPC800の素子がすべてあり、これらの素子の表記は全く同じである。したがって、DPC1000には、遅延素子がN個の遅延線(図示せず)を備えたDLL220と、粗遅延セレクタ(例えばマルチプレクサ)270と、好ましくはDPS282とDAC284とを備えた制御装置280と、可変遅延セル290と、トレーニング装置とがあり、トレーニング装置には、理想的には、遅延素子がN+1個の遅延線(図示せず)を備えたDLL810と、粗遅延セレクタ(例えばマルチプレクサ)820と、位相検出器830と、メモリデバイス840とがある。DPC1000のこれらの素子には、図8を参照して詳細に上述したものと同一の機能性があり、簡潔にするべくここでは繰り返さない。
【0040】
周波数倍増機能性を付加する為に、DPC1000には更に、理想的には可変遅延セル290と同様の第2の可変遅延セル1020と、DPS282と可変遅延セル1020の入力との間に結合された第2のDAC1010と、可変遅延セル290及び可変遅延セル1020の両方の出力に結合された論理回路1030とがある。この実施形態では、論理回路1030は排他的論理和(XOR)論理回路だが、当業者には、論理回路1030は、可変遅延セルの出力信号を組み合わせて実質的には所望の出力周波数の合成信号を生成するのに必要な任意の好適な論理回路であればよいことが分かる。必要な場合には付加的な可変遅延セルが較正されるよう、図10の断続線が図示するように付加的な可変遅延セルをトレーニング装置に結合してもよい。可変遅延セル1020の較正値の対応するセットをメモリ840に保存してもよい。代案として、DPCは可変遅延セル290の為に保存している較正値を用いて、可変遅延セル1020の為に微同調調整信号を生成してもよい。
【0041】
操作中、DPS282は第2の粗い選択信号1002を生成し、第2の粗い選択信号1002によって粗遅延セレクタ270は、対応する位相シフトされたクロック信号の第2のシーケンスを選択し、対応する第2の粗い合成信号274を可変遅延セル1020に出力する。DPS282は更にデジタル微同調調整値281も生成し、デジタル微同調調整値281はDAC1010によりアナログ微同調調整信号283に変換される。次に可変遅延セル1020は、信号274を信号283の関数として修正して、第2の合成信号1022を生成する。次に信号292と信号1022とはXOR1030を用いて組み合わせられ、周波数が実質的には所望の周波数である、組み合わせられた出力合成信号1032を生成する。可変遅延セル290の出力292と可変遅延セル1020の出力1022とからなるこのXOR関数は、2つの信号の状態の差異を示す出力1032をもたらす。図11に図示のように、その結果、可変遅延セル290の出力パルスごとに2つの出力パルスがもたらされて、本質的には出力周波数が倍増されDPC1000の動作の範囲も倍増される。
【0042】
DPCの周波数出力範囲を倍増する付加的な可変遅延素子と付加的なDACとが図10にはそれぞれ1つだけ示されている。当業者には、DPCの周波数出力範囲を広げるべく、付加的な可変遅延素子及び対応するDACを、図10を参照して記載した場合と同様に、DPCに設けてもよいことが分かるであろう。範囲の広がりは、用いる付加的な素子の数に比例する。
【0043】
本発明の具体的な実施形態を併用して本発明を記載したが、当業者は付加的な利点及び修正に容易に気がつくであろう。従って、本発明は、その広範な態様においては、図示し記載した具体的な詳細や、代表的な装置や、説明の為の例に限定されていない。前述の説明に照らせば、種々の変更や修正や変形は当業者には明白であろう。よって、当然のことながら、本発明は前述の説明に限定されておらず、そのような変更や修正や変形を、添付の請求項の精神及び範囲に従って包含する。
【図面の簡単な説明】
【0044】
【図1】先行技術デジタル‐位相変換器のブロック図。
【図2】本発明の実施形態に係るデジタル‐位相変換器のブロック図。
【図3】周波数が所望の周波数である合成出力信号を生成する本発明の実施形態に係る方法のフロー図。
【図4】図2のデジタル‐位相変換器で用いる可変遅延セルの実施形態の略図。
【図5】本発明の実施形態に係る粗遅延の選択及び微遅延の同調を例示する、図4の可変遅延セルのタイミング図及び伝達関数。
【図6】本発明の実施形態に係るトレーニングシーケンスを行う時間基準を生成する2つの遅延線及び対応するタイミング図。
【図7】本発明の実施形態に係る、図5の伝達関数に適用されたトレーニング機能。
【図8】本発明の実施形態に係るトレーニングシーケンスを行う装置を備えたデジタル‐位相変換器のブロック図。
【図9】本発明の実施形態に係るトレーニングシーケンスを行う方法のフロー図。
【図10】トレーニングシーケンスを行う装置を備えた本発明のもう1つの実施形態に係るデジタル‐位相変換器のブロック図。
【図11】本発明の実施形態に係る、排他的論理和による周波数の倍増を例示する一連のタイミング図。
【技術分野】
【0001】
本発明は一般に周波数合成に関し、特に、可変遅延セルを用いて周波数を精密に選択できるデジタル‐位相変換器に関する。
【背景技術】
【0002】
多数の装置、例えば携帯機器などの移動通信応用は、動作の際に周波数シンセサイザを使用する必要がある。このような周波数シンセサイザの1つには、遅延ロックループ(DLL)を持つデジタル‐位相変換器(DPC)が備えられている。図1が図示しているのは、所望の周波数Foutの出力信号82を生成する先行技術のDPC10の構成のブロック図である。DPC10には、周波数がFclkのクロック信号22を生成する固定周波数源20がある。DPC10には、遅延ロックループ30と、各々が複数の遅延素子(図示せず)を備えた複数のカスケードされた遅延線70(例えば、遅延線DL0から遅延線DL(N−1)までと、例えばマルチプレクサ(本明細書では「MUX」とも呼ぶ)である選択回路80と、例えばデジタル‐位相シーケンサ(DPS)などのデジタル制御装置90とがあり、遅延ロックループ30には、D1からDNまでのN個の調整可能な遅延素子を持つ主要な遅延線32があり、更に、DLL30の安定化回路を構成する位相検出器40とチャージポンプ50と低域通過フィルタ60とがある。
【0003】
操作中、遅延線32はクロック信号22を入力で受信し、次に、時間遅延された(又は位相シフトされた)クロック信号のセットを複数の出力で生成する。時間遅延はD1からDNまでの遅延素子によって生成され、遅延素子は、カスケード接続されており、所望のDPCの実装に依存して、例えば、インバータゲートや伝送線路ゲートなどでよい。なおまた、第1の遅延素子D1の一般的に入力である遅延線の第1の点での信号と、N番目の遅延素子DNの一般的に出力である遅延線の第2の点での信号との間の総合時間遅延は、制御信号、例えば、バイアス電圧Vtuneにより制御され、遅延線32へと入力される。この総合遅延は、例えば、クロック信号22の1周期である1波長(即ち360度)でもよいし、クロック信号22の半周期である半波長(即ち180度)でもよいし、特定の用途に必要な遅延のどれでもよい。理想的には、どの遅延素子も自身の遅延素子の出力で、入力波形を、遅延素子D1の入力から遅延素子DNの出力までの総計遅延を遅延素子の総数(即ちN)で除算したものに等しい時間を遅延させて、再現する。
【0004】
遅延素子D1〜D(N−1)には、それぞれ対応する出力タップT1〜T(N−1)があり、複数の遅延線70のそれぞれの遅延線DLの入力に接続されている。加えて、遅延素子D1の入力と遅延線DL0入力との間にタップT0が接続されている。各遅延素子D1〜D(N−1)は、クロック信号22の伝搬を遅延して、それぞれ対応する出力タップT1〜T(N−1)で対応する位相シフトされたクロック信号を出力する。それに応じて、遅延素子D1〜D(N−1)により出力された番号N〜1の位相シフトされたクロック信号は、出力タップT1〜T(N−1)を介して、タップT0で出力された(即ち、時間遅延がゼロ)クロック信号22と共に、DL1からDL(N−1)までのカスケードされた遅延線の入力へと供給される。
【0005】
動作中の安定性を確実なものにする為に、DPC10には位相検出器40があり、位相検出器40は一般的に、ソース20からのクロック信号22と、遅延線32からの、この場合には遅延素子DNの出力の信号である位相シフトされたクロック信号とを受信するよう接続されている。位相検出器40は、クロック信号22と位相シフトされたクロック信号との位相差を、所定の所望する位相シフトと比較し、チャージポンプにこの比較の結果の関数である誤差信号を出力する。
【0006】
チャージポンプ50は、対応する電荷を低域通過フィルタ60に充電し、低域通過フィルタ60は次に誤差信号をDLL同調信号に変換し、DLL同調信号は遅延線32に供給され、DLL30の動作中、位相シフトされたクロック信号とクロック信号22との間の位相関係を保つよう、即ち、遅延線32の総計遅延が所望の遅延になるまで、バイアス電圧Vtuneを調整する。DLL30が安定化され次第、MUX80はDPS90の制御下で従来通りに動作し、位相シフトされたクロック信号のシーケンスを1つずつMUX80の出力に接続して、周波数が所望の出力周波数Foutである出力信号82を供給する。
【0007】
DPS90のコアとして一般的に用いられる高速アキュムレータは、DPS90のデジタル入力92を用いて所望の周波数をプログラムし、DPS90のデジタル出力94をMUX80が用いて、合成された出力クロック82の所望の出力エッジについて適切な遅延パスを選択する。従ってDPS10は粗遅延の選択と微遅延の選択とを行う。粗遅延は主要な遅延線32の遅延素子群によりもたらされ、微遅延は、好ましくは、粗遅延素子の各々の出力の後にカスケードされているパッシブな遅延線70のアレイによりもたらされる。この実装は最終的に、入力基準クロックの理想的には1周期のうちに遅延される非常に多くのクロックエッジを生成する。
【0008】
このエッジ時間は、遅延パスの各遅延素子の遅延の累積に基づき量子化されたものと考えられている。DPSの出力を正しくデコードすることにより、入力基準クロックの周波数と異なる周波数のクロックを合成可能である。DPC10の複製性能は逆に、DPC10に備えられた遅延素子の数に関連していることが知られている。よって、特定の応用例の複製要求を満たすには、何千もの遅延素子又は量子化の工程が必要になる。しかし、これには実装上の問題がある。
【0009】
例えば、必要な遅延素子の数によっては、遅延素子のすべてを単一の集積回路に集積できないことがある。なおまた、アクティブな遅延セルのアプローチを用いた場合、このアプローチは電流ドレイン全体に良くない影響を与える。それでも、パッシブな遅延セル(例えば伝送線路)のアプローチを用いた場合、DPCの性能は不整合又はロードによるプロセス変動(単調増加性に良くない影響を与える)に大きく左右されやすく、その結果、性能が損なわれる。加えて、パッシブな遅延素子のアプローチは将来のIC技術への移植性がない。これは、特殊なプロセス用に設計された周波数シンセサイザが持つ構成要素がシンセサイザの性能をそのプロセスについて最大にするよう設計されているからである。このため、別のプロセスが加わるごとに、それに応じて周波数シンセサイザの性能をそのプロセスに関し最大にする為に、周波数シンセサイザの再設計が必要になる恐れがある。
【発明の開示】
【発明が解決しようとする課題】
【0010】
よって、用いる遅延素子が非常に少数で、しかも、当該分野で既知の周波数シンセサイザに匹敵する精度及び複製性能を達成できる、周波数合成の方法及び装置に対する需要がある。
【課題を解決するための手段】
【0011】
ここで、本発明の好適な実施形態を、単に例として、添付の図面を参照して記載する。
本発明は多くの異なる形式の実施形態が考えられるが、本開示を本発明の原理の一例として見なし、図示し記載した具体的な実施形態に本発明を限定する意図は本開示にはない、という了解の下で、具体的な実施形態を図に示しここで詳細に記載する。更に、ここで用いた用語及び単語は、限定するものとは見なさず、むしろ単に説明的なものと見なす。図に示した素子が、図解を簡単明瞭にする為に、必ずしも一律の縮尺に従っていないことも分かるであろう。例えば、素子の中にはその寸法が相対的に誇張されているものがある。更に、適切と思われる場合には、対応する素子を示す為に別々の図で参照数字を繰り返し使用している。
【発明を実施するための最良の形態】
【0012】
図2が図示しているのは、本発明の実施形態に係るDPC200のブロック図であり、DPC200が生成する合成出力信号292の周波数は所望の周波数Foutである。DPC200には固定周波数源210があり、この固定周波数源210が周波数Fclkのクロック信号212を供給する。DPC200には更に、D1からDNまでのN個の調整可能な遅延素子を有する遅延線230を備えたDLL220と、マルチプレクサなどの選択回路270と、制御装置280とがあり、DLL220には、任意選択で、理想的には位相検出器240とチャージポンプ250と低域通過フィルタ260とを有した安定化回路が備えられていてもよく、制御装置280は適切な処理装置であり理想的にはデジタル‐位相シーケンサ282とデジタル‐アナログ変換器(DAC)284と可変遅延セル290とを備えている。
【0013】
操作中、遅延線230は入力としてクロック信号212を受信し、複数の出力で時間遅延されたクロック信号を1セット生成する。時間遅延はD1からDNまでの遅延素子によって生成され、遅延素子は、カスケード接続されており、例えば、所望のDLL220の実装に依存してインバータゲートや伝送線路ゲートなどである。なおまた、第1の遅延素子D1の一般的に入力である遅延線の第1の点での信号と、N番目の遅延素子DNの一般的に出力である遅延線の第2の点での信号との間の総合時間遅延は、制御信号、例えば、バイアス電圧Vtuneにより制御され、遅延線230へと入力される。この総合遅延は、例えば、クロック信号22の1周期である1波長(即ち360度)でもクロック信号22の半周期である半波長(即ち180度)でもよく、特定の用途で求められる遅延のどれでもよい。理想的には、総合遅延はクロック信号の1周期である。なおまた、理想的には、どの遅延素子も自身の遅延素子の出力で、入力波形を、遅延素子D1の入力から遅延素子DNの出力までの総計遅延を遅延素子の総数(即ちN)で除算したものに等しい時間だけ遅延して再現する。
【0014】
D1からD(N−1)までの遅延素子には、それぞれ対応するT1からT(N−1)までの出力タップがあり、MUX270の入力に接続されている。加えて、遅延素子D1の入力とMUX270との間には、クロック信号212を供給するべく、タップT0が接続されている。各遅延素子D1〜D(N−1)は、クロック信号212の伝搬を遅延して、それぞれ対応する出力タップT1〜T(N−1)で対応する位相シフトされたクロック信号を出力する。それに応じて、遅延素子D1〜D(N−1)により出力された番号N〜1の位相シフトされたクロック信号は、出力タップT1〜T(N−1)を介して、タップT0で出力された(即ち、時間遅延がゼロ)クロック信号212と共にMUX270の入力へと供給される。本実施形態では、0からN−1までのタップを出力タップとして用いる。しかし、当業者には、代案として、本発明から逸脱することなく、出力タップとして1からNまでのタップを用いてもよいことが分かるであろう。
【0015】
遅延線230が遅延線の2点の間で実質的には所定の所望する位相シフトに安定化するよう、DLL220の安定化回路を構成する位相検出器240とチャージポンプ250と低域通過フィルタ260とが機能する。遅延線が安定化される所望の位相シフトの範囲は、理想的には、特定の用途に依存して許容しうる出力292での複製レベルに対応する。
【0016】
それに応じて、位相検出器240は一般的に、周波数源210からのクロック信号212と、遅延線230からの、この場合には遅延素子DNの出力の信号である位相シフトされたクロック信号とを受信するよう接続されている。位相検出器240は、クロック信号212と位相シフトされたクロック信号との位相差を、所定の所望する位相シフトと比較し、チャージポンプにこの比較の結果の関数である誤差信号を出力する。当業者は、位相検出器240の構成を、遅延線の任意の2点の信号同士間の位相差を所定の所望する位相シフトと比較し対応する誤差信号を出力するものにできることを認識するはずである。チャージポンプ250は、対応する電荷を低域通過フィルタ260に充電し、次に低域通過フィルタ260は誤差信号をDLL同調信号に変換し、このDLL同調信号は遅延線230に供給されて、DLL220の動作中、位相シフトされたクロック信号とクロック信号212との間の位相関係を保つよう、即ち、遅延線の総計遅延が実質的には所望の遅延になるまで、バイアス電圧Vtuneが調整される。
【0017】
DLL220が安定化され次第、MUX270は制御装置280の制御下で動作し、MUX270の出力にタップT0〜T(N−1)の位相シフトされたクロック信号のシーケンスを1つずつ接続して、選択された位相シフトされたクロック信号のシーケンスに基づき、複数の粗いクロックエッジを持つ粗い合成信号272を生成する。可変遅延セル290も制御装置280の制御下で動作し、複数の粗いクロックエッジの少なくとも一部の遅延を修正することにより、この粗い合成信号を修正又は「微同調(fine tune)」して、周波数が実質的には所望の周波数、即ち、特定の用途に依存してDPC200の出力での許容できる複製レベルに対応する公差内の周波数である、微細な合成出力信号292を生成する。
【0018】
図3が図示しているのは、周波数が実質的には所望の周波数である合成出力信号を生成する本発明の実施形態に係る方法のフロー図である。本方法を、例えば図2のDPCで用いることができる。工程300では、制御装置280に、一般にDPC200の外部のソース(例えば、DPC200も収容している装置に備わっているデジタル信号プロセッサや他のマイクロコントローラなど)を介して、所望のFoutを識別する入力信号287(理想的にはデジタル)が供給され、理想的にはDPS282に受信される。DPS282のコアとして、例えば高速アキュムレータを用い、理想的には基準クロックのクロックエッジごとに1回、粗い選択信号286とこれに対応する微同調調整信号288とを生成する(310)。粗い選択信号は、例えば、ルックアップテーブルに保存されている複数のデジタルワードに基づき生成されてもよいし、実行中に制御装置により算出されてもよい。微同調調整信号は理想的には、メモリデバイスに保存されている複数の較正値に基づき生成され、このメモリデバイスは、例えば、制御装置280に備えられており、複数の較正値は理想的には以下に詳細に説明するトレーニングシーケンス中に決定される。
【0019】
粗い選択信号286は、MUX270にロードされ(320)、MUX270がそれを用いて適切な出力タップ即ちT0〜T(N−1)の1つを選択し(340)、粗い合成信号272(即ち、粗いクロックエッジ272)を可変遅延セル290に供給する。この粗いクロックエッジを理想的には、出力合成信号の所望のクロックエッジにできるだけ近くなるよう選択する。次に粗いクロックエッジ272を、可変遅延セル290が、制御装置280からの対応する微同調調整信号289の制御下で微同調し(330)、微細な合成出力信号292(即ち、理想的には実質的に所望の出力クロックエッジである出力クロックエッジ)を生成する。そして本方法は、合成出力信号292が、実質的には所望のFoutである周波数で生ずるクロックエッジを表す値の1シーケンスを有して生成されるよう、次の基準クロックサイクルに続く(350)。よって、クロックエッジをすべて累計した結果、合成されたクロックの周波数は入力基準クロック周波数と異なる。
【0020】
図4が図示しているのは、DPC200で用いられる可変遅延セル400、即ち、外部から調整可能なバイアス制御VddのCMOSバッファの実施形態の略図である。可変遅延セル400は、複数の、理想的にはCMOSのトランジスタを含み、CMOSトランジスタには、図4に図示の構成に結合された2つのp型トランジスタである410及び420(即ち、P1及びP2)と、4つのn型トランジスタである430、440、450、460(即ち、N1、N2、N3、N4)とがある。この実施形態では、信号272が供給するのは、可変遅延セルにVinでもたらされる電圧の値である。同じように、微同調調整信号289が供給するのも、可変遅延セルにVTuneでもたらされる電圧であり、結果として生じた出力も、可変遅延セルによりVoutで生成された電圧であり、信号292に対応する。例示した可変遅延セルがアナログ入力を必要とするので、図2に図示したDPCの実施形態には、理想的には、DPS282からのデジタル微同調調整値288を、可変遅延セルにより用いられるアナログ信号289に変換するDAC284が含まれる。
【0021】
当業者は、可変遅延セル400は模範的なものだということに加え、図2で用いられた可変遅延セルの付加的な実施形態を実施してもよいことを認識するであろう。例えば、別の実施形態では、DACを用いる代わりに、可変遅延セルには、デジタル微同調調整値を微同調調整信号に変換するのに好適な回路がある。
【0022】
図5が図示しているのは、所望のエッジ時間を生成する為の適切な粗い選択信号と微同調調整信号とを生成するDPSのプロセスである。図5に示されているのは、一般的な可変遅延セル(例えば、可変遅延セル400)の伝達関数500と、遅延線230の4つの連続する遅延素子によってさまざまな量を遅延されたクロック信号を表す、510、520、530、540の各波形である。入力基準クロック信号212のクロックサイクルごとに、DPSは粗い選択信号を生成し、この信号はMUX270にタップ出力を選択させ、このタップ出力はMUXの出力で粗いクロックエッジ272を生成し、この粗いクロックエッジ272は理想的には所望の出力クロックエッジに最も近い(例えば、位相シフトされたクロック信号510と520のうちどちらかのクロックエッジ)。
【0023】
DPSは同時に微同調調整値288を決定し、このデジタル値は、DACの処理によってアナログ信号に変換され、このアナログ信号を可変遅延セルが用い、図5に示されているように、できるだけ所望のクロックエッジに近くなるよう粗いクロックエッジを遅延させる。DACの処理の主な利益は、遅延量子化のレベルを高める能力である。より具体的には、遅延量子化を、DACのビット数を増すことで更に精密なレベルで達成できる。
【0024】
デジタルからアナログへのあらゆる変換プロセスに、非線形性が絡んでいる。図4に図示の可変遅延セルの非線形遅延伝達関数500に注目する。この伝達関数は一般的に、同調電圧の広い範囲に亘り非線形である。このような非線形性は複製性能の低下を招く。複製性能を高めるためには、非線形性を測定してそれを補償する方法が必要である。この方法又はプロセスを、本明細書ではトレーニング(training)と呼ぶ。
【0025】
どのトレーニングシステムでも基幹となるのは正確な基準である。例えば、以上に論じられた本発明の実施形態では、トレーニングを必要とする可変遅延セルの図示の伝達関数500を同調電圧対時間で表現するので、正確な時間基準が必要である。正確な時間基準を作る際に、例えば、異なる数の遅延素子を備えた第2のDLLを用い、その遅延素子すべての総計遅延は、理想的には、第1のDLLの総合遅延と同一である。第2のDLLは、理想的には図2のDLL220に関して前述したように機能し、理想的には詳細に上述したような安定化回路(位相検出器とチャージポンプと低域通過フィルタとからなる)を備えており、更に、第2のDLLが有する遅延素子は、実装に依存してDLL220より多くても少なくてもよい。
【0026】
図6が図示しているのは、トレーニング機能を、例えば、図2に図示のDPC200内で行う為の好適な時間基準を作る方法である。図6に示されているのは、N個の遅延素子を備えたNタップのDLL遅延チェーン600(例えば遅延線230)と、N+1個の遅延素子を備えたN+1タップのDLL遅延チェーン610(例えば第2の遅延線)である。更に図示されているのは、遅延線600に対応しており、遅延線600のN個の遅延素子のうち2つの模範的な出力エッジ622及び624を備えた、タイミング図620である。更に図示されているのは、遅延線610に対応しており、遅延線610のN+1個の遅延素子のうち2つの模範的な出力エッジ632及び634を備えた、タイミング図630である。
【0027】
この実装では、素子ごとの遅延は遅延線610の方がわずかに小さい。それに応じて、遅延線600にN個の遅延素子があり遅延線610にN+1個の遅延素子がある場合、差分遅延は、図6に更に詳しく図示されているように、1/N(即ち、出力エッジ632と出力エッジ622との間のタイミングの差)、2/N(即ち、出力エッジ634と出力エッジ624との間のタイミングの差)、...、(N−1)/Nとなる。よって、異なる数の遅延素子を持つ2つのDLLを備える目的は、DPCを較正する為に使用できる「物差し(ruler)」即ち基準を作成することである。それによって、生成されるのは、複数の差分遅延であり、差分遅延はそれぞれ既知の量だけ増える。そして差分遅延はそれぞれ、DPCを較正する為に使用できる時間の測定値の標準単位として機能する。
【0028】
より具体的には、各差分遅延を用いて、可変遅延セル400の非線形遅延伝達関数500を更に細かく分割し、DPCを、ある実施形態では、図7に示されているように線形近似技術を用いてトレーニングすることができる。トレーニングは、DLLをロックする際に用いるプロセスと同様なプロセスを用いることにより成し遂げられる。例えば、NタップのDLLから出力を選択し、それを可変遅延セルに送り込み、その出力をN+1タップのDLLの出力と比較することにより、可変遅延セルを同調して可変遅延セルが2つのエッジを一致させるようにすることが可能である。2つのエッジが一致すれば、システムは図7の遅延伝達関数曲線500の1つの点についてトレーニング済みとなる。
【0029】
本プロセスを理想的には、伝達関数曲線500に複数の較正点を生成する為に第1の遅延線の遅延素子の数と同じだけ(例えば、図6に図示の実装ではN回)繰り返す。トレーニングをいつ行ってもよく、例えば、トレーニングを必要とする装置を初めて起動するときなどに行ってよい。別の実施形態では、装置のトレーニング機能は、アルゴリズムに基づき、又は、システム性能全体の劣化を招く恐れのある提示された特定のパラメータ群に基づき、果たされる。このパラメータ群には、例えば、高い動作温度、低い動作電圧、新たに所望される出力周波数などがある。
【0030】
言い換えると、この第2のDLLを用いるトレーニングには、複数の点での可変遅延セルの零入力電流の同調が伴い、これによって、可変遅延セルからの信号の最初の遅延(遅延線600からのタップ出力により引き起こされた)が、遅延線610の対応するタップ出力からの信号のオフセット遅延を補償する。トレーニング完了次第、伝達関数曲線の較正点の1セットが決定され、対応する較正値、例えば、デジタルワードが算出され、理想的には保存される。なおまた、較正値の少なくとも2つに対し補間法を用いて、システムの位相誤差全体を更に減らす(そしてそれに対応して複製性能を高める)付加的な較正値を、DACの処理が許容できる較正値の数に基づき(例えばDACのビット数に基づき)算出してもよい。
【0031】
可変遅延セルをトレーニングする為に第2のDLLのアプローチを用いる上での1つの利点は、トレーニング用の装置を同一の装置、例えば、DPCのような通信装置に容易にかつ相対的に安価に組み込めることである。これによって、DPCを含む装置の外部の大きい及び高価な較正装置を使用する必要がなくなり、必要な場合又は望ましい場合に較正又はトレーニングを、例えば、以上に論じられたようなやり方で行うことができる。図8が図示しているのはDPC800のブロック図であり、DPC800は事実上、図2のDPC200にトレーニング装置を設けたものである。よって、図2の素子と同一の素子の表記は、図8でも対応して全く同じである。DPC800には、遅延素子がN個の遅延線(図示せず)を備えたDLL220と、粗遅延セレクタ(例えばマルチプレクサ)270と、好ましくはDPS282とDAC284とを備えた制御装置280と、可変遅延セル290とがある。DPC800のこの素子群には、図2を参照して詳細に上述したものと同一の機能性があり、簡潔にするべくここでは繰り返さない。DPC800には更にトレーニング装置があり、トレーニング装置には、理想的には、遅延素子がN+1個の遅延線(図示せず)を備えたDLL810と、粗遅延セレクタ(例えばマルチプレクサ)820と、位相検出器830とがあり、DLL810はDLL220と構造においても機能性においても同一であるが遅延素子の数は異なり、粗遅延セレクタ820は粗遅延セレクタ270と構造においても機能性においても同一である。
【0032】
それに応じて、DLL220及びDLL810の両方が、好ましくは、各遅延線の第1の遅延素子へと入力される基準クロック信号(図示せず)の1周期に固定される。DLL220及びDLL810には、理想的には、動作中のそれぞれのDLLの安定性を確実なものにする為に、図2を参照して前述したが図8には図示していない安定化回路を構成する付加的な素子(例えば、位相検出器、チャージポンプ、低域通過フィルタ)も備えられている。加えて、図2を参照して前述したように、DLL220には、理想的には、位相をシフトされたN個のクロック信号を粗遅延セレクタ270の入力に供給する為の出力タップがN個(例えば、D1の入力からDNの入力まで)ある。同じように、DLL810には、理想的には、位相をシフトされたN+1個のクロック信号を粗遅延セレクタ820の入力に供給する為の出力タップN+1個が(例えば、D1の入力からD(N+1)の入力まで)ある。なおまた、DLL220及びDLL810の両方が理想的には同一の総合遅延、例えば、クロック信号の1周期にロックされている。
【0033】
図8を見て分かる通り、トレーニング装置を備えたDPC800には2つのDLLがあり、それぞれ自身のマルチプレクサに結合されている。マルチプレクサ270及びマルチプレクサ820はどちらも制御装置280により制御されており、この実施形態ではDPS282にも制御されている。なおまた、本発明のトレーニングを実施するこの実施形態では、シーケンサ282が2つの機能を果たす。シーケンサ282は、周波数が実質的には所望の周波数である合成信号292をDPC800が生成している際に、デジタル‐位相シーケンサの機能を果たす。シーケンサ282は、DPCがDPCそのものを較正するべくトレーニング機能を果たしている際に、トレーニングシーケンサとしても機能する(理想的には、合成信号292が生成されていないとき)。トレーニング中、シーケンサ282は以下の工程のシーケンス(理想的には所定のもの)を行う。即ち、最初の差分遅延を生成するべく最初の入力をマルチプレクサ270及びマルチプレクサ820のそれぞれに供給する工程と、差分遅延が実質上ゼロの「ロック(lock)」状況を位相検出器が示すまで待つ工程と、好ましくは生成されうる差分遅延ごとに可変遅延セル290が較正されるまで、次の遅延を生成するべく次の入力をマルチプレクサ270及びマルチプレクサ820のそれぞれに供給する工程とを行う。
【0034】
図9は、本発明の実施形態に係るトレーニングシーケンスを用いてDPC(例えばDPC800)をトレーニングする方法を図示するフロー図である。トレーニング中、シーケンサ282は、DLL220のタップ出力に対応する選択信号286とDLL810のタップ出力に対応する選択信号285とを生成する(910)。好ましくは、最初の選択信号286はDLL220のD1の出力からの出力タップに対応し、最初の選択信号285はDLL810のD1の出力からの出力タップに対応する。工程920では、選択信号286をMUX270が受信し、この選択信号に基づいて対応する出力タップを選択して、対応する位相シフトされたクロック信号272を可変遅延セル290に出力する。同じように、MUX820は、選択信号285を受信し、この選択信号に基づいて対応する出力タップを選択して、対応する位相シフトされたクロック信号822(即ち、本明細書では較正信号とも呼ぶ)を位相検出器830に出力する。
【0035】
位相検出器830が、可変遅延セル290の出力からの信号292の位相と較正信号822の位相とを比較して、2つの位相の差異、即ち、位相差又は差分遅延を示す位相誤差信号832を出力する。工程930では、この位相誤差信号に基づき、DPSはデジタル差分値288を生成し、このデジタル差分値288はDAC284によりアナログ差分信号289に変換され、このアナログ差分信号289を可変遅延セル290が用いて、較正信号822の位相に対する信号292の位相を修正する。可変遅延セル290による信号292の位相の修正が継続するのは、実質的には一致する2つの位相を可変遅延セルが作ったことを示す位相誤差信号832を位相検出器が生成して、実質的に位相差がなくなるまで、即ち、可変遅延セルが同調されるまでである(940)。
【0036】
位相差ゼロのこの点は更に、可変遅延セル290の伝達関数曲線の較正点に対応する。なおまた、この較正点を制御装置が用いて、信号292の位相を較正信号822の位相と実質的には同一にするのに必要な微同調調整信号に対応する理想的にはデジタルワードである較正値を計算(950)してもよい。較正値を、メモリデバイス、例えばランダムアクセスメモリなどに保存(950)してもよい。メモリデバイス840を任意選択で備えているのは、例えば、理想的にはDPS282に結合しているかDPS282の一部として組み込まれている制御装置280である。
【0037】
次にシーケンサは、次の差分遅延に対応する次の選択信号を生成し、この差分遅延について可変遅延セルは較正される。このプロセスを、理想的には可能な差分遅延ごとに、可変遅延セルが較正されるまで繰り返し、これによって、N個の較正点を備えた遅延セルの伝達関数曲線が生成される(960、970)。較正値は、メモリデバイス840に同じように保存されている較正点の各々に基づき生成される。制御装置280は更に補間法又はアルゴリズムを行い、例えば、直線補間や2次補間などを行い、既に決定された値のうち少なくとも2つから付加的な較正値を算出する。この補間された較正値群も理想的にはメモリに保存する。
【0038】
前述のように、DPCの複製性能は、DACのビット数に基づく可能な較正値の数に関する。よって、図8に図示した本発明の実施形態のアーキテクチャによって、8ビットのDAC及び32タップのDLLを用いて複製性能が80dBを超える可能性もあり、その場合にもたらされる可能な遅延の組み合わせは32×28即ち(8192)種である。10ビットのDAC及び32タップのDLLの場合、もたらされる可能な遅延の組み合わせは32×210(即ち32768)種、これに対応する複製性能は92dBを上回る。
【0039】
本発明のもう1つの実施形態は周波数逓倍器である。DPCのもう1つの実施形態を、付加的な可変遅延セルと、対応するDACと、複数の組合せ論理とを用いることにより実施することもでき、この実施形態では、基準クロック信号の周波数より高い周波数の信号を、1つには、加えられた付加的な可変遅延セルの数に基づき、合成する。図10が図示しているのは、本発明のもう1つの実施形態に係るDPC1000、即ち周波数2倍器である。DPC1000にはDPC800の素子がすべてあり、これらの素子の表記は全く同じである。したがって、DPC1000には、遅延素子がN個の遅延線(図示せず)を備えたDLL220と、粗遅延セレクタ(例えばマルチプレクサ)270と、好ましくはDPS282とDAC284とを備えた制御装置280と、可変遅延セル290と、トレーニング装置とがあり、トレーニング装置には、理想的には、遅延素子がN+1個の遅延線(図示せず)を備えたDLL810と、粗遅延セレクタ(例えばマルチプレクサ)820と、位相検出器830と、メモリデバイス840とがある。DPC1000のこれらの素子には、図8を参照して詳細に上述したものと同一の機能性があり、簡潔にするべくここでは繰り返さない。
【0040】
周波数倍増機能性を付加する為に、DPC1000には更に、理想的には可変遅延セル290と同様の第2の可変遅延セル1020と、DPS282と可変遅延セル1020の入力との間に結合された第2のDAC1010と、可変遅延セル290及び可変遅延セル1020の両方の出力に結合された論理回路1030とがある。この実施形態では、論理回路1030は排他的論理和(XOR)論理回路だが、当業者には、論理回路1030は、可変遅延セルの出力信号を組み合わせて実質的には所望の出力周波数の合成信号を生成するのに必要な任意の好適な論理回路であればよいことが分かる。必要な場合には付加的な可変遅延セルが較正されるよう、図10の断続線が図示するように付加的な可変遅延セルをトレーニング装置に結合してもよい。可変遅延セル1020の較正値の対応するセットをメモリ840に保存してもよい。代案として、DPCは可変遅延セル290の為に保存している較正値を用いて、可変遅延セル1020の為に微同調調整信号を生成してもよい。
【0041】
操作中、DPS282は第2の粗い選択信号1002を生成し、第2の粗い選択信号1002によって粗遅延セレクタ270は、対応する位相シフトされたクロック信号の第2のシーケンスを選択し、対応する第2の粗い合成信号274を可変遅延セル1020に出力する。DPS282は更にデジタル微同調調整値281も生成し、デジタル微同調調整値281はDAC1010によりアナログ微同調調整信号283に変換される。次に可変遅延セル1020は、信号274を信号283の関数として修正して、第2の合成信号1022を生成する。次に信号292と信号1022とはXOR1030を用いて組み合わせられ、周波数が実質的には所望の周波数である、組み合わせられた出力合成信号1032を生成する。可変遅延セル290の出力292と可変遅延セル1020の出力1022とからなるこのXOR関数は、2つの信号の状態の差異を示す出力1032をもたらす。図11に図示のように、その結果、可変遅延セル290の出力パルスごとに2つの出力パルスがもたらされて、本質的には出力周波数が倍増されDPC1000の動作の範囲も倍増される。
【0042】
DPCの周波数出力範囲を倍増する付加的な可変遅延素子と付加的なDACとが図10にはそれぞれ1つだけ示されている。当業者には、DPCの周波数出力範囲を広げるべく、付加的な可変遅延素子及び対応するDACを、図10を参照して記載した場合と同様に、DPCに設けてもよいことが分かるであろう。範囲の広がりは、用いる付加的な素子の数に比例する。
【0043】
本発明の具体的な実施形態を併用して本発明を記載したが、当業者は付加的な利点及び修正に容易に気がつくであろう。従って、本発明は、その広範な態様においては、図示し記載した具体的な詳細や、代表的な装置や、説明の為の例に限定されていない。前述の説明に照らせば、種々の変更や修正や変形は当業者には明白であろう。よって、当然のことながら、本発明は前述の説明に限定されておらず、そのような変更や修正や変形を、添付の請求項の精神及び範囲に従って包含する。
【図面の簡単な説明】
【0044】
【図1】先行技術デジタル‐位相変換器のブロック図。
【図2】本発明の実施形態に係るデジタル‐位相変換器のブロック図。
【図3】周波数が所望の周波数である合成出力信号を生成する本発明の実施形態に係る方法のフロー図。
【図4】図2のデジタル‐位相変換器で用いる可変遅延セルの実施形態の略図。
【図5】本発明の実施形態に係る粗遅延の選択及び微遅延の同調を例示する、図4の可変遅延セルのタイミング図及び伝達関数。
【図6】本発明の実施形態に係るトレーニングシーケンスを行う時間基準を生成する2つの遅延線及び対応するタイミング図。
【図7】本発明の実施形態に係る、図5の伝達関数に適用されたトレーニング機能。
【図8】本発明の実施形態に係るトレーニングシーケンスを行う装置を備えたデジタル‐位相変換器のブロック図。
【図9】本発明の実施形態に係るトレーニングシーケンスを行う方法のフロー図。
【図10】トレーニングシーケンスを行う装置を備えた本発明のもう1つの実施形態に係るデジタル‐位相変換器のブロック図。
【図11】本発明の実施形態に係る、排他的論理和による周波数の倍増を例示する一連のタイミング図。
【特許請求の範囲】
【請求項1】
デジタル‐位相変換器(DPC)であって、
第1の周波数のクロック信号を供給する為の周波数源と、
第1の複数の位相シフトされたクロック信号群を生成する前記クロック信号を受信するよう構成された少なくとも第1の遅延ロックループであって、位相シフトされたクロック信号それぞれの周波数が実質的には前記第1の周波数であり、位相シフトされたクロック信号それぞれの位相が前記クロック信号に対しても前記第1の複数の信号群のうち他の位相シフトされたクロック信号群に対してもシフトされている、前記第1の遅延ロックループと、
前記周波数源に結合され、合成信号のための所望の周波数を識別する入力信号を受信するよう構成された制御装置と、
少なくとも第1の選択回路であって、前記第1の選択回路が、前記第1の複数の位相シフトされたクロック信号を受信し、前記第1の複数の信号群のうちの前記位相シフトされたクロック信号群の少なくとも1つのシーケンスを1つずつ、かつ、前記制御装置の制御下で選択して、各シーケンスに基づき対応する粗い合成信号を出力する、少なくとも第1の選択回路と、
前記対応する粗い合成信号を受信するべく前記選択回路に結合された第1の入力と前記制御装置に結合された第2の入力とを有し、前記制御装置が更に少なくとも1つの微同調調整信号を生成し、前記少なくとも1つの微同調調整信号が前記少なくとも第1の可変遅延セルにより用いられ、前記対応する粗い合成信号が修正されて前記少なくとも第1の可変遅延セルの出力で少なくとも第1の微細な合成信号が生成される、少なくとも第1の可変遅延セルと、
を備える、DPC。
【請求項2】
請求項1に記載のDPCであって、前記制御装置が、
前記第1の選択回路と前記周波数源とに結合されたデジタル‐位相シーケンサ(DPS)と、
前記DPSと前記少なくとも第1の可変遅延セルとの間に結合された少なくとも第1のデジタル・アナログ変換器(DAC)と、
を備え、前記DACが、少なくとも第1のデジタル微同調調整値を受信し、それを前記少なくとも第1の可変遅延セル用の少なくとも第1のアナログ微同調調整信号に変換する、
DPC。
【請求項3】
請求項1に記載のDPCであって、更に、
前記少なくとも第1の可変遅延セルと前記制御装置とに結合されて、少なくとも1つの較正信号を生成するトレーニング装置であって、前記少なくとも1つの較正信号が少なくとも1つのセットの較正値を生成する為に用いられ、前記少なくとも1つのセットの較正値が更に前記制御装置により用いられて前記少なくとも1つの微同調調整信号が生成される前記トレーニング装置と、
前記制御装置に含まれ前記少なくとも1つのセットの較正値を保存するメモリデバイスと、を備えたDPC。
【請求項4】
請求項3に記載のDPCであって、前記第1の遅延ロックループが第1の数の遅延セルを含んでおり、前記トレーニング装置が、
第2の数の遅延セルを有し、第2の複数の位相シフトされたクロック信号群を生成する前記クロック信号を受信するよう構成された第2の遅延ロックループであって、位相シフトされたクロック信号それぞれの周波数が実質的には前記第1の周波数であり、位相シフトされたクロック信号それぞれの位相が前記クロック信号に対しても前記第2の複数の信号群のうち他の位相シフトされたクロック信号群に対してもシフトされる、前記第2の遅延ロックループと、
第2の選択回路であって、前記第2の複数の位相シフトされたクロック信号を受信し、前記制御装置の制御下で、前記第2の選択回路の出力で前記少なくとも1つの較正信号を出力する前記第2の選択回路と、
前記少なくとも第1の可変遅延セルの前記出力と前記第2の選択回路の前記出力とに結合された位相検出器であって、前記少なくとも1つのセットの較正値を生成する為に用いる少なくとも1つの位相誤差信号を前記制御装置に供給する際に、前記少なくとも1つの較正信号を用いる、前記位相検出器と、
を備えるDPC。
【請求項5】
合成信号を生成する方法であって、
第1の周波数のクロック信号を受信する工程と、
合成信号のための所望の周波数を識別する入力信号を受信する工程と、
少なくとも1つの粗い選択信号を生成する工程であって、位相シフトされたクロック信号の少なくとも1つのシーケンスが第1の複数の位相シフトされたクロック信号から選択され、位相シフトされたクロック信号それぞれの周波数が実質的には前記第1の周波数であり、位相シフトされたクロック信号それぞれの位相が前記クロック信号に対しても前記第1の複数の信号群のうち他の位相シフトされたクロック信号群に対してもシフトされており、更に、前記少なくとも1つのシーケンスに基づき少なくとも1つの粗い合成信号が出力される前記工程と、
少なくとも第1の微調整信号を生成する工程であって、前記少なくとも1つの粗い合成信号が、少なくとも第1の微細な合成信号を生成するよう修正される前記工程と、
からなる方法。
【請求項6】
前記第1の微細な合成信号の周波数が実質的には前記所望の周波数である請求項5に記載の方法。
【請求項7】
請求項5に記載の方法であって、更に、
第2の微細な合成信号を生成する工程と、
前記第1の微細な合成信号と第2の微細な合成信号とを組み合わせて、周波数が実質的には前記所望の周波数である、組み合わせ合成信号を生成する工程と、からなる方法。
【請求項8】
請求項5に記載の方法であって、更に、前記少なくとも第1の微細な合成信号が生成されなかった場合に一度にトレーニングシーケンスを行う工程を含み、前記トレーニングシーケンスが、
第1の選択信号を生成する工程であって、少なくとも1つの第1の位相シフトされたクロック信号が、前記第1の複数の位相をシフトされたクロック信号から選択され、位相が第1の位相である出力信号を生成する為に用いられる前記工程と、
第2の選択信号を生成する工程であって、少なくとも1つの第2の位相シフトされたクロック信号が、第2の複数の位相シフトされたクロック信号から選択され、位相シフトされたクロック信号それぞれの周波数が実質的には前記第1の周波数であり、位相シフトされたクロック信号それぞれの位相が前記クロック信号に対しても前記第2の複数の信号群のうち他の位相シフトされたクロック信号群に対してもシフトされており、更に、位相が第2の位相である較正信号を生成する為に用いられる前記工程と、
前記第1の位相と第2の位相の差異に基づき差分信号を生成する工程であって、前記差異が、前記第1の位相が実質的には前記第2の位相と同一になり較正点を示すまで前記第1の位相を修正する為に用いられる前記工程と、
各較正点に対応する較正値を生成する工程と、からなる方法。
【請求項9】
各較正値が、前記第1の位相を実質的には前記第2の位相と同一にする為に必要な微同調調整信号に対応するデジタル値である請求項8に記載の方法。
【請求項10】
少なくとも2つの生成された較正値から少なくとも1つの付加的な較正値を算出する工程を更に含み、前記少なくとも1つの付加的な較正値が、補間を用いて算出される請求項8に記載の方法。
【請求項1】
デジタル‐位相変換器(DPC)であって、
第1の周波数のクロック信号を供給する為の周波数源と、
第1の複数の位相シフトされたクロック信号群を生成する前記クロック信号を受信するよう構成された少なくとも第1の遅延ロックループであって、位相シフトされたクロック信号それぞれの周波数が実質的には前記第1の周波数であり、位相シフトされたクロック信号それぞれの位相が前記クロック信号に対しても前記第1の複数の信号群のうち他の位相シフトされたクロック信号群に対してもシフトされている、前記第1の遅延ロックループと、
前記周波数源に結合され、合成信号のための所望の周波数を識別する入力信号を受信するよう構成された制御装置と、
少なくとも第1の選択回路であって、前記第1の選択回路が、前記第1の複数の位相シフトされたクロック信号を受信し、前記第1の複数の信号群のうちの前記位相シフトされたクロック信号群の少なくとも1つのシーケンスを1つずつ、かつ、前記制御装置の制御下で選択して、各シーケンスに基づき対応する粗い合成信号を出力する、少なくとも第1の選択回路と、
前記対応する粗い合成信号を受信するべく前記選択回路に結合された第1の入力と前記制御装置に結合された第2の入力とを有し、前記制御装置が更に少なくとも1つの微同調調整信号を生成し、前記少なくとも1つの微同調調整信号が前記少なくとも第1の可変遅延セルにより用いられ、前記対応する粗い合成信号が修正されて前記少なくとも第1の可変遅延セルの出力で少なくとも第1の微細な合成信号が生成される、少なくとも第1の可変遅延セルと、
を備える、DPC。
【請求項2】
請求項1に記載のDPCであって、前記制御装置が、
前記第1の選択回路と前記周波数源とに結合されたデジタル‐位相シーケンサ(DPS)と、
前記DPSと前記少なくとも第1の可変遅延セルとの間に結合された少なくとも第1のデジタル・アナログ変換器(DAC)と、
を備え、前記DACが、少なくとも第1のデジタル微同調調整値を受信し、それを前記少なくとも第1の可変遅延セル用の少なくとも第1のアナログ微同調調整信号に変換する、
DPC。
【請求項3】
請求項1に記載のDPCであって、更に、
前記少なくとも第1の可変遅延セルと前記制御装置とに結合されて、少なくとも1つの較正信号を生成するトレーニング装置であって、前記少なくとも1つの較正信号が少なくとも1つのセットの較正値を生成する為に用いられ、前記少なくとも1つのセットの較正値が更に前記制御装置により用いられて前記少なくとも1つの微同調調整信号が生成される前記トレーニング装置と、
前記制御装置に含まれ前記少なくとも1つのセットの較正値を保存するメモリデバイスと、を備えたDPC。
【請求項4】
請求項3に記載のDPCであって、前記第1の遅延ロックループが第1の数の遅延セルを含んでおり、前記トレーニング装置が、
第2の数の遅延セルを有し、第2の複数の位相シフトされたクロック信号群を生成する前記クロック信号を受信するよう構成された第2の遅延ロックループであって、位相シフトされたクロック信号それぞれの周波数が実質的には前記第1の周波数であり、位相シフトされたクロック信号それぞれの位相が前記クロック信号に対しても前記第2の複数の信号群のうち他の位相シフトされたクロック信号群に対してもシフトされる、前記第2の遅延ロックループと、
第2の選択回路であって、前記第2の複数の位相シフトされたクロック信号を受信し、前記制御装置の制御下で、前記第2の選択回路の出力で前記少なくとも1つの較正信号を出力する前記第2の選択回路と、
前記少なくとも第1の可変遅延セルの前記出力と前記第2の選択回路の前記出力とに結合された位相検出器であって、前記少なくとも1つのセットの較正値を生成する為に用いる少なくとも1つの位相誤差信号を前記制御装置に供給する際に、前記少なくとも1つの較正信号を用いる、前記位相検出器と、
を備えるDPC。
【請求項5】
合成信号を生成する方法であって、
第1の周波数のクロック信号を受信する工程と、
合成信号のための所望の周波数を識別する入力信号を受信する工程と、
少なくとも1つの粗い選択信号を生成する工程であって、位相シフトされたクロック信号の少なくとも1つのシーケンスが第1の複数の位相シフトされたクロック信号から選択され、位相シフトされたクロック信号それぞれの周波数が実質的には前記第1の周波数であり、位相シフトされたクロック信号それぞれの位相が前記クロック信号に対しても前記第1の複数の信号群のうち他の位相シフトされたクロック信号群に対してもシフトされており、更に、前記少なくとも1つのシーケンスに基づき少なくとも1つの粗い合成信号が出力される前記工程と、
少なくとも第1の微調整信号を生成する工程であって、前記少なくとも1つの粗い合成信号が、少なくとも第1の微細な合成信号を生成するよう修正される前記工程と、
からなる方法。
【請求項6】
前記第1の微細な合成信号の周波数が実質的には前記所望の周波数である請求項5に記載の方法。
【請求項7】
請求項5に記載の方法であって、更に、
第2の微細な合成信号を生成する工程と、
前記第1の微細な合成信号と第2の微細な合成信号とを組み合わせて、周波数が実質的には前記所望の周波数である、組み合わせ合成信号を生成する工程と、からなる方法。
【請求項8】
請求項5に記載の方法であって、更に、前記少なくとも第1の微細な合成信号が生成されなかった場合に一度にトレーニングシーケンスを行う工程を含み、前記トレーニングシーケンスが、
第1の選択信号を生成する工程であって、少なくとも1つの第1の位相シフトされたクロック信号が、前記第1の複数の位相をシフトされたクロック信号から選択され、位相が第1の位相である出力信号を生成する為に用いられる前記工程と、
第2の選択信号を生成する工程であって、少なくとも1つの第2の位相シフトされたクロック信号が、第2の複数の位相シフトされたクロック信号から選択され、位相シフトされたクロック信号それぞれの周波数が実質的には前記第1の周波数であり、位相シフトされたクロック信号それぞれの位相が前記クロック信号に対しても前記第2の複数の信号群のうち他の位相シフトされたクロック信号群に対してもシフトされており、更に、位相が第2の位相である較正信号を生成する為に用いられる前記工程と、
前記第1の位相と第2の位相の差異に基づき差分信号を生成する工程であって、前記差異が、前記第1の位相が実質的には前記第2の位相と同一になり較正点を示すまで前記第1の位相を修正する為に用いられる前記工程と、
各較正点に対応する較正値を生成する工程と、からなる方法。
【請求項9】
各較正値が、前記第1の位相を実質的には前記第2の位相と同一にする為に必要な微同調調整信号に対応するデジタル値である請求項8に記載の方法。
【請求項10】
少なくとも2つの生成された較正値から少なくとも1つの付加的な較正値を算出する工程を更に含み、前記少なくとも1つの付加的な較正値が、補間を用いて算出される請求項8に記載の方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【公表番号】特表2008−515341(P2008−515341A)
【公表日】平成20年5月8日(2008.5.8)
【国際特許分類】
【出願番号】特願2007−534624(P2007−534624)
【出願日】平成17年9月12日(2005.9.12)
【国際出願番号】PCT/US2005/032542
【国際公開番号】WO2006/039093
【国際公開日】平成18年4月13日(2006.4.13)
【出願人】(390009597)モトローラ・インコーポレイテッド (649)
【氏名又は名称原語表記】MOTOROLA INCORPORATED
【Fターム(参考)】
【公表日】平成20年5月8日(2008.5.8)
【国際特許分類】
【出願日】平成17年9月12日(2005.9.12)
【国際出願番号】PCT/US2005/032542
【国際公開番号】WO2006/039093
【国際公開日】平成18年4月13日(2006.4.13)
【出願人】(390009597)モトローラ・インコーポレイテッド (649)
【氏名又は名称原語表記】MOTOROLA INCORPORATED
【Fターム(参考)】
[ Back to top ]