【課題】電流量の監視による遅延仮定なしで配線故障検出ができ、遅延故障耐性と配線故障耐性を同時に有した非同期データ転送装置を提供する。
【解決手段】ＩＰコア間に配設するＬＳＩの非同期データ転送装置１において、第１のＩＰコアに接続する第１の配線３ａと、第２のＩＰコアに接続する第２の配線３ｂと、第１の配線３ａに接続する送信器２と、第２の配線３ｂに接続する受信器４と、送信器２と受信器４とを接続する第３の配線３ｃと、を含み、送信器２は、符号器５と入力制御部６とを有する入力部２Ａと、出力部２Ｂと、を含み、受信器４は、入力部４Ｂと、復号器７と出力制御部８とを有する出力部４Ａと、を含み、送信器２の符号器５は、第３の配線３ｃのオープン故障を検出する電流ドライバ回路１１ａ，１１ｂ，１１ｃ，１１ｄを備える。 （もっと読む）

【課題】 データ判定回路の回路規模を大きくすることなく、孤立パルスを確実に検出する。
【解決手段】 閾値判定部は、２値データのデータ列を表すアナログデータ信号をオーバーサンプルすることにより生成されるデジタルコードを順に受け、負のデジタルコードが連続するときに増加値を示す閾値信号を出力し、正のデジタルコードが連続するときに減少値を示す閾値信号を出力する。孤立パルス判定部は、デジタルコードに閾値信号が示す値を加えて補正デジタルコードを生成し、連続する補正デジタルコードを用いて孤立パルスを検出する。バイナリ判定部は、連続するデジタルコードの符号を用いて２値データの論理を求める。データ選択部は、孤立パルスが検出されるときに、孤立パルスの論理を２値データの論理として出力し、孤立パルスが検出されないときに、バイナリ判定部により求められた２値データの論理を出力する。 （もっと読む）

【課題】メモリ等の入力対象に入力される信号の誤判定を行うのに好適な誤り検出回路を提供する。
【解決手段】集積回路１を、誤り検出回路２Ａ〜２Ｃとメモリ回路３とを含み、誤り検出回路２Ａ〜２Ｃを、クロック信号ＣＫの立ち上がりエッジにおいて入力信号ＩＮ０〜ＩＮｎの状態を保持し、保持した状態を示す第１信号ＩＮ＿Ａ０〜ＩＮ＿Ａｎを出力するラッチ回路２１Ａ０〜２１Ａｎと、クロック信号ＣＫを遅延時間ｔ１だけ遅延させる遅延回路２０Ａと、遅延クロック信号ＣＫ＿Ａの立ち上がりエッジにおいて入力信号ＩＮ０〜ＩＮｎの状態を保持し、保持した状態を示す第２信号ＩＮ＿Ｂ０〜ＩＮ＿Ｂｎを出力するラッチ回路２１Ｂ０〜２１Ｂｎと、第１信号ＩＮ＿Ａ０〜ＩＮ＿Ａｎと第２信号ＩＮ＿Ｂ０〜ＩＮ＿Ｂｎとが一致しているか否かを比較判定し、判定結果を示す第３信号ＣＯＭＰ０〜ＣＯＭＰｎを出力する比較回路２４＿０〜２４＿ｎとを含む構成とした。 （もっと読む）

【課題】発振回路の発振周波数の異常を検出することができる発振異常検出回路を提供することである。
【解決手段】クロック信号ＣＬＫを、直列接続された複数の遅延素子２０〜２５を用いて遅延させる遅延部２と、遅延素子２０〜２５の出力信号であるクロック信号ＣＬＫ０〜ＣＬＫ５から、全体遅延時間ｔｄａ内における、クロック信号ＣＬＫの変化を示す発振信号パターンＤ０〜Ｄ５を取得する信号パターン取得部３と、期待信号パターンＥ０〜Ｅ５を予め記憶する期待値記憶部４と、発振信号パターンＤ０〜Ｄ５と期待信号パターンＥ０〜Ｅ５とを比較する比較部５と、比較部５による比較結果が一致しない場合、発振回路１００に発振異常が生じていると判定する異常判定部６とを備えた。 （もっと読む）

【課題】低速テスターによる直流電圧を用いてスケルチ回路をより高速テストをすることが可能な半導体集積回路を提供する。
【解決手段】半導体集積回路は、スケルチ回路のテスト動作時において、第１の受信端子に第１の直流電圧を印加し、且つ、第２の受信端子に第１の直流電圧と異なる第２の直流電圧を印加した状態で、第１のスイッチ回路と第２のスイッチ回路とをオン／オフが同期するように制御するとともに、第１および第２のスイッチ回路のオン／オフに対して相補的になるようにして第３のスイッチ回路と前記第４のスイッチ回路とをオン／オフが同期するように制御する。 （もっと読む）

【課題】従来のＨＤＭＩのオーディオクロック伝送システムでは、サイクルタイムスタンプ値が変動してオーディオクロックの精度が劣化してしまう。
【解決手段】データのサンプルクロックを所定の分周比で分周してクロックを生成するクロック分周手段と、クロック分周手段で生成したクロックをカウントするカウント手段と、カウント生成手段で計測したカウント値を平均化する平均化手段と、平均化手段で取得した平均カウント値のビット数を削減するノイズシェーピング手段と、基本クロック、ノイズシェーピング手段で生成したカウント値及びクロック分周手段で使用した分周比を送出する送出手段を備える。 （もっと読む）

【課題】 異なる時間レンジにおける信号レベルおよび信号レベルの変化を同時に出力し、ノイズ周波数が状況に応じて変わる場合にも、ノイズキャンセルを効果的に行うことができるようにする。
【解決手段】 Ｎ進カウンタ群１は、Ｎ進カウンタ１−１〜１−Ｍを有し、各Ｎ進カウンタ１−ｉは、クロック信号を印加され、そのクロック信号の周期を増加させて出力する。また、レベル変化検知器群３は、レベル変化検知器３−１〜３−Ｍを有し、各レベル変化検知器３−ｉは、Ｎ進カウンタ１−ｉから出力される第１クロック信号Ｇｉの１周期ごとに入力信号Ｌｅｉ−１のレベルをサンプリングしサンプリング信号Ｌｅｉを出力するとともに、第１クロック信号より周期の短い第２クロック信号Ｇｉ−１の１周期ごとに入力信号Ｌｅｉ−１のレベルを検出してレベル変化の有無を示すレベル変化状態信号Ｃｈｉを出力する。 （もっと読む）

【課題】総比較結果に遅れが生じると共に、総比較結果にひげ状のノイズが重畳される。
【解決手段】ｎbit比較回路は、縦続接続された（ｎ−１）個の１bit比較回路１０（＝１０−２〜１０−ｎ）と、ラッチ回路２０と、選択回路３０とを有している。ラッチ回路２０は、最終段の１ビット比較回路１０−ｎから出力される最終段比較結果ｃ［ｎ］を、ＬＳＢにおけるカウントアップデータｂ［１］の立ち下がりでラッチして第１の信号ｑ［１］を出力すると共に、カウントアップデータｂ［１］の立ち上がりでラッチして第２の信号ｑ［２］を出力する。選択回路３０は、第１の信号ｑ［１］及び第２の信号ｑ［２］のうちのいずれか１つを、ＬＳＢにおけるターゲットデータａ［１］の論理レベルにより選択して総比較結果ｏｕｔを出力する。 （もっと読む）

【課題】従来のクロックゲーティング技術を採用した半導体集積回路装置では、スキャンテストに対応することができなかった。
【解決手段】本発明の半導体集積回路装置は、モード制御信号ＳＭＣに基づきスキャンデータＳＩＮと入力データＤＩＮとのいずれか一方の値を保持する複数のフリップフロップＳＦＦａ〜ＳＦＦｃと、複数のフリップフロップＳＦＦａ〜ＳＦＦｃのデータ入力端子及びデータ出力端子の値を監視してデータ転送状態を感知し、データ転送が行われている期間はクロック制御信号ＣＣＳａをイネーブル状態とするデータ転送感知回路３２と、クロック制御信号ＣＣＳａに応じて複数のフリップフロップＳＦＦａ〜ＳＦＦｃに対するクロック信号の供給を行うクロックゲーティング回路１６と、モード制御信号ＳＭＣがイネーブル状態の期間にクロック制御信号ＣＣＳａをイネーブル状態とする動作モード判別回路と、を有する。 （もっと読む）

【課題】同期式連続データ伝送の信頼性を確保すると共に容易に設計することができるデータ送受信方法を提供する。
【解決手段】データ送信装置１１は、通信開始時にテストデータをデータ受信装置１２に送信する。データ受信装置１２は、システムクロックを数倍に逓倍した内部クロックによりテストデータをサンプリングしてキャプチャ回路２３に取り込み、データ取り込みタイミング制御部２４において上記取り込みデータから最適のデータ取り込みタイミングを選択して設定する。データ受信装置１２は、通常のデータを取り込む際は、データ取り込みタイミング制御部２４において設定された最適のデータ取り込みタイミングにて受信データの取り込みを行う。 （もっと読む）

【課題】 自走発振器のロックを検出するシステム及び方法を提供することである。
【解決手段】 ＦＲＯサンプラー１１０の出力がサンプルストレージメディア１２０の入力にカップリングされ、パターン検出ロジックが、サンプルストレージメディアを１つ以上のパターン検出器１３０に作動上カップリングしてサンプルにアクセスし又はサンプルを入手する。パターン検出器が、保存サンプル１〜Ｎを、保存サンプル（Ｎ＋１）〜２Ｎと比較してその等値性を調べ、サンプル１と４が同値を含み、サンプル２と５が同値を含み、サンプル３と６が同値を含むことを発見すると、サンプル１、２、３がサンプル４、５、６と同じパターンの反復であると見なされる。 （もっと読む）

【課題】 冗長構成とすることなく、デバイスの運用を中断せずに機能の更新が可能となると共に、冗長分のコスト及び消費電力を削減できるプログラマブルロジックデバイス、カード及び伝送装置を提供する。
【解決手段】 ＦＰＧＡ１０は、入力される入力信号を複数に分配し、論理ブロックに既に構成された論理回路１及び論理ブロックに新規に構成される新規な論理回路１１に対して、分配された信号を出力する分配回路部２と、論理回路１及び新規な論理回路１１からの各出力信号のうちいずれかを選択するセレクタ回路部３と、新規な論理回路１１に出力信号を出力するように分配回路部２を制御すると共に、新規な論理回路１１からの出力信号を出力するようにセレクタ回路部３を制御する切り替え制御部４と、を備える。 （もっと読む）

【課題】設計工数の増大を防止するために、簡単な回路構成で故障検出を可能にしたクロックゲーティング回路及びマクロセルを提供すること。
【解決手段】本発明に係るクロックゲーティング回路は、入力したクロック信号ＣＬＫ１２に対応するゲーテッドクロック信号ＧＣＬＫ１３の出力をクロックイネーブル信号ＣＥＮ１０に応じて制御するクロックゲーティング回路である。また、ＣＥＮ１０の信号値をクロック信号ＣＬＫ１２に同期してラッチするラッチ５を有する。そして、ＣＬＫ１２を入力し、ラッチ５の出力信号に応じて、ＧＣＬＫ１３の出力を制御するＡＮＤ４を有する。さらに、ラッチ５の出力信号の信号値をクロック信号ＣＬＫ１２に同期してラッチし、ラッチした値を出力するラッチ６を備えることを特徴としている。それにより、簡単な回路構成でスキャン試験を実行することができる。 （もっと読む）

【課題】本発明は、容易な回路設計で高速データ伝送に対応することが可能なＣＲＣ演算回路を提供することを目的とする。
【解決手段】本発明に係るＣＲＣ演算回路は、伝送データからシリアル処理でＣＲＣ符号を算出する演算過程を解析して導き出される所定の演算式に基づいて、前記伝送データからパラレル処理で前記ＣＲＣ符号を算出する論理回路を有して成る構成とされている。 （もっと読む）

【課題】制御出力信号が制御入力信号を忠実に復元しているか否かを検出、監視する自己診断機能を備えたパワー半導体の駆動回路装置および信号伝達回路装置を提供する。
【課題を解決するための手段】
パワー半導体の駆動回路装置３０は、制御入力信号Ｓｉｎを生成する電子制御装置３２と、主経路３４と自己診断機能３８を有する信号伝達回路装置３００と、信号伝達回路装置３００からの制御出力信号Ｓｏｕｔで駆動されるパワー半導体４０とを備える。自己診断機能３８は帰還パルス送信回路３６０、第２信号伝達回路３７０および第２受信回路３８０を有する。第２受信回路３８０では制御出力信号Ｓｏｕｔが制御入力信号Ｓｉｎに一致しているか、または不一致であるかを比較し、比較した結果を比較信号出力端子３９０に出力する。比較信号出力端子３９０に出力された信号は電子制御装置３２に伝達される。 （もっと読む）

【課題】Ｌｏｏｐｂａｃｋテストの際に電圧振幅マージン不足の半導体装置が次工程へと流出するのを防止する。
【解決手段】シリアライザ１７は、テストモード期間にクロック信号ＣＬＫ１に応じてパタン発生器２０が出力するパラレルのテストパタン信号をシリアル信号に変換して出力バッファ１６よりテスト治具側の外部ループバックパスへ出力する。ＣＰＵ２１は、遅延制御信号ＤＬＣ１，ＤＬＣ２によって一方の可変遅延素子ＶＤＬ１，ＶＤＬ２の遅延時間を制御する。入力バッファ１０の出力であるテストパタン信号ＶＲｘとＬＳＩテスタ等より印加される外部基準電圧Ｖｒｅｆとの差動信号ＶＲｘ１がＣＤＲ１２に印加され、クロック信号ＣＬＫ２が生成される。両信号ＶＲｘ，ＣＬＫ２の一方の位相が変更されて、外部基準電圧Ｖｒｅｆの値毎にタイミングマージンがチェックされる。 （もっと読む）

【課題】パルス信号を高精度に検出すること。
【解決手段】パルス検出装置１は、所定期間に中間電位を含むパルス信号を検出する。また、パルス検出装置１は、パルス信号の中間電位を、ローレベル又はハイレベルに固定する信号固定手段を備えている。さらに、信号固定手段は、パルス信号が入力される入力信号線に接続されたプルダウン抵抗９又はプルアップ抵抗であるのが好ましい。なお、パルス検出方法は、パルス信号の中間電位を、ローレベル又はハイレベルに固定する信号固定工程を含んでいる。 （もっと読む）

【課題】 この発明は、テスト兼用端子に高電圧のノイズが入力された場合でも容易にテストモードに入ることのない半導体装置を提供する。
【解決手段】 この発明は、通常動作モードと、テストモードを備えた半導体装置において、前記半導体装置は、振幅が電源電圧以内の通常信号と振幅が前記電源電圧より高い高電圧信号の入力が可能なテスト兼用入力端子Ａと、テスト兼用入力端子Ａに入力される高電圧信号を検出する高電圧検出回路１０と、高電圧検出回路１０からの高電圧信号が所定のパターンで変化したことを検出するパターン検出回路２０と、検出したテスト兼用入力端子Ａから高電圧信号が所定のパターンで印加された場合に、前記通常動作モードから前記テストモードに切り換える切り替え手段３０と、備えた。 （もっと読む）

【課題】 セットアップ違反に対するより一般的な検出技術を提供する。
【解決手段】 外部からの入力データを受ける第１のフリップフロップと、前記入力データを受けるラッチと、このラッチの出力と前記第１のフリップフロップの出力との排他的論理和を入力する第２のフリップフロップとを備えた電子回路。また前記第１のフリップフロップの出力を入力とし前記第２のフリップフロップの出力に基づく通知信号を抑制信号入力として用いる電子回路を具備した情報再生装置。 （もっと読む）

【課題】適正なパルス数のパルス信号が出力されない状態を検知可能なパルス出力装置を提供する。
【解決手段】 ＣＰＵ３は、入力信号に応じたパルス数を算出するパルス数算出手段３１と、パルス数算出手段３１により算出されたパルス数のパルス信号を出力するパルス出力手段３２と、後述するパルス用カウンタ６１によりカウントされたパルス数と、パルス数算出手段３１により算出されたパルス数とを照合する照合手段３３を構成する。外部回路６には、パルス出力手段３２から出力されたパルス信号のパルス数をカウントするパルス用カウンタ６１と、パルス用カウンタ６１によりカウントされたカウント数を格納するレジスタ６２と、レジスタ６２に格納されたカウント数をシリアル通信によりＣＰＵ３に向けて送信する通信手段６３と、が設けられる。 （もっと読む）