【課題】 外部信号を用いずにクロック信号のデューティを正確に測定する。
【解決手段】 半導体装置２０には、第１の回路ブロック１、第２の回路ブロック２、ＰＬＬ部３、第１のデューティ測定回路４ａ及び４ｂ、第２のデューティ測定回路５ａ及び５ｂ、セレクタ６、及びＩ／Ｏレジスタ７が設けられている。第１の回路ブロック１に隣接して設けられた第１のデューティ測定回路４ａは、第１の回路ブロック１に入力されるＰＬＬ信号の“Ｈｉｇｈ”レベル期間（ＴＨ）を測定する。第１の回路ブロック１に隣接して設けられた第２のデューティ測定回路５ａは、第１の回路ブロック１に入力されるＰＬＬ信号の“Ｌｏｗ”レベル期間（ＴＬ）を測定する。測定されたＰＬＬ信号の“Ｈｉｇｈ”レベル期間（ＴＨ）及びＰＬＬ信号の“Ｌｏｗ”レベル期間（ＴＬ）から、第１の回路ブロック１に入力されるＰＬＬ信号のデューティを高精度に算出できる。 （もっと読む）

【課題】メモリ素子を用いて複数個のパルスを生成しうる多重パルス生成装置及びパルス生成方法を提供する。
【解決手段】複数個のパルス信号を生成するためのものであって、複数個の時間間隔信号及び第１選択信号を受信し、第１選択信号に応じて前記複数個の時間間隔信号のうち何れか一つを選択し、選択された時間間隔信号を出力する第１スイッチング部及び複数のパルス状態及び第２選択信号を受信し、第２選択信号によって前記複数のパルス状態のうち何れか一つを選択し、選択された時間間隔信号により決定される第１時間間隔の間に選択されたパルス状態を出力する第２スイッチング部を備えることを特徴とするパルス生成器。 （もっと読む）

【課題】スタンバイモードに遷移した状態における待機電力を大幅に削減でき、その状態で、リモコンからの入力信号の受信時にも効率よくノイズフィルタリングを行い、ノイズと信号を確実に区別し、リモコンのヘッダ波形を受信した場合のみ、正確にスタンバイモードから復帰できるリモコン信号受信装置を提供する。
【解決手段】リモコンからの入力信号を待機するスタンバイモード時に、リモコンからヘッダ信号が動作状態のアナログノイズフィルタ２に入力されると、このアナログノイズフィルタ２からの出力信号を、セレクタ４を通じてＣＰＵ５に入力するとともに、発振制御回路６を動作状態に移行させることにより、動作モードをスタンバイモードから通常モードに切り換えて、ＣＰＵ５を動作状態に移行させるとともに、リモコンからの入力信号に対するノイズフィルタとしてアナログノイズフィルタ２からデジタルノイズフィルタ３を動作状態に移行する。 （もっと読む）

【課題】 トグルフリップフロップ回路（ＴＦＦ）を用いて分周クロック信号を発生させる場合に、初期状態が定まらないというＴＦＦの本質的な問題に起因して、発生する各分周クロック信号間に位相ずれが生じてしまうのを回避しながら、４チャンネルよりも多くのチャンネル数のデータ信号の多重化を実現できるようにする。
【解決手段】 クロック発生回路であって、位相の異なる一対の分周クロック信号を出力しうる複数のトグルフリップフロップ回路ＴＦＦ１，ＴＦＦ２を直列に接続し、トグルフリップフロップ回路ＴＦＦ２から出力される一対の分周クロック信号の一方又は両方をディレイさせて一対の分周クロック信号とは異なる位相のクロック信号として出力しうるディレイ回路ＤＦＦ１を、トグルフリップフロップ回路ＴＦＦ２に接続して構成される。 （もっと読む）

【課題】 電源電圧が変動する場合でも、逓倍クロック信号の出力精度を極力維持することができるクロック信号出力回路を提供する。
【解決手段】 周期カウンタ４では、基準クロック信号ｆｓの周期をリングオシレータ１より出力される高速クロック信号ｆｒでカウントし、周期カウンタ２４ではＮ分周された基準クロック信号ｆｓの周期をＮ分周した高速クロック信号ｆｒでカウントする。そして、有効判定回路２５は、周波数逓倍動作を開始した直後はマルチプレクサ２６により周期カウンタ４側の周期データＤ１を選択して逓倍クロック信号ｆｍを迅速に出力し、それ以降、周期カウンタ２４によってカウントされた周期データＤ１’が有効になる時間が経過すると、当該周期データＤ１’を選択するようにマルチプレクサ２６を切替えて周波数逓倍演算処理の対象とする。 （もっと読む）

【課題】 動作モードに応じて２つのコンパレータの動作状態を切替える場合でも、外部に対して不定レベルの信号が出力されることを確実に防止できるコンパレータ切替え回路を提供する。
【解決手段】 動作切替え回路１１は、外部より送信される通信データを受信して二値レベル判定を行なうコンパレータ１，２の動作切替えを行なう場合、マイコン４が出力するモード切替え信号を遅延回路１２を介して遅延させた信号を生成し、その遅延信号とモード切替え信号とをＯＲゲート１３及びＡＮＤゲート１４で論理合成してハイレベル期間が異なるＣＯＭＰ１，ＣＯＭＰ２制御信号を生成すると、それらの制御信号により何れか１つのコンパレータ１，２が動作状態となっている期間を経て切替えを行う。また、マルチプレクサ３の選択切替えは遅延回路１２の出力信号によって行う。 （もっと読む）

【課題】 装置の小型化を図り、しかも、クロック信号に同期し、且つ入力信号に重畳されたノイズを除去する。
【解決手段】 入力信号は第１フリップフロップF/F1の入力端D、正入力論理積回路AND1と負入力論理積回路AND2の第１入力端に供給される。第１フリップフロップF/F1の出力信号は、正入力論理積回路AND1と負入力論理積回路AND2の第２入力端に供給される。正入力論理積回路AND1と負入力論理積回路AND2の出力信号は、マルチプレクサMUXの選択信号端S1,S0に入力され、この選択信号でマルチプレクサMUXのデータ入力を切り替えて、マルチプレクサMUXの出力信号を第２フリップフロップF/F2に入力し、第１、第２フリップフロップF/F1,F/F2のクロック信号入力端CLKに供給される基準内部クロック信号発生部OSCからの内部クロック信号により第２フリップフロップF/F2に出力信号を得る。
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【課題】
入力信号に同期し逓倍数が可変に設定される信号を出力する逓倍回路の提供。
【解決手段】
入力信号の周波数を可変に逓倍した出力信号を出力する逓倍回路であって、入力信号の周期を測定する周期測定用の遅延回路と、周期測定用の遅延回路で測定された周期に基づき、遅延時間が可変に設定され、遅延時間を再現する遅延再現用の遅延回路とを備えた同期遅延回路１０と、同期遅延回路から出力される位相が異なる複数の信号を受けて多重化する多重回路２０と、設定逓倍値にしたがって、周期測定用の遅延回路の遅延段数、遅延再現用の複数の遅延回路の段数の設定を可変に設定する制御回路３０とを備え、多重回路２０から入力信号に同期しその周波数を逓倍した出力信号が出力される。 （もっと読む）

第１のクロック発生回路と、周波数分割回路と、複数のマルチプレクサとを有する、ワイドレンジ複数位相クロック発生器である。第１のクロック発生回路は、それぞれが、第１の周波数および複数の異なる位相角のうちのそれぞれ１つをそれぞれが有する複数の第１のクロック信号を生成する。周波数分割回路は、第１のクロック発生回路から、複数の第１のクロック信号を受信して、第２の周波数および複数の異なる位相角のうちのそれぞれ１つをそれぞれが有する複数の第２のクロック信号を生成する。マルチプレクサは、それぞれが、第１のクロック信号のうちのそれぞれ１つを受信するように結合された第１の入力と、第２のクロック信号のうちの、第１のクロック信号のうちの前記１つと実質的に同じ位相角を有するそれぞれ１つを受信するように結合された第２の入力とを有する。
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一実施例によるシステムが開示される。本システムは、第１集積回路（ＩＣ）と、第１ＩＣに接続される第１インタフェースと、インタフェースに接続される第２ＩＣとを有する。第１ＩＣは、インタフェースに関連付けされていない複数の信号のそれぞれの状態を、当該状態の変化が検出される毎にインタフェースを介し第２ＩＣにインバンドに送信する。 （もっと読む）

本発明は、ランダムデータ用のタイミング情報を回復する回復回路用の検出装置およびチャージポンプ回路に関する。検出装置は、基準信号の直交成分を、入力信号に基づいてサンプリングし、第１のバイナリ信号を生成するための、第１のラッチ手段と、基準信号の同相成分を、入力信号に基づいてサンプリングし、第２のバイナリ信号を生成するための、第２のラッチ手段と、第１のバイナリ信号を、第２のバイナリ信号に基づいてサンプリングし、周波数誤差信号を生成するための、第３のラッチ手段と、を備える。よって、簡潔で速い検出回路が、デジタル実施に基づいて達成される。さらに、チャージポンプ回路は、差動入力回路と、差動入力回路のテール電流を、周波数検出装置の周波数ロック状態に応じて制御するための制御手段とを備える。これは、チャージポンプ回路の挙動が、検出装置によって生成される余分なリップルを低減できる、という利点を提供する。
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【課題】本発明は、完全にデジタルで実装される差動位相検出器と、該差動位相検出器のための補間器に関する。
【解決手段】本発明によると、４つの光検出器のデジタル化された信号（Ａ、Ｂ、Ｃ、Ｄ）からトラッキング誤差信号を生成する差動位相検出器は、デジタル化された信号（Ａ、Ｂ、Ｃ、Ｄ）を時間多重するマルチプレクサと、時間多重されたデジタル化信号（Ａ、Ｂ、Ｃ、Ｄ）からサンプルを同期化するためのデマルチプレクサ／補間器を含む。デマルチプレクサ／補間器は、好ましくは、４個の信号の時間多重信号を受信し、時間多重信号の半分の速度である４チャネルの信号を生成する。 （もっと読む）

本発明は、データ信号DATAを用いてデータクロックDATA-CLKと参照クロックREF-CLKとの間の位相差を検出する位相検出器に関する。データ信号DATAの遷移は、データクロックDATA-CLKの遷移と同期している。データクロックDATA-CLK及び参照クロックREF-CLKは同じ周波数を持つ。位相検出器は、第１のバイナリ信号ERRQを生成する第１の信号生成器を有する。そのパルス幅は、データ信号DATAの遷移とデータ信号DATAの遷移に隣接する第１の参照クロック信号CKQの遷移との間の第１の時間差ΔT1に等しい。第１の信号生成器は、第１の参照クロック信号CKQを受信する入力と、データ信号DATAを受信する入力とを有する。位相検出器は、第２のバイナリ信号ERRIを生成する第２の信号生成器を有する。第２のバイナリ信号ERRIのパルス幅は、データ信号DATAの遷移とそのデータ信号DATAの遷移に隣接する第２の参照クロック信号CKIの遷移との間の第２の時間差ΔT2に等しい。第２の信号生成器は、第２のバイナリ信号ERRIを受信する入力と、第２の参照信号CKIを受信する入力とを有する。位相検出器は、データクロックDATA-CLKと参照クロックREF-CLKとの間の位相差を表す出力信号を生成する出力信号生成器を有する。出力信号は、ANDが論理AND演算を表すとき、ERRQ-2*(ERRQ AND ERRI)に等しいか、又はXORが論理XOR演算を表すとき、(ERRQ XOR ERRI)-ERRIに等しい。
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【課題】論理回路におけるクロック分配のための遅延マッチング。
【解決手段】論理回路内部に分配された複数の信号間の伝播遅延差を補正するための技術。遅延マッチング回路は、フロップによって生成された内部のクロックからＱへの遅延を模倣する。遅延マッチング回路は、再分配されようとしている、クロック信号のような原初の信号の伝播経路内に置かれる。一般に、遅延マッチング回路は、特定の構成を有する伝播ゲート・マルチプレクサを含むことができる。遅延マッチング回路は、原初の信号の分割された版により経験されたクロックからＱへの遅延に実質的に等しい遅延を課する。このようにして、遅延マッチング回路は、原初の信号と分割された信号の立ち上がり端と立ち下がり端とが、実質的に一致することを確実にし、同期した動作を可能にする。これゆえ、遅延マッチング回路は、再分配された信号と分割された信号を同期させることができる。 （もっと読む）