高速の位相周波数検出装置
本発明は、ランダムデータ用のタイミング情報を回復する回復回路用の検出装置およびチャージポンプ回路に関する。検出装置は、基準信号の直交成分を、入力信号に基づいてサンプリングし、第１のバイナリ信号を生成するための、第１のラッチ手段と、基準信号の同相成分を、入力信号に基づいてサンプリングし、第２のバイナリ信号を生成するための、第２のラッチ手段と、第１のバイナリ信号を、第２のバイナリ信号に基づいてサンプリングし、周波数誤差信号を生成するための、第３のラッチ手段と、を備える。よって、簡潔で速い検出回路が、デジタル実施に基づいて達成される。さらに、チャージポンプ回路は、差動入力回路と、差動入力回路のテール電流を、周波数検出装置の周波数ロック状態に応じて制御するための制御手段とを備える。これは、チャージポンプ回路の挙動が、検出装置によって生成される余分なリップルを低減できる、という利点を提供する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力信号と基準信号の間の周波数誤差を検出するための検出装置と、そのような周波数検出装置で使用するためのチャージポンプ回路とに関する。さらに、本発明は、周波数誤差検出方法およびチャージポンプ制御方法、ならびに検出装置とチャージポンプ回路とを備える、ランダムデータからタイミング情報を回復するための回復回路に関する。
【背景技術】
【０００２】
近年、通信用の高速電子部品の分野において、多大な研究努力がなされている。光ファイバのブロードバンド性能の利点を最大限に利用するために、高速の電子構成要素、特に集積化解決策が、費用を節減し信頼性を向上させるために必要とされている。一般に、長距離を伴う場合、信号転送におけるファイバ不良によりデータが歪められるため、データの再生成が必須となる。良く知られているファイバ不良、ファイバ散乱は、パルス幅歪みに変化する。適度なビット誤り率（ＢＥＲ：Bit Error Rate）でのデータ回復を保証するために、信号は、通常、特定の距離の後（例えば、ＳＯＮＥＴでは約５００ｋｍごと、１０Ｇｂｉｔのイーサネット（登録商標）では、約１０〜４０ｋｍごと）に再生成され、信号対雑音比（ＳＮＲ：Signal-to-noise ratio）の劣化を防止する。再生成は、通常、光トランシーバにおいて行なわれる。
【０００３】
図１は、光トランシーバの構造の概略ブロック図を示している。受信および送信ブロックは、いくつかのアナログおよびデジタル集積回路で構成されている。レシーバ側では、光信号が電気信号に変換され、データ信号が再生成され、最後に、シリアル−パラレルコンバータが、リタイムされた（retimed）シリアル信号をより低いレートに多重分離（demultiplex）し、このレートで、この信号をＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路などのデジタル回路によって処理することができる。トランスミッタ側では、ＮＲＺ（Non Return to Zero）データストリームをリタイミングするための低ジッタ（jitter）のクロックをＰＬＬ（Phase Locked Loop）回路が生成する、パラレル−シリアルコンバータが、パラレルデータを高レートのシリアルデータに多重化し、最終的に、シリアルデータ信号を光パルスに変換し返すことができる。ここでは概略的に、用語“ジッタ”は、何らかの種類のランダムおよび／または望まれない位相変動を表すために用いられる。
【０００４】
光ファイバを介して送信されるデータは、ＮＲＺフォーマットで符号化されており、このことは、信号が、それぞれの正または負のビット値の後にゼロレベルまで戻らないため、クロック信号の情報をストリームから直接抽出できないことを意味する。遷移のない長いデータシーケンスが発生すると、レシーバ側での同期が非常に困難となる。これは、ビットレートの整数倍である周波数においてスペクトルがヌルを有する、ＮＲＺデータの特性による。このため、ビットストリームからクロックスペクトル成分を回復するための非線形回路が必要である。
【０００５】
図１によると、送信側は、データプロセッサ１０からデータを受信し、ＰＬＬ回路２２を用いたマルチプレキサ２０において、シリアルデータストリームを生成する。データストリームは、レーザドライバ３０に供給され、レーザドライバ３０は、レーザデバイス４０を駆動し、光信号を光ファイバに結合する。光レシーバの機能は、入力される光ＮＲＺ信号の検出、および送信データの再生成すなわち回復である。光検出器５０と、後続のトランスインピーダンス増幅器（transimpedance amplifier）６０との組み合わせは、“フロントエンド”部分として知られている。光検出器５０は、ＰＩＮフォトダイオードまたはアバランシェ光検出器としてもよく、これらは、光ファイバを介して受信された光信号を、電気信号に変換する。光検出器５０によって生成されたローレベル信号は、トランスインピーダンス増幅器６０によって増幅され、この増幅器は、自動利得制御を有する制限増幅器７０が後に続く、低雑音の前置増幅器であってもよい。クロック抽出およびデータ再生成回路（ＤＣＲまたはＣＤＲ）８０は、ランダムデータからタイミング情報を回復し、適切な時点またはタイミングでデータストリームをサンプリングする。最後に、シリアル−パラレルコンバータすなわちデマルチプレキサ９０が、リタイムされたシリアルデータを、より低いレートに多重分離し、ここでシリアルデータは、データプロセッサ１０のデジタル回路によって処理できるようになる。デマルチプレキサ９０において、同期を目的としたフレーム整列ユニット９２を配置してもよい。ランダムデータのリタイミングおよび多重分離などの同期動作を行なうためには、高速レシーバが、クロックを生成しなければならない。これを達成するために、クロック回復回路が、データを検知し、周期的なクロックを生成する。データは、回復されたクロックによりＤフリップフロップすなわちＤラッチでリタイムすることができ、すなわち、雑音のあるデータをサンプリングし、ジッタの少ない出力を生成する。このようなフリップフロップすなわちラッチ回路は、時には、決定回路と呼ばれる。回復されたクロックは、データレートと等しい周波数を有することが好ましく、これにより、例えば、１０Ｇｂ／ｓのデータレートが、１００ｐｓの期間を有する１０ＧＨｚのクロック周波数に変化する。さらに、回復されたクロックは、クロックによってビットの最適なサンプリングを可能とする、データに対する特定の位相関係を持つ必要がある。クロックの立ち上がりエッジが、各ビットの中心点と一致する場合、サンプリングは、前および後のデータ遷移から最も遠くで発生し、ジッタおよび他のタイミング不確定性に対する最大のマージンを提供する。最終的に、回復されたクロックは、小さなジッタを示すはずであり、それは、回復されたクロックが、リタイムされたデータジッタの主原因だからである。クロック波形を生成するために、電圧制御発振器（ＶＣＯ：Voltage Controlled Oscillator）が採用され、これは、例えば位相検出器として動作するフリップフロップすなわちラッチ回路を用いて入力データに位相ロックされる。ローパスフィルタが、発振器制御ライン上のリップルを抑制する。また、データをリタイムするために、他のフリップフロップすなわちラッチ回路を加えてもよく、これはＶＣＯ出力によってクロックされる。よって、回復されたクロックは、位相検出器の入力およびリタイマ（retimer）のクロック入力を駆動する。
【０００６】
図２４は、図１のＣＤＲ回路の従来の実施の概略ブロック図を示している。図２４によると、入力データＤｉｎが、クロック信号として、位相検出器として動作する第１のＤフリップフロップすなわちラッチ回路８０２と、リタイマ回路として動作し、回復された出力データＤｏｕｔを生成する第２のＤフリップフロップすなわちラッチ回路８０８とに供給される。第１のＤフリップフロップ８０２の出力は、ローパスフィルタ８０４を介して、ＶＣＯ８０６に供給され、ＶＣＯ８０６は、回復されたクロック信号ＣＫｏｕｔを生成する。回復されたクロックＣＫｏｕｔは、入力信号として、第１のフリップフロップ回路８０２に供給され、クロック信号として、第２のフリップフロップ回路８０８に供給される。この既知のＣＤＲ回路は、次のように動作する。オンとなると、第１のフリップフロップ回路８０２は、エッジ検出された入力データＤｉｎを、ＶＣＯ８０６の出力クロックで乗算し、ＶＣＯ周波数を入力ビットレートに向けて駆動するビート（beat）を生成する。ＶＣＯ周波数とデータレートの初期の差が、十分に小さいと、ループがロックし、入力データＤｉｎと回復された出力クロックＣＫｏｕｔの間に、良く定義された位相関係を確立する。実際に、位相検出器としての第１のフリップフロップ回路８０２によって提供されるこのようなバンバン（bang-bang）特性により、データエッジは、クロックのゼロ交差点の周りで安定する。わずかな位相誤差でも、第１のフリップフロップ回路８０２は、大きな出力を生成し、ループをロッキング状態に向けて駆動する。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、図２４の既知のＣＤＲ回路は、いくつかの欠点を有する。第１に、第１のフリップフロップ回路８０２は、２以上のランレングスに対して完全なデジタル出力を生成することがあり、これにより、ＶＣＯ８０６の制御電圧に大きなリップルを生じ、出力にジッタを生じさせる。第２に、第１のフリップフロップ回路８０２は、データによってクロックをサンプリングし、これに対して第２のフリップフロップ回路８０８は、クロックによってデータをサンプリングするため、データのリタイミングは、高速において著しい位相オフセットを示す。典型的には、フリップフロップは、Ｄ入力から出力へ、およびクロック入力から出力への等しくない遅延を表す。従って、例えば、ＣＫ−Ｑ遅延が、Ｄ−Ｑ遅延よりもΔＴだけ長い場合、第１のフリップフロップ８０２はロックし、これにより、データが、ΔＴによってクロックを導き、データが第１のフリップフロップ回路８０２の内在的な遅延を受けた後に、ゼロ交差に近いクロックをサンプリングする。
【０００８】
ＶＣＯ８０６の出力は、第２のフリップフロップ回路８０８を通じて伝播するため、より大きな遅延を受け、いくつかの信号期間の重ね合わせによって生成される目の中心から遠くで、データをサンプリングする。換言すれば、ＣＫ−ＫおよびＤ−Ｑ遅延の間の差がΔＴに等しい場合、リタイミングは、２ΔＴのスキュー（skew）すなわち遅延を受ける。第３に、図２４の簡素なＣＤＲ構造が、フリップフロップ回路８０２，８０８の両方を通じたＶＣＯ出力への、データのフィードスルーに関係する。出力位相は、各データ伝送の到着の際に分散され、ＶＣＯ８０６に、大きな逆の隔離を提供するバッファステージが続くことが必要となる。
【０００９】
一般に、ＮＲＺデータ用のＣＤＲは、開ループおよび閉ループ回路に分けることができる。クロック回復回路は、マルチギガビット／秒の集積化光ファイバレシーバの、取得可能なデータレートを制限する。これは、断然、トランシーバの最も複雑な構成要素であり、設計が最も困難である。
【００１０】
図２５は、２つの個別ループと、ランダム入力データＤｉｎにおける自律的な周波数ロッキングとを有する従来のＣＤＲ回路の概略ブロック図を示している。２つのループの存在は、ループを様々なやり方でサイズ決定すること、およびＣＤＲの２つの反対の要件、すなわち速い周波数の獲得と、ロック状態での低ジッタとを分離する（decoupling）ことで仕様を達成すること、の可能性を提供する。周波数ループ（ＦＬ）は、速い周波数の獲得用にサイズ決定され、一方で位相ループ（ＰＬ）は、可能な最も低いジッタピーキングのためにサイズ決定される。データ遷移が存在する場合、周波数検出器８１１は、正しい周波数を取得し、ゼロＤＣ信号を、コアース信号（coarse signal）ＶＣＯとして、ＶＣＯ８１７のコアース入力に与え、これは、回復クロック信号ＣＫｏｕｔを生成し、これは、周波数検出器８１７および位相ループの位相検出器８２２にもフィードバックされる。位相誤差信号は、ファイン信号（fine signal）Ｖｆｉとして、同様のチャージポンプおよびローパスフィルタ回路８２３，８２５を介して、ＶＣＯ８１７のファイン入力に供給される。ランダム入力データＤｉｎは、周波数検出器８１１および位相検出器８２２に、リミッタ回路８１９を介して供給され、リミッタ回路８１９は、ランダム入力データの振幅への制限動作を提供する。位相検出器８２２は、バンバン（bang-bang）位相検出器であってもよい。
【００１１】
コアース−ファインループの概念では、ファインループは位相向けであり、他方のコアースループは周波数向けである。周波数差が大きい場合、位相ループは、その利得が非常に小さいので、オープンとみなすことができる。周波数ループ利得は、ジッタの増加なしにプルイン範囲を大きくできるように、ジッタから独立して増加させることができる。しかしながら、２つのループが常にアクティブであることから、問題が生じる。これにより、周波数検出器８１１は、周波数ロック状態が到達された後に、余分なジッタを加えることがある。
【００１２】
ランダムな高速ＮＲＺデータ用の位相検出器および周波数検出器は、データのランダム遷移において動作するという困難なタスクを有する。遷移の間に、位相および周波数の検出は、遷移が欠落している場合にＶＣＯがロック状態から引き離されないように、位相および周波数情報を維持する必要がある。周波数検出器のデジタル装置用の既知の解決策では、ローパスフィルタを用いて、ロック状態においてほぼゼロのＤＣ入力を得ることができるが、周波数検出器のバンバン性質が、ＶＣＯにより生成されるジッタを増大させ、これらを、低ジッタシステム用としては非現実的なものにする。
【００１３】
従って、本発明の目的は、高周波数で動作する低ジッタシステムで用いることができる、改善された検出回路を提供することである。
【課題を解決するための手段】
【００１４】
この目的は、請求項１に記載の検出装置、請求項９に記載のチャージポンプ回路、請求項１４に記載の検出方法、および請求項１５に記載の制御方法によって達成される。
【００１５】
従って、特許請求されるラッチ手段の組み合わせは、入力信号と基準信号の位相差を、正または負のバイナリ信号に変換する。信号が正の場合、基準信号、例えばクロック信号は、その位相を増加させ、負の信号に対しては、基準信号は、その位相を減少させる。２つのバイナリ直交信号は、第３のラッチ手段において、周波数誤差信号を生成するために使用される。ひとたび周波数ロック状態が得られると、周波数検出器の出力は、後続のＶＣＯが周波数情報を維持するように、出力においてゼロＤＣ信号を供給する。この簡潔さのために、この原理を、光通信システムなどの、高速クロックおよびデータ回復システムで使用することができる。
【００１６】
さらに、提案される差動チャージポンプ装置は、電源ラインおよび基板からのコモンモード雑音への感度が低いという利点を提供する。チャージポンプのテール電流を制御する原理は、検出装置からの周波数誤差を処理する必要がある場合においてのみ、チャージポンプがアクティブとなるという利点を提供する。よって、チャージポンプ回路は、ロック状態で完全にスイッチオフされ、これは、回復システムにおけるジッタの減少をもたらす。
【００１７】
さらに、第１のバイナリ信号が供給されるチャージポンプ回路の動作を、第２のバイナリ信号から得られる制御信号に応じて選択的に抑制するための制御手段を、検出装置に設けてもよい。
【００１８】
検出装置の第１および第２のラッチ手段は、それぞれ、ダブルエッジトリガ型のフリップフロップ装置を備えてもよい。例として、ダブルエッジトリガ型のフリップフロップ回路は、入力信号を受信し、基準信号の各成分の直接バージョンおよび反転バージョンによってそれぞれ制御される、第１および第２のＤラッチ回路と、各成分の反転バージョンによって制御されるマルチプレキサ回路と、を備えてもよい。このダブルエッジ型の検出装置は、よって、ランダム入力データ信号の両方の遷移においてクロックされ、ここで、同相成分および直交位相成分は、２つのフルスピードクロック信号である。マルチプレキサ回路の出力は、よって、入力信号の遷移によってのみ、更新することができる。次のデータ遷移が到着する前に、マルチプレキサ回路の出力が、その前の値に維持される。第３のラッチ手段は、第１のバイナリ信号を受信し、第２のバイナリ信号によって制御される、Ｄラッチ回路を備えてもよい。このような装置を用いて、同相ベクトルの正から負への遷移を監視することができ、周波数誤差信号を、直交ベクトルから生成することができる。
【００１９】
第１および第２のバイナリ信号は、少なくとも１つの各増幅器およびレベルシフタ回路を介して、チャージポンプ回路に供給されてもよい。特に、増幅回路は、それぞれ、フィードバック増幅器とフィードフォワード増幅器の組み合わせを備えてもよい。これにより、信号品質を向上することができ、信号スイングおよび／またはコモンモードレベルを、次の回路ステージ、例えばチャージポンプ回路の要求に合うよう適合することができる。フィードバック増幅器とフィードフォワード増幅器の組み合わせは、利得効果を重ね合わせる利点を提供し、一方で、出力インピーダンスを減らすことができ、利得を、フィードバック増幅器のフィードバック比率によって、うまく制御することができる。
【００２０】
チャージポンプ回路は、第１および第２の差動分岐にそれぞれ設けられ、一方の差動分岐の変調電流を、それぞれの他方の差動分岐にコピーするように構成されている、第１および第２の電流ミラー回路を備えてもよい。これにより、電流と変調が、それぞれの他方の分岐にコピーされ、チャージポンプ回路のフィルタに供給される出力電流を２倍にすることにより、２重の出力変化を、各分岐に対して達成することができる。
【００２１】
さらに、チャージポンプ回路の出力におけるコモンモード電圧を、基準電圧と比較し、第１および第２の電流源を、比較結果に基づいて制御するための、コモンモード除去手段を設けてもよい。これは、チャージポンプ回路の出力におけるコモンモードレベルが、温度および供給の変化にかかわらず一定となり、回復ループにおけるＶＣＯの振動周波数の安定性の向上を達成することができる、という利点を提供する。
【００２２】
チャージポンプ回路の制御手段は、周波数ロック状態を示す制御信号に応じて、テール電流をスイッチングするためのスイッチング手段を備えてもよい。これにより、テール電流は、完全にシャットダウンすることができ、その結果、例えば、それぞれの検出装置を有するチャージポンプ回路が用いられるコアースループからのジッタ寄与がなくなる。
【発明を実施するための最良の形態】
【００２３】
本発明を、これより、好適な実施形態に基づき、添付の図面を参照して、より詳細に説明する。
【００２４】
好適な実施形態を、これより、４相関回路（quadricorrelator circuit）に基づくフルレートの位相周波数検出器を基として説明する。
【００２５】
４相関回路に基づく周波数弁別器が、例えば、Ｈ．ランシン（Ransijn）およびＰ．オコナー（O’Connor）、“ＰＬＬベースの２．５Ｇｂ／ｓ ＧａＡｓクロックおよびデータ再生成器ＩＣ（A PLL-based 2.5-Gb/s GaAs clock and data regenerator IC）”、固体素子回路に関するＩＥＥＥジャーナル（IEEE J. Solid-State Circuits）ｖｏｌ．２６（１０）、１３４５〜１３５３頁、１９９１年１０月、およびＲ．Ｒ．コーデルら、“５０ＭＨｚ位相および周波数ロックループ（A 50 MHz phase and frequency-locked loop）”、固体素子回路に関するＩＥＥＥジャーナル（IEEE J. Solid-State Circuits）ｖｏｌ．１４（６）、１３４５〜１３５３頁、１９９１年１０月、ならびにＢ．ラザビ（Razavi）およびＪ．ソン（Sung）、“２．５Ｇｂ／ｓ １５ｍＷ ＢｉＣＭＯＳクロック回復回路（A 2,5 Gb/s 15-mW BiCMOS Clock Recovery Circuit）”、ＶＬＳＩ回路に関するシンポジウム技術論文ダイジェスト（Symposium on VLSI Circ. Dig. Of Tech. Papers）、８３〜８５頁、１９９５年、に記載されている。さらに、サンプルおよびホールド回路に基づく４相関器の概念のアナログ実施が、Ａ．ポットバッカー（Pottbacker）ら、“クロック抽出のための８Ｇｂ／ｓ Ｓｉバイポーラ位相および周波数検出器ＩＣ（A 8Gb/s Si bipolar phase and frequency detector IC for clock extraction）”、ＩＳＳＣＣ技術論文ダイジェスト（ISSCC Dig. Tech. Papers）、１６２〜１６３頁、サンフランシスコ、カリフォルニア、１９９２年２月、に記載されている。
【００２６】
本発明の好適な実施形態によると、４相関器概念のデジタル実施に基づくデジタル検出装置が提供される。
【００２７】
図２は、好適な実施形態が基とする、４相関器のデジタル実施の概略回路図を示している。このデジタル実施は、２つのＤラッチおよび１つのマルチプレキサから成る３つのラッチマルチプレキサ（latch-multiplexer）構成を備える。各ラッチマルチプレキサ構成は、機能的に、ダブルエッジ型のフリップフロップ回路に対応しており、このようなフリップフロップ回路で置き換えることができる。このダブルエッジ型のフリップフロップ回路は、入力データ信号ＤＡＴＡの両方の遷移においてクロックされる。２つのフルスピードクロック信号ＣＫＩおよびＣＫＱは、互いに直交しており、よって、同相のクロック成分ＣＫＩおよび直交するクロック成分ＣＫＱとみなすことができる。用語“フルスピード”は、クロック信号の１期間が、入力データ信号のビット長Ｔｂに一致することを示す。
【００２８】
ダブルエッジ型のフリップフロップ機能は、クロック成分ＣＫＩおよびＣＫＱの両方を、入力データ信号の遷移においてサンプリングするよう作用し、２つの直交信号ＰＴ＿ＱおよびＰＴ＿Ｉを供給する。マルチプレキサＭＵＸの出力は、よって、入力データ信号ＤＡＴＡの遷移においてのみ更新される。次のデータ遷移が到着する前に、マルチプレキサＭＵＸの出力は、その前の値に維持される。入力データ信号ＤＡＴＡとクロック成分ＣＫＱおよびＣＫＩとの位相差は、それぞれ、正または負の量子化すなわちバイナリ信号に変換される。この信号が正であれば、クロックはその位相を増加させ、この信号が負であれば、クロックはその位相を減少させる。
【００２９】
以下では、簡略化のために、２つの直交出力ＰＤ＿ＱおよびＰＤ＿Ｉを、それぞれＱおよびＩとして示す。第３のラッチマルチプレキサ構成は、第３のダブルエッジ型のフリップフロップ回路として機能し、この回路は、出力信号すなわちベクトルＱを、出力信号すなわちベクトルＩの遷移においてサンプリングする。よって、周波数誤差は、第３のラッチマルチプレキサ構成の出力において得ることができる。この周波数誤差も、量子化すなわちバイナリの形で得られる。従って、位相ロックの状況では、出力周波数誤差信号が、入力データ信号のビット期間Ｔｂおよび５０％衝撃計数に対応する期間において、正および負の値の間でリップルする。
【００３０】
ＤラッチＬ５およびＬ６を備える第３のラッチマルチプレキサ構成においては、符号の反転が、上側のＤラッチＬ５の出力において導入され、これは、Ｉベクトルの正の値において、Ｑベクトルの反転をもたらすことに留意すべきである。この反転は、アナログ４相関器の微分器機能を実施するために必要であり、この機能は、立ち上がりエッジにおいて正の値を、立ち下がりエッジにおいて負の値を提供する。
【００３１】
ベクトルＩおよびＱの平衡すなわち均衡位置は、図６に示すように、ベクトル図において回転車輪の譬えで表すことができる。図６によると、ベクトルＩは、正、安定であり、“＋１”に等しく、一方でベクトルＱは、回路のバンバン特性（bang-bang characteristic）により、周期的に正から負の四分円にバウンドする。この周波数誤差の生成は、回転車輪の譬えを用いて、以下のように説明できる。クロックが遅すぎる場合、２つの直交ベクトルＩおよびＱのペアは、周波数差Δωに等しい角周波数で反時計回りに回転し、ベクトルＩの導関数（derivative）が、ベクトルＱの前で下がり、誤差信号を生成する。他方で、クロックが速すぎると、２つの直交ベクトルＩおよびＱのペアが、周波数差Δωに等しい角周波数で時計回りに回転し、ベクトルＩの導関数が、１８０°の位相差でベクトルＱの前で下がり、誤差信号を生成する。
【００３２】
図３は、第１の好適な実施形態に係るチャージポンプ回路を有する検出装置の概略ブロック図を示している。この検出装置は、バンバン原理に基づいており、互いに直交する２つのクロック成分ＣＫＱおよびＣＫＩによりフルレートで動作する。入力データ信号ＤＡＴＡにおけるランダム遷移を用いて、クロックがサンプリングされ、位相誤差信号を生成する。２つの直交位相誤差信号ＰＤ＿ＩおよびＰＤ＿Ｑが、同時に生成される。２つの直交位相誤差信号ＰＤ＿ＱおよびＰＤ＿Ｉは、従って、周波数誤差信号ＦＤを生成するために使用される。ひとたび周波数ロック状態が得られると、周波数検出器は、後続のＶＣＯが周波数情報を維持するように、出力においてゼロＤＣ電圧を供給する。この簡潔さのために、この原理を、例えば光通信システムなどでの、高速クロックおよびデータ回復で使用することができる。
【００３３】
特に、図３の検出装置は、２つのバンバン位相検出器を備え、これらの出力信号は、互いに直交関係にあり、それぞれＰＤ＿ＱおよびＰＤ＿Ｉと呼ばれる。
【００３４】
自律的なロッキングの場合、周波数情報は、入力データ信号ＤＡＴＡの遷移から回復する必要がある。この場合、トライステート（tri-state）出力を有するフルレート周波数検出器、またはトライステート出力を有するハーフレート周波数検出器を、用いることができる。両方の場合で、バンバン位相検出器出力として余分な出力が得られる。図３は、フルレート周波数検出器を示しており、この検出器は、フルスピード、すなわちｆｃｌｋ＝１／Ｔｂｉｔの、２つの直交クロック入力信号ＣＫＱおよびＣＫＩを有し、フルスピードとは、クロック周波数ｆｃｌｋが、入力データ信号ＤＡＴＡの最大ビットレートに対応することを意味する。
【００３５】
図３の位相周波数検出装置の動作を理解するために、ダブルエッジトリガ型のフリップフロップ機能を有するラッチマルチプレキサの組み合わせを、より詳細に説明する。ラッチ回路Ｌ１〜Ｌ４は、各クロック信号を、入力データ信号ＤＡＴＡによって、入力データ信号ＤＡＴＡの立ち上がりおよび立ち下がりエッジの両方においてサンプリングする。上側のラッチ回路Ｌ１，Ｌ３は、入力データ信号ＤＡＴＡがハイである際、各クロック入力に対して透明である。下側のラッチ回路Ｌ２，Ｌ４は、入力データ信号ＤＡＴＡがローである際、各クロック入力に対して透明である。このダブルエッジ型のラッチマルチプレキサ構成の動作速度は高く、これは、２つの上側および下側のラッチすなわちサンプリング回路が、インターリーブ動作するためである。上側のラッチ回路が、クロック信号をサンプリングすると、下側のラッチ回路がその出力を供給し、下側のラッチ回路がクロック信号をサンプリングすると、上側のラッチ回路がその出力を供給する。マルチプレキサＭＵＸの出力は、データ遷移においてのみ更新され、一方でデータ遷移の間、出力値は一定に保たれる。結果として、ダブルエッジトリガ型のラッチマルチプレキサ構成は、クロック信号のサンプルバージョンを提供する。データ遷移において、ラッチマルチプレキサ構成の出力は、クロック遷移に従う。従って、ダブルエッジトリガされるラッチマルチプレキサ構成は、位相検出器として使用することができ、この検出器では、入力データ信号ＤＡＴＡとクロック成分ＣＫＱおよびＣＫＩの位相差が、各量子化すなわちバイナリ信号に変換される。
【００３６】
図４Ａおよび図４Ｂは、ダブルエッジ型のラッチマルチプレキサ構成に関る波形を示しており、図４Ａは、クロック信号が早い、すなわち入力データ信号を進める場合に関し、図４Ｂは、クロック信号が遅い、すなわち入力データ信号に続く場合に関する。ラッチマルチプレキサ構成の各出力電圧Ｖ＿ＯＵＴが、正である場合、各クロック信号は早く、位相を下げる必要がある。各出力電圧Ｖ＿ＯＵＴが負である場合、クロック信号は遅く、位相を上げる必要がある。図４Ａおよび図４Ｂから分かるように、ラッチマルチプレキサ構成のそれぞれは、バンバン特性を有しており、すなわち、出力電圧Ｖ＿ＯＵＴが、各クロック信号が早いか遅いかに応じて、正または負のいずれかである。
【００３７】
周波数情報が、入力データ信号ＤＡＴＡの遷移から要求されるため、より多くのフルレートのクロック位相が必要であり、２つのダブルエッジ型のラッチマルチプレキサ構成を用いて、２つの直交位相誤差信号ＰＤ＿ＱおよびＰＤ＿Ｉを生成する。
【００３８】
図５は、直交する２つのクロック信号すなわちクロック成分ＣＫＩおよびＣＫＱに基づいて、２つの直交信号ＶｉおよびＶｑを生成するための、このようなダブルエッジ型のラッチマルチプレキサ構成を示しており、これらは、入力データ信号ＤＡＴＡによってサンプリングされる。これら２つの直交位相誤差信号ＶｉおよびＶｑから、周波数誤差信号を以下のように抽出できる。
【００３９】
データ遷移は、２つのフルスピードの直交クロック成分ＣＫＩおよびＣＫＱをサンプリングする。図３において、位相検出出力ＰＤ＿ＱおよびＰＤ＿Ｉは、２つの位相検出器の出力に対応し、かつ互いに直交しており、これは、これらが９０°の位相差を有することを意味する。以下では再び、２つの直交位相出力ＰＤ＿ＱおよびＰＤ＿Ｉを、それぞれＱおよびＩ出力として示す。
【００４０】
既に説明したように、図６は、対応するベクトルＩおよびＱの平衡位置を、回転車輪の譬えで示している。ロック位相状態では、ベクトルＩは、正、安定であり、“＋１”に等しく、一方でベクトルＱは、周期的に正から負の四分円にバウンドする。ベクトルＩの正から負への遷移を監視することにより、周波数誤差を、以下のアルゴリズムに基づいて得ることができる。
１．ベクトルＩが、ベクトル図において負から正の四分円に変化することを意味する、負から正への遷移を有する場合、周波数は、周波数検出器の出力においてゼロ信号を生成することによって、維持されなければならない。
２．ベクトルＩが、負の四分円から正の四分円に変化することを意味する、負から正への遷移を、負のベクトルＱに対して有する場合、周波数は、ゼロ信号を生成することによって、周波数検出器の出力において維持されなければならない。
３．ベクトルＩが、正から負への遷移を有し、ベクトルＱが正である場合、周波数を、周波数誤差信号ＦＤ＝＋１を生成することにより上げる必要がある。
４．ベクトルＩが、正から負への遷移を有し、ベクトルＱが負である場合、周波数を、周波数誤差信号ＦＤ＝−１を生成することにより下げる必要がある。
【００４１】
図７は、上の４つのケースを示す異なるベクトル図に基づく、このアルゴリズムの視覚化を示している。動作において、４つの可能なケースのそれぞれが、図６に示されている平衡位置にまとまる。以下の表では、４つのケースすなわち状況が示されており、これらを使用して、周波数検出器のロジックを構築することができる。
【表１】
【００４２】
図３に示されるように、ベクトルＩを用いて、ベクトルＱをサンプリングするラッチ回路Ｌ５（位相検出出力ＰＤ＿Ｑに対応）がクロックされる。さらに、図３に示されるように、他の位相検出出力ＰＤ＿Ｉおよびその逆出力が、符号反転（ＳＩ：sign-inverted）され、チャージポンプ回路８２を制御する差動トライステート制御回路ＴＳの各トランジスタＭ１およびＭ２に供給される。ベクトルＩ（位相検出出力ＰＤ＿Ｉ）の値に基づいて、差動制御回路のテール電流Ｉｂｉａｓが、他の差動ペアＭ３，Ｍ４のソースを流れるか、または所定の電流Ｉ＿３Ｓｔａｔｅに、ダンプすなわち強制することができる。ベクトルＱおよびＩは、量子化位相誤差に対応し、ベクトルＩは、ラッチ回路Ｌ５によりベクトルＱをサンプリングするために用いられる。ベクトルＩが正である場合、ラッチ回路Ｌ５は、ベクトルＱに対して透明であるが、トライステート制御回路ＴＳは、ラッチＬ５の出力信号ＦＤに対して透明でない。これは、ベクトルＩが正である場合、周波数誤差が生成されないことを意味する。ベクトルＩが正から負の値へと変化した場合のみ、トライステート制御回路ＴＳは、ラッチ回路Ｌ５の出力に対して透明となり始め、この瞬間に、ラッチ回路Ｌ５は、最後のサンプル値、すなわち、ベクトルＱの最新の値をラッチする。平衡において、ベクトルＩが正かつ“＋１”である場合、他の差動ペアＭ３，Ｍ４は、もはやアクティブではなく、周波数検出器ＶＦＤの差動出力は、ゼロである。トランジスタＭ２からのダンプ電流Ｉ＿３Ｓｔａｔｅを用いて、チャージポンプ回路８２をスイッチオフすることができる。
【００４３】
この実施の利点は、大きな周波数誤差によるプルインの可能性が、その簡潔さおよび周波数誤差の検出能力により改善された周波数検出装置をもたらすことにある。しかしながら、位相検出装置が、位相誤差の量子化バージョンを生成することにより、余分なリップルが、ＶＣＯのファイン入力において、位相ロック状態で生成される。それでもなお、この余分なリップルは、適度に小さくすることができる。その量は、時間単位ごとのデータ遷移の量に依存する。より多くのデータ遷移は、周波数検出器が、より多くの情報を有しすることを意味し、よって、ＶＣＯ周波数は、ロック周波数から大きくずれることがない。しかしながら、トライステートチャージポンプ回路の使用は、後述するように、この余分なリップルを低減することができる。
【００４４】
以下、ラッチ回路Ｌ１〜Ｌ５およびマルチプレキサ回路ＭＵＸの実践的な実施形態を、より詳細に説明する。
【００４５】
図８は、ラッチ回路Ｌ１〜Ｌ５として使用可能なソース結合ロジック（ＳＣＬ：Source Coupled Logic）におけるＤラッチ回路の概略回路図を示している。このＤラッチ回路は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）カレントモードロジック（ＣＭＬ：Current Mode Logic）に基づいており、これは、バイポーラエミッタ結合論理（ＥＣＬ：Emitter Coupled Logic）のＣＭＯＳ実施である。ＥＣＬと同様に、この技術によって、信号のスイングを小さくすることができる。バイアス電流Ｉｂｉａｓは、クロック信号ＣＬＫの極性に依存して、ＣＭＯＳトランジスタＭ５，Ｍ６またはＭ３，Ｍ４のソースを流れる。さらに、データ信号Ｄの極性は、データ信号Ｄが負の場合に、出力Ｑへの電流経路を選択し、データ信号Ｄが正の場合に、出力／Ｑへの電流経路を選択する。これにより、ラッチ回路Ｌ１〜Ｌ５の機能を、得ることができる。
【００４６】
図９は、ＳＣＬにおけるマルチプレキサ回路ＭＵＸの実施例を示している。図８と同様に、バイアス電流Ｉｂｉａｓは、選択信号Ｓの極性に依存して、ＣＭＯＳトランジスタＭ５，Ｍ６またはＭ３，Ｍ４のソースを流れる。極性は、信号Ｃｈ１，Ｃｈ２のものであり、電流の経路を選択する。選択信号Ｓが正である場合、バイアス電流は、ＣＭＯＳトランジスタＭ３およびＭ４のソースを流れる。選択信号Ｓが正であり、チャンネル信号Ｃｈ１が正である場合、出力Ｑは正であり、バイアス電流は、抵抗器Ｒ１およびトランジスタＭ３を流れる。選択信号Ｓが正であり、チャンネル信号Ｃｈ１が負である場合、出力Ｑは負であり、バイアス電流は、他の抵抗器Ｒ０およびトランジスタＭ４を流れる。よって、選択信号Ｓが正である場合、マルチプレキサ回路は、チャンネル信号Ｃｈ１に対して透明であり、これは、マルチプレキサの出力が、チャンネル信号Ｃｈ１に等しいことを意味する。同様に、選択信号Ｓが負である場合、バイアス電流は、トランジスタＭ５およびＭ６のソースを流れる。よって、マルチプレキサ回路は、第２のチャンネル信号Ｃｈ２に対して透明であり、これは、マルチプレキサ回路の出力が、チャンネル信号Ｃｈ２と等しいことを意味する。
【００４７】
以下では、平衡状態におけるリップルの減少という利点を提供する、トライステートチャージポンプ回路を、より詳細に説明する。特に、このトライステートチャージポンプ回路は、図３のチャージポンプ回路８２として使用することができる。
【００４８】
高速での位相または周波数比較は、位相／周波数検出装置の出力においてスプリアス信号をフィルタリングするための速いチャージポンプ回路を必要とする。クロックおよびデータ回復において、入力データ信号ＤＡＴＡの遷移とクロック遷移の比較は、フルスピードで行なわれ、これは、入力データ信号ＤＡＴＡのランダム特性により周波数分割器を用いることができないためである。
【００４９】
従って、高速の位相／周波数検出器に使用できる差動チャージポンプ回路が提案される。差動チャージポンプは、電源ラインおよび基板からのコモンモード雑音に対する感度が低いという利点を有する。一般に、チャージポンプ回路は、図２５に示される周波数および位相ループ内のフィルタを充電／放電する電流源である。チャージポンプ回路の入力は、速い一連のパルスとなる場合があり、よって、両方の状態の速いスイッチング、および、ループフィルタのキャパシタにおける充電の形態での位相誤差の線形表現が得られること、を保証する必要がある。この原理の最も簡素な実施は、一定の充電または放電電流をキャパシタに供給する２つのスイッチを駆動する２つのデジタル入力ラインを有する回路である。次いで、キャパシタにおける出力電圧は、各スイッチを駆動するバイナリ信号の積分に対応する。両方のスイッチが開くと、キャパシタの電圧は、同じままとなる。キャパシタの電圧を維持することは、ＶＣＯの出力において同一の周波数を維持することに等しい。
【００５０】
しかしながら、上述したように、差動回路は、コモンモード雑音を強力に除去するため、供給および基板雑音に対してより良い耐性を有する。また、シングルエンドの解決法でのキャパシタの実践的な実施は、フィルタのキャパシタに平行する余分な寄生キャパシタンスを与える。差動モードにおいて、しかしながら、フィルタのキャパシタは、回路ラインおよび回路素子によって得られる寄生キャパシタンスが、差動フィルタの一部とならないようにレイアウトすることができる。
【００５１】
図１０は、第１の好適な実施形態に基づき提案される、差動チャージポンプ回路の概略ブロック図を示している。基本的な概念は、チャージポンプ回路に対し、周波数検出器の出力における周波数誤差信号ＦＤが処理される必要がある場合にのみアクティブとなるようなやり方の制御を、持つことである。これは、差動チャージポンプ回路のテール電流を制御することによって実現することができる。周波数情報は、チャージポンプ回路の出力フィルタに、差動的にポンプすることが可能である。
【００５２】
図１０によると、差動回路の両方の分岐において電流源Ｉ０を変調するように、差動入力信号Δｘを適合することができる。二重の出力変動を達成するために、各分岐に対して、ＤＣ電流および変調が、１：１のミラー比率を有する２つの各電流ミラー回路ＣＭを介して、他方の分岐の上側の部分にコピーされる。
【００５３】
このチャージポンプ回路は、従来の差動チャージポンプと比べて、二重の出力電流がフィルタＦに供給され、オンオフ制御を、チャージポンプ回路のテール電流を制御することにより達成できるという利点をもたらす。
【００５４】
さらに、供給ラインおよび基板からのコモンモード信号の除去は、差動実施によって改善される。コモンモードレベルが、後続のＶＣＯの振動周波数に影響するため、チャージポンプ回路のコモンモードレベルの制御の強化が必要となる場合がある。これを達成するために、コモンモード除去回路を用いて、チャージポンプ回路の出力におけるコモンモードレベルを制御することができ、よって、出力コモンモードは、温度および供給の変化にかかわらず一定となる。
【００５５】
図１１は、追加のコモンモード除去回路を有するチャージポンプ回路の改善された実施例を示している。特に、出力におけるコモンモードは、出力におけるコモンモード電圧をバンドギャップ基準電圧ＶＣＭと比較する負のフィードバック回路Ｃにより除去される。このコモンモード除去回路Ｃは、比較で得られたものと同一の電流を、両方の電流源に対して加算／減算する。
【００５６】
図１２は、図１０に示されるチャージポンプ回路のトランジスタレベルの実施を示している。入力電流Ｉ０＋ΔｘおよびＩ０−Δｘは、ＤＣ電流Ｉ０と、変調パルス電流Δｘとを備える。これらの入力電流は、電流ミラートランジスタＭ５およびＭ８において、それぞれクロスミラーされる。このようにして、信号Δｘは、２つの直列キャパシタ２Ｃから成るフィルタＦにおいて２倍される。信号電流２Δｘが、出力フィルタＦを流れ、ここでキャパシタＣは、２つのキャパシタ２Ｃの直列接続として表される。最大の寄生を有するキャパシタ２Ｃのプレートは、２つのキャパシタのコモンモード入力に接続される。このようにして、寄生キャパシタンスは、フィルタの一部ではなくなる。
【００５７】
図１３は、コモンモード検知回路の実施を示している。チャージポンプ回路の出力、例えば図１２における出力ノードＯＵＴ＋およびＯＵＴ−におけるコモンモードは、図１３のトランジスタＭ３およびＭ４により測定することができ、これは、三極方式（triode regime）の制御抵抗器として動作する。ＤＣ電流４Ｉ０は、トランジスタＭ１およびＭ２から成る、ソースが縮退された（source degenerated）ミラー回路に押しやられる。制御トランジスタＭ５およびＭ６は、ゲートがバンドギャップ基準電圧ＶＣＭに接続される。よって、トランジスタＭ２の出力におけるミラー比率は、トランジスタＭ１およびＭ２のソースに存在するＭＯＳ抵抗器の比率に依存する。ＭＯＳ組み合わせの抵抗は、バンドギャップ基準電圧ＶＣＭがトランジスタのしきい値電圧よりも大きい限り、コモンモード電圧に依存する。トランジスタＭ２およびＭ３の出力におけるＤＣ電流を減算することにより、誤差信号±ΔＩのみが、検知回路の出力において送信される。誤差信号は、よって、出力でのコモンモード電圧とバンドギャップ基準電圧ＶＣＭの差の測定値である。平衡状態において、ノードすなわち端子ＯＵＴ−およびＯＵＴ＋での電圧の合計は、バンドギャップ基準電圧ＶＣＭの値の２倍である。
【００５８】
図１４は、上に説明したようなコモンモード制御を有するチャージポンプ回路のトランジスタレベルの概略回路図を示している。この回路の特性は、Ｉ０ＤＣコモンモード電流を補正するために、信号が、コモンモード誤差信号と共にミラーされることからなる。上述のように、チャージポンプ回路は、周波数を補正するためにコアースループで使用することができる。ロック状態が到達されると、このチャージポンプ回路は、完全にシャットダウンし、その結果、図２５に示されるようなコアースループからのジッタ寄与がなくなる。これは、図３の中間トライステート制御回路ＴＳを用いて、チャージポンプ回路のテール電流を制御することにより達成される。しかしながら、トライステート制御回路ＴＳを用いてチャージポンプ回路をスイッチするために、ダンプ電流Ｉ＿３Ｓｔａｔｅとチャージポンプ回路８２のテール電流との間に、インターフェイス回路が必要である。
【００５９】
図１５は、図３のダンプ電流Ｉ＿３Ｓｔａｔｅに対応するインターフェイスを有する図１４に係るチャージポンプ回路の概略回路図を示している。
【００６０】
ダンプ電流Ｉ＿３Ｓｔａｔｅは、周波数がロック状態である、すなわち位相検出信号ＰＤ＿Ｉが値“＋１”を有する場合に存在する、すなわちアクティブである。この場合、バイアス電流４Ｉ０は、トランジスタＭ３＊を流れる。トランジスタＭ４＊は、ブロックされる。よって、チャージポンプ回路のテールにコピーされる電流がなく、チャージポンプ回路はスイッチオフされている。周波数誤差が起こり、位相検出信号ＰＤ＿Ｉが値“−１”に変わるとすぐに、ダンプ電流Ｉ＿３Ｓｔａｔｅが、図３のトライステート制御回路によってゼロにスイッチされ、バイアス電流４Ｉ０が、トランジスタＭ４＊を流れる。次いで、トランジスタＭ３＊がブロックされる。同一のバイアス電流４Ｉ０が、チャージポンプ回路のテールにコピーされ、回路がスイッチオンされる。
【００６１】
例として、バンドギャップ基準電圧ＶＣＭの値を、チャージポンプ回路の出力コモンモードに基づき、約１．２５Ｖに設定してもよい。
【００６２】
上述のように、チャージポンプ回路の出力におけるコモンモードは、出力におけるコモンモード電圧をこのバンドギャップ基準電圧ＶＣＭと比較する負のフィードバック回路によって除去される。
【００６３】
図１６は、第２の好適な実施形態に係るチャージポンプ回路を有する検出装置を示している。
【００６４】
第２の好適な実施形態において、増幅回路８４が、図３の第１の好適な実施形態に加えられ、ダブルエッジ型のラッチマルチプレキサ構成からの信号を増幅する。さらに、レベルシフト回路８６が導入され、データ入力Ｄにおけるコモンモードレベルおよびラッチ回路Ｌ５のクロックド入力ＣＫを適合させる。これにより、構成要素の間の改善されたイン／アウト互換性を達成することができ、これにより信号品質を向上させ、信号スイングおよび／またはコモンモードレベルを、次の回路ステージでの要求に合うよう適合させる。
【００６５】
例えばＣＭＯＳ１８技術により構築されたバンバン位相検出器の出力で、要求される増幅を得ることは困難である。ラッチ回路Ｌ１〜Ｌ４は、入力信号の振幅を完全に回復しない。減衰した位相検出出力ＰＤ＿ＩおよびＰＤ＿Ｑは、よって、続くステージでの信号の処理において難点をもたらす。ラッチ回路Ｌ５を用いて、直交位相検出出力ＰＤ＿Ｑ、同相検出出力ＰＤ＿Ｉをサンプリングする。同相検出出力ＰＤ＿Ｉのスイングすなわちレベルが、十分に大きくない場合、図３および図１６でのトライステート制御回路の２つのトランジスタＭ１およびＭ２は、完全に不均衡になることができない場合がある。従って、十分な利得を得るために、追加の増幅回路８４が、同相検出出力ＰＤ＿Ｉとラッチ回路Ｌ５の間に必要である。同様の増幅器８４を、直交検出出力ＰＤ＿Ｑとラッチ回路Ｌ５の間に加えて、より大きなスイングだけでなく、より良い遅延の一致も達成することができる。
【００６６】
図１７は、増幅器８４の概略回路図を示している。特に、増幅器８４は、抵抗器Ｒ１およびＲ２と、差動トランジスタペアＭ２およびＭ３とを有するフィードバック増幅器から成る。さらに、レジスタＲ１と、差動トランジスタペアＭ１およびＭ４と、負荷Ｒと、トランジスタＭ６およびＭ７とから成るフィードフォワード増幅器が、備えられている。フィードフォワード増幅器は、トランジスタＭ１およびＭ４のゲートで信号を増幅し、トランジスタＭ６およびＭ７の出力を通して、より多くの信号をクロス出力（cross-injecting）する。出力電流は、フィードフォワード増幅器とフィードバック増幅器の両方によって供給される。
【００６７】
図１８Ａおよび図１８Ｂは、フィードバック増幅器とフィードフォワード増幅器のＡＣ信号のための同等回路を、それぞれ示している。フィードバックおよびフィードフォワード増幅器の同等回路の出力電圧Ｖｏｕｔは、重ね合わせ（superposition）を適用することによって推定することができる。
【００６８】
図１８Ａのフィードバック増幅器の出力電圧Ｖｏｕｔ１は、およそ次のように計算できる。
【数１】
ここで、Ｖｉｄは、差動入力電圧を示す。
【００６９】
トランジスタのトランスコンダクタンスｇｍに基づいて、図１８Ｂのフィードフォワード増幅回路の出力電圧Ｖｏｕｔ２は、およそ以下のように計算できる。
【数２】
【００７０】
重ね合わせ原理によると、図１７の出力電圧Ｖｏｕｔは、Ｖｏｕｔ１およびＶｏｕｔ２の合計に対応する。図１７における出力電圧が、グランドに対してシングルサイドで得られると、増幅回路の出力電圧は、差動出力電圧Ｖｏｕｔの半分に対応し、これは、次のようにおおよそ計算できる。
【００７１】
ｇｍおよびＲ＞＞１と仮定して、図１７の増幅回路８４の電圧利得は、次のように表すことができる。
【数３】
【００７２】
フィードバック増幅部を加えることによって、出力インピーダンスが減少し、増幅器の出力が、より高いキャパシタンス負荷に適合する。この場合では、このキャパシタンス負荷は、次のステージのゲート−ソースキャパシタンスによって生成される。さらに、フィードバック抵抗器ネットワークによって、利得を、レジスタ比率に応じてより良く制御することができる。
【００７３】
図１６の周波数検出器の構造を考慮すると、ダブルエッジ型のラッチマルチプレキサ構成からの、両方の位相検出出力ＰＤ＿ＩおよびＰＤ＿Ｑのコモンモードは、約１．６Ｖと推定できる。よって、ダブルエッジ出力が、レベルシフト回路８６に直接接続される場合、トライステート制御回路のトランジスタＭ１およびＭ２は、それらの直線領域に押し込まれる。レベルシフト回路８６のための正しい入力コモンモードを得るために、ダブルエッジ型のラッチマルチプレキサ構成の出力コモンモードは、約１．２Ｖにシフトされるべきである。よって、増幅回路８４は、ダブルエッジ型のラッチマルチプレキサ構成の出力の直線的な増幅を達成し、また、レベルシフト回路８６によって必要とされるコモンモードレベルを約１．２Ｖにシフトするように、設計すべきである。これにより、利得を向上させて十分なスイングを達成することができ、よって、トライステート制御回路ＴＳにおいて、完全な不均衡を保証することができる。さらに、次のステージ、すなわちレベルシフト回路８６に必要なコモンモードレベルシフトを、達成することができる。
【００７４】
図１９Ａおよび図１９Ｂは、ＰＤ＿ＩアームおよびＰＤ＿Ｑアームにおけるレベルシフト回路８６の概略回路図をそれぞれ示している。ラッチ回路Ｌ５において、クロック信号のコモンモードは、約１．１Ｖとなるべきである。ラッチ回路Ｌ５向けに、またトライステート制御回路ＴＳ向けに、適切なコモンモードを得るために、レベルシフト回路８６が導入される。下側のシフト回路８６は、ＰＤ＿Ｉアームにおいて、ラッチ回路Ｌ５向けの適切なクロックコモンモードを達成するために必要となる。上側のＰＤ＿Ｑアームにおけるレベルシフト回路８６は、良い一致を維持するために導入される。２つの異なるコモンモード電圧を出力において生成するために、２つのレベルシフト回路８６が、わずかに異なって構成されている。図１９Ａおよび図１９Ｂから分かるように、ＰＤ＿Ｉアームにおけるコモンモードは、ＰＤ＿Ｑアームにおけるコモンモードよりも低くシフトされる。これは、図１９Ａの追加の抵抗器Ｒ２により明らかである。さらに、図１９Ａおよび図１９Ｂのレベルシフト回路は、位相検出出力ＰＤ＿ＩおよびＰＤ＿Ｑのスイングが強化されるような著しい利得を導入する。
【００７５】
図２０は、増幅回路８４の入力、レベルシフト回路８６の入力、およびラッチ回路Ｌ５の入力における各信号を示す波形図を示している。図２０から分かるように、位相検出出力ＰＤ＿ＩおよびＰＤ＿Ｑのスイングは、まず、増幅回路８４によって増加され、次いで、レベルシフタ回路８６によって再び増加される。図１９Ａおよび図１９Ｂに示される変更によると、２つのレベルシフタ回路８６は、出力において異なるコモンモードレベルを有するが、差動装置に対して全く同じ利得を有する。
【００７６】
図２１は、図３および図１６のトライステート制御回路ＴＳの回路図を示している。ラッチ回路Ｌ５の周波数検出出力が、周波数ロック状態にある場合、直交位相検出出力ＰＤ＿Ｑは、５０％の衝撃計数によりアクティブとなり、この信号は、周波数誤差として見られる。従って、トライステート制御回路ＴＳを導入して、コアース周波数検出ループの完全な抑制を維持し、コアースループからの寄与がないようにする。トライステート制御回路は、同相検出出力ＰＤ＿Ｉによって制御され、周波数がロック状態にある際に、チャージポンプ回路８２の動作を抑制する。特に、周波数ロック状態では、ＰＤ＿Ｉ信号は正であり、トランジスタＭ１およびＭ２は、完全に不均衡となる。全てのバイアス電流は、トランジスタＭ２を流れ、ダンプ電流Ｉ＿３Ｓｔａｔｅに対応する。よって、Ｉ＿３Ｓｔａｔｅ電流すなわち信号を用いて、先に説明したように、チャージポンプを抑制することができる。このチャージポンプ回路８２の動作の抑制は、そのテール電流の抑制に基づくことができる。
【００７７】
図２２は、検出装置の位相検出特性を、ロック状態での１０Ｇｂ／ｓの入力データレートおよび１０ＧＨｚのクロック周波数のシミュレーション結果として示している。図２２からわかるように、内在的な誤差のために、位相検出出力はゼロではない。図２２のシミュレーション結果から、位相検出装置は、明らかなバンバン特性を有し、予期されるように周期的な特性により動作することが分かる。
【００７８】
図２３は、１０ＧＨｚの入力クロック信号、および６Ｇｂ／ｓから１６Ｇｂ／ｓに変化する入力データビットレートを有する検出装置の位相検出特性を示している。よって、図２３において、水平軸は、データビットレートに対応しており、図２２において、水平軸は、時間軸を示している。クロック周波数とビットレートの差は、−４ＧＨｚと＋６ＧＨｚの間の周波数差として解釈される。
【００７９】
図２３から分かるように、位相検出装置は、＋／−３ＧＨｚのクロックデータ周波数差に、正しく反応することができる。よって、位相検出装置の動作周波数範囲は、−３．５ＧＨｚから＋３．５ＧＨｚの範囲に限定されるべきである。しかしながら、正の側で、動作範囲は、約６ＧＨｚまで単調に継続する。
【００８０】
概略的に、提案された位相周波数検出装置は、−３．５ＧＨｚから＋３．５ＧＨｚまでの周波数差で使用できることが、上の説明から理解できる。この実施の利点は、大きな周波数誤差をプルインできる可能性にある。また、回路の簡潔さ、および比較的低い供給電力も、低い電力消費および低い製造コストに寄与する。利点として、周波数検出器は、ゼロ出力を、周波数ロック状態のチャージポンプ回路に与える。よって、周波数変化はゼロとなり、周波数検出器からチャージポンプ回路への雑音寄与は、大幅に削減することができる。
【００８１】
本発明は、上述の好適な実施形態に限定されず、バンバン特性を有するどのような周波数および／または位相検出装置にも使用できることに留意されたい。好適な実施形態は、よって、添付の特許請求の範囲内で変更することが可能である。
【図面の簡単な説明】
【００８２】
【図１】図１は、本発明を実施することが可能な光トランシーバの概略ブロック図を示している。
【図２】図２は、好適な実施形態に係る検出装置が基とする、４相関器のデジタル実施を示している。
【図３】図３は、第１の好適な実施形態に係る組み合わされたチャージポンプ回路を有する周波数検出装置を示している。
【図４Ａ】図４Ａは、ダブルエッジ型ラッチマルチプレキサ構成の波形を、早いクロック信号および遅いクロック信号についてそれぞれ示している。
【図４Ｂ】図４Ｂは、ダブルエッジ型ラッチマルチプレキサ構成の波形を、早いクロック信号および遅いクロック信号についてそれぞれ示している。
【図５】図５は、２つの直交信号をフルレートで生成するための概略ブロック図を示している。
【図６】図６は、位相ロック状態におけるＩおよびＱベクトルの平衡位置のベクトル表現を示している。
【図７】図７は、好適な実施形態に係る周波数検出アルゴリズムを視覚化するためのベクトル図を示している。
【図８】図８は、ソース結合ロジックにおけるＤラッチ回路を示している。
【図９】図９は、ソース結合ロジックにおけるマルチプレキサ回路を示している。
【図１０】図１０は、第１の好適な実施形態に係る差動チャージポンプ回路の原理を示す概略ブロック図を示している。
【図１１】図１１は、好適な実施形態に係るチャージポンプ回路で使用可能な、コモンモード除去原理を示す概略ブロック図を示している。
【図１２】図１２は、好適な実施形態に係る差動チャージポンプ回路の実施の概略回路図を示している。
【図１３】図１３は、好適な実施形態に係る差動チャージポンプ回路で使用可能な、コモンモード検知回路の概略回路図を示している。
【図１４】図１４は、好適な実施形態に係るコモンモード回路を有する差動チャージポンプ回路の概略回路図を示している。
【図１５】図１５は、好適な実施形態に係るトライステート制御回路を有するチャージポンプ回路の概略回路図を示している。
【図１６】図１６は、第２の好適な実施形態に係るチャージポンプ回路を有する検出装置の概略ブロック図を示している。
【図１７】図１７は、第２の好適な実施形態に係るレベルシフト機能を有する増幅回路の概略回路図を示している。
【図１８】図１８Ａおよび図１８Ｂは、図１７の増幅回路のフィードバック増幅器およびフィードフォワード増幅器の同等回路のそれぞれの概略回路図を示している。
【図１９】図１９Ａおよび図１９Ｂは、第２の好適な実施形態の同相アームおよび直交アーム向けのレベルシフタ回路の概略回路図を示している。
【図２０】図２０は、第２の好適な実施形態の位相検出特性を示す波形図を示している。
【図２１】図２１は、好適な実施形態のトライステート回路の概略回路図を示している。
【図２２】図２２は、好適な実施形態に係る位相検出特性を示す波形図を示している。
【図２３】図２３は、第２の好適な実施形態の周波数検出特性を示す波形図を示している。
【図２４】図２４は、既知のクロック抽出およびデータ再生成回路の概略ブロック図を示している。
【図２５】図２５は、２つのループと自律的な周波数ロッキングとを有する既知のクロック抽出およびデータ再生成回路の概略ブロック図を示している。
【技術分野】
【０００１】
本発明は、入力信号と基準信号の間の周波数誤差を検出するための検出装置と、そのような周波数検出装置で使用するためのチャージポンプ回路とに関する。さらに、本発明は、周波数誤差検出方法およびチャージポンプ制御方法、ならびに検出装置とチャージポンプ回路とを備える、ランダムデータからタイミング情報を回復するための回復回路に関する。
【背景技術】
【０００２】
近年、通信用の高速電子部品の分野において、多大な研究努力がなされている。光ファイバのブロードバンド性能の利点を最大限に利用するために、高速の電子構成要素、特に集積化解決策が、費用を節減し信頼性を向上させるために必要とされている。一般に、長距離を伴う場合、信号転送におけるファイバ不良によりデータが歪められるため、データの再生成が必須となる。良く知られているファイバ不良、ファイバ散乱は、パルス幅歪みに変化する。適度なビット誤り率（ＢＥＲ：Bit Error Rate）でのデータ回復を保証するために、信号は、通常、特定の距離の後（例えば、ＳＯＮＥＴでは約５００ｋｍごと、１０Ｇｂｉｔのイーサネット（登録商標）では、約１０〜４０ｋｍごと）に再生成され、信号対雑音比（ＳＮＲ：Signal-to-noise ratio）の劣化を防止する。再生成は、通常、光トランシーバにおいて行なわれる。
【０００３】
図１は、光トランシーバの構造の概略ブロック図を示している。受信および送信ブロックは、いくつかのアナログおよびデジタル集積回路で構成されている。レシーバ側では、光信号が電気信号に変換され、データ信号が再生成され、最後に、シリアル−パラレルコンバータが、リタイムされた（retimed）シリアル信号をより低いレートに多重分離（demultiplex）し、このレートで、この信号をＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路などのデジタル回路によって処理することができる。トランスミッタ側では、ＮＲＺ（Non Return to Zero）データストリームをリタイミングするための低ジッタ（jitter）のクロックをＰＬＬ（Phase Locked Loop）回路が生成する、パラレル−シリアルコンバータが、パラレルデータを高レートのシリアルデータに多重化し、最終的に、シリアルデータ信号を光パルスに変換し返すことができる。ここでは概略的に、用語“ジッタ”は、何らかの種類のランダムおよび／または望まれない位相変動を表すために用いられる。
【０００４】
光ファイバを介して送信されるデータは、ＮＲＺフォーマットで符号化されており、このことは、信号が、それぞれの正または負のビット値の後にゼロレベルまで戻らないため、クロック信号の情報をストリームから直接抽出できないことを意味する。遷移のない長いデータシーケンスが発生すると、レシーバ側での同期が非常に困難となる。これは、ビットレートの整数倍である周波数においてスペクトルがヌルを有する、ＮＲＺデータの特性による。このため、ビットストリームからクロックスペクトル成分を回復するための非線形回路が必要である。
【０００５】
図１によると、送信側は、データプロセッサ１０からデータを受信し、ＰＬＬ回路２２を用いたマルチプレキサ２０において、シリアルデータストリームを生成する。データストリームは、レーザドライバ３０に供給され、レーザドライバ３０は、レーザデバイス４０を駆動し、光信号を光ファイバに結合する。光レシーバの機能は、入力される光ＮＲＺ信号の検出、および送信データの再生成すなわち回復である。光検出器５０と、後続のトランスインピーダンス増幅器（transimpedance amplifier）６０との組み合わせは、“フロントエンド”部分として知られている。光検出器５０は、ＰＩＮフォトダイオードまたはアバランシェ光検出器としてもよく、これらは、光ファイバを介して受信された光信号を、電気信号に変換する。光検出器５０によって生成されたローレベル信号は、トランスインピーダンス増幅器６０によって増幅され、この増幅器は、自動利得制御を有する制限増幅器７０が後に続く、低雑音の前置増幅器であってもよい。クロック抽出およびデータ再生成回路（ＤＣＲまたはＣＤＲ）８０は、ランダムデータからタイミング情報を回復し、適切な時点またはタイミングでデータストリームをサンプリングする。最後に、シリアル−パラレルコンバータすなわちデマルチプレキサ９０が、リタイムされたシリアルデータを、より低いレートに多重分離し、ここでシリアルデータは、データプロセッサ１０のデジタル回路によって処理できるようになる。デマルチプレキサ９０において、同期を目的としたフレーム整列ユニット９２を配置してもよい。ランダムデータのリタイミングおよび多重分離などの同期動作を行なうためには、高速レシーバが、クロックを生成しなければならない。これを達成するために、クロック回復回路が、データを検知し、周期的なクロックを生成する。データは、回復されたクロックによりＤフリップフロップすなわちＤラッチでリタイムすることができ、すなわち、雑音のあるデータをサンプリングし、ジッタの少ない出力を生成する。このようなフリップフロップすなわちラッチ回路は、時には、決定回路と呼ばれる。回復されたクロックは、データレートと等しい周波数を有することが好ましく、これにより、例えば、１０Ｇｂ／ｓのデータレートが、１００ｐｓの期間を有する１０ＧＨｚのクロック周波数に変化する。さらに、回復されたクロックは、クロックによってビットの最適なサンプリングを可能とする、データに対する特定の位相関係を持つ必要がある。クロックの立ち上がりエッジが、各ビットの中心点と一致する場合、サンプリングは、前および後のデータ遷移から最も遠くで発生し、ジッタおよび他のタイミング不確定性に対する最大のマージンを提供する。最終的に、回復されたクロックは、小さなジッタを示すはずであり、それは、回復されたクロックが、リタイムされたデータジッタの主原因だからである。クロック波形を生成するために、電圧制御発振器（ＶＣＯ：Voltage Controlled Oscillator）が採用され、これは、例えば位相検出器として動作するフリップフロップすなわちラッチ回路を用いて入力データに位相ロックされる。ローパスフィルタが、発振器制御ライン上のリップルを抑制する。また、データをリタイムするために、他のフリップフロップすなわちラッチ回路を加えてもよく、これはＶＣＯ出力によってクロックされる。よって、回復されたクロックは、位相検出器の入力およびリタイマ（retimer）のクロック入力を駆動する。
【０００６】
図２４は、図１のＣＤＲ回路の従来の実施の概略ブロック図を示している。図２４によると、入力データＤｉｎが、クロック信号として、位相検出器として動作する第１のＤフリップフロップすなわちラッチ回路８０２と、リタイマ回路として動作し、回復された出力データＤｏｕｔを生成する第２のＤフリップフロップすなわちラッチ回路８０８とに供給される。第１のＤフリップフロップ８０２の出力は、ローパスフィルタ８０４を介して、ＶＣＯ８０６に供給され、ＶＣＯ８０６は、回復されたクロック信号ＣＫｏｕｔを生成する。回復されたクロックＣＫｏｕｔは、入力信号として、第１のフリップフロップ回路８０２に供給され、クロック信号として、第２のフリップフロップ回路８０８に供給される。この既知のＣＤＲ回路は、次のように動作する。オンとなると、第１のフリップフロップ回路８０２は、エッジ検出された入力データＤｉｎを、ＶＣＯ８０６の出力クロックで乗算し、ＶＣＯ周波数を入力ビットレートに向けて駆動するビート（beat）を生成する。ＶＣＯ周波数とデータレートの初期の差が、十分に小さいと、ループがロックし、入力データＤｉｎと回復された出力クロックＣＫｏｕｔの間に、良く定義された位相関係を確立する。実際に、位相検出器としての第１のフリップフロップ回路８０２によって提供されるこのようなバンバン（bang-bang）特性により、データエッジは、クロックのゼロ交差点の周りで安定する。わずかな位相誤差でも、第１のフリップフロップ回路８０２は、大きな出力を生成し、ループをロッキング状態に向けて駆動する。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、図２４の既知のＣＤＲ回路は、いくつかの欠点を有する。第１に、第１のフリップフロップ回路８０２は、２以上のランレングスに対して完全なデジタル出力を生成することがあり、これにより、ＶＣＯ８０６の制御電圧に大きなリップルを生じ、出力にジッタを生じさせる。第２に、第１のフリップフロップ回路８０２は、データによってクロックをサンプリングし、これに対して第２のフリップフロップ回路８０８は、クロックによってデータをサンプリングするため、データのリタイミングは、高速において著しい位相オフセットを示す。典型的には、フリップフロップは、Ｄ入力から出力へ、およびクロック入力から出力への等しくない遅延を表す。従って、例えば、ＣＫ−Ｑ遅延が、Ｄ−Ｑ遅延よりもΔＴだけ長い場合、第１のフリップフロップ８０２はロックし、これにより、データが、ΔＴによってクロックを導き、データが第１のフリップフロップ回路８０２の内在的な遅延を受けた後に、ゼロ交差に近いクロックをサンプリングする。
【０００８】
ＶＣＯ８０６の出力は、第２のフリップフロップ回路８０８を通じて伝播するため、より大きな遅延を受け、いくつかの信号期間の重ね合わせによって生成される目の中心から遠くで、データをサンプリングする。換言すれば、ＣＫ−ＫおよびＤ−Ｑ遅延の間の差がΔＴに等しい場合、リタイミングは、２ΔＴのスキュー（skew）すなわち遅延を受ける。第３に、図２４の簡素なＣＤＲ構造が、フリップフロップ回路８０２，８０８の両方を通じたＶＣＯ出力への、データのフィードスルーに関係する。出力位相は、各データ伝送の到着の際に分散され、ＶＣＯ８０６に、大きな逆の隔離を提供するバッファステージが続くことが必要となる。
【０００９】
一般に、ＮＲＺデータ用のＣＤＲは、開ループおよび閉ループ回路に分けることができる。クロック回復回路は、マルチギガビット／秒の集積化光ファイバレシーバの、取得可能なデータレートを制限する。これは、断然、トランシーバの最も複雑な構成要素であり、設計が最も困難である。
【００１０】
図２５は、２つの個別ループと、ランダム入力データＤｉｎにおける自律的な周波数ロッキングとを有する従来のＣＤＲ回路の概略ブロック図を示している。２つのループの存在は、ループを様々なやり方でサイズ決定すること、およびＣＤＲの２つの反対の要件、すなわち速い周波数の獲得と、ロック状態での低ジッタとを分離する（decoupling）ことで仕様を達成すること、の可能性を提供する。周波数ループ（ＦＬ）は、速い周波数の獲得用にサイズ決定され、一方で位相ループ（ＰＬ）は、可能な最も低いジッタピーキングのためにサイズ決定される。データ遷移が存在する場合、周波数検出器８１１は、正しい周波数を取得し、ゼロＤＣ信号を、コアース信号（coarse signal）ＶＣＯとして、ＶＣＯ８１７のコアース入力に与え、これは、回復クロック信号ＣＫｏｕｔを生成し、これは、周波数検出器８１７および位相ループの位相検出器８２２にもフィードバックされる。位相誤差信号は、ファイン信号（fine signal）Ｖｆｉとして、同様のチャージポンプおよびローパスフィルタ回路８２３，８２５を介して、ＶＣＯ８１７のファイン入力に供給される。ランダム入力データＤｉｎは、周波数検出器８１１および位相検出器８２２に、リミッタ回路８１９を介して供給され、リミッタ回路８１９は、ランダム入力データの振幅への制限動作を提供する。位相検出器８２２は、バンバン（bang-bang）位相検出器であってもよい。
【００１１】
コアース−ファインループの概念では、ファインループは位相向けであり、他方のコアースループは周波数向けである。周波数差が大きい場合、位相ループは、その利得が非常に小さいので、オープンとみなすことができる。周波数ループ利得は、ジッタの増加なしにプルイン範囲を大きくできるように、ジッタから独立して増加させることができる。しかしながら、２つのループが常にアクティブであることから、問題が生じる。これにより、周波数検出器８１１は、周波数ロック状態が到達された後に、余分なジッタを加えることがある。
【００１２】
ランダムな高速ＮＲＺデータ用の位相検出器および周波数検出器は、データのランダム遷移において動作するという困難なタスクを有する。遷移の間に、位相および周波数の検出は、遷移が欠落している場合にＶＣＯがロック状態から引き離されないように、位相および周波数情報を維持する必要がある。周波数検出器のデジタル装置用の既知の解決策では、ローパスフィルタを用いて、ロック状態においてほぼゼロのＤＣ入力を得ることができるが、周波数検出器のバンバン性質が、ＶＣＯにより生成されるジッタを増大させ、これらを、低ジッタシステム用としては非現実的なものにする。
【００１３】
従って、本発明の目的は、高周波数で動作する低ジッタシステムで用いることができる、改善された検出回路を提供することである。
【課題を解決するための手段】
【００１４】
この目的は、請求項１に記載の検出装置、請求項９に記載のチャージポンプ回路、請求項１４に記載の検出方法、および請求項１５に記載の制御方法によって達成される。
【００１５】
従って、特許請求されるラッチ手段の組み合わせは、入力信号と基準信号の位相差を、正または負のバイナリ信号に変換する。信号が正の場合、基準信号、例えばクロック信号は、その位相を増加させ、負の信号に対しては、基準信号は、その位相を減少させる。２つのバイナリ直交信号は、第３のラッチ手段において、周波数誤差信号を生成するために使用される。ひとたび周波数ロック状態が得られると、周波数検出器の出力は、後続のＶＣＯが周波数情報を維持するように、出力においてゼロＤＣ信号を供給する。この簡潔さのために、この原理を、光通信システムなどの、高速クロックおよびデータ回復システムで使用することができる。
【００１６】
さらに、提案される差動チャージポンプ装置は、電源ラインおよび基板からのコモンモード雑音への感度が低いという利点を提供する。チャージポンプのテール電流を制御する原理は、検出装置からの周波数誤差を処理する必要がある場合においてのみ、チャージポンプがアクティブとなるという利点を提供する。よって、チャージポンプ回路は、ロック状態で完全にスイッチオフされ、これは、回復システムにおけるジッタの減少をもたらす。
【００１７】
さらに、第１のバイナリ信号が供給されるチャージポンプ回路の動作を、第２のバイナリ信号から得られる制御信号に応じて選択的に抑制するための制御手段を、検出装置に設けてもよい。
【００１８】
検出装置の第１および第２のラッチ手段は、それぞれ、ダブルエッジトリガ型のフリップフロップ装置を備えてもよい。例として、ダブルエッジトリガ型のフリップフロップ回路は、入力信号を受信し、基準信号の各成分の直接バージョンおよび反転バージョンによってそれぞれ制御される、第１および第２のＤラッチ回路と、各成分の反転バージョンによって制御されるマルチプレキサ回路と、を備えてもよい。このダブルエッジ型の検出装置は、よって、ランダム入力データ信号の両方の遷移においてクロックされ、ここで、同相成分および直交位相成分は、２つのフルスピードクロック信号である。マルチプレキサ回路の出力は、よって、入力信号の遷移によってのみ、更新することができる。次のデータ遷移が到着する前に、マルチプレキサ回路の出力が、その前の値に維持される。第３のラッチ手段は、第１のバイナリ信号を受信し、第２のバイナリ信号によって制御される、Ｄラッチ回路を備えてもよい。このような装置を用いて、同相ベクトルの正から負への遷移を監視することができ、周波数誤差信号を、直交ベクトルから生成することができる。
【００１９】
第１および第２のバイナリ信号は、少なくとも１つの各増幅器およびレベルシフタ回路を介して、チャージポンプ回路に供給されてもよい。特に、増幅回路は、それぞれ、フィードバック増幅器とフィードフォワード増幅器の組み合わせを備えてもよい。これにより、信号品質を向上することができ、信号スイングおよび／またはコモンモードレベルを、次の回路ステージ、例えばチャージポンプ回路の要求に合うよう適合することができる。フィードバック増幅器とフィードフォワード増幅器の組み合わせは、利得効果を重ね合わせる利点を提供し、一方で、出力インピーダンスを減らすことができ、利得を、フィードバック増幅器のフィードバック比率によって、うまく制御することができる。
【００２０】
チャージポンプ回路は、第１および第２の差動分岐にそれぞれ設けられ、一方の差動分岐の変調電流を、それぞれの他方の差動分岐にコピーするように構成されている、第１および第２の電流ミラー回路を備えてもよい。これにより、電流と変調が、それぞれの他方の分岐にコピーされ、チャージポンプ回路のフィルタに供給される出力電流を２倍にすることにより、２重の出力変化を、各分岐に対して達成することができる。
【００２１】
さらに、チャージポンプ回路の出力におけるコモンモード電圧を、基準電圧と比較し、第１および第２の電流源を、比較結果に基づいて制御するための、コモンモード除去手段を設けてもよい。これは、チャージポンプ回路の出力におけるコモンモードレベルが、温度および供給の変化にかかわらず一定となり、回復ループにおけるＶＣＯの振動周波数の安定性の向上を達成することができる、という利点を提供する。
【００２２】
チャージポンプ回路の制御手段は、周波数ロック状態を示す制御信号に応じて、テール電流をスイッチングするためのスイッチング手段を備えてもよい。これにより、テール電流は、完全にシャットダウンすることができ、その結果、例えば、それぞれの検出装置を有するチャージポンプ回路が用いられるコアースループからのジッタ寄与がなくなる。
【発明を実施するための最良の形態】
【００２３】
本発明を、これより、好適な実施形態に基づき、添付の図面を参照して、より詳細に説明する。
【００２４】
好適な実施形態を、これより、４相関回路（quadricorrelator circuit）に基づくフルレートの位相周波数検出器を基として説明する。
【００２５】
４相関回路に基づく周波数弁別器が、例えば、Ｈ．ランシン（Ransijn）およびＰ．オコナー（O’Connor）、“ＰＬＬベースの２．５Ｇｂ／ｓ ＧａＡｓクロックおよびデータ再生成器ＩＣ（A PLL-based 2.5-Gb/s GaAs clock and data regenerator IC）”、固体素子回路に関するＩＥＥＥジャーナル（IEEE J. Solid-State Circuits）ｖｏｌ．２６（１０）、１３４５〜１３５３頁、１９９１年１０月、およびＲ．Ｒ．コーデルら、“５０ＭＨｚ位相および周波数ロックループ（A 50 MHz phase and frequency-locked loop）”、固体素子回路に関するＩＥＥＥジャーナル（IEEE J. Solid-State Circuits）ｖｏｌ．１４（６）、１３４５〜１３５３頁、１９９１年１０月、ならびにＢ．ラザビ（Razavi）およびＪ．ソン（Sung）、“２．５Ｇｂ／ｓ １５ｍＷ ＢｉＣＭＯＳクロック回復回路（A 2,5 Gb/s 15-mW BiCMOS Clock Recovery Circuit）”、ＶＬＳＩ回路に関するシンポジウム技術論文ダイジェスト（Symposium on VLSI Circ. Dig. Of Tech. Papers）、８３〜８５頁、１９９５年、に記載されている。さらに、サンプルおよびホールド回路に基づく４相関器の概念のアナログ実施が、Ａ．ポットバッカー（Pottbacker）ら、“クロック抽出のための８Ｇｂ／ｓ Ｓｉバイポーラ位相および周波数検出器ＩＣ（A 8Gb/s Si bipolar phase and frequency detector IC for clock extraction）”、ＩＳＳＣＣ技術論文ダイジェスト（ISSCC Dig. Tech. Papers）、１６２〜１６３頁、サンフランシスコ、カリフォルニア、１９９２年２月、に記載されている。
【００２６】
本発明の好適な実施形態によると、４相関器概念のデジタル実施に基づくデジタル検出装置が提供される。
【００２７】
図２は、好適な実施形態が基とする、４相関器のデジタル実施の概略回路図を示している。このデジタル実施は、２つのＤラッチおよび１つのマルチプレキサから成る３つのラッチマルチプレキサ（latch-multiplexer）構成を備える。各ラッチマルチプレキサ構成は、機能的に、ダブルエッジ型のフリップフロップ回路に対応しており、このようなフリップフロップ回路で置き換えることができる。このダブルエッジ型のフリップフロップ回路は、入力データ信号ＤＡＴＡの両方の遷移においてクロックされる。２つのフルスピードクロック信号ＣＫＩおよびＣＫＱは、互いに直交しており、よって、同相のクロック成分ＣＫＩおよび直交するクロック成分ＣＫＱとみなすことができる。用語“フルスピード”は、クロック信号の１期間が、入力データ信号のビット長Ｔｂに一致することを示す。
【００２８】
ダブルエッジ型のフリップフロップ機能は、クロック成分ＣＫＩおよびＣＫＱの両方を、入力データ信号の遷移においてサンプリングするよう作用し、２つの直交信号ＰＴ＿ＱおよびＰＴ＿Ｉを供給する。マルチプレキサＭＵＸの出力は、よって、入力データ信号ＤＡＴＡの遷移においてのみ更新される。次のデータ遷移が到着する前に、マルチプレキサＭＵＸの出力は、その前の値に維持される。入力データ信号ＤＡＴＡとクロック成分ＣＫＱおよびＣＫＩとの位相差は、それぞれ、正または負の量子化すなわちバイナリ信号に変換される。この信号が正であれば、クロックはその位相を増加させ、この信号が負であれば、クロックはその位相を減少させる。
【００２９】
以下では、簡略化のために、２つの直交出力ＰＤ＿ＱおよびＰＤ＿Ｉを、それぞれＱおよびＩとして示す。第３のラッチマルチプレキサ構成は、第３のダブルエッジ型のフリップフロップ回路として機能し、この回路は、出力信号すなわちベクトルＱを、出力信号すなわちベクトルＩの遷移においてサンプリングする。よって、周波数誤差は、第３のラッチマルチプレキサ構成の出力において得ることができる。この周波数誤差も、量子化すなわちバイナリの形で得られる。従って、位相ロックの状況では、出力周波数誤差信号が、入力データ信号のビット期間Ｔｂおよび５０％衝撃計数に対応する期間において、正および負の値の間でリップルする。
【００３０】
ＤラッチＬ５およびＬ６を備える第３のラッチマルチプレキサ構成においては、符号の反転が、上側のＤラッチＬ５の出力において導入され、これは、Ｉベクトルの正の値において、Ｑベクトルの反転をもたらすことに留意すべきである。この反転は、アナログ４相関器の微分器機能を実施するために必要であり、この機能は、立ち上がりエッジにおいて正の値を、立ち下がりエッジにおいて負の値を提供する。
【００３１】
ベクトルＩおよびＱの平衡すなわち均衡位置は、図６に示すように、ベクトル図において回転車輪の譬えで表すことができる。図６によると、ベクトルＩは、正、安定であり、“＋１”に等しく、一方でベクトルＱは、回路のバンバン特性（bang-bang characteristic）により、周期的に正から負の四分円にバウンドする。この周波数誤差の生成は、回転車輪の譬えを用いて、以下のように説明できる。クロックが遅すぎる場合、２つの直交ベクトルＩおよびＱのペアは、周波数差Δωに等しい角周波数で反時計回りに回転し、ベクトルＩの導関数（derivative）が、ベクトルＱの前で下がり、誤差信号を生成する。他方で、クロックが速すぎると、２つの直交ベクトルＩおよびＱのペアが、周波数差Δωに等しい角周波数で時計回りに回転し、ベクトルＩの導関数が、１８０°の位相差でベクトルＱの前で下がり、誤差信号を生成する。
【００３２】
図３は、第１の好適な実施形態に係るチャージポンプ回路を有する検出装置の概略ブロック図を示している。この検出装置は、バンバン原理に基づいており、互いに直交する２つのクロック成分ＣＫＱおよびＣＫＩによりフルレートで動作する。入力データ信号ＤＡＴＡにおけるランダム遷移を用いて、クロックがサンプリングされ、位相誤差信号を生成する。２つの直交位相誤差信号ＰＤ＿ＩおよびＰＤ＿Ｑが、同時に生成される。２つの直交位相誤差信号ＰＤ＿ＱおよびＰＤ＿Ｉは、従って、周波数誤差信号ＦＤを生成するために使用される。ひとたび周波数ロック状態が得られると、周波数検出器は、後続のＶＣＯが周波数情報を維持するように、出力においてゼロＤＣ電圧を供給する。この簡潔さのために、この原理を、例えば光通信システムなどでの、高速クロックおよびデータ回復で使用することができる。
【００３３】
特に、図３の検出装置は、２つのバンバン位相検出器を備え、これらの出力信号は、互いに直交関係にあり、それぞれＰＤ＿ＱおよびＰＤ＿Ｉと呼ばれる。
【００３４】
自律的なロッキングの場合、周波数情報は、入力データ信号ＤＡＴＡの遷移から回復する必要がある。この場合、トライステート（tri-state）出力を有するフルレート周波数検出器、またはトライステート出力を有するハーフレート周波数検出器を、用いることができる。両方の場合で、バンバン位相検出器出力として余分な出力が得られる。図３は、フルレート周波数検出器を示しており、この検出器は、フルスピード、すなわちｆｃｌｋ＝１／Ｔｂｉｔの、２つの直交クロック入力信号ＣＫＱおよびＣＫＩを有し、フルスピードとは、クロック周波数ｆｃｌｋが、入力データ信号ＤＡＴＡの最大ビットレートに対応することを意味する。
【００３５】
図３の位相周波数検出装置の動作を理解するために、ダブルエッジトリガ型のフリップフロップ機能を有するラッチマルチプレキサの組み合わせを、より詳細に説明する。ラッチ回路Ｌ１〜Ｌ４は、各クロック信号を、入力データ信号ＤＡＴＡによって、入力データ信号ＤＡＴＡの立ち上がりおよび立ち下がりエッジの両方においてサンプリングする。上側のラッチ回路Ｌ１，Ｌ３は、入力データ信号ＤＡＴＡがハイである際、各クロック入力に対して透明である。下側のラッチ回路Ｌ２，Ｌ４は、入力データ信号ＤＡＴＡがローである際、各クロック入力に対して透明である。このダブルエッジ型のラッチマルチプレキサ構成の動作速度は高く、これは、２つの上側および下側のラッチすなわちサンプリング回路が、インターリーブ動作するためである。上側のラッチ回路が、クロック信号をサンプリングすると、下側のラッチ回路がその出力を供給し、下側のラッチ回路がクロック信号をサンプリングすると、上側のラッチ回路がその出力を供給する。マルチプレキサＭＵＸの出力は、データ遷移においてのみ更新され、一方でデータ遷移の間、出力値は一定に保たれる。結果として、ダブルエッジトリガ型のラッチマルチプレキサ構成は、クロック信号のサンプルバージョンを提供する。データ遷移において、ラッチマルチプレキサ構成の出力は、クロック遷移に従う。従って、ダブルエッジトリガされるラッチマルチプレキサ構成は、位相検出器として使用することができ、この検出器では、入力データ信号ＤＡＴＡとクロック成分ＣＫＱおよびＣＫＩの位相差が、各量子化すなわちバイナリ信号に変換される。
【００３６】
図４Ａおよび図４Ｂは、ダブルエッジ型のラッチマルチプレキサ構成に関る波形を示しており、図４Ａは、クロック信号が早い、すなわち入力データ信号を進める場合に関し、図４Ｂは、クロック信号が遅い、すなわち入力データ信号に続く場合に関する。ラッチマルチプレキサ構成の各出力電圧Ｖ＿ＯＵＴが、正である場合、各クロック信号は早く、位相を下げる必要がある。各出力電圧Ｖ＿ＯＵＴが負である場合、クロック信号は遅く、位相を上げる必要がある。図４Ａおよび図４Ｂから分かるように、ラッチマルチプレキサ構成のそれぞれは、バンバン特性を有しており、すなわち、出力電圧Ｖ＿ＯＵＴが、各クロック信号が早いか遅いかに応じて、正または負のいずれかである。
【００３７】
周波数情報が、入力データ信号ＤＡＴＡの遷移から要求されるため、より多くのフルレートのクロック位相が必要であり、２つのダブルエッジ型のラッチマルチプレキサ構成を用いて、２つの直交位相誤差信号ＰＤ＿ＱおよびＰＤ＿Ｉを生成する。
【００３８】
図５は、直交する２つのクロック信号すなわちクロック成分ＣＫＩおよびＣＫＱに基づいて、２つの直交信号ＶｉおよびＶｑを生成するための、このようなダブルエッジ型のラッチマルチプレキサ構成を示しており、これらは、入力データ信号ＤＡＴＡによってサンプリングされる。これら２つの直交位相誤差信号ＶｉおよびＶｑから、周波数誤差信号を以下のように抽出できる。
【００３９】
データ遷移は、２つのフルスピードの直交クロック成分ＣＫＩおよびＣＫＱをサンプリングする。図３において、位相検出出力ＰＤ＿ＱおよびＰＤ＿Ｉは、２つの位相検出器の出力に対応し、かつ互いに直交しており、これは、これらが９０°の位相差を有することを意味する。以下では再び、２つの直交位相出力ＰＤ＿ＱおよびＰＤ＿Ｉを、それぞれＱおよびＩ出力として示す。
【００４０】
既に説明したように、図６は、対応するベクトルＩおよびＱの平衡位置を、回転車輪の譬えで示している。ロック位相状態では、ベクトルＩは、正、安定であり、“＋１”に等しく、一方でベクトルＱは、周期的に正から負の四分円にバウンドする。ベクトルＩの正から負への遷移を監視することにより、周波数誤差を、以下のアルゴリズムに基づいて得ることができる。
１．ベクトルＩが、ベクトル図において負から正の四分円に変化することを意味する、負から正への遷移を有する場合、周波数は、周波数検出器の出力においてゼロ信号を生成することによって、維持されなければならない。
２．ベクトルＩが、負の四分円から正の四分円に変化することを意味する、負から正への遷移を、負のベクトルＱに対して有する場合、周波数は、ゼロ信号を生成することによって、周波数検出器の出力において維持されなければならない。
３．ベクトルＩが、正から負への遷移を有し、ベクトルＱが正である場合、周波数を、周波数誤差信号ＦＤ＝＋１を生成することにより上げる必要がある。
４．ベクトルＩが、正から負への遷移を有し、ベクトルＱが負である場合、周波数を、周波数誤差信号ＦＤ＝−１を生成することにより下げる必要がある。
【００４１】
図７は、上の４つのケースを示す異なるベクトル図に基づく、このアルゴリズムの視覚化を示している。動作において、４つの可能なケースのそれぞれが、図６に示されている平衡位置にまとまる。以下の表では、４つのケースすなわち状況が示されており、これらを使用して、周波数検出器のロジックを構築することができる。
【表１】
【００４２】
図３に示されるように、ベクトルＩを用いて、ベクトルＱをサンプリングするラッチ回路Ｌ５（位相検出出力ＰＤ＿Ｑに対応）がクロックされる。さらに、図３に示されるように、他の位相検出出力ＰＤ＿Ｉおよびその逆出力が、符号反転（ＳＩ：sign-inverted）され、チャージポンプ回路８２を制御する差動トライステート制御回路ＴＳの各トランジスタＭ１およびＭ２に供給される。ベクトルＩ（位相検出出力ＰＤ＿Ｉ）の値に基づいて、差動制御回路のテール電流Ｉｂｉａｓが、他の差動ペアＭ３，Ｍ４のソースを流れるか、または所定の電流Ｉ＿３Ｓｔａｔｅに、ダンプすなわち強制することができる。ベクトルＱおよびＩは、量子化位相誤差に対応し、ベクトルＩは、ラッチ回路Ｌ５によりベクトルＱをサンプリングするために用いられる。ベクトルＩが正である場合、ラッチ回路Ｌ５は、ベクトルＱに対して透明であるが、トライステート制御回路ＴＳは、ラッチＬ５の出力信号ＦＤに対して透明でない。これは、ベクトルＩが正である場合、周波数誤差が生成されないことを意味する。ベクトルＩが正から負の値へと変化した場合のみ、トライステート制御回路ＴＳは、ラッチ回路Ｌ５の出力に対して透明となり始め、この瞬間に、ラッチ回路Ｌ５は、最後のサンプル値、すなわち、ベクトルＱの最新の値をラッチする。平衡において、ベクトルＩが正かつ“＋１”である場合、他の差動ペアＭ３，Ｍ４は、もはやアクティブではなく、周波数検出器ＶＦＤの差動出力は、ゼロである。トランジスタＭ２からのダンプ電流Ｉ＿３Ｓｔａｔｅを用いて、チャージポンプ回路８２をスイッチオフすることができる。
【００４３】
この実施の利点は、大きな周波数誤差によるプルインの可能性が、その簡潔さおよび周波数誤差の検出能力により改善された周波数検出装置をもたらすことにある。しかしながら、位相検出装置が、位相誤差の量子化バージョンを生成することにより、余分なリップルが、ＶＣＯのファイン入力において、位相ロック状態で生成される。それでもなお、この余分なリップルは、適度に小さくすることができる。その量は、時間単位ごとのデータ遷移の量に依存する。より多くのデータ遷移は、周波数検出器が、より多くの情報を有しすることを意味し、よって、ＶＣＯ周波数は、ロック周波数から大きくずれることがない。しかしながら、トライステートチャージポンプ回路の使用は、後述するように、この余分なリップルを低減することができる。
【００４４】
以下、ラッチ回路Ｌ１〜Ｌ５およびマルチプレキサ回路ＭＵＸの実践的な実施形態を、より詳細に説明する。
【００４５】
図８は、ラッチ回路Ｌ１〜Ｌ５として使用可能なソース結合ロジック（ＳＣＬ：Source Coupled Logic）におけるＤラッチ回路の概略回路図を示している。このＤラッチ回路は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）カレントモードロジック（ＣＭＬ：Current Mode Logic）に基づいており、これは、バイポーラエミッタ結合論理（ＥＣＬ：Emitter Coupled Logic）のＣＭＯＳ実施である。ＥＣＬと同様に、この技術によって、信号のスイングを小さくすることができる。バイアス電流Ｉｂｉａｓは、クロック信号ＣＬＫの極性に依存して、ＣＭＯＳトランジスタＭ５，Ｍ６またはＭ３，Ｍ４のソースを流れる。さらに、データ信号Ｄの極性は、データ信号Ｄが負の場合に、出力Ｑへの電流経路を選択し、データ信号Ｄが正の場合に、出力／Ｑへの電流経路を選択する。これにより、ラッチ回路Ｌ１〜Ｌ５の機能を、得ることができる。
【００４６】
図９は、ＳＣＬにおけるマルチプレキサ回路ＭＵＸの実施例を示している。図８と同様に、バイアス電流Ｉｂｉａｓは、選択信号Ｓの極性に依存して、ＣＭＯＳトランジスタＭ５，Ｍ６またはＭ３，Ｍ４のソースを流れる。極性は、信号Ｃｈ１，Ｃｈ２のものであり、電流の経路を選択する。選択信号Ｓが正である場合、バイアス電流は、ＣＭＯＳトランジスタＭ３およびＭ４のソースを流れる。選択信号Ｓが正であり、チャンネル信号Ｃｈ１が正である場合、出力Ｑは正であり、バイアス電流は、抵抗器Ｒ１およびトランジスタＭ３を流れる。選択信号Ｓが正であり、チャンネル信号Ｃｈ１が負である場合、出力Ｑは負であり、バイアス電流は、他の抵抗器Ｒ０およびトランジスタＭ４を流れる。よって、選択信号Ｓが正である場合、マルチプレキサ回路は、チャンネル信号Ｃｈ１に対して透明であり、これは、マルチプレキサの出力が、チャンネル信号Ｃｈ１に等しいことを意味する。同様に、選択信号Ｓが負である場合、バイアス電流は、トランジスタＭ５およびＭ６のソースを流れる。よって、マルチプレキサ回路は、第２のチャンネル信号Ｃｈ２に対して透明であり、これは、マルチプレキサ回路の出力が、チャンネル信号Ｃｈ２と等しいことを意味する。
【００４７】
以下では、平衡状態におけるリップルの減少という利点を提供する、トライステートチャージポンプ回路を、より詳細に説明する。特に、このトライステートチャージポンプ回路は、図３のチャージポンプ回路８２として使用することができる。
【００４８】
高速での位相または周波数比較は、位相／周波数検出装置の出力においてスプリアス信号をフィルタリングするための速いチャージポンプ回路を必要とする。クロックおよびデータ回復において、入力データ信号ＤＡＴＡの遷移とクロック遷移の比較は、フルスピードで行なわれ、これは、入力データ信号ＤＡＴＡのランダム特性により周波数分割器を用いることができないためである。
【００４９】
従って、高速の位相／周波数検出器に使用できる差動チャージポンプ回路が提案される。差動チャージポンプは、電源ラインおよび基板からのコモンモード雑音に対する感度が低いという利点を有する。一般に、チャージポンプ回路は、図２５に示される周波数および位相ループ内のフィルタを充電／放電する電流源である。チャージポンプ回路の入力は、速い一連のパルスとなる場合があり、よって、両方の状態の速いスイッチング、および、ループフィルタのキャパシタにおける充電の形態での位相誤差の線形表現が得られること、を保証する必要がある。この原理の最も簡素な実施は、一定の充電または放電電流をキャパシタに供給する２つのスイッチを駆動する２つのデジタル入力ラインを有する回路である。次いで、キャパシタにおける出力電圧は、各スイッチを駆動するバイナリ信号の積分に対応する。両方のスイッチが開くと、キャパシタの電圧は、同じままとなる。キャパシタの電圧を維持することは、ＶＣＯの出力において同一の周波数を維持することに等しい。
【００５０】
しかしながら、上述したように、差動回路は、コモンモード雑音を強力に除去するため、供給および基板雑音に対してより良い耐性を有する。また、シングルエンドの解決法でのキャパシタの実践的な実施は、フィルタのキャパシタに平行する余分な寄生キャパシタンスを与える。差動モードにおいて、しかしながら、フィルタのキャパシタは、回路ラインおよび回路素子によって得られる寄生キャパシタンスが、差動フィルタの一部とならないようにレイアウトすることができる。
【００５１】
図１０は、第１の好適な実施形態に基づき提案される、差動チャージポンプ回路の概略ブロック図を示している。基本的な概念は、チャージポンプ回路に対し、周波数検出器の出力における周波数誤差信号ＦＤが処理される必要がある場合にのみアクティブとなるようなやり方の制御を、持つことである。これは、差動チャージポンプ回路のテール電流を制御することによって実現することができる。周波数情報は、チャージポンプ回路の出力フィルタに、差動的にポンプすることが可能である。
【００５２】
図１０によると、差動回路の両方の分岐において電流源Ｉ０を変調するように、差動入力信号Δｘを適合することができる。二重の出力変動を達成するために、各分岐に対して、ＤＣ電流および変調が、１：１のミラー比率を有する２つの各電流ミラー回路ＣＭを介して、他方の分岐の上側の部分にコピーされる。
【００５３】
このチャージポンプ回路は、従来の差動チャージポンプと比べて、二重の出力電流がフィルタＦに供給され、オンオフ制御を、チャージポンプ回路のテール電流を制御することにより達成できるという利点をもたらす。
【００５４】
さらに、供給ラインおよび基板からのコモンモード信号の除去は、差動実施によって改善される。コモンモードレベルが、後続のＶＣＯの振動周波数に影響するため、チャージポンプ回路のコモンモードレベルの制御の強化が必要となる場合がある。これを達成するために、コモンモード除去回路を用いて、チャージポンプ回路の出力におけるコモンモードレベルを制御することができ、よって、出力コモンモードは、温度および供給の変化にかかわらず一定となる。
【００５５】
図１１は、追加のコモンモード除去回路を有するチャージポンプ回路の改善された実施例を示している。特に、出力におけるコモンモードは、出力におけるコモンモード電圧をバンドギャップ基準電圧ＶＣＭと比較する負のフィードバック回路Ｃにより除去される。このコモンモード除去回路Ｃは、比較で得られたものと同一の電流を、両方の電流源に対して加算／減算する。
【００５６】
図１２は、図１０に示されるチャージポンプ回路のトランジスタレベルの実施を示している。入力電流Ｉ０＋ΔｘおよびＩ０−Δｘは、ＤＣ電流Ｉ０と、変調パルス電流Δｘとを備える。これらの入力電流は、電流ミラートランジスタＭ５およびＭ８において、それぞれクロスミラーされる。このようにして、信号Δｘは、２つの直列キャパシタ２Ｃから成るフィルタＦにおいて２倍される。信号電流２Δｘが、出力フィルタＦを流れ、ここでキャパシタＣは、２つのキャパシタ２Ｃの直列接続として表される。最大の寄生を有するキャパシタ２Ｃのプレートは、２つのキャパシタのコモンモード入力に接続される。このようにして、寄生キャパシタンスは、フィルタの一部ではなくなる。
【００５７】
図１３は、コモンモード検知回路の実施を示している。チャージポンプ回路の出力、例えば図１２における出力ノードＯＵＴ＋およびＯＵＴ−におけるコモンモードは、図１３のトランジスタＭ３およびＭ４により測定することができ、これは、三極方式（triode regime）の制御抵抗器として動作する。ＤＣ電流４Ｉ０は、トランジスタＭ１およびＭ２から成る、ソースが縮退された（source degenerated）ミラー回路に押しやられる。制御トランジスタＭ５およびＭ６は、ゲートがバンドギャップ基準電圧ＶＣＭに接続される。よって、トランジスタＭ２の出力におけるミラー比率は、トランジスタＭ１およびＭ２のソースに存在するＭＯＳ抵抗器の比率に依存する。ＭＯＳ組み合わせの抵抗は、バンドギャップ基準電圧ＶＣＭがトランジスタのしきい値電圧よりも大きい限り、コモンモード電圧に依存する。トランジスタＭ２およびＭ３の出力におけるＤＣ電流を減算することにより、誤差信号±ΔＩのみが、検知回路の出力において送信される。誤差信号は、よって、出力でのコモンモード電圧とバンドギャップ基準電圧ＶＣＭの差の測定値である。平衡状態において、ノードすなわち端子ＯＵＴ−およびＯＵＴ＋での電圧の合計は、バンドギャップ基準電圧ＶＣＭの値の２倍である。
【００５８】
図１４は、上に説明したようなコモンモード制御を有するチャージポンプ回路のトランジスタレベルの概略回路図を示している。この回路の特性は、Ｉ０ＤＣコモンモード電流を補正するために、信号が、コモンモード誤差信号と共にミラーされることからなる。上述のように、チャージポンプ回路は、周波数を補正するためにコアースループで使用することができる。ロック状態が到達されると、このチャージポンプ回路は、完全にシャットダウンし、その結果、図２５に示されるようなコアースループからのジッタ寄与がなくなる。これは、図３の中間トライステート制御回路ＴＳを用いて、チャージポンプ回路のテール電流を制御することにより達成される。しかしながら、トライステート制御回路ＴＳを用いてチャージポンプ回路をスイッチするために、ダンプ電流Ｉ＿３Ｓｔａｔｅとチャージポンプ回路８２のテール電流との間に、インターフェイス回路が必要である。
【００５９】
図１５は、図３のダンプ電流Ｉ＿３Ｓｔａｔｅに対応するインターフェイスを有する図１４に係るチャージポンプ回路の概略回路図を示している。
【００６０】
ダンプ電流Ｉ＿３Ｓｔａｔｅは、周波数がロック状態である、すなわち位相検出信号ＰＤ＿Ｉが値“＋１”を有する場合に存在する、すなわちアクティブである。この場合、バイアス電流４Ｉ０は、トランジスタＭ３＊を流れる。トランジスタＭ４＊は、ブロックされる。よって、チャージポンプ回路のテールにコピーされる電流がなく、チャージポンプ回路はスイッチオフされている。周波数誤差が起こり、位相検出信号ＰＤ＿Ｉが値“−１”に変わるとすぐに、ダンプ電流Ｉ＿３Ｓｔａｔｅが、図３のトライステート制御回路によってゼロにスイッチされ、バイアス電流４Ｉ０が、トランジスタＭ４＊を流れる。次いで、トランジスタＭ３＊がブロックされる。同一のバイアス電流４Ｉ０が、チャージポンプ回路のテールにコピーされ、回路がスイッチオンされる。
【００６１】
例として、バンドギャップ基準電圧ＶＣＭの値を、チャージポンプ回路の出力コモンモードに基づき、約１．２５Ｖに設定してもよい。
【００６２】
上述のように、チャージポンプ回路の出力におけるコモンモードは、出力におけるコモンモード電圧をこのバンドギャップ基準電圧ＶＣＭと比較する負のフィードバック回路によって除去される。
【００６３】
図１６は、第２の好適な実施形態に係るチャージポンプ回路を有する検出装置を示している。
【００６４】
第２の好適な実施形態において、増幅回路８４が、図３の第１の好適な実施形態に加えられ、ダブルエッジ型のラッチマルチプレキサ構成からの信号を増幅する。さらに、レベルシフト回路８６が導入され、データ入力Ｄにおけるコモンモードレベルおよびラッチ回路Ｌ５のクロックド入力ＣＫを適合させる。これにより、構成要素の間の改善されたイン／アウト互換性を達成することができ、これにより信号品質を向上させ、信号スイングおよび／またはコモンモードレベルを、次の回路ステージでの要求に合うよう適合させる。
【００６５】
例えばＣＭＯＳ１８技術により構築されたバンバン位相検出器の出力で、要求される増幅を得ることは困難である。ラッチ回路Ｌ１〜Ｌ４は、入力信号の振幅を完全に回復しない。減衰した位相検出出力ＰＤ＿ＩおよびＰＤ＿Ｑは、よって、続くステージでの信号の処理において難点をもたらす。ラッチ回路Ｌ５を用いて、直交位相検出出力ＰＤ＿Ｑ、同相検出出力ＰＤ＿Ｉをサンプリングする。同相検出出力ＰＤ＿Ｉのスイングすなわちレベルが、十分に大きくない場合、図３および図１６でのトライステート制御回路の２つのトランジスタＭ１およびＭ２は、完全に不均衡になることができない場合がある。従って、十分な利得を得るために、追加の増幅回路８４が、同相検出出力ＰＤ＿Ｉとラッチ回路Ｌ５の間に必要である。同様の増幅器８４を、直交検出出力ＰＤ＿Ｑとラッチ回路Ｌ５の間に加えて、より大きなスイングだけでなく、より良い遅延の一致も達成することができる。
【００６６】
図１７は、増幅器８４の概略回路図を示している。特に、増幅器８４は、抵抗器Ｒ１およびＲ２と、差動トランジスタペアＭ２およびＭ３とを有するフィードバック増幅器から成る。さらに、レジスタＲ１と、差動トランジスタペアＭ１およびＭ４と、負荷Ｒと、トランジスタＭ６およびＭ７とから成るフィードフォワード増幅器が、備えられている。フィードフォワード増幅器は、トランジスタＭ１およびＭ４のゲートで信号を増幅し、トランジスタＭ６およびＭ７の出力を通して、より多くの信号をクロス出力（cross-injecting）する。出力電流は、フィードフォワード増幅器とフィードバック増幅器の両方によって供給される。
【００６７】
図１８Ａおよび図１８Ｂは、フィードバック増幅器とフィードフォワード増幅器のＡＣ信号のための同等回路を、それぞれ示している。フィードバックおよびフィードフォワード増幅器の同等回路の出力電圧Ｖｏｕｔは、重ね合わせ（superposition）を適用することによって推定することができる。
【００６８】
図１８Ａのフィードバック増幅器の出力電圧Ｖｏｕｔ１は、およそ次のように計算できる。
【数１】
ここで、Ｖｉｄは、差動入力電圧を示す。
【００６９】
トランジスタのトランスコンダクタンスｇｍに基づいて、図１８Ｂのフィードフォワード増幅回路の出力電圧Ｖｏｕｔ２は、およそ以下のように計算できる。
【数２】
【００７０】
重ね合わせ原理によると、図１７の出力電圧Ｖｏｕｔは、Ｖｏｕｔ１およびＶｏｕｔ２の合計に対応する。図１７における出力電圧が、グランドに対してシングルサイドで得られると、増幅回路の出力電圧は、差動出力電圧Ｖｏｕｔの半分に対応し、これは、次のようにおおよそ計算できる。
【００７１】
ｇｍおよびＲ＞＞１と仮定して、図１７の増幅回路８４の電圧利得は、次のように表すことができる。
【数３】
【００７２】
フィードバック増幅部を加えることによって、出力インピーダンスが減少し、増幅器の出力が、より高いキャパシタンス負荷に適合する。この場合では、このキャパシタンス負荷は、次のステージのゲート−ソースキャパシタンスによって生成される。さらに、フィードバック抵抗器ネットワークによって、利得を、レジスタ比率に応じてより良く制御することができる。
【００７３】
図１６の周波数検出器の構造を考慮すると、ダブルエッジ型のラッチマルチプレキサ構成からの、両方の位相検出出力ＰＤ＿ＩおよびＰＤ＿Ｑのコモンモードは、約１．６Ｖと推定できる。よって、ダブルエッジ出力が、レベルシフト回路８６に直接接続される場合、トライステート制御回路のトランジスタＭ１およびＭ２は、それらの直線領域に押し込まれる。レベルシフト回路８６のための正しい入力コモンモードを得るために、ダブルエッジ型のラッチマルチプレキサ構成の出力コモンモードは、約１．２Ｖにシフトされるべきである。よって、増幅回路８４は、ダブルエッジ型のラッチマルチプレキサ構成の出力の直線的な増幅を達成し、また、レベルシフト回路８６によって必要とされるコモンモードレベルを約１．２Ｖにシフトするように、設計すべきである。これにより、利得を向上させて十分なスイングを達成することができ、よって、トライステート制御回路ＴＳにおいて、完全な不均衡を保証することができる。さらに、次のステージ、すなわちレベルシフト回路８６に必要なコモンモードレベルシフトを、達成することができる。
【００７４】
図１９Ａおよび図１９Ｂは、ＰＤ＿ＩアームおよびＰＤ＿Ｑアームにおけるレベルシフト回路８６の概略回路図をそれぞれ示している。ラッチ回路Ｌ５において、クロック信号のコモンモードは、約１．１Ｖとなるべきである。ラッチ回路Ｌ５向けに、またトライステート制御回路ＴＳ向けに、適切なコモンモードを得るために、レベルシフト回路８６が導入される。下側のシフト回路８６は、ＰＤ＿Ｉアームにおいて、ラッチ回路Ｌ５向けの適切なクロックコモンモードを達成するために必要となる。上側のＰＤ＿Ｑアームにおけるレベルシフト回路８６は、良い一致を維持するために導入される。２つの異なるコモンモード電圧を出力において生成するために、２つのレベルシフト回路８６が、わずかに異なって構成されている。図１９Ａおよび図１９Ｂから分かるように、ＰＤ＿Ｉアームにおけるコモンモードは、ＰＤ＿Ｑアームにおけるコモンモードよりも低くシフトされる。これは、図１９Ａの追加の抵抗器Ｒ２により明らかである。さらに、図１９Ａおよび図１９Ｂのレベルシフト回路は、位相検出出力ＰＤ＿ＩおよびＰＤ＿Ｑのスイングが強化されるような著しい利得を導入する。
【００７５】
図２０は、増幅回路８４の入力、レベルシフト回路８６の入力、およびラッチ回路Ｌ５の入力における各信号を示す波形図を示している。図２０から分かるように、位相検出出力ＰＤ＿ＩおよびＰＤ＿Ｑのスイングは、まず、増幅回路８４によって増加され、次いで、レベルシフタ回路８６によって再び増加される。図１９Ａおよび図１９Ｂに示される変更によると、２つのレベルシフタ回路８６は、出力において異なるコモンモードレベルを有するが、差動装置に対して全く同じ利得を有する。
【００７６】
図２１は、図３および図１６のトライステート制御回路ＴＳの回路図を示している。ラッチ回路Ｌ５の周波数検出出力が、周波数ロック状態にある場合、直交位相検出出力ＰＤ＿Ｑは、５０％の衝撃計数によりアクティブとなり、この信号は、周波数誤差として見られる。従って、トライステート制御回路ＴＳを導入して、コアース周波数検出ループの完全な抑制を維持し、コアースループからの寄与がないようにする。トライステート制御回路は、同相検出出力ＰＤ＿Ｉによって制御され、周波数がロック状態にある際に、チャージポンプ回路８２の動作を抑制する。特に、周波数ロック状態では、ＰＤ＿Ｉ信号は正であり、トランジスタＭ１およびＭ２は、完全に不均衡となる。全てのバイアス電流は、トランジスタＭ２を流れ、ダンプ電流Ｉ＿３Ｓｔａｔｅに対応する。よって、Ｉ＿３Ｓｔａｔｅ電流すなわち信号を用いて、先に説明したように、チャージポンプを抑制することができる。このチャージポンプ回路８２の動作の抑制は、そのテール電流の抑制に基づくことができる。
【００７７】
図２２は、検出装置の位相検出特性を、ロック状態での１０Ｇｂ／ｓの入力データレートおよび１０ＧＨｚのクロック周波数のシミュレーション結果として示している。図２２からわかるように、内在的な誤差のために、位相検出出力はゼロではない。図２２のシミュレーション結果から、位相検出装置は、明らかなバンバン特性を有し、予期されるように周期的な特性により動作することが分かる。
【００７８】
図２３は、１０ＧＨｚの入力クロック信号、および６Ｇｂ／ｓから１６Ｇｂ／ｓに変化する入力データビットレートを有する検出装置の位相検出特性を示している。よって、図２３において、水平軸は、データビットレートに対応しており、図２２において、水平軸は、時間軸を示している。クロック周波数とビットレートの差は、−４ＧＨｚと＋６ＧＨｚの間の周波数差として解釈される。
【００７９】
図２３から分かるように、位相検出装置は、＋／−３ＧＨｚのクロックデータ周波数差に、正しく反応することができる。よって、位相検出装置の動作周波数範囲は、−３．５ＧＨｚから＋３．５ＧＨｚの範囲に限定されるべきである。しかしながら、正の側で、動作範囲は、約６ＧＨｚまで単調に継続する。
【００８０】
概略的に、提案された位相周波数検出装置は、−３．５ＧＨｚから＋３．５ＧＨｚまでの周波数差で使用できることが、上の説明から理解できる。この実施の利点は、大きな周波数誤差をプルインできる可能性にある。また、回路の簡潔さ、および比較的低い供給電力も、低い電力消費および低い製造コストに寄与する。利点として、周波数検出器は、ゼロ出力を、周波数ロック状態のチャージポンプ回路に与える。よって、周波数変化はゼロとなり、周波数検出器からチャージポンプ回路への雑音寄与は、大幅に削減することができる。
【００８１】
本発明は、上述の好適な実施形態に限定されず、バンバン特性を有するどのような周波数および／または位相検出装置にも使用できることに留意されたい。好適な実施形態は、よって、添付の特許請求の範囲内で変更することが可能である。
【図面の簡単な説明】
【００８２】
【図１】図１は、本発明を実施することが可能な光トランシーバの概略ブロック図を示している。
【図２】図２は、好適な実施形態に係る検出装置が基とする、４相関器のデジタル実施を示している。
【図３】図３は、第１の好適な実施形態に係る組み合わされたチャージポンプ回路を有する周波数検出装置を示している。
【図４Ａ】図４Ａは、ダブルエッジ型ラッチマルチプレキサ構成の波形を、早いクロック信号および遅いクロック信号についてそれぞれ示している。
【図４Ｂ】図４Ｂは、ダブルエッジ型ラッチマルチプレキサ構成の波形を、早いクロック信号および遅いクロック信号についてそれぞれ示している。
【図５】図５は、２つの直交信号をフルレートで生成するための概略ブロック図を示している。
【図６】図６は、位相ロック状態におけるＩおよびＱベクトルの平衡位置のベクトル表現を示している。
【図７】図７は、好適な実施形態に係る周波数検出アルゴリズムを視覚化するためのベクトル図を示している。
【図８】図８は、ソース結合ロジックにおけるＤラッチ回路を示している。
【図９】図９は、ソース結合ロジックにおけるマルチプレキサ回路を示している。
【図１０】図１０は、第１の好適な実施形態に係る差動チャージポンプ回路の原理を示す概略ブロック図を示している。
【図１１】図１１は、好適な実施形態に係るチャージポンプ回路で使用可能な、コモンモード除去原理を示す概略ブロック図を示している。
【図１２】図１２は、好適な実施形態に係る差動チャージポンプ回路の実施の概略回路図を示している。
【図１３】図１３は、好適な実施形態に係る差動チャージポンプ回路で使用可能な、コモンモード検知回路の概略回路図を示している。
【図１４】図１４は、好適な実施形態に係るコモンモード回路を有する差動チャージポンプ回路の概略回路図を示している。
【図１５】図１５は、好適な実施形態に係るトライステート制御回路を有するチャージポンプ回路の概略回路図を示している。
【図１６】図１６は、第２の好適な実施形態に係るチャージポンプ回路を有する検出装置の概略ブロック図を示している。
【図１７】図１７は、第２の好適な実施形態に係るレベルシフト機能を有する増幅回路の概略回路図を示している。
【図１８】図１８Ａおよび図１８Ｂは、図１７の増幅回路のフィードバック増幅器およびフィードフォワード増幅器の同等回路のそれぞれの概略回路図を示している。
【図１９】図１９Ａおよび図１９Ｂは、第２の好適な実施形態の同相アームおよび直交アーム向けのレベルシフタ回路の概略回路図を示している。
【図２０】図２０は、第２の好適な実施形態の位相検出特性を示す波形図を示している。
【図２１】図２１は、好適な実施形態のトライステート回路の概略回路図を示している。
【図２２】図２２は、好適な実施形態に係る位相検出特性を示す波形図を示している。
【図２３】図２３は、第２の好適な実施形態の周波数検出特性を示す波形図を示している。
【図２４】図２４は、既知のクロック抽出およびデータ再生成回路の概略ブロック図を示している。
【図２５】図２５は、２つのループと自律的な周波数ロッキングとを有する既知のクロック抽出およびデータ再生成回路の概略ブロック図を示している。
【特許請求の範囲】
【請求項１】
入力信号と基準信号との間の周波数誤差を検出するための検出装置であって、
ａ）前記基準信号の直交成分を、前記入力信号に基づいてサンプリングし、第１のバイナリ信号を生成するための、第１のラッチ手段と、
ｂ）前記基準信号の同相成分を、前記入力信号に基づいてサンプリングし、第２のバイナリ信号を生成するための、第２のラッチ手段と、
ｃ）前記第１のバイナリ信号を、前記第２のバイナリ信号に基づいてサンプリングし、周波数誤差信号を生成するための、第３のラッチ手段と、
を備えることを特徴とする検出装置。
【請求項２】
前記第１のバイナリ信号が供給されるチャージポンプ回路の動作を、前記第２のバイナリ信号から得られる制御信号に応じて、選択的に抑制するための制御手段をさらに備える、ことを特徴とする請求項１に記載の検出装置。
【請求項３】
前記第１および第２のラッチ手段は、それぞれ、ダブルエッジトリガ型フリップフロップ装置を備える、ことを特徴とする請求項１または請求項２に記載の検出装置。
【請求項４】
前記ダブルエッジトリガ型のフリップフロップ装置は、前記入力信号を受信し、前記基準信号の各成分の直接バージョンおよび反転バージョンによってそれぞれ制御される、第１および第２のＤラッチ回路と、前記各成分の前記反転バージョンによって制御されるマルチプレキサ回路と、を備える、ことを特徴とする請求項３に記載の検出装置。
【請求項５】
前記第３のラッチ手段は、前記第１のバイナリ信号を受信し、前記第２のバイナリ信号によって制御される、Ｄラッチ回路を備える、ことを特徴とする請求項１乃至請求項４のいずれかに記載の検出装置。
【請求項６】
前記基準信号は、前記入力信号から回復されるクロック信号である、ことを特徴とする請求項１乃至請求項５のいずれかに記載の検出装置。
【請求項７】
前記第１および第２のバイナリ信号は、少なくとも１つの各増幅器およびレベルシフタ回路を介して、前記チャージポンプ回路に供給される、ことを特徴とする請求項２に記載の検出装置。
【請求項８】
前記増幅回路は、それぞれ、フィードバック増幅器とフィードフォワード増幅器の組み合わせを備える、ことを特徴とする請求項７に記載の検出装置。
【請求項９】
周波数検出装置で使用するためのチャージポンプ回路であって、
ａ）第１および第２の差動分岐を有する差動入力回路と、
ｂ）前記第１および第２の差動分岐にそれぞれ配置される第１および第２の電流源を変調するための変調手段と、
ｃ）前記差動入力回路のテール電流を、前記周波数検出装置の周波数ロック状態に応じて、制御するための制御手段と、
を備えることを特徴とするチャージポンプ回路
【請求項１０】
前記第１および第２の差動分岐にそれぞれ設けられ、一方の前記差動分岐の変調電流を、それぞれの他方の前記差動分岐にコピーするように構成されている、第１および第２の電流ミラー回路をさらに備える、ことを特徴とする請求項９に記載のチャージポンプ回路。
【請求項１１】
前記チャージポンプ回路の出力におけるコモンモード電圧を、基準電圧と比較し、前記第１および第２の電流源を、比較結果に基づいて制御するための、コモンモード除去手段をさらに備える、ことを特徴とする請求項９または請求項１０に記載のチャージポンプ回路。
【請求項１２】
前記制御手段は、前記周波数ロック状態を示す制御信号に応じて、前記テール電流をスイッチングするためのスイッチング手段を備える、ことを特徴とする請求項９乃至請求項１１のいずれかに記載のチャージポンプ回路。
【請求項１３】
ランダムデータ用のタイミング情報を回復するための回復回路であって、
請求項１乃至請求項８のいずれかに記載の検出装置と、請求項９乃至請求項１２のいずれかに記載のチャージポンプ回路と、を備え、
前記検出装置によって生成される前記周波数誤差信号が、前記チャージポンプ回路に供給され、
前記周波数ロック状態は、前記検出装置によって生成される第２のバイナリ信号を用いて示される、
ことを特徴とする回復回路。
【請求項１４】
入力信号と基準信号との間の周波数誤差を検出する方法であって、
ａ）前記基準信号の直交成分を、前記入力信号に基づいてサンプリングし、第１のバイナリ信号を生成するステップと、
ｂ）前記基準信号の同相成分を、前記入力信号に基づいてサンプリングし、第２のバイナリ信号を生成するステップと、
ｃ）前記第１のバイナリ信号を、前記第２のバイナリ信号に基づいてサンプリングし、周波数誤差信号を生成するステップと、
を備えることを特徴とする方法。
【請求項１５】
周波数検出装置で使用されるチャージポンプ回路を制御する方法であって、
ａ）前記チャージポンプ回路の差動入力回路の第１および第２の差動分岐にそれぞれ配置される第１および第２の電流源を、変調するステップと、
ｂ）前記差動入力回路のテール電流を、前記周波数検出装置の周波数ロック状態に応じて制御するステップと、
を備えることを特徴とする方法。
【請求項１】
入力信号と基準信号との間の周波数誤差を検出するための検出装置であって、
ａ）前記基準信号の直交成分を、前記入力信号に基づいてサンプリングし、第１のバイナリ信号を生成するための、第１のラッチ手段と、
ｂ）前記基準信号の同相成分を、前記入力信号に基づいてサンプリングし、第２のバイナリ信号を生成するための、第２のラッチ手段と、
ｃ）前記第１のバイナリ信号を、前記第２のバイナリ信号に基づいてサンプリングし、周波数誤差信号を生成するための、第３のラッチ手段と、
を備えることを特徴とする検出装置。
【請求項２】
前記第１のバイナリ信号が供給されるチャージポンプ回路の動作を、前記第２のバイナリ信号から得られる制御信号に応じて、選択的に抑制するための制御手段をさらに備える、ことを特徴とする請求項１に記載の検出装置。
【請求項３】
前記第１および第２のラッチ手段は、それぞれ、ダブルエッジトリガ型フリップフロップ装置を備える、ことを特徴とする請求項１または請求項２に記載の検出装置。
【請求項４】
前記ダブルエッジトリガ型のフリップフロップ装置は、前記入力信号を受信し、前記基準信号の各成分の直接バージョンおよび反転バージョンによってそれぞれ制御される、第１および第２のＤラッチ回路と、前記各成分の前記反転バージョンによって制御されるマルチプレキサ回路と、を備える、ことを特徴とする請求項３に記載の検出装置。
【請求項５】
前記第３のラッチ手段は、前記第１のバイナリ信号を受信し、前記第２のバイナリ信号によって制御される、Ｄラッチ回路を備える、ことを特徴とする請求項１乃至請求項４のいずれかに記載の検出装置。
【請求項６】
前記基準信号は、前記入力信号から回復されるクロック信号である、ことを特徴とする請求項１乃至請求項５のいずれかに記載の検出装置。
【請求項７】
前記第１および第２のバイナリ信号は、少なくとも１つの各増幅器およびレベルシフタ回路を介して、前記チャージポンプ回路に供給される、ことを特徴とする請求項２に記載の検出装置。
【請求項８】
前記増幅回路は、それぞれ、フィードバック増幅器とフィードフォワード増幅器の組み合わせを備える、ことを特徴とする請求項７に記載の検出装置。
【請求項９】
周波数検出装置で使用するためのチャージポンプ回路であって、
ａ）第１および第２の差動分岐を有する差動入力回路と、
ｂ）前記第１および第２の差動分岐にそれぞれ配置される第１および第２の電流源を変調するための変調手段と、
ｃ）前記差動入力回路のテール電流を、前記周波数検出装置の周波数ロック状態に応じて、制御するための制御手段と、
を備えることを特徴とするチャージポンプ回路
【請求項１０】
前記第１および第２の差動分岐にそれぞれ設けられ、一方の前記差動分岐の変調電流を、それぞれの他方の前記差動分岐にコピーするように構成されている、第１および第２の電流ミラー回路をさらに備える、ことを特徴とする請求項９に記載のチャージポンプ回路。
【請求項１１】
前記チャージポンプ回路の出力におけるコモンモード電圧を、基準電圧と比較し、前記第１および第２の電流源を、比較結果に基づいて制御するための、コモンモード除去手段をさらに備える、ことを特徴とする請求項９または請求項１０に記載のチャージポンプ回路。
【請求項１２】
前記制御手段は、前記周波数ロック状態を示す制御信号に応じて、前記テール電流をスイッチングするためのスイッチング手段を備える、ことを特徴とする請求項９乃至請求項１１のいずれかに記載のチャージポンプ回路。
【請求項１３】
ランダムデータ用のタイミング情報を回復するための回復回路であって、
請求項１乃至請求項８のいずれかに記載の検出装置と、請求項９乃至請求項１２のいずれかに記載のチャージポンプ回路と、を備え、
前記検出装置によって生成される前記周波数誤差信号が、前記チャージポンプ回路に供給され、
前記周波数ロック状態は、前記検出装置によって生成される第２のバイナリ信号を用いて示される、
ことを特徴とする回復回路。
【請求項１４】
入力信号と基準信号との間の周波数誤差を検出する方法であって、
ａ）前記基準信号の直交成分を、前記入力信号に基づいてサンプリングし、第１のバイナリ信号を生成するステップと、
ｂ）前記基準信号の同相成分を、前記入力信号に基づいてサンプリングし、第２のバイナリ信号を生成するステップと、
ｃ）前記第１のバイナリ信号を、前記第２のバイナリ信号に基づいてサンプリングし、周波数誤差信号を生成するステップと、
を備えることを特徴とする方法。
【請求項１５】
周波数検出装置で使用されるチャージポンプ回路を制御する方法であって、
ａ）前記チャージポンプ回路の差動入力回路の第１および第２の差動分岐にそれぞれ配置される第１および第２の電流源を、変調するステップと、
ｂ）前記差動入力回路のテール電流を、前記周波数検出装置の周波数ロック状態に応じて制御するステップと、
を備えることを特徴とする方法。
【図１】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８Ａ】
【図１８Ｂ】
【図１９Ａ】
【図１９Ｂ】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８Ａ】
【図１８Ｂ】
【図１９Ａ】
【図１９Ｂ】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【公表番号】特表２００７−５３１４４３（Ｐ２００７−５３１４４３Ａ）
【公表日】平成１９年１１月１日（２００７．１１．１）
【国際特許分類】
【出願番号】特願２００７−５０５６７８（Ｐ２００７−５０５６７８）
【出願日】平成１７年３月１６日（２００５．３．１６）
【国際出願番号】ＰＣＴ／ＩＢ２００５／０５０９２４
【国際公開番号】ＷＯ２００５／０９３９５５
【国際公開日】平成１７年１０月６日（２００５．１０．６）
【出願人】（５９００００２４８）コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ (12,071)
【Ｆターム（参考）】
【公表日】平成１９年１１月１日（２００７．１１．１）
【国際特許分類】
【出願日】平成１７年３月１６日（２００５．３．１６）
【国際出願番号】ＰＣＴ／ＩＢ２００５／０５０９２４
【国際公開番号】ＷＯ２００５／０９３９５５
【国際公開日】平成１７年１０月６日（２００５．１０．６）
【出願人】（５９００００２４８）コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ (12,071)
【Ｆターム（参考）】
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