【課題】ＩＱ信号発生器に対してスワップ機能を実施するためのシステム及び方法を提供する。
【解決手段】ＩＱ信号発生器を実施するためのシステム及び方法は、クロック入力信号に応答してＩ信号を発生するマスターラッチ、及び反転クロック入力信号に応答してＱ信号を発生するスレーブラッチを含む。マスターセレクタが、マスターラッチからスレーブラッチへの通信経路を形成するように構成され、スレーブセレクタが、スレーブラッチからマスターラッチへのフィードバック経路を形成するように構成される。上述のＩ及びＱ信号は、いかなる介在電子回路もなしにそれぞれマスター及びスレーブラッチから直接出力される。 （もっと読む）

【課題】二値化のコンパレートレベルを調整することなく、データが誤って取り込まれるのを防止すること。
【解決手段】デューティー比検出回路３は、二値化信号ＤＩのデューティー比の基準値からのずれを検出し、遅延回路５は、二値化信号ＤＩを所定の遅延量だけ順次遅延させた遅延信号ＤＬを生成し、セレクタ６は、デューティー比検出回路３にて検出された二値化信号ＤＩのデューティー比のずれに対応した遅延信号ＤＬｎを遅延信号ＤＬから選択し、パルス幅補正回路７は、セレクタ６にて選択された遅延信号ＤＬｎを用いることにより、二値化信号ＤＩのパルス幅を補正する。 （もっと読む）

【課題】簡単な回路構成でスペクトラム拡散を行うことが可能なクロック発振回路を提供する。
【解決手段】基本クロック信号を発振する基本クロック発振器と、基本クロック信号と非同期で、かつ基本クロック信号より短い周期としたクロック調整信号を発振する調整クロック発振器と、基本クロック信号をクロック調整信号の１周期分シフトして、クロックシフト信号として出力するシフト回路２３ｃと、基本クロック信号およびクロックシフト信号を１周期ごとに切り替えて、調整クロック信号として出力する切替回路として機能するカウンタ回路２３ａおよびセレクタ回路２３ｂとを備えている。シフト回路２３ｃは、基本クロック信号をクロック調整信号の立ち上がりで同期する第２フリップフロップ２３ｃ１で形成され、カウンタ回路２３ａは、基本クロック信号を２分周する第１フリップフロップ２３ａ１および第１インバータ２３ａ２で形成されている。 （もっと読む）

【課題】半導体装置において、ユーザボードの違いや製造ばらつきがあっても、電源共振ノイズによる問題を回避することができる技術を提供する。
【解決手段】半導体装置内の電源ノイズを観測する電源ノイズ観測回路１と、電源ノイズ観測回路１の出力に基づいて、生成クロック３０１の周波数が変化するクロック生成回路２と、生成クロック３０１が入力される演算回路ブロック３と、を備える。そして、前記電源ノイズ観測回路１によって観測される電源ノイズが低減するように、生成クロック３０１の周波数が調整される。 （もっと読む）

【課題】高周波数かつ大振幅のジッタを生成する。
【解決手段】ジッタを有するジッタ重畳信号を生成するジッタ印加回路であって、与えられる基準信号を、それぞれ予め設定される遅延量で順次遅延させる、縦続接続された複数の遅延回路と、それぞれの遅延回路が出力する信号のタイミングに応じて、ジッタ重畳信号のそれぞれのエッジを生成する信号生成部と、ジッタ重畳信号の各周期に印加すべきジッタに応じた遅延量をそれぞれ設定する遅延設定部とを備え、少なくとも一つの遅延回路の遅延量が、ジッタ重畳信号の平均周期の整数倍とは異なる値に設定されるジッタ印加回路を提供する。 （もっと読む）

システムは、メモリコントローラおよび直列接続されている複数の半導体デバイスを備える。各デバイスはデータを格納する。コントローラは、デバイスの動作を同期させるクロックを供給する。各デバイスは、イネーブル信号によって選択的にイネーブルまたはディセーブルされるPLLを備える。選択デバイスのPLLはイネーブル信号によってイネーブルされ、他のデバイスはディセーブルされる。イネーブルされたPLLは、90°の倍数の位相シフトで複数の再生クロックを供給する。データ転送は、再生クロックのうちの1つのクロックと同期する。ディセーブルされたPLLのデバイス内で、データ転送は入力クロックと同期する。イネーブルおよびディセーブルされたPLLにより、各デバイスはソース同期クロッキングおよび共通同期クロッキングを行う。最後のデバイスのデバイス識別子の最下位ビットがクロック整列を決定する。
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【課題】入力データとデータストローブクロックのタイミングにより自動的にデータ入力ストローブ信号の発生タイミングをチューニングする半導体記憶装置を提供する。
【解決手段】入力データとデータストローブクロックの入力タイミングによりデータ入力ストローブ信号の発生タイミングをチューニングする内部チューニング手段と、前記データ入力ストローブ信号に応答して、複数のデータをグローバルラインに伝送するデータ入力センスアンプとを含む。 （もっと読む）

【課題】ＰＬＬ回路からの出力に含まれるジッタ成分及びデータパスの電源に含まれる周期的ノイズ成分を低減するクロック信号を生成する。
【解決手段】クロック信号１２０と変調制御信号１２７に基づいて生成された信号１２２とを混合して変調クロック信号１２３を生成するミキサ１１０と、遅延制御信号１２４に基づく遅延ステップで遅延された前記クロック信号若しくは前記変調クロック信号に同期したテストパターン信号と期待値データとが一致するか否かを判定し、判定結果を出力する内蔵自己テスト回路１０６と、前記判定結果をプロットしてシュムープロットを作成し、一致と不一致の境界線パターンに基づいて前記シュムープロットに含まれるノイズ成分を検出し、前記ノイズ成分と同じ周波数でかつ逆位相の信号を生成するように前記変調制御信号を出力する制御部１０７と、を備える。 （もっと読む）

【課題】オーバーラップしないクロック発生回路を提供する。
【解決手段】複数の遅延された基準クロック信号を生成するプログラム可能な遅延基準クロック信号回路と、プログラム可能な遅延基準クロック信号回路と動作可能に接続され、オーバーラップしないクロック信号を発生する複数の遅延クロック信号発生器とを含む。各遅延クロック信号発生器は、クロック信号の立ち上がりの遅延を制御し第１の信号を出力するラッチまたはフリップフロップと、遅延されたクロック信号の立ち下がりエッジの遅延を制御し第２の信号を出力するもう一つのラッチまたはフリップフロップと、第１および第２の信号からクロック信号を発生する論理回路とを含む。ラッチまたはフリップフロップは、複数の遅延された基準クロック信号の１つに応答してクロック信号の立ち上がりエッジの遅延を独立して制御する。 （もっと読む）

【課題】
周期が一定であるかまたは変化し、一周期の間に少なくとも２つのレベルで遷移する処理対象信号の当該レベル遷移のタイミングを細かく設定できる回路技術を提供する。
【解決手段】
（Ａ）第１周期信号、第２周期信号、・・・、第Ｍ周期信号をそれぞれ出力する周期信号発生回路１１と、（Ｂ）第１〜第Ｍ周期信号を計数する第１〜第Ｍ計数回路からなる計数回路群１２と、（Ｃ）前記所定タイミングの値を時間軸で配分して、前記所定タイミングの時間軸で配分した値を、第１周期信号の周期個数Ｎ₁、第２周期信号の周期個数Ｎ₂、・・・、第Ｍ周期信号の周期個数Ｎ_Mで表し、第１周期信号の周期個数Ｎ₁を前記第１計数回路に、
第２周期信号の周期個数Ｎ₂を前記第２計数回路に、
・・・
第Ｍ周期信号の周期個数Ｎ_Mを前記第Ｍ計数回路に、
セットする設定装置１３とを備える。 （もっと読む）

【課題】パルス幅を意図的に変化させるＮＲＺ等の信号の伝送において、パルス幅のバラツキの低減を図り、さらにジッタの低減も図る。
【解決手段】２個のエッジ検出回路１１，１２と、２個の可変遅延回路１３，１４と、ＳＲラッチ回路１５とを備え、可変遅延回路１３，１４のそれぞれの入力にエッジ検出回路１１，１２の出力を接続し、ＳＲラッチ回路のＳ入力およびＲ入力それぞれに可変遅延回路１３，１４の出力を接続する。前記ＳＲラッチ回路１５が、可変遅延回路１３，１４の出力のパルス終端側エッジを検出してセット／リセット動作を行う。 （もっと読む）

【課題】半導体集積回路の電磁干渉を減少させる周波数調整装置及びそれを含むＤＬＬ回路を提供する。
【解決手段】本発明の周波数調整装置は、基準クロックに応答して１ビットずつレベル遷移する複数のビットの周波数制御信号を生成する周波数制御信号生成部と、及び前記複数のビットの周波数制御信号に応答して、入力される基準クロックの周波数を調整する周波数調整部とを含むことを特徴とする。また、他の発明の周波数調整装置は、基準クロックの周波数を複数の分周比に分周して複数のビットの周波数制御信号を生成する周波数制御信号生成部、及び複数のビットの周波数制御信号に応答して、入力される基準クロックの周波数を調整する周波数調整部とを含むことを特徴とする。 （もっと読む）

【課題】信号入力端子に静電気ノイズが印加された場合に、そのノイズの内部回路への伝達を未然に、かつ確実に防止することができる入力インタフェース回路を提供すること。
【解決手段】ノイズを検出するノイズ検出回路（２００）と、ノイズが検出されたときに第１のスイッチ回路（ＳＷ１）をオフしてノイズ伝達を遮断する機能をもつノイズキャンセラ（３００）と、を設ける。第１のスイッチ回路（ＳＷ１）がオフしているときは、第２のスイッチ回路（ＳＷ２）がオンして、直前の電圧をラッチする。ノイズ検出回路２００に含まれるノイズ検出用トランジスタは、Ｎウエルの電位を適応的に最適化することができるフローティングＮウエルトランジスタによって構成される。 （もっと読む）

【課題】発振回路の停止検出などを行う異常検出回路を半導体集積回路で形成する場合に、抵抗素子や容量素子を半導体集積回路内に作成する必要がない上に、外付け部品として用意する必要がない異常検出回路の提供。
【解決手段】この発明は、発振回路の発振停止を検出するとともに、半導体集積回路内に形成される異常検出回路であって、容量素子Ｃ１と抵抗素子Ｒ１で構成される積分回路１２３を含んでいる。容量素子Ｃ１は、半導体集積回路の未使用のボンディングパッド２４ａに寄生する寄生容量を使用するようにした。抵抗素子Ｒ１は、ＭＯＳトランジスタを使用して、そのオン抵抗を利用するようにした。 （もっと読む）

【課題】 ゲインリダクションメータとゲインメータに同じ構成のメータ駆動回路を使用しても、ゲインリダクションメータにおいて圧縮率の極小値を明確に認識できること。
【解決手段】 メータ駆動回路４０は、入力されたエンベロープ信号を反転してエンベロープフォロワ部４０ｂに入力することのできる第１の選択部ＳＷａと、エンベロープフォロワ部４０ｂの出力を反転してゲインリダクションメータに供給することのできる第２の選択部ＳＷｂを備えている。 （もっと読む）

【課題】入力信号の断、回復状態でも出力の周波数変動を抑制し、周波数精度を維持するＰＬＬ回路の提供。
【解決手段】入力を所望周波数に分周する第１分周手段３と、電圧制御発振器７出力を所望周波数に分周する第２分周手段８と、前記第１分周手段３出力と前記第２分周手段出力８間の第１位相比較手段４と、前記第１分周手段３出力と前記第２分周手段８出力の反転の一方の第１選択手段１１と、前記第２分周手段８出力と前記第１選択手段１１出力間の第２位相比較手段１２と、前記第１位相比較手段４出力と、前記第２位相比較手段１２出力の一方の第２選択手段６と、入力信号監視手段９と、前記入力信号監視手段９からの監視結果に対して一定時間のタイミングを生成するタイミング生成手段１０と、を備え、前記第１選択手段１１及び前記第２選択手段６は、前記タイミング生成手段１０からの信号状態に従って選択する。 （もっと読む）

【課題】クロック同期システムにおいて、ＬＳＩチップの大規模化・高集積化・高密度化に因る物理現象の複雑化に伴いギガ・ヘルツ級の高い周波数を持つ被分周クロックあるいは分周クロックをＬＳＩチップ全面に渡り長距離配線を分配し且つシグナルインテグリティを確保することが困難である。
【解決手段】基準クロックに基づき逓倍クロックを生成する位相同期回路と、逓倍クロックに基づき分周クロックを生成する分周回路と、基準クロックを分周してフレームパルスを生成するフレームパルス生成回路とを備え、前記分周クロックは前記フレームパルスにより位相同期化がなされることを特徴とする。 （もっと読む）

【課題】集積回路のクロック信号を柔軟に発生するためのクロック信号発生器を実現する。
【解決手段】集積回路のクロック信号を発生するためのクロック信号発生器（１）である。クロック信号発生器は、基準クロック信号に基づいて複数の相互に遅延したクロック位相を発生するようになった遅延同期ループ（３）を備える。遅延同期ループはさらに、第１の制御信号に応答して、複数のクロック位相のうち１つを、遅延同期ループ（３）の出力信号として選択するようになっており、この出力信号は第１のクロック信号である。クロック信号発生器はさらに、出力信号の逆を発生するように配置したインバータ（１１）と、クロック反転信号に応答して、出力信号かまたは出力信号の逆かのいずれかを第２のクロック信号として転送するように配置したマルチプレクサユニット（１２）とを備える。 （もっと読む）

【課題】従来の多相クロック生成回路では、出力クロック信号に任意の周波数プロファイルを設定することができなかった。
【解決手段】本発明にかかる多相クロック生成回路１は、基準クロック信号に基づき多相クロック信号を生成する位相ロックループ回路１０と、多相クロック信号の周波数プロファイルを保持し、開始信号に基づき周波数プロファイルの出力を開始し、基準クロック信号に基づき任意の周期で周波数プロファイルを更新する周波数プロファイル保持回路２０と、周波数プロファイルに基づいて多相クロック信号のうち任意の位相のクロック信号を選択し、選択したクロック信号を位相ロックループ回路１０に帰還させるクロック選択回路３０とを有することを特徴とするものである。 （もっと読む）

【課題】単発ノイズを効果的に除去でき、かつ、比較的簡易な回路構成のフィルタ回路を提供すること。
【解決手段】１クロック前の出力データＤ＿ＯＵＴ（Ｎ−１）と、１クロック前の入力データＤ＿ＩＮ（Ｎ−１）および２クロック前の入力データＤ＿ＩＮ（Ｎ−２）の双方との差分絶対値Ｓ１２，Ｓ１４が、それぞれ減算器１２，１４にて算出される。セレクタ１８によって、Ｓ１２＜Ｓ１４のときには１クロック前の入力データＤ＿ＩＮ（Ｎ−１）が現在の出力データＤ＿ＯＵＴ（Ｎ）となり、Ｓ１２≧Ｓ１４のときには２クロック前の入力データＤ＿ＩＮ（Ｎ−２）が現在の出力データＤ＿ＯＵＴ（Ｎ）となる。 （もっと読む）