入力インタフェース回路、集積回路装置および電子機器
【課題】信号入力端子に静電気ノイズが印加された場合に、そのノイズの内部回路への伝達を未然に、かつ確実に防止することができる入力インタフェース回路を提供すること。
【解決手段】ノイズを検出するノイズ検出回路（２００）と、ノイズが検出されたときに第１のスイッチ回路（ＳＷ１）をオフしてノイズ伝達を遮断する機能をもつノイズキャンセラ（３００）と、を設ける。第１のスイッチ回路（ＳＷ１）がオフしているときは、第２のスイッチ回路（ＳＷ２）がオンして、直前の電圧をラッチする。ノイズ検出回路２００に含まれるノイズ検出用トランジスタは、Ｎウエルの電位を適応的に最適化することができるフローティングＮウエルトランジスタによって構成される。
【解決手段】ノイズを検出するノイズ検出回路（２００）と、ノイズが検出されたときに第１のスイッチ回路（ＳＷ１）をオフしてノイズ伝達を遮断する機能をもつノイズキャンセラ（３００）と、を設ける。第１のスイッチ回路（ＳＷ１）がオフしているときは、第２のスイッチ回路（ＳＷ２）がオンして、直前の電圧をラッチする。ノイズ検出回路２００に含まれるノイズ検出用トランジスタは、Ｎウエルの電位を適応的に最適化することができるフローティングＮウエルトランジスタによって構成される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力インタフェース回路、集積回路装置および電子機器に関する。
【背景技術】
【０００２】
携帯電話機などの電子機器が、帯電した操作者からの静電気放電にさらされると、電子機器が内蔵する集積回路装置のトランジスタが静電破壊する場合がある。このような静電破壊を防止するために、集積回路装置には静電破壊防止用の保護素子（保護ダイオード等）が設けられるのが一般的である。
【０００３】
一方、操作者からの静電気放電によってトランジスタの静電破壊は生じないものの、電子機器の表示パネルの表示状態が異常状態になる等の誤動作が生じる場合がある。このような誤動作が生じると、電子機器の信頼性が損なわれることから、近年、静電気放電（ＥＳＤ）による誤動作に関する耐性（ＥＳＤイミュニティ：Electro Static Discharge immunity）が重視される傾向にある。したがって、近年、集積回路装置に対してＥＳＤイミュニティテストが実施されることが多くなっている。
【０００４】
図１６は、ＥＳＤイミュニティテストの一例を説明するための図である。図１６では、表示パネル８と、集積回路装置（表示ドライバ）１０とが組み込まれている表示装置６に対して、静電気印加装置４によって、意図的に静電気（静電気放電：ＥＳＤ）を印加し、誤動作（例えば、表示パネル８の表示に異常が生じる）が生じないかを、チェックしている。
【０００５】
従来のＥＳＤパルスに起因する誤動作の防止回路としては、例えば、特許文献１に記載されるものがある。特許文献１では、ＥＳＤパルスに起因して異常信号が出力ピンから出力されると、フィードバック経路を介してその出力ピンの異常を検出してリセット信号を生成し、そのリセット信号によって、次段の電子機器等をリセットすることによって、で電子機器を異常状態から回復させる。
【特許文献１】特開２００３−２３４６４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図１７は、静電ノイズが信号入力端子に印加されることによって生じる回路ブロックの誤動作について説明するための回路図である。
【０００７】
図示されるように、第１の回路（ブロックＡ）１００と第２の回路（ブロックＢ）１１０が接続されている。第１の回路１００（回路ブロックＡ）および第２の回路１１０（回路ブロックＢ）は共に、高電位電源（ＶＤ）と低電位電源（ＶＳＳ）との間で動作する。
【０００８】
第１の回路（ブロックＡ）１００は、入力インタフェース回路であり、第２の回路（ブロックＢ）1１０は、例えば、メモリ（ＭＲ）を含むロジック回路である。第１の回路（ブロックＡ）の入力端子Ｘは、例えば、メモリ（ＭＲ）をリセットするためのリセット信号（「Ｈ」がアクティブレベル）ＲＳＰが入力されるリセット端子である。
【０００９】
リセット信号（ＲＳＰ）がローレベルのときに静電気ノイズ（ＥＤＰ）が入力端子Ｘに印加されると、第１の回路（回路ブロックＡ）の出力レベルが反転し、このことは、アクティブレベル（「Ｈ」）のリセット信号（ＲＳＰ）が入力されたのと同様の効果をもたらし、第２の回路（回路ブロックＢ）のメモリ（ＭＲ）は、誤ってリセットされることになる。
【００１０】
このような問題は、入力端子Ｘが、例えば、チップイネーブル信号やチップセレクト信号を入力する端子（広義には、内部回路の動作に重大な影響を及ぼす信号が入力される端子）である場合にも生じ得る。
【００１１】
特許文献１記載の技術は、出力ピンからの異常信号を検出し、誤ってリセットされた次段の回路を再リセットすることによって、事後的な救済措置を提供するものであり、次段の回路の誤ったリセットを未然に防止することはできない。
【００１２】
本発明はこのような考察に基づいてなされたものであり、その目的は、信号入力端子に静電気ノイズが印加された場合に、その静電気ノイズの内部回路への伝達を未然に、かつ確実に防止することができる入力インタフェース回路を提供することにある。
【課題を解決するための手段】
【００１３】
（１）本発明の入力インタフェース回路の一態様は、入力端子に印加される高電位電源を超える電圧レベルのノイズまたは低電位電源より低い電圧レベルのノイズを検出してノイズ検出信号を出力するノイズ検出回路と、前記入力端子と、前記入力端子からの信号を受ける回路との間に設けられ、前記ノイズ検出信号がアクティブのときに、前記入力端子から前記回路への信号伝達を遮断するノイズキャンセラと、を有し、前記ノイズキャンセラは、前記入力端子と前記回路との間に設けられ、前記ノイズ検出信号がアクティブのときにオフし、非アクティブのときにオンする第１のスイッチ回路と、前記ノイズ検出信号がアクティブのときにオンし、非アクティブのときにオフする第２のスイッチ回路と、を含み、前記第１のスイッチ回路がオフし、前記第２のスイッチ回路がオンすると、前記第１のスイッチ回路の出力端の電圧を保持し、その保持した電圧を前記回路に供給する。
【００１４】
入力端子に印加される静電気ノイズ等（ノイズの種類は静電気ノイズに限定されるものではなく、あらゆる種類のノイズを含む）の内部回路への伝達を防止するために、入力インタフェース回路にノイズキャンセラを設けるものである。ノイズキャンセラは、ノイズと正規の入力信号とを区別して検出するノイズ検出回路を有する。正規の入力信号は、高電位電源（ＶＤＤ）と低電位電源（ＶＳＳ）との間で動作するが、次段の回路の動作に重大な影響を与えるようなノイズは、ＶＤＤを超えるピーク電圧値あるいはＶＳＳよりも低い電圧値をもつ場合が多く、その電圧レベルの差に着目して、ノイズ検出回路は、ノイズを正規の入力信号と区別して検出する。ノイズキャンセラは、入力信号を次段の回路に伝達する経路中に介在する第１のスイッチ回路を有し、ノイズが検出されたときには、その第１のスイッチ回路をオフしてノイズの伝達を完全に防止する。一方、第１のスイッチ回路がオフしているときは、第２のスイッチ回路をオンさせて、直前の電圧（ノイズがない状態の電圧）を保持し、その保持電圧を次段の回路に供給する。このように、ノイズが入力されると、そのノイズの検出結果に基づいてノイズを遮断すると共にノイズのない状態の電圧を出力するため、ノイズの次段の回路への伝達は確実に防止される。
【００１５】
（２）本発明の入力インタフェース回路の他の態様では、前記ノイズ検出回路は、前記入力端子の電圧に応じて電位が調整されるフローティングＮウエル領域に形成され、ゲートが前記高電位電源電圧のノードに接続され、ソースが前記入力端子に接続され、ドレインから信号が出力されるノイズ検出用ＰＭＯＳトランジスタと、前記ノイズ検出用ＰＭＯＳトランジスタの前記ドレインに一端が接続され、他端が前記低電位電源のノードに接続された、前記ノイズ検出信号を発生する抵抗素子と、を有する。
【００１６】
ノイズ検出回路の具体的な構成の一例を明らかとしたものである。ゲートが電源電位（ＶＤＤ）に接続されたノイズ検出用ＰＭＯＳトランジスタは、ソース（第１の端子）の電位が（ＶＤＤ＋Ｖｔｈｐ：ＶｔｈｐはＰＭＯＳトランジスタの閾値電圧）以上となったときのみオンするため、ノイズと正規の入力信号を区別して検出することができる。
【００１７】
また、ノイズが入力されてノイズ検出ＰＭＯＳ用トランジスタがオンしたときに、ソースとウエル（広義には基板）との間の寄生ダイオードがオンできないように、フローティングＮウエル領域にソース／ドレインを形成する。ここで、「フローティングウエル領域」とは、「電位が固定されておらず、適応的にその電位を調整可能なウエル領域（広義には半導体基板であり、トランジスタ要素が形成される半導体領域（一般的にはＮ型またはＰ型のいずれか）」である。ウエルの電位を固定した場合、ノイズが入力されたときに、ノイズ検出用ＰＭＯＳトランジスタのソースとＮウエル（広義にはＮ基板）との間の寄生ダイオードがオンして過渡電流が流れる。このとき、電流量を制限する要素が何も無いことから過大な電流が流れて、例えば配線が溶断し素子の破壊が生じ、あるいはラッチアップの要因となる場合がある。また、寄生ダイオードがオンすると、そのダイオードの順方向電圧分だけＮウエル電位が低下し、これによってノイズ検出用ＰＭＯＳトランジスタのＶｔｈｎ（閾値電圧）に変動が生じる。そこで、Ｎウエル領域の電位を固定せずに、状況に応じて電位を調整可能とし、これによって寄生ダイオードのオンを阻止し、過大な電流による素子破壊や閾値の変動等を防止するものである。
【００１８】
また、ノイズの検出信号を生成する抵抗素子は、以下の４つの機能を併せ持つ。すなわち、「プルダウン抵抗（ノイズがないときにノイズ検出経路の電圧を所定電位に固定する働きをもつ抵抗）」としての機能と、「放電抵抗（ノイズ入力時において、その過大なノイズエネルギを交流接地に速やかに逃がす働きをもつ抵抗）」としての機能と、「センシング抵抗（ノイズ電流が流れているときにノイズ検出経路の電圧レベルを変化させることによってノイズ検出信号を生成する働きをもつ抵抗）」としての機能と、「時定数設定抵抗（ノイズ検出信号がアクティブレベルになった後に、非アクティブレベルに復帰するまでの復帰時間を調整する働きをもつ抵抗）」としての機能と、を併せ持つ。このように、本態様によれば、簡素化された構成でもって、回路に悪影響を生じさせることなく、ノイズを迅速かつ確実に検出することができ、さらにノイズが去った後のノイズキャンセラの復帰タイミングも調整し得る、優れたノイズ検出回路を実現することができる。
【００１９】
（３）本発明の入力インタフェース回路の他の態様では、前記ノイズ検出回路は、前記入力端子の電圧に応じて電位が調整されるフローティングＰウエル領域に形成され、ゲートが前記低電位電源のノードに接続され、ソースが前記入力端子に接続され、ドレインから信号が出力されるノイズ検出用ＮＭＯＳトランジスタと、前記ノイズ検出用ＮＭＯＳトランジスタの前記ドレインに一端が接続され、他端が前記高電位電源電圧のノードに接続された、前記ノイズ検出信号を発生する抵抗素子と、を有する。
【００２０】
本態様では、前項の態様とは逆の導電型のウエル（フローティングＰウエル）を使用し、ノイズ検出用トランジスタとしてＮＭＯＳトランジスタを使用する。ノイズ検出用ＮＭＯＳトランジスタのゲートは低電位電源電圧（ＶＳＳ：例えばＧＮＤ）に接続される。これによってＶＳＳ以下の負極性のノイズを検出することが可能となる。得られる効果は、前項の態様と実質的に同じである。
【００２１】
（４）本発明の入力インタフェース回路の他の態様では、ゲートが前記高電位電源電圧のノードに接続され、ソースが前記入力端子に接続され、ドレインが前記フローティングＮウエル領域に接続され、前記ノイズ検出用ＰＭＯＳトランジスタがオンすると、前記入力端子の印加電圧を前記フローティングＮウエル領域に印加し、これによって前記フローティングＮウエル領域の電位を前記入力端子の電位とする、前記フローティングＮウエル領域の電位調整用の第１のＰＭＯＳトランジスタを有する。
【００２２】
高電位電源電圧（ＨＶＤＤ）を超える正極性のノイズがノイズ検出用ＰＭＯＳトランジスタのソース（第１の端子）に印加されたときに、電位調整用の第１のＰＭＯＳトランジスタを経由して、フローティングＮウエル領域にも同じノイズ電圧を印加し、これによって、ソースとウエル領域間の寄生ダイオードのアノードとカソードの各電位を同電位として寄生ダイオードのオンを防止するものである。これによって、過渡電流が流れることを防止でき、また、ノイズ検出用ＰＭＯＳトランジスタのＶｔｈｐ（閾値電圧）の変動を防止することができる。
【００２３】
（５）本発明の入力インタフェース回路の他の態様では、ゲートが前記低電位電源に接続され、ソースが前記入力端子に接続され、ドレインが前記フローティングＰウエル領域に接続され、前記ノイズ検出用ＮＭＯＳトランジスタがオンすると、前記入力端子の印加電圧を前記フローティングＰウエル領域に印加し、これによって前記フローティングＰウエル領域の電位を前記入力端子の電位とする、前記フローティングＰウエル領域の電位調整用の第１のＮＭＯＳトランジスタを有する。
【００２４】
低電位電源電圧（ＶＳＳ）よりも低い負極性のノイズがノイズ検出用ＮＭＯＳトランジスタのソース（第１の端子）に印加されたときに、電位調整用の第１のＮＭＯＳトランジスタを経由して、フローティングＰウエル領域にも同じノイズ電圧を印加し、これによって、ソースとＰウエル領域間の寄生ダイオードのアノードとカソードの各電位を同電位として寄生ダイオードのオンを防止するものである。これによって、過渡電流が流れることを防止でき、また、ノイズ検出用ＮＭＯＳトランジスタのＶｔｈｎ（閾値電圧）の変動を防止することができる。
【００２５】
（６）本発明の入力インタフェース回路の他の態様では、ゲートが前記入力端子に接続され、ソースが前記高電位電源電圧のノードに接続され、ドレインが前記フローティングＮウエル領域に接続され、前記ノイズ検出用ＰＭＯＳトランジスタおよび前記フローティングＮウエル領域の電位調整用の第１のＰＭＯＳトランジスタが共にオフすると、前記高電位電源電圧を前記フローティングＮウエル領域に印加する、前記フローティングＮウエル領域の電位調整用の第２のＰＭＯＳトランジスタを、さらに有する。
【００２６】
フローティングＮウエルを用いる態様において、電位調整用の第１のＰＭＯＳトランジスタがオフしたとき（このときはノイズ検出用ＰＭＯＳトランジスタもオフしている）は、フローティングＮウエル領域の電位を固定できないが、この場合に、何らかの回路動作上の不都合が生じる場合がないとは言えない。そこで、電位調整用の第２のＰＭＯＳトランジスタを追加し、第１のＰＭＯＳトランジスタがオフのときは、第２のＰＭＯＳトランジスタをオンさせて、この第２のＰＭＯＳトランジスタを経由してフローティングＮウエル領域の電位を高電位電源電圧（ＨＶＤＤ）に調整し、ソース・Ｎウエル間の寄生ダイオードを逆バイアスすることによってオンできないようにして回路の安定性（信頼性）の万全を図るものである。
【００２７】
（７）本発明の入力インタフェース回路の他の態様では、ゲートが前記入力端子に接続され、ソースが前記低電位電源に接続され、ドレインが前記フローティングＰウエル領域に接続され、前記ノイズ検出用ＮＭＯＳトランジスタおよび前記フローティングＰウエル領域の電位調整用の第１のＮＭＯＳトランジスタが共にオフすると、前記低電位電源電圧を前記フローティングＰウエル領域に印加する、前記フローティングＰウエル領域の電位調整用の第２のＮＭＯＳトランジスタを、さらに有する。
【００２８】
フローティングＰウエルを用いる態様において、第１のＮＭＯＳトランジスタがオフのときは、第２のＮＭＯＳトランジスタをオンさせて、この第２のＮＭＯＳトランジスタを経由してフローティングＰウエル領域の電位を低電位電源電圧（ＶＳＳ：例えばＧＮＤ）に調整し、ソース・Ｐウエル間の寄生ダイオードを逆バイアスすることによってオンできないようにして回路の安定性（信頼性）の万全を図るものである。
【００２９】
（８）本発明の入力インタフェース回路の他の態様では、前記ノイズ検出用ＰＭＯＳトランジスタは、前記入力端子に接続されている前記ソース端子に、前記高電位電源電圧に前記ノイズ検出用ＰＭＯＳトランジスタの閾値電圧を加算した電圧以上の電圧が印加されることによってオンする。
【００３０】
ノイズ検出用ＰＭＯＳトランジスタは、ソース（第１の端子）の電位が（ＨＶＤＤ＋Ｖｔｈｐ）以上のときにのみオンする。これによって、正規の信号と正極性のノイズとを区別して検出することができる。
【００３１】
（９）本発明の入力インタフェース回路の他の態様では、前記ノイズ検出用ＮＭＯＳトランジスタは、前記入力端子（Ｘ）に接続されている前記ソース端子に、前記低電位電源から前記ノイズ検出用ＮＭＯＳトランジスタの閾値電圧を減算した電圧以下の電圧が印加されることによってオンする。
【００３２】
ノイズ検出用ＮＭＯＳトランジスタは、ソース（第１の端子）の電位が（ＶＳＳ−Ｖｔｈｎ）以下のときにのみオンする。これによって、正規の信号と負極性のノイズとを区別して検出することができる。
【００３３】
（１０）本発明の入力インタフェース回路の他の態様では、前記ノイズキャンセラは、前記第１のスイッチ回路としてのトランスファーゲートと、前記第２のスイッチ回路としてのトランスファーゲートと、前記第１のスイッチ回路の出力端および前記第２のスイッチ回路の共通接続点に入力端が接続された第１のインバータと、前記第１のインバータの出力端に入力端が接続され、出力端が前記第２のスイッチ回路の入力端に接続された第２のインバータと、を有し、前記第１のスイッチ回路の出力信号を前記回路に向けてスルーするか、前記第１のスイッチ回路の出力信号を前記第１および第２のインバータならびに前記第２のスイッチ回路を経由する正帰還経路でラッチするかを切換え可能なスルーラッチと、前記抵抗素子から得られる前記ノイズ検出信号を受ける第３のインバータと、前記第３のインバータの出力端に入力端に接続された第４のインバータと、を有し、記第３のインバータの出力端と前記第４のインバータの入力端との共通接続点ならびに前記第４のインバータの出力端の各々から、前記第１のスイッチ回路および前記第２のスイッチ回路を相補的にオン／オフさせるための切換制御信号を生成する切換回路と、を有する。
【００３４】
ノイズキャンセラの具体的な回路構成例を明確化したものである。すなわち、本態様のノイズキャンセラは、第１および第２のスイッチ回路を含んで構成されるスルーラッチ（保持回路）と、切換回路と、を有する。切換回路は、通常状態には第１のスイッチ回路をオンして入力信号をそのままスルーラッチの出力端子から出力し、ノイズ検出回路によってノイズが検出されたときには第１のスイッチ回路をオフし、第２のスイッチ回路をオンすることで、ノイズが重畳された入力信号の伝送を遮断し、同時に、保持回路において保持されている直前の信号をスルーラッチの出力端子から出力する。このように、汎用性ある簡単な回路によってノイズキャンセル回路を構成することができる。このことは、省電力化や省スペース化の点で有利である。
【００３５】
（１１）本発明の入力インタフェース回路の他の態様では、前記入力端子と前記第１のスイッチとの間に設けられたタイミング調整用の遅延回路を、さらに有する。
【００３６】
第１および第２のスイッチ回路を、どのようなタイミングで相補的にオン／オフさせるかは、ノイズの確実な遮断の実現、ならびにノイズの継続期間において第１のスイッチ回路をオン状態に復帰させてしまう誤動作の確実な防止の観点から重要である。本態様では、入力端子と第１のスイッチ回路との間にタイミング調整用の遅延回路を設ける。これによって、ノイズが第１のスイッチ回路に到達するのが遅れる。よって、ノイズが第１のスイッチ回路に到達するよりも前に第１のスイッチ回路がオフすることを保障することができ、ノイズの確実な遮断が実現される。
【００３７】
（１２）本発明の入力インタフェース回路の他の態様では、前記入力端子にノイズが印加されたことによって前記第１のスイッチ回路の入力端の電位が変化する第１のタイミングよりも前の第２のタイミングにて、前記第１のスイッチ回路がオン状態からオフ状態に移行するように、かつ、前記入力端子にノイズが印加されなくなったことによって前記第１のスイッチ回路の入力端の電位が変化する第３のタイミングよりも後の第４のタイミングにて、前記第１のスイッチ回路がオフ状態からオン状態に復帰するように、前記遅延回路の遅延量ならびに前記抵抗素子の抵抗値が設定される。
【００３８】
タイミング調整用の遅延回路の遅延量、ならびにノイズを検出する抵抗素子（タイミング調整用の抵抗を兼ねる）の抵抗値の双方を最適化することによって、ノイズ検出時には、ノイズが第１のスイッチ回路に到達する前に第１のスイッチ回路がオフし、ノイズが印加されなくなったときは、ノイズが十分に抑制された（ノイズ印加が確実になくなった）後に第１のスイッチ回路がオン状態に復帰するように、タイミングを調整することができる。これによって、ノイズの確実な遮断、ならびにノイズの継続期間において第１のスイッチ回路をオン状態に復帰させてしまう誤動作の確実な防止が実現される。
【００３９】
（１３）本発明の入力インタフェース回路の他の態様では、前記抵抗素子の一端に接続されたタイミング調整回路を、さらに有し、前記タイミング調整回路は、前記タイミング調整用の遅延回路の遅延量よりも大きな遅延量をもつ第１のパスと、前記遅延回路の前記遅延量よりも小さな遅延量をもつ第２のパスと、前記第１のパスからの信号および前記第２のパスからの信号を受けて一つの信号を出力するゲート回路と、を有し、前記入力端子へのノイズ印加に伴って前記ノイズ検出用トランジスタがオンして前記抵抗素子の一端の電圧レベルが変化すると、その電圧変化は、前記第２のパスを経由して伝達され、前記入力端子に前記ノイズが印加されなくなったことに伴って前記ノイズ検出用トランジスタがオフして前記抵抗素子の一端の電圧レベルが変化すると、その電圧変化は、前記第１のパスを経由して伝達される。
【００４０】
前項の態様では、第１のスイッチ回路をオフからオンに復帰させるタイミングは、抵抗素子の時定数に依存していたが、本態様では、抵抗素子の時定数によるタイミング調整の代わりに、遅延の大きな第１のパスと、遅延が小さい第２のパスと、ゲート回路（例えばＮＯＲゲート：論理和ゲートを基本とするゲート回路）と、によって構成されるタイミング調整回路によってタイミングを調整する。これによって、タイミング調整をより高精度に行うことができる。本態様では、タイミング調整回路は、ノイズ検出用のパスに挿入されており、ノイズが検出されたときは、正規の信号パスに挿入されたタイミング調整用の遅延回路よりも小さな遅延量の第１のパスを経由して、迅速にノイズ検出信号が伝達され、第１のスイッチ回路は速やかにオフしてノイズが確実に遮断される。一方、ノイズ検出信号が検出されなくなったときは、その電圧変化は、正規の信号パスに挿入されたタイミング調整用の遅延回路よりも大きな遅延量の第２のパスを経由して伝達される。よって、第１のスイッチ回路の入力端の電位がノイズが無い状態の電位に戻った後に第１のスイッチ回路がオフからオンに切換えられることになり、ノイズが継続している期間に、第１のスイッチ回路がオンに復帰する誤動作が生じず、よってノイズ除去動作に万全を期すことができる。
【００４１】
（１４）本発明の入力インタフェース回路の他の態様では、前記入力端子と前記第１のスイッチ回路との間に設けられたタイミング調整回路をさらに有し、前記タイミング調整回路は、タイミング調整のための所定の遅延量を有する第１の遅延パスと、前記第１の遅延パスよりも小さな遅延量をもつ第２のパスと、前記第１のパスからの信号および前記第２のパスからの信号を受けて一つの信号を出力するゲート回路と、を有し、前記入力端子へのノイズ印加に伴って前記タイミング調整回路の入力端の電圧レベルが変化すると、その電圧変化は、前記第１のパスを経由して伝達され、前記入力端子に前記ノイズが印加されなくなったことに伴って前記タイミング調整回路の入力端の電圧レベルが変化すると、その電圧変化は、前記第２のパスを経由して伝達される。
【００４２】
本態様では、タイミング調整回路を、正規の信号の伝達経路に挿入する。このタイミング調整回路は、所定の遅延量をもつ第１のパスと、遅延が小さい第２のパスと、ゲート回路（例えばＮＡＮＤゲート：論理積ゲートを基本とするゲート回路）と、によって構成する。入力端子に印加されたノイズは、第１のパスを経由して遅延して伝達されるため、第１のスイッチ回路にノイズが到達する前に、第１のスイッチ回路を余裕をもってオフさせることができる。ノイズが印加されなくなったときは、その電圧変化は遅延量が小さな第２のパスを経由して第１の回路スイッチに伝達される。よって、第１のスイッチ回路の入力端の電圧がノイズがないときの電位に戻った後に、第１のスイッチ回路をオフからオンに復帰させることがより容易に行える。
【００４３】
（１５）本発明の入力インタフェース回路の他の態様では、前記入力端子と前記第１のスイッチ回路とを結ぶ経路に挿入された、ヒステリシス特性をもつ入力バッファと、前記入力バッファの出力端に一端が接続された平滑コンデンサと、をさらに有する。
【００４４】
上記の態様では、電源電圧を越える過大なノイズが入力端子に印加されたことを想定しているが、ノイズとしては、電源電圧を越えない小規模のノイズも想定される。このような小規模のノイズも除去するのが好ましい。そこで、正規の信号伝達経路に、入出力特性にヒステリシスをもつ入力バッファ（例えば、シュミット回路）と、平滑コンデンサと、を設ける。入力バッファは、ヒステリシス特性に起因して入力不感帯（つまり、入力信号のレベルが変動しても出力レベルが変化しない入力レンジ）をもっており、小規模のノイズの振幅が、この入力不感帯幅内に収まっていれば、入力バッファからは、その小規模ノイズは出力されない。また、万一、小規模ノイズが出力されたときには、平滑コンデンサによってノイズを平滑することによって、次段の回路に誤った制御信号（リセット信号やチップイネーブル信号等）が入力されることを防止することができる。これによって、入力インタフェース回路のノイズ除去機能の強化を図ることができる。
【００４５】
（１６）本発明の入力インタフェース回路の他の態様では、前記ノイズ検出回路の電源電圧と、前記入力端子からの信号を受ける回路の電源電圧は、別系統の電源電圧である。
【００４６】
入力インタフェースにおいて、例えば、前段部分は第１の電源電圧で動作し、後段部分は別系統の第２の電源電圧で動作し、かつ、集積回路装置内の内部回路も第２の電源電圧で動作する回路系を想定する。別系統の電源電圧で動作する各回路ブロックでは、各回路が独立して動作し、ノイズも独立に発生することから、特にインタフェース回路におけるノイズ対策が重要である。本発明のノイズキャンセラ付きの入力インタフェース回路を採用することによって、別系統の電源系で動作する回路間の、静電気ノイズ等に起因する誤動作を確実に防止することができる。よって、回路の信頼性が向上する。
【００４７】
（１７）本発明の集積回路装置は、本発明の入力インタフェース回路を有する。
【００４８】
本発明のインタフェース回路を搭載することによって、ノイズに起因する内部回路の重大な誤動作（例えば、メモリがリセットされるという誤動作）が生じることがない。よって、集積回路装置の信頼性が向上する。
【００４９】
（１８）本発明の電子機器は、本発明の集積回路装置を有する。
【００５０】
本発明の集積回路装置を搭載することによって、ノイズに起因する電子機器の重大な誤動作（例えば、パネルの表示が消えるという誤動作）が生じることがない。よって、電子機器の信頼性が向上する。
【発明を実施するための最良の形態】
【００５１】
次に、本発明の実施形態について、図面を参照して説明する。なお、以下に説明する本実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成のすべてが、本発明の解決手段として必須であるとは限らない。
【００５２】
（第１の実施形態）
（入力インタフェース回路の全体構成）
図１は、本発明の入出力インタフェース回路の一例を示すブロック図である。入力部には通常静電保護回路が設けられているが、図１では、便宜上、記載を省略する。
【００５３】
図示されるように、ＩＣ（集積回路装置）９０は、リセット信号（ＲＳＰ）等の制御信号（Ｖｉｎ）が入力される入力端子Ｘと、入力インタフェース回路（ブロックＡ）と、内部回路（例えば、メモリを有するゲートアレイからなるロジック回路：ブロックＢ）と、が設けられている。入力インタフェース回路（ブロックＡ）１００は、例えば、集積回路装置９０のパッド(外部接続端子)近傍に配置されるＩ／Ｏセル（入出力セル）である。
【００５４】
図１７で説明したように、正規の制御信号（Ｖｉｎ）の代わりにノイズ（静電気ノイズ等）が入力端子Ｘに入力されたときには、そのノイズによって、例えば、ブロックＢ内のメモリがリセットされる事態が発生する場合があるため、そのような事態の発生を確実に防止するために、入力インタフェース回路（ブロックＡ）には、ノイズ検出回路２００と、ノイズキャンセラ５００と、が設けられている。
【００５５】
ノイズ検出回路２００は、入力端子Ｘに入力されるノイズを、正規の入力信号（Ｖｉｎ）とは区別して検出する。正規の入力信号は、高電位電源（ＶＤＤ）と低電位電源（ＶＳＳ）との間で動作するが、次段の回路ブロックＢ（内部ロジック回路）１１０の動作に重大な影響を与えるようなノイズは、ＶＤＤを超えるピーク電圧値あるいはＶＳＳよりも低い電圧値をもつ場合が多く、その電圧レベルの差に着目して、ノイズ検出回路２００は、ノイズを正規の入力信号と区別して検出する（この点については、後述する）。
【００５６】
ノイズキャンセラ５００は、入力端子ＸとブロックＢ（内部ロジック回路）１１０とを結ぶ正規の信号経路に挿入された第１のスイッチ回路ＳＷ１と、第１のスイッチ回路ＳＷ１に対して相補的にオン／オフされる第２のスイッチ回路ＳＷ２と、２つのインバータ（ＩＮＶ１，ＩＮＶ２）と、スイッチＳＷ１，ＳＷ２を相補的に切換える切換回路３００と、を有する。
【００５７】
切換回路３００は、ノイズ検出回路２００からのノイズ検出信号ＮＬが非アクティブレベル（Ｌ）のときは第１のスイッチ回路ＳＷ１をオンとし、第２のスイッチ回路ＳＷ２をオフとし、また、ノイズ検出信号ＮＬがアクティブレベル（Ｈ）のときは、第１のスイッチ回路ＳＷ１をオフとし、第２のスイッチ回路ＳＷ２をオンとする。
【００５８】
第１のスイッチ回路ＳＷ１がオンのときは、入力端子Ｘに入力される正規の信号（Ｖｉｎ）はスルーされて次段のブロックＢ（内部ロジック回路）１１０に伝達される。
【００５９】
入力端子Ｘにノイズが印加されると、第１のスイッチ回路ＳＷ１が迅速にオフし、ノイズのブロックＢへの伝達が遮断される。第１のスイッチ回路ＳＷ１のオフと同時に第２のスイッチ回路ＳＷ２がオンし、これによって、スイッチＳＷ２および２つのインバータ（ＩＮＶ１，ＩＮＶ２）を経由する正帰還経路が形成され、スイッチＳＷ１の出力端の直前の電圧がラッチされ、そのラッチされた電圧がブロックＢ（内部ロジック回路）１１０に供給される。
【００６０】
このように、図１の入力インタフェース回路によれば、ノイズが入力されると、そのノイズの検出結果に基づいてノイズを遮断すると共に、ノイズのない状態の電圧を出力するため、次段の回路ブロックＢへのノイズ伝達は確実に防止される。
【００６１】
（入力インタフェース回路の具体的な構成例と動作）
図２は、図１の入力インタフェース回路（ブロックＡ）の具体的な回路構成の一例を示す回路図である。
【００６２】
図示されるように、ノイズ検出回路２００は、ソース（第１の端子）が入力端子Ｘに接続され、ゲートが高電位電源電圧（ＨＶＤＤ）ノードに接続されたノイズ検出用のＰチャネルトランジスタＭＰ（Ｎウエルの電位を適応的に調整可能なフローティングＮウエル領域に形成されたＰｔｉＭＯＳトランジスタＦＮＷＬ）と、入力端子Ｘにノイズが印加されたときに、フローティングＮウエル領域の電位を入力端子Ｘの電位と等しくするための電位調整用のＰＭＯＳトランジスタＭ６１と、ノイズ検出用トランジスタＭＰ（ＦＮＷＬ）のドレイン（第２の端子）に一端が接続され、他端が低電位電源電圧（ＶＳＳ）ノードに接続される抵抗素子Ｒ１と、を有している。
【００６３】
ノイズ検出用ＰＭＯＳトランジスタＭＰ（フローティングＮウエルトランジスタＦＮＷＬ）のソース／ドレインは、フローティングＮウエル領域に形成される。ここで、「フローティングウエル領域」とは、「電位が固定されておらず、適応的にその電位を調整可能なウエル領域（広義には半導体基板であり、トランジスタ要素が形成される半導体領域：一般的にはＮ型またはＰ型のいずれか）」である。
【００６４】
電位調整用トランジスタＭ６１は、ノイズ検出用ＰＭＯＳトランジスタＭＰ（ＦＮＷＬ）と同一の製造プロセスで形成される同一サイズのトランジスタであり、ノイズ検出用ＰＭＯＳトランジスタＭＰ（ＦＮＷＬ）と同様に、ソースが入力端子Ｘに接続され、ゲートが高電位電源電圧（ＨＶＤＤ）ノードに接続されている。
【００６５】
また、ノイズキャンセラ５００は、正規の信号経路に挿入されたタイミング調整用の遅延回路８００（ＩＮＶ６〜ＩＮＶ９によって構成される）と、入力信号のスルー／ラッチを切換えることが可能なスルーラッチ４００と、２段のインバータ（ＩＮＶ４，ＩＮＶ５）によって構成される切換回路３００（ノイズ検出経路のタイミング調整回路７００を兼ねる）と、を有する。
【００６６】
第１のスイッチ回路ＳＷ１は、一対のＰＭＯＳトランジスタＰ１／ＮＭＯＳトランジスタＮ１を組み合わせて構成されるトランスファースイッチで構成され、同様に、第２のスイッチ回路ＳＷ２は、一対のＰＭＯＳトランジスタＰ２／ＮＭＯＳトランジスタＮ２を組み合わせて構成されるトランスファースイッチで構成される。
【００６７】
切換回路３００を構成する初段のインバータＩＮＶ４の出力端は、トランスファースイッチを構成するＮＭＯＳトランジスタＮ１のゲートおよびＰＭＯＳトランジスタＰ２のゲートに接続されており、切換回路３００を構成する次段のインバータＩＮＶ５の出力端は、トランスファースイッチを構成するＰＭＯＳトランジスタＰ１のゲートおよびＮＭＯＳトランジスタＮ２のゲートに接続されている。
【００６８】
図２の入力インタフェース回路の動作は以下のとおりである。以下の説明において、ＶｔｈｐはＰＭＯＳトランジスタの閾値電圧である（同様に、ＶｔｈｎはＮＭＯＳトランジスタの閾値電圧である）。
【００６９】
ゲートが高電位電源電位（ＨＶＤＤ）ノードに接続されたノイズ検出用ＰＭＯＳトランジスタＭＰ（フローティングＮウエルトランジスタＦＮＷＬ）は、ソース（第１の端子）の電位が（ＨＶＤＤ＋Ｖｔｈｐ）以上となったときのみオンし、正規の入力信号Ｖｉｎ（電圧レベルはＶＤＤまたはＶＳＳ）が入力されるときはオフ状態を維持する。また、ノイズ検出用ＰＭＯＳトランジスタＭＰ（ＦＮＷＬ）は、高周波応答特性に優れたゲート接地のトランジスタであり、ノイズ印加時において高速なオンが可能である。
【００７０】
ＶｉｎがＬレベル（非アクティブレベル）であるときに、入力端子Ｘに正極性のノイズが印加されると、入力端子Ｘの電圧レベルＳＬはローレベルからハイレベルに変化する。この電圧レベルの変化は、遅延回路８００によって所定量の遅延を与えられて第１のスイッチ回路ＳＷ１に到達する。
【００７１】
一方、入力端子Ｘへのノイズの印加によって、入力端子Ｘの電圧レベルＳＬがＨＶＤＤ＋Ｖｔｈｐ以上に上昇すると、ノイズ検出用トランジスタＭＰ（ＦＮＷＬ）がオンし、ノイズはドレイン（第２の端子）に伝達される。このとき、電位調整用トランジスタＭ６１も同時にオンし、フローティングＮウエルの電圧レベルがノイズ検出用トランジスタのソース（第１の端子）の電圧レベルと同じになり、よって、ソースとフローティングＮウエル間に寄生するＰＮ接合ダイオードＤ１がオンしない（この点については、図５，図６を用いて後述する）。
【００７２】
Ｎウエルの電位が固定（例えばＶＳＳに固定）されていたとすると、ノイズが入力されたときに、ノイズ検出用ＰＭＯＳトランジスタＭＰのソースとＮウエル（広義には基板）との間の寄生ダイオードＤ１がオンして過渡電流が流れる。このとき、電流量を制限する要素が何も無いことから過大な電流が流れて、例えば配線が溶断し素子の破壊が生じる場合があり、あるいはラッチアップの要因となる場合がある。
【００７３】
また、寄生ダイオードＤ１がオンすると、そのダイオードの順方向電圧分だけＮウエル電位が低下し、これによってノイズ検出用ＰＭＯＳトランジスタの閾値電圧に変動が生じる。つまり、入力端子Ｘに印加される電圧レベルが、ＶＤＤ＋Ｖｔｈｐ＋Ｖｆ（Ｖｆは寄生ダイオードの順方向電圧）よりも大きくないとノイズ検出用トランジスタＭＰがオンしないことになり、現実のノイズ検出電圧と設計値との間にずれが生じてしまう。
【００７４】
そこで、Ｎウエル領域の電位を固定せずに、状況に応じて電位を調整可能とすると共に、上述のとおり、電位調整用のＰＭＯＳトランジスタＭ６１を同時にオンさせてフローティングＮウエルの電位をソースと同じ電位にし、寄生ダイオードＤ１のオンを阻止し、過大な電流による素子破壊やＶｔｈの変動を防止する。
【００７５】
ノイズ検出用ＰＭＯＳトランジスタＭＰがオンすると、抵抗素子Ｒ１の一端の電位（ｂ点の電位）が上昇し、これによって、ノイズ検出信号がアクティブレベル（Ｈ）となる。
【００７６】
ここで、ノイズの検出信号ＮＬを生成する抵抗素子Ｒ１は、以下の４つの機能を併せ持つ。すなわち、「プルダウン抵抗：ノイズがないときにノイズ検出経路の電圧レベルをグランドに固定する働きをもつ抵抗）」としての機能と、「放電抵抗（ノイズ入力時において、その過大なノイズエネルギを交流接地に速やかに逃がし、ノイズ検出用トランジスタＭＰ等の破壊を防ぐ働きをもつ抵抗）」としての機能と、「センシング抵抗（ノイズ電流が流れているときにノイズ検出経路の電圧レベルを変化させることによってノイズ検出信号ＮＬを生成する働きをもつ抵抗）」としての機能と、「時定数設定抵抗（ノイズ検出信号がアクティブレベルになった後、非アクティブレベルに復帰するまでの復帰時間を調整する働きをもつ抵抗）」としての機能と、を併せ持つ。
【００７７】
抵抗素子Ｒ１の抵抗値は、かなりの高抵抗に設定される。よって、ノイズが入力されたとき、ｂ点（抵抗素子Ｒ１の一端）の電位は急速に立ち上り、これによって、速やかに第１のスイッチ回路ＳＷ１をオフすることができる。
【００７８】
一方、ノイズが去った後は、電荷の接地への放電が緩やかであることから、ｂ点の電位は徐々に立ち下がることになり、これによって、ノイズが十分に低下した後に第１のスイッチ回路ＳＷ１をオンに復帰させることができる（この点については、図４を用いて、後により具体的に説明する）。
【００７９】
このように、抵抗素子Ｒ１は多くの機能を集約しており、これによって、簡素化された構成でもって、回路に悪影響を生じさせることなく、ノイズを迅速かつ確実に検出することができる。さらに、抵抗素子Ｒ１の抵抗値を最適化することによって、ノイズが去った後のノイズキャンセラの復帰タイミングも調整することも可能となる。
【００８０】
ノイズキャンセラ５００は、上述のとおり、第１および第２のスイッチ回路（ＳＷ１，ＳＷ２）を含んで構成されるスルーラッチ（保持回路）４００と、切換回路３００（タイミング調整回路７００としての機能も併せ持つ）と、を有する。切換回路３００は、通常状態には第１のスイッチ回路ＳＷ１をオンして入力信号をそのままスルーラッチの出力端子から出力し、ノイズ検出回路２００によってノイズが検出されたときには第１のスイッチ回路をオフし、第２のスイッチ回路をオンすることで、ノイズが重畳された入力信号の伝送を遮断し、同時に、スルーラッチ（保持回路）４００において保持されている直前の信号を、出力段のインバータＩＮＶ３を経由してスルーラッチの出力端子（Ｙ）から出力する（図３（Ａ），（Ｂ）参照）。
【００８１】
このように、汎用性ある簡単な回路によって高性能なノイズキャンセラを構成することができ、このことは、省電力化や省スペース化の点で有利である。
【００８２】
また、上述のとおり、図２の入力インタフェース回路では、入力端子Ｘと第１のスイッチ回路ＳＷ１との間に、タイミング調整用の遅延回路８００（４段のインバータＩＮＶ６〜ＩＮＶ９により構成される）が設けられている。
【００８３】
第１および第２のスイッチ回路（ＳＷ１，ＳＷ２）を、どのようなタイミングで相補的にオン／オフさせるかは、ノイズの確実な遮断の実現、ならびにノイズの継続期間において第１のスイッチ回路ＳＷ１をオン状態に復帰させてしまう誤動作の確実な防止の観点から重要である。
【００８４】
そこで、入力端子Ｘと第１のスイッチ回路ＳＷ１との間にタイミング調整用の遅延回路８００を設けるものである。これによって、ノイズが第１のスイッチ回路ＳＷ１に到達するタイミングが遅れる。その遅れている期間中に、第１のスイッチ回路ＳＷ１をオンからオフに移行させることは、ノイズ検出信号ＮＬが高速に得られることを考慮すれば容易である。
【００８５】
よって、ノイズが第１のスイッチ回路ＳＷ１に到達するよりも前に第１のスイッチ回路ＳＷ１をオフ状態とすることを保障することができ、したがって、ノイズの確実な遮断が実現される。
【００８６】
図３（Ａ），図３（Ｂ）は、スルーラッチの動作を示す回路図である。図３（Ａ），図３（Ｂ）において、信号が伝達される様子を太線の矢印または太線の破線で示す。
【００８７】
図３（Ａ）に示すように、通常状態（ノイズが無い状態）では、第１のスイッチ回路ＳＷ１がオンし、入力信号は、そのままスルーラッチの出力端子Ｙから出力される。また、図３（Ｂ）に示すように、ノイズ検出時には、直前の信号（ノイズが無い状態の信号）がラッチされ、そのラッチされている電圧が出力端子Ｙから出力される。
【００８８】
図４は、図２の入力インタフェース回路における各部の電圧変化のタイミングを示すタイミング図である。図４において、Ｖｔｈ（ｉｎｖ）は、インバータのＨ／Ｌの判定閾値（ここでは、電源電圧の中点電圧とする）である。
【００８９】
入力端子Ｘに正極性のノイズが印加されると、入力端子Ｘの電圧は急速に立ち上がり、時刻ｔ１にインバータ（ＩＮＶ６〜ＩＮＶ９）のＨ／Ｌの判定閾値に達し、時刻ｔ２に高電位電源電圧（ＨＶＤＤ）に達する。
【００９０】
点ａ（第１のスイッチ回路ＳＷ１の入力端）の電圧は、時刻ｔ１から遅延回路８００による遅延時間Ｔ１経過後の時刻ｔ５にハイレベルに立ち上がる。
【００９１】
一方、点ｂ（抵抗素子Ｒ１の一端）の電圧レベルは、抵抗素子Ｒ１が高抵抗であることから、ノイズの電圧レベルが高電位電源電圧（ＨＶＤＤ）を超えるタイミングｔ２を起点として速やかにハイレベルに立ち上がり、時刻ｔ３において、インバータＩＮＶ４の閾値電圧（Ｖｔｈ（ｉｎｖ））を超える。
【００９２】
点ｃの電圧レベル（トランスファースイッチＳＷ１を構成するＰＭＯＳトランジスタＰ１のゲート電圧ならびにトランスファースイッチＳＷ２を構成するＮＭＯＳトランジスタＮ２のゲート電圧）は、切換回路３００（タイミング調整回路７００を兼ねる）による若干の遅延の後、時刻ｔ４においてハイレベルとなり、このタイミングで、第１のスイッチ回路ＳＷ１はオンからオフに移行し、第２のスイッチ回路ＳＷ２がオフからオンに移行する。これによって、ノイズの伝達が遮断されると共に、直前の電圧のラッチモードに切り換わる。
【００９３】
ノイズが第１のスイッチ回路ＳＷ１に到達するタイミング（時刻ｔ５）よりも以前のタイミング（時刻ｔ４)において第１のスイッチ回路ＳＷ１がオフ状態に移行するため、ノイズは確実に遮断され、ノイズによって回路ブロックＢ（内部ロジック回路）１１０が誤動作することがない。
【００９４】
また、入力端子Ｘにノイズが印加されなくなると、点ａ（第１のスイッチ回路ＳＷ１の入力端）の電圧は、時刻ｔ７から遅延回路８００による遅延時間Ｔ１経過後の時刻ｔ８においてローレベルに立ち下がる。
【００９５】
一方、時刻ｔ６において点ｂ（抵抗素子Ｒ１の一端）の電圧レベルが高電位電源電圧（ＨＶＤＤ）を下回ると、ノイズ検出用トランジスタＭＰがオフし、抵抗素子Ｒ１からの電荷の放電によって、点ｂの電圧レベルは徐々に低下する。抵抗素子Ｒ１の抵抗値がかなり高く設定されており、このために、抵抗素子Ｒ１を介した電荷の接地への放電が緩やかであることから、ｂ点の電圧レベルは徐々に立ち下がる。ｂ点の電圧レベルがＶｔｈ（ｉｎｖ）を下回るのは時刻ｔ９である。
【００９６】
点ｃの電圧レベル（トランスファースイッチＳＷ１を構成するＰＭＯＳトランジスタＰ１のゲート電圧ならびにトランスファースイッチＳＷ２を構成するＮＭＯＳトランジスタＮ２のゲート電圧）は、切換回路３００（タイミング調整回路７００を兼ねる）による若干の遅延の後、時刻ｔ１０においてローレベルとなり、このタイミングで、第２のスイッチ回路ＳＷ１はオフからオンに移行し、第２のスイッチ回路ＳＷ２がオンからオフに移行する。これによって、スルーラッチ４００はラッチモードからスルーモードに復帰する。
【００９７】
上述のとおり、第１のスイッチ回路ＳＷ１は、ｔ９から若干遅れた時刻ｔ１０にオン状態に復帰する。ノイズのない電圧レベルは、時刻ｔ８にスイッチ回路ＳＷ１の入力端に到達しているため、第１のスイッチ回路ＳＷ１がオン状態に復帰したときにはノイズは残っておらず、何ら問題はない。
【００９８】
このように、ノイズが検出されなくなったタイミングから所定時間（十分な時間）が経過した後に、第１のスイッチ回路ＳＷ１をオン状態に復帰させることができ、よって、遅延しているノイズが誤って出力されるという事態が生じない。
【００９９】
以上のようなタイミング制御は、抵抗素子Ｒ１の抵抗値と遅延回路８００の遅延量とを適切に設定することによって、容易に実現される。
【０１００】
（フローティングＮウエル領域の電位の最適化）
図５（Ａ），図５（Ｂ）は、ノイズ検出用トランジスタにおけるフローティングＮウエル領域の、ノイズ検出時の電位調整について説明するための図である。図５（Ａ）は、図２のノイズ検出回路２００の構成を示している（図２と共通する部分には同じ参照符号を付してある）。
【０１０１】
図５（Ｂ）は、ノイズ検出トランジスタ（ＭＰ）のデバイス構造（およびノイズ検出時の電位調整用トランジスタ（Ｍ６１）の接続状態）を示している。
【０１０２】
図示されるように、Ｐ型基板３１０にフローティングＮウエル領域３２０が設けられ、フローティングＮウエル領域３２０にソース領域／ドレイン領域（３２２ａ，３２２ｂ）が形成されている。
【０１０３】
Ｐ型基板３１０の表面はゲート絶縁膜３２４にて覆われており、ゲート絶縁膜３２４上に、ポリシリコン等からなるゲート電極３２６が形成されている。
【０１０４】
フローティングＮウエル領域３２０には、コンタクト用のＮ＋拡散層３２３が設けられ、このＮ＋拡散層３２３には配線Ｌ１０が接続されており、この配線Ｌ１０の端部は、例えば、他の回路に接続され、その結果として所定の電圧レベルとなっている。
【０１０５】
ソース／ドレイン領域３２２ａ，３２２ｂとフローティングＮウエル領域３２０との接合面には、寄生ダイオード（寄生ＰＮ接合ダイオード）Ｄ１，Ｄ２が存在する。
【０１０６】
入力端子Ｘにノイズが入力されてノイズ検出用ＰＭＯＳトランジスタＭＰ（フローティングＮウエルトランジスタＦＮＷＬ）がオンしたときに、ソース３２２ａとＮウエル（広義には基板）３２０との間の寄生ダイオードがオンすると、電流量を制限する要素が何も無いことから、例えば、図５（Ｂ）に示すように、配線Ｌ１０を経由して過大な電流Ｉ１が流れ、例えば配線が溶断して素子の破壊が生じる場合があり、あるいはラッチアップの要因となる場合がある。
【０１０７】
また、寄生ダイオードＤ１がオンすると、そのダイオードの順方向電圧分だけＮウエル電位が低下し、これによってノイズ検出用トランジスタの閾値電圧に変動が生じる。つまり、入力端子Ｘに印加される電圧レベルが、ＶＤＤ＋Ｖｔｈｐ＋Ｖｆ（Ｖｆは寄生ダイオードの順方向電圧）よりも大きくないとノイズ検出用トランジスタＭＰがオンしないことになり、現実のノイズ検出電圧と設計値との間にずれが生じてしまう。
【０１０８】
そこで、そこで、Ｎウエル領域３２２ａの電位を固定せずに、状況に応じて電位を調整可能とすると共に、上述のとおり、ノイズ検出用トランジスタＭＰがオンすると同時に電位調整用のトランジスタ（第１の電位調整用トランジスタ）Ｍ６１もオンさせ、これによってフローティングＮウエル領域３２０の電位をソース領域３２２ａと同じ電位にし、寄生ダイオードＤ１のオンを防止し、過大な電流による素子破壊や閾値の変動を防止する。上述のとおり、フローティングウエル領域３２０は、「電位が固定されておらず、適応的にその電位を調整可能なウエル領域（広義には半導体基板であり、トランジスタ要素が形成される半導体領域：一般的にはＮ型またはＰ型のいずれか）」である。
【０１０９】
図６（Ａ），図６（Ｂ）は、ノイズ検出用トランジスタにおけるフローティングＮウエル領域の、ノイズ検出時およびノイズが印加されないときの電位調整について説明するための図である。
【０１１０】
図６（Ａ）および図６（Ｂ）では、図５（Ａ），図５（Ｂ）の構成に加えて、ノイズが印加されない状態でのフローティングＮウエル領域３２０の電位を調整するための電位調整用ＰＭＯＳトランジスタ（第２の電位調整用ＰＭＯＳトランジスタ）Ｍ６３が設けられている。
【０１１１】
第２の電位調整用ＰＭＯＳトランジスタＭ６３は、ゲートが入力端子Ｘに接続され、ソース（第１の端子）が高電位電源電圧ＨＶＤＤに接続され、ドレイン（第２の端子）がフローティングＮウエル領域３２０に接続されている。
【０１１２】
図５（Ａ），図５（Ｂ）の回路構成では、第１の電位調整用ＰＭＯＳトランジスタＭ６１がオフしているとき（このときはノイズ検出用ＰＭＯＳトランジスタもオフしている）は、フローティングＮウエル領域の電位は不定となる。このことが特に問題となる訳ではないが、何らかの回路動作上の不都合が生じる場合がないとは言い切れない。
【０１１３】
そこで、図６（Ａ），図６（Ｂ）では、電位調整用の第２のＰＭＯＳトランジスタＭ６３を追加し、第１の電位調整用ＰＭＯＳトランジスタＭ６１がオフのときは、第２のＰＭＯＳ電位調整用トランジスタＭ６３をオンさせて、この第２の電位調整用ＰＭＯＳトランジスタＭ６３を経由してフローティングＮウエル領域３２０の電位を高電位電源電圧（ＨＶＤＤ）に調整する。
【０１１４】
図６（Ｂ）から明らかなように、第２の電位調整用ＰＭＯＳトランジスタＭ６３がオンすると、フローティングＮウエル領域３２０の電位はＨＶＤＤとなり、これによって、寄生ダイオードＤ１，Ｄ２は共に逆バイアスされ、寄生ダイオードを経由した電流パスが形成されることが確実に防止される。
【０１１５】
図６（Ａ），図６（Ｂ）の構成によれば、ノイズが印加された場合、ノイズが印加されない場合の双方においてフローティングＮウエル領域３２０の電位が安定化される。これによって、ウエル領域に起因して周辺回路に悪影響が及ぶ心配が全くなくなり、回路の安定性（信頼性）をより高めることができる。
【０１１６】
（タイミング調整回路をノイズ検出経路に挿入する例）
図７は、第１および第２のスイッチ（ＳＷ１，ＳＷ２）を相補的にオン／オフするタイミングを最適化する方法の他の例を示す回路図である。
【０１１７】
図２の入力インタフェース回路では、第１のスイッチ回路ＳＷ１をオフからオンに復帰させるタイミングは、抵抗素子Ｒ１の時定数に依存していたが、図７の入力インタフェース回路では、抵抗素子Ｒ１の抵抗値を低く設定して時定数を小さくし、その代わりに、ノイズ検出用のパスに、タイミング調整回路７０２を挿入している。
【０１１８】
タイミング調整回路７０２は、タイミング調整用の遅延回路８００の遅延量よりも大きな遅延量をもつ第１のパス（ＩＮＶ１０〜ＩＮＶ１３を経由するパス）と、遅延回路８００の遅延量よりも小さな遅延量をもつ第２のパス（ＩＮＶ１０〜ＩＮＶ１３をバイパスするパス）と、前記第１のパスからの信号および前記第２のパスからの信号を受けて一つの信号を出力するゲート回路（具体的にはＮＯＲゲート：論理和ゲートを基本とするゲート回路）ＮＯＲ１と、を有する。
【０１１９】
ノアゲートＮＯＲ１の出力電圧は、入力端子Ｇの電圧レベルがＨとなったときにＨからＬに変化し、一方、２つの入力端子（Ｆ，Ｇ）の双方の電圧レベルがＬになったときのみ、ＬからＨに変化する。
【０１２０】
したがって、ノイズ検出用トランジスタＭＰがオンして抵抗素子Ｒ１の一端（ｂ点）の電圧レベルがＬからＨに変化すると、その電圧変化は、第２のパス（遅延が小さなパス）を経由して速やかに伝達され、入力端子Ｇの電圧レベルがＬからＨに変化する。よって、ＮＯＲ１の出力の電圧レベルは、ＨからＬに変化し、これによってノイズが迅速に検出される。
【０１２１】
一方、ノイズが印加されなくなったことに伴って、ノイズ検出用トランジスタＭＰがオフして抵抗素子の一端（ｂ点）の電圧レベルがＨからＬに変化すると、その電圧変化は、第１のパス（ＩＮＶ１０〜ＩＮＶ１３を経由するパス）を経由してＮＯＲ１の入力端子Ｆに伝達されることになる。入力端子Ｇの電圧は、より早いタイミングでＬに反転しており、入力端子Ｆの電圧レベルがＬに変化するのを待って、ＮＯＲ１の出力の電圧レベルがＬからＨに復帰する。ノイズが検出されなくなったことを示す電圧変化は、実質的に、第１のパスを経由してＮＯＲ１に伝達されたことになる。
【０１２２】
図７の場合、抵抗素子Ｒ１の抵抗値を小さく設定して放電時定数を低下させ、その代わりに、タイミング調整回路７０２におけるインバータ（ＩＮＶ１０〜ＩＮＶ１３）の遅延量と、遅延回路８００におけるインバータ（ＩＮＮＶ６〜ＩＮＶ９）による遅延量によって、高精度に、第１および第２のスイッチ（ＳＷ１，ＳＷ２）のオン／オフのタイミングを調整することができる。
【０１２３】
（タイミング調整回路を正規の信号経路に挿入する例）
図８は、第１および第２のスイッチ（ＳＷ１，ＳＷ２）を相補的にオン／オフするタイミングを最適化する方法のさらに他の例を示す回路図である。
【０１２４】
図８では、タイミング調整回路８１０を正規の入力信号側に設けている。タイミング調整回路８１０は、タイミング調整のための所定の遅延量を有する第１の遅延パス（ＩＮＶ１４〜ＩＮＶ１７を経由するパス）と、第１の遅延パスよりも小さな遅延量をもつ第２のパス（ＩＮＶ１４〜ＩＮＶ１７をバイパスするパス）と、第１のパスからの信号および第２のパスからの信号を受けて一つの信号を出力するゲート回路（具体的にはＮＡＮＤゲート：論理積ゲートを基本とするゲート回路）と、を有する。
【０１２５】
ナンドゲートＮＡＮＤ１の出力の電圧レベルは、入力端子Ｙの電圧レベルがＬとなったときにＬからＨに変化し、一方、２つの入力端子（Ｘ，Ｙ）の双方の電圧レベルがＨになったときのみ、ＨからＬに変化する。
【０１２６】
タイミング調整回路を、正規の信号の伝達経路に挿入する。このタイミング調整回路は、所定の遅延量をもつ第１のパスと、遅延が小さい第２のパスと、ゲート回路（具体的にはＮＡＮＤゲート：論理積ゲートを基本とするゲート回路）と、によって構成する。
【０１２７】
入力端子Ｘに印加された正極性のノイズは、実質的に第１のパスを経由して遅延して伝達されるため、第１のスイッチ回路ＳＷ１にノイズが到達する前に、第１のスイッチ回路ＳＷ１を余裕をもってオフさせることが容易化される。
【０１２８】
また、ノイズが印加されなくなったときは、その電圧変化は遅延量が小さな第２のパスを経由して速やかに伝達される。よって、第１のスイッチ回路ＳＷ１の入力端（ａ点）の電圧がノイズがないときの電位に戻った後に、第１のスイッチ回路をオフからオンに復帰させることがより容易に行える（つまり、第１のスイッチ回路ＳＷ１をオン状態に復帰させたときに、遅延したノイズが残存している事態が防止される）。よって、第１および第２のスイッチ回路（ＳＷ１，ＳＷ２）のオン／オフのタイミングをより容易に最適化することができる。
【０１２９】
（シュミット回路を正規の信号経路に挿入した構成）
図９は、シュミット回路を正規の信号経路に挿入した構成をもつ入力インタフェース回路を示す回路図である。
【０１３０】
図示されるように、入力端子Ｘと第１のスイッチ回路ＳＷ１とを結ぶ正規の信号経路には、入出力特性としてヒステリシス特性をもつ入力バッファＳＨと、入力バッファＳＨの出力端に一端が接続された平滑コンデンサＣ１０と、が設けられている。
【０１３１】
上述の入力インタフェース回路では、電源電圧を越える過大なノイズが入力端子に印加されたことを想定しているが、ノイズとしては、電源電圧を越えない小規模のノイズも想定される。このような小規模のノイズも除去するのが、次段の回路の誤動作をより確実に防止する観点から好ましいといえる。
【０１３２】
そこで、正規の信号伝達経路に、入出力特性にヒステリシスをもつ入力バッファ（例えば、シュミット回路）ＳＨと、平滑コンデンサＣ１０と、を設ける。入力バッファＳＨは、ヒステリシス特性に起因して入力不感帯（つまり、入力信号のレベルが変動しても出力レベルが変化しない入力レンジ）をもっており、小規模のノイズの振幅が、この入力不感帯幅内に収まっていれば、入力バッファＳＨからは、その小規模ノイズは出力されない。
【０１３３】
また、万一、小規模ノイズが出力されたときには、平滑コンデンサＣ１０によってノイズを平滑することによって、次段の回路（回路ブロックＢ）に誤った制御信号（リセット信号やチップイネーブル信号等）が入力されることを防止することができる。これによって、入力インタフェース回路のノイズ除去機能の強化を図ることができる。
【０１３４】
（第２の実施形態）
前掲の実施形態では、高電位電源電圧（ＨＶＤＤ）を超える正極性のノイズをキャンセルする場合について説明したが、本実施形態では、低電位電源（ＶＳＳ：例えばＧＮＤ）よりも低い負極性のノイズをキャンセルする場合について説明する。
【０１３５】
本実施態様では、フローティングＰウエルを使用し、ノイズ検出用トランジスタならびに第１および第２の電位調整用トランジスタとしてＮＭＯＳトランジスタを使用する。また、抵抗素子としてプルアップ抵抗を用いる。得られる効果は、前掲の実施形態と実質的に同じである。
【０１３６】
図１０は、低電位電源電圧よりも低い負極性のノイズをキャンセルするノイズキャンセラをもつ入力インタフェース回路の構成を示す回路図である。
【０１３７】
図１０の入力インタフェース回路の基本的構成は、図２の入力インタフェース回路の構成と同じであるが、図１０の場合、ノイズ検出回路２０２の構成が、図２とは異なっている。
【０１３８】
すなわち、図１０のノイズ検出回路２０２は、ゲートが接地（グランドに接続）されたＮＭＯＳトランジスタＭＮ（フローティングＰウエル領域にソース・ドレインが形成されたフローティングＰウエルトランジスタＦＰＷＬ：電位調整用トランジスタは記載を省略する）と、一端が高電位電源電圧（ＨＶＤＤ）のノードに接続された抵抗素子Ｒ２と、を有する。
【０１３９】
ノイズ検出用トランジスタ（ＮＭＯＳトランジスタ）ＭＮは、入力端子Ｘの電圧が、（ＧＮＤ−Ｖｔｈｎ）以下となったときにオンし、これによって、抵抗素子Ｒ２の一端の電圧がＨからＬ（ノイズ検出時のアクティブレベル）に変化する。
【０１４０】
図１１は、図１０の入力インタフェース回路の各部の電圧変化のタイミングを示すタイミング図である。図１１に示されるように、入力端子Ｘには、低電位電源（ＧＮＤ）よりも低いノイズが入力されると、そのノイズは、遅延回路８００の遅延量Ｔ１だけ遅延して伝達され、一方、ノイズ検出用トランジスタＭＮがオンして、点ｂの電圧は、時刻ｔ１２から降下を開始し、時刻ｔ１４には、第１のスイッチ回路ＳＷ１がオンからオフに移行する。
【０１４１】
同様に、ノイズが印加されなくなると、点ａの電圧は時刻ｔ１８に元の電圧レベルに戻り、時刻ｔ２０に第１のスイッチ回路ＳＷ１がオフからオンに復帰する。なお、図１１のｔ１１〜ｔ２０は、図４のｔ１〜ｔ１０に対応する。
【０１４２】
図１２（Ａ），図１２（Ｂ）はフローティングＰウエルトランジスタを用いたノイズ検出回路の構成例を示す回路図である。
【０１４３】
図１２（Ａ）は、図５（Ａ）の回路構成に対応する。図示されるように、ノイズ検出用ＮＭＯＳトランジスタ（ＭＮ）のフローティングＰウエル領域の電位を調整するために第１の電位調整用ＮＭＯＳトランジスタＭ７１が設けられている。
【０１４４】
図１２（Ｂ）は、図６（Ａ）の回路構成に対応する。図１２（Ｂ）では、ノイズが検出されないときのフローティングＰウエルの電位を調整するための第２の電位調整用ＮＭＯＳトランジスタＭ７３が追加されている。ノイズが検出されないときは、第２の電位調整用ＮＭＯＳトランジスタＭ７３がオンして、フローティングＰウエル領域の電圧レベルはグランドレベルに調整される。これによって、寄生ダイオードが逆バイアスされ、寄生ダイオードを経由した電流パスの発生が確実に防止される。
【０１４５】
なお、負極性のノイズを除去する構成をもつ入力インタフェース回路においても、図７〜図９の各々に示したのと同様の回路構成を採用することができる。
【０１４６】
（第３の実施形態）
本実施形態では、本発明の入力インタフェース回路を搭載する集積回路装置（ＩＣ）のレイアウト構成例や、入力インタフェース回路（Ｉ／Ｏセル）における構成のバリエーションについて説明する。
【０１４７】
図１３は、本発明の入力インタフェース回路を搭載する集積回路装置（ＩＣ）のレイアウト構成例を説明するための図である。
【０１４８】
図１３の集積回路装置（ＩＣ）９０のチップ周辺には、入力インタフェース回路としてのＩ／Ｏセル１００ａ〜１００ｄが設けられている。チップの中央には、ゲートアレイ等のセミカスタムＩＣ設計手法によって形成される内部ロジック回路１１０をもつコア回路６１０が設けられている。
【０１４９】
図１３では、Ｉ／Ｏセル（１００ａ〜１００ｄ）とコア回路６１０とは別系統の電源により動作する。すなわち、Ｉ／Ｏセル（１００ａ〜１００ｄ）は、高電位電源電圧（ＨＶＤＤ：例えば３Ｖ）で動作し、コア回路６１０は低電位電源電圧（ＬＶＤＤ：例えば１．８Ｖ）で動作する。なお、Ｉ／Ｏセル（１００ａ〜１００ｄ）は、出力段にレベルシフト回路（不図示）を備えており、このレベルシフト回路は、高電位電源電圧（ＨＶＤＤ）で動作する。
【０１５０】
すなわち、図１３のＩＣでは、Ｉ／Ｏセル（入力インタフェース回路）の前段部分は第１の電源電圧で動作し、後段部分は第２の電源電圧で動作し、かつ、集積回路装置内の内部回路も第２の電源電圧で動作する回路系となっている。
【０１５１】
このような別系統の電源電圧で動作する回路ブロックでは、各回路が独立して動作し、ノイズも独立に発生することから、特にインタフェース回路（Ｉ／Ｏセル）におけるノイズ対策が重要である。
【０１５２】
本発明のノイズキャンセラ付きのＩ／Ｏセル（入力インタフェース回路）１００ａ〜１００ｄを採用することによって、別系統の電源系で動作する回路間の、静電気ノイズ等に起因する誤動作を確実に防止することができる。よって、回路の信頼性が向上する。
【０１５３】
また、図１３において、仮に、Ｉ／Ｏセル（入力インタフェース回路）１００ａ，１００ｂと、内部ロジック１１０とを結ぶ経路（図中、太線で示される経路）がクリティカルパス（ノイズによって内部回路に重大な誤動作が生じる可能性がある重要な信号経路）であり、もう一つの経路は、クリティカルパスではないときは、本発明のノイズキャンセラを搭載したＩ／Ｏセルは、クリティカルパスのみに設けてもよい。この場合、Ｉ／Ｏセルの占有面積の増加を最小化することができる。
【０１５４】
図１４は、本発明のノイズキャンセラを搭載したＩ／Ｏセルをクリティカルパスのみに設ける場合に、フローティングウエルと、電位が固定された通常のウエルとを選択的に形成する方法を説明するための図である。
【０１５５】
本発明のノイズキャンセラを搭載したＩ／Ｏセルをクリティカルパスのみに設ける場合には、そのクリティカルパスに介在するＩ／Ｏセルには、フローティングウエルを形成する必要があり、クリティカルパス以外のパスに介在するＩ／Ｏセルには、通常の電位固定のウエルを形成する必要がある。
【０１５６】
図１３の場合、Ｉ／Ｏセル１００ａ〜１００ｄもゲートアレイ的な手法で形成されるため、配線形態を変更するだけで、ウエルの使い分けは簡単に行うことができる。図１４（Ａ）ではフローティングＮウエルが構築されている。図１４（Ｂ）では、配線を変更してフローティングＮウエル３２０をＨＶＤＤに接続することによって、通常の電位固定のＮウエルが構築されている。
【０１５７】
本発明のノイズキャンセラをもつ入力インタフェース回路を集積回路装置（ＩＣ）９０に搭載することによって、ノイズに起因する内部回路の重大な誤動作（例えば、メモリがリセットされるという誤動作）が生じることがない。よって、集積回路装置（ＩＣ）９０の信頼性が向上する。
【０１５８】
（第４の実施形態）
本実施形態では、本発明の入力インタフェース回路を内蔵する集積回路装置（ＩＣ）を搭載した電子機器の例について説明する。この電子機器は、超小型軽量であるにもかかわらず、例えばＥＳＤパルス（静電気放電パルス）の入力によって誤動作することがなく、ＥＳＤに対する信頼性が保障されることになる。例えば、ノイズに起因してパネルの表示が消えるという誤動作が生じることがなく、よって、電子機器の信頼性が向上する。
【０１５９】
図１５（Ａ）〜図１５（Ｃ）は各々、本発明の誤動作防止回路を搭載した電子機器の例の外観を示す図である。
図１５（Ａ）は、電子機器の１つである携帯電話９５０の外観図の例を示している。この携帯電話９５０は、入力部として機能するダイヤルボタン９５２や、電話番号や名前やアイコンなどを表示するＬＣＤ９５４や、音出力部として機能し音声を出力するスピーカ９５６を備える。
【０１６０】
また、図１５（Ｂ）は、電子機器の１つである携帯型ゲーム装置９６０の外観図の例を示している。この携帯型ゲーム装置９６０は、入力部として機能する操作ボタン９６２、十字キー９６４や、ゲーム画像を表示する画像出力部９６６や、音出力部として機能しゲーム音を出力するスピーカ９６８を備える。
【０１６１】
また、図１５（Ｃ）は、電子機器の１つである携帯用情報機器（ＰＤＡ）９７０の外観図の例を示している。この携帯用情報機器（ＰＤＡ）９７０は、入力部として機能するキーボード９７２や、文字、数字、グラフィックなどを表示する画像出力部９７４、音出力部９７６を備える。
【０１６２】
なお、図１５（Ａ）、図１５（Ｂ）、図１５（Ｃ）に示すもの以外にも、本発明を適用することが可能である。例えば、パーソナルコンピュータ、ページャー、電子卓上計算機、タッチパネルを備えた装置、プロジェクタ、ワードプロセッサ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、カーナビゲーション装置等の電子機器にも、本発明を適用することが可能である。
【０１６３】
以上説明したように、本発明の実施態様によれば、以下の主要な効果を得ることができる。但し、以下の効果は一例であり、また、すべての効果が同時に得られるとは限らず、以下の効果の列挙が、本発明の技術的範囲を不当に解釈する根拠とされてはならない。
（１）ノイズを検出し、ノイズが継続している期間においてノイズキャンセル回路によって信号伝送を遮断することから、ノイズの継続時間に関係なく、回路ブロック間の誤った信号伝送を確実に阻止することができる。また、例えば、正規の入力信号がアクティブ（例えばリセット信号がＨ）のときに、連続するパルス状のノイズが入力されるような特殊な場合も想定され得るが、本発明のノイズキャンセラは、ノイズを検出する毎に信号伝達経路を遮断し、直前の電圧レベルを保持するため、振動するノイズであっても確実に除去することができ、何ら問題は生じない。
（２）正極性／負極性のノイズのいずれにも対応可能である。
（３）ノイズ検出信号の生成に際しタイミング制御を行い、特に、ノイズキャンセル回路への入力信号の遅延と組み合わせることによって、回路ブロックＡから回路ブロックＢへの誤った信号（ノイズ）の伝送を、より確実に防止することができる。
（４）ノイズキャンセル回路を保持回路（スルーラッチ）で構成することによって、簡単な回路によってノイズを除去できる。
（５）正極性パルスが重畳されたノイズを検出する方式として、ゲート接地のスイッチングトランジスタを使用し、ソース電位とゲート電位の比較によってスイッチングトランジスタを高速にオンさせ、プルダウン（あるいはプルアップ）抵抗により形成される経路にノイズをすみやかに吸収させると共に、プルダウン（プルアップ）抵抗の一端の電位変化を論理ゲートによって検出することによってノイズを検出する方式を採用することによって、簡素化された構成によって、回路を破壊から守りつつ、高速かつ効率的にノイズを検出することができる。
（６）ノイズ検出用トランジスタとして、フローティングウエル方式のスイッチングトランジスタを採用すると共に、基板（ウエル）領域の電位を調整するためのトランジスタを設けてゲート直下の基板（ウエル領域）の電位を常に安定化させる（最適化する）ことによって、ノイズの入力の際に、他の回路に悪影響を与えることがなく、安心して本発明の入出力インタフェース回路を利用することができる。
（７）遅延回路の遅延量と抵抗素子の抵抗値の最適化、あるいは、工夫された構成をもつタイミング調整回路の採用によって、ノイズキャンセラを構成する２つのスイッチ回路のオン／オフのタイミングを容易に最適化することができる。
（８）本発明の入出力インタフェース回路は、素子数が少なくコンパクトであるため、ゲートアレイ等のＩ／Ｏセルや内部ロジック回路に容易に配置することができる。
（９）本発明によって、信号入力端子に静電気ノイズが印加された場合に、その静電気ノイズの内部回路への伝達を未然に、かつ確実に防止することができる入力インタフェース回路を提供することができる。
（１０）本発明によって、集積回路装置ならびに電子機器の、ノイズに起因する誤動作を確実に防止することができ、その信頼性が向上する。
（１１）本発明は、近年、特に重視される傾向にある、集積回路装置のＥＳＤエミュニティ（静電気放電耐性）の向上に有効である。
【０１６４】
なお、本実施形態について詳述したが、本発明の新規事項および効果から逸脱しない範囲で、多くの変形が可能であることは、当業者には容易に理解できるであろう。
【０１６５】
本発明は、集積回路装置において、ＥＳＤ等に起因してノイズが入力端子に入力された場合に、その電源ノイズに起因して生じる誤った信号（ノイズ）の内部への伝送を確実に防止するという効果を奏し、したがって、入出力インタフェース回路、集積回路装置、電子機器として有用である。
【図面の簡単な説明】
【０１６６】
【図１】本発明の入出力インタフェース回路の一例を示すブロック図
【図２】図１の入力インタフェース回路（ブロックＡ）の具体的な回路構成の一例を示す回路図
【図３】図３（Ａ），図３（Ｂ）は、スルーラッチの動作を示す回路図
【図４】図２の入力インタフェース回路における各部の電圧変化のタイミングを示すタイミング図
【図５】図５（Ａ），図５（Ｂ）は、ノイズ検出用トランジスタにおけるフローティングＮウエル領域の、ノイズ検出時の電位調整について説明するための図
【図６】図６（Ａ），図６（Ｂ）は、ノイズ検出用トランジスタにおけるフローティングＮウエル領域の、ノイズ検出時およびノイズが印加されないときの電位調整について説明するための図
【図７】第１および第２のスイッチ（ＳＷ１，ＳＷ２）を相補的にオン／オフするタイミングを最適化する方法の他の例を示す回路図
【図８】第１および第２のスイッチ回路を相補的にオン／オフするタイミングを最適化する方法のさらに他の例を示す回路図
【図９】シュミット回路を正規の信号経路に挿入した構成をもつ入力インタフェース回路を示す回路図
【図１０】低電位電源電圧よりも低い負極性のノイズをキャンセルするノイズキャンセラをもつ入力インタフェース回路の構成を示す回路図
【図１１】図１０の入力インタフェース回路の各部の電圧変化のタイミングを示すタイミング図
【図１２】図１２（Ａ），図１２（Ｂ）はフローティングＰウエルトランジスタを用いたノイズ検出回路の構成例を示す回路図
【図１３】本発明の入力インタフェース回路を搭載する集積回路装置（ＩＣ）のレイアウト構成例を説明するための図
【図１４】図１４（Ａ），図１４（Ｂ）は、本発明のノイズキャンセラを搭載したＩ／Ｏセルをクリティカルパスのみに設ける場合に、フローティングウエルと、電位が固定された通常のウエルとを選択的に形成する方法を説明するための図
【図１５】図１５（Ａ）〜図１５（Ｃ）は各々、本発明の誤動作防止回路を搭載した電子機器の例の外観を示す図
【図１６】ＥＳＤイミュニティテストの一例を説明するための図
【図１７】静電ノイズが信号入力端子に印加されることによって生じる回路ブロックの誤動作について説明するための回路図
【符号の説明】
【０１６７】
１００ 入力インタフェース回路（回路ブロックＡ）、
１１０ 内部ロジック回路（回路ブロックＢ）、２００ ノイズ検出回路、
３００ 切換回路、４００ 保持回路（スルーラッチ）、
５００ ノイズキャンセラ、ＳＷ１ 第１のスイッチ回路トランスファースイッチ）、
ＳＷ２ 第２のスイッチ回路(トランスファースイッチ)、
ＳＬ 正規の信号経路の電圧、ＮＬ ノイズ検出経路の電圧、Ｘ 入力端子、
Ｙ 出力端子、Ｒ１，Ｒ２ ノイズを検出する抵抗素子
ＭＰ，ＭＮ ノイズ検出用トランジスタ（フローティングウエルトランジスタ）、
Ｍ６１ 第１の電位調整用トランジスタ、Ｍ６３ 第２の電位調整用トランジスタ
【技術分野】
【０００１】
本発明は、入力インタフェース回路、集積回路装置および電子機器に関する。
【背景技術】
【０００２】
携帯電話機などの電子機器が、帯電した操作者からの静電気放電にさらされると、電子機器が内蔵する集積回路装置のトランジスタが静電破壊する場合がある。このような静電破壊を防止するために、集積回路装置には静電破壊防止用の保護素子（保護ダイオード等）が設けられるのが一般的である。
【０００３】
一方、操作者からの静電気放電によってトランジスタの静電破壊は生じないものの、電子機器の表示パネルの表示状態が異常状態になる等の誤動作が生じる場合がある。このような誤動作が生じると、電子機器の信頼性が損なわれることから、近年、静電気放電（ＥＳＤ）による誤動作に関する耐性（ＥＳＤイミュニティ：Electro Static Discharge immunity）が重視される傾向にある。したがって、近年、集積回路装置に対してＥＳＤイミュニティテストが実施されることが多くなっている。
【０００４】
図１６は、ＥＳＤイミュニティテストの一例を説明するための図である。図１６では、表示パネル８と、集積回路装置（表示ドライバ）１０とが組み込まれている表示装置６に対して、静電気印加装置４によって、意図的に静電気（静電気放電：ＥＳＤ）を印加し、誤動作（例えば、表示パネル８の表示に異常が生じる）が生じないかを、チェックしている。
【０００５】
従来のＥＳＤパルスに起因する誤動作の防止回路としては、例えば、特許文献１に記載されるものがある。特許文献１では、ＥＳＤパルスに起因して異常信号が出力ピンから出力されると、フィードバック経路を介してその出力ピンの異常を検出してリセット信号を生成し、そのリセット信号によって、次段の電子機器等をリセットすることによって、で電子機器を異常状態から回復させる。
【特許文献１】特開２００３−２３４６４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図１７は、静電ノイズが信号入力端子に印加されることによって生じる回路ブロックの誤動作について説明するための回路図である。
【０００７】
図示されるように、第１の回路（ブロックＡ）１００と第２の回路（ブロックＢ）１１０が接続されている。第１の回路１００（回路ブロックＡ）および第２の回路１１０（回路ブロックＢ）は共に、高電位電源（ＶＤ）と低電位電源（ＶＳＳ）との間で動作する。
【０００８】
第１の回路（ブロックＡ）１００は、入力インタフェース回路であり、第２の回路（ブロックＢ）1１０は、例えば、メモリ（ＭＲ）を含むロジック回路である。第１の回路（ブロックＡ）の入力端子Ｘは、例えば、メモリ（ＭＲ）をリセットするためのリセット信号（「Ｈ」がアクティブレベル）ＲＳＰが入力されるリセット端子である。
【０００９】
リセット信号（ＲＳＰ）がローレベルのときに静電気ノイズ（ＥＤＰ）が入力端子Ｘに印加されると、第１の回路（回路ブロックＡ）の出力レベルが反転し、このことは、アクティブレベル（「Ｈ」）のリセット信号（ＲＳＰ）が入力されたのと同様の効果をもたらし、第２の回路（回路ブロックＢ）のメモリ（ＭＲ）は、誤ってリセットされることになる。
【００１０】
このような問題は、入力端子Ｘが、例えば、チップイネーブル信号やチップセレクト信号を入力する端子（広義には、内部回路の動作に重大な影響を及ぼす信号が入力される端子）である場合にも生じ得る。
【００１１】
特許文献１記載の技術は、出力ピンからの異常信号を検出し、誤ってリセットされた次段の回路を再リセットすることによって、事後的な救済措置を提供するものであり、次段の回路の誤ったリセットを未然に防止することはできない。
【００１２】
本発明はこのような考察に基づいてなされたものであり、その目的は、信号入力端子に静電気ノイズが印加された場合に、その静電気ノイズの内部回路への伝達を未然に、かつ確実に防止することができる入力インタフェース回路を提供することにある。
【課題を解決するための手段】
【００１３】
（１）本発明の入力インタフェース回路の一態様は、入力端子に印加される高電位電源を超える電圧レベルのノイズまたは低電位電源より低い電圧レベルのノイズを検出してノイズ検出信号を出力するノイズ検出回路と、前記入力端子と、前記入力端子からの信号を受ける回路との間に設けられ、前記ノイズ検出信号がアクティブのときに、前記入力端子から前記回路への信号伝達を遮断するノイズキャンセラと、を有し、前記ノイズキャンセラは、前記入力端子と前記回路との間に設けられ、前記ノイズ検出信号がアクティブのときにオフし、非アクティブのときにオンする第１のスイッチ回路と、前記ノイズ検出信号がアクティブのときにオンし、非アクティブのときにオフする第２のスイッチ回路と、を含み、前記第１のスイッチ回路がオフし、前記第２のスイッチ回路がオンすると、前記第１のスイッチ回路の出力端の電圧を保持し、その保持した電圧を前記回路に供給する。
【００１４】
入力端子に印加される静電気ノイズ等（ノイズの種類は静電気ノイズに限定されるものではなく、あらゆる種類のノイズを含む）の内部回路への伝達を防止するために、入力インタフェース回路にノイズキャンセラを設けるものである。ノイズキャンセラは、ノイズと正規の入力信号とを区別して検出するノイズ検出回路を有する。正規の入力信号は、高電位電源（ＶＤＤ）と低電位電源（ＶＳＳ）との間で動作するが、次段の回路の動作に重大な影響を与えるようなノイズは、ＶＤＤを超えるピーク電圧値あるいはＶＳＳよりも低い電圧値をもつ場合が多く、その電圧レベルの差に着目して、ノイズ検出回路は、ノイズを正規の入力信号と区別して検出する。ノイズキャンセラは、入力信号を次段の回路に伝達する経路中に介在する第１のスイッチ回路を有し、ノイズが検出されたときには、その第１のスイッチ回路をオフしてノイズの伝達を完全に防止する。一方、第１のスイッチ回路がオフしているときは、第２のスイッチ回路をオンさせて、直前の電圧（ノイズがない状態の電圧）を保持し、その保持電圧を次段の回路に供給する。このように、ノイズが入力されると、そのノイズの検出結果に基づいてノイズを遮断すると共にノイズのない状態の電圧を出力するため、ノイズの次段の回路への伝達は確実に防止される。
【００１５】
（２）本発明の入力インタフェース回路の他の態様では、前記ノイズ検出回路は、前記入力端子の電圧に応じて電位が調整されるフローティングＮウエル領域に形成され、ゲートが前記高電位電源電圧のノードに接続され、ソースが前記入力端子に接続され、ドレインから信号が出力されるノイズ検出用ＰＭＯＳトランジスタと、前記ノイズ検出用ＰＭＯＳトランジスタの前記ドレインに一端が接続され、他端が前記低電位電源のノードに接続された、前記ノイズ検出信号を発生する抵抗素子と、を有する。
【００１６】
ノイズ検出回路の具体的な構成の一例を明らかとしたものである。ゲートが電源電位（ＶＤＤ）に接続されたノイズ検出用ＰＭＯＳトランジスタは、ソース（第１の端子）の電位が（ＶＤＤ＋Ｖｔｈｐ：ＶｔｈｐはＰＭＯＳトランジスタの閾値電圧）以上となったときのみオンするため、ノイズと正規の入力信号を区別して検出することができる。
【００１７】
また、ノイズが入力されてノイズ検出ＰＭＯＳ用トランジスタがオンしたときに、ソースとウエル（広義には基板）との間の寄生ダイオードがオンできないように、フローティングＮウエル領域にソース／ドレインを形成する。ここで、「フローティングウエル領域」とは、「電位が固定されておらず、適応的にその電位を調整可能なウエル領域（広義には半導体基板であり、トランジスタ要素が形成される半導体領域（一般的にはＮ型またはＰ型のいずれか）」である。ウエルの電位を固定した場合、ノイズが入力されたときに、ノイズ検出用ＰＭＯＳトランジスタのソースとＮウエル（広義にはＮ基板）との間の寄生ダイオードがオンして過渡電流が流れる。このとき、電流量を制限する要素が何も無いことから過大な電流が流れて、例えば配線が溶断し素子の破壊が生じ、あるいはラッチアップの要因となる場合がある。また、寄生ダイオードがオンすると、そのダイオードの順方向電圧分だけＮウエル電位が低下し、これによってノイズ検出用ＰＭＯＳトランジスタのＶｔｈｎ（閾値電圧）に変動が生じる。そこで、Ｎウエル領域の電位を固定せずに、状況に応じて電位を調整可能とし、これによって寄生ダイオードのオンを阻止し、過大な電流による素子破壊や閾値の変動等を防止するものである。
【００１８】
また、ノイズの検出信号を生成する抵抗素子は、以下の４つの機能を併せ持つ。すなわち、「プルダウン抵抗（ノイズがないときにノイズ検出経路の電圧を所定電位に固定する働きをもつ抵抗）」としての機能と、「放電抵抗（ノイズ入力時において、その過大なノイズエネルギを交流接地に速やかに逃がす働きをもつ抵抗）」としての機能と、「センシング抵抗（ノイズ電流が流れているときにノイズ検出経路の電圧レベルを変化させることによってノイズ検出信号を生成する働きをもつ抵抗）」としての機能と、「時定数設定抵抗（ノイズ検出信号がアクティブレベルになった後に、非アクティブレベルに復帰するまでの復帰時間を調整する働きをもつ抵抗）」としての機能と、を併せ持つ。このように、本態様によれば、簡素化された構成でもって、回路に悪影響を生じさせることなく、ノイズを迅速かつ確実に検出することができ、さらにノイズが去った後のノイズキャンセラの復帰タイミングも調整し得る、優れたノイズ検出回路を実現することができる。
【００１９】
（３）本発明の入力インタフェース回路の他の態様では、前記ノイズ検出回路は、前記入力端子の電圧に応じて電位が調整されるフローティングＰウエル領域に形成され、ゲートが前記低電位電源のノードに接続され、ソースが前記入力端子に接続され、ドレインから信号が出力されるノイズ検出用ＮＭＯＳトランジスタと、前記ノイズ検出用ＮＭＯＳトランジスタの前記ドレインに一端が接続され、他端が前記高電位電源電圧のノードに接続された、前記ノイズ検出信号を発生する抵抗素子と、を有する。
【００２０】
本態様では、前項の態様とは逆の導電型のウエル（フローティングＰウエル）を使用し、ノイズ検出用トランジスタとしてＮＭＯＳトランジスタを使用する。ノイズ検出用ＮＭＯＳトランジスタのゲートは低電位電源電圧（ＶＳＳ：例えばＧＮＤ）に接続される。これによってＶＳＳ以下の負極性のノイズを検出することが可能となる。得られる効果は、前項の態様と実質的に同じである。
【００２１】
（４）本発明の入力インタフェース回路の他の態様では、ゲートが前記高電位電源電圧のノードに接続され、ソースが前記入力端子に接続され、ドレインが前記フローティングＮウエル領域に接続され、前記ノイズ検出用ＰＭＯＳトランジスタがオンすると、前記入力端子の印加電圧を前記フローティングＮウエル領域に印加し、これによって前記フローティングＮウエル領域の電位を前記入力端子の電位とする、前記フローティングＮウエル領域の電位調整用の第１のＰＭＯＳトランジスタを有する。
【００２２】
高電位電源電圧（ＨＶＤＤ）を超える正極性のノイズがノイズ検出用ＰＭＯＳトランジスタのソース（第１の端子）に印加されたときに、電位調整用の第１のＰＭＯＳトランジスタを経由して、フローティングＮウエル領域にも同じノイズ電圧を印加し、これによって、ソースとウエル領域間の寄生ダイオードのアノードとカソードの各電位を同電位として寄生ダイオードのオンを防止するものである。これによって、過渡電流が流れることを防止でき、また、ノイズ検出用ＰＭＯＳトランジスタのＶｔｈｐ（閾値電圧）の変動を防止することができる。
【００２３】
（５）本発明の入力インタフェース回路の他の態様では、ゲートが前記低電位電源に接続され、ソースが前記入力端子に接続され、ドレインが前記フローティングＰウエル領域に接続され、前記ノイズ検出用ＮＭＯＳトランジスタがオンすると、前記入力端子の印加電圧を前記フローティングＰウエル領域に印加し、これによって前記フローティングＰウエル領域の電位を前記入力端子の電位とする、前記フローティングＰウエル領域の電位調整用の第１のＮＭＯＳトランジスタを有する。
【００２４】
低電位電源電圧（ＶＳＳ）よりも低い負極性のノイズがノイズ検出用ＮＭＯＳトランジスタのソース（第１の端子）に印加されたときに、電位調整用の第１のＮＭＯＳトランジスタを経由して、フローティングＰウエル領域にも同じノイズ電圧を印加し、これによって、ソースとＰウエル領域間の寄生ダイオードのアノードとカソードの各電位を同電位として寄生ダイオードのオンを防止するものである。これによって、過渡電流が流れることを防止でき、また、ノイズ検出用ＮＭＯＳトランジスタのＶｔｈｎ（閾値電圧）の変動を防止することができる。
【００２５】
（６）本発明の入力インタフェース回路の他の態様では、ゲートが前記入力端子に接続され、ソースが前記高電位電源電圧のノードに接続され、ドレインが前記フローティングＮウエル領域に接続され、前記ノイズ検出用ＰＭＯＳトランジスタおよび前記フローティングＮウエル領域の電位調整用の第１のＰＭＯＳトランジスタが共にオフすると、前記高電位電源電圧を前記フローティングＮウエル領域に印加する、前記フローティングＮウエル領域の電位調整用の第２のＰＭＯＳトランジスタを、さらに有する。
【００２６】
フローティングＮウエルを用いる態様において、電位調整用の第１のＰＭＯＳトランジスタがオフしたとき（このときはノイズ検出用ＰＭＯＳトランジスタもオフしている）は、フローティングＮウエル領域の電位を固定できないが、この場合に、何らかの回路動作上の不都合が生じる場合がないとは言えない。そこで、電位調整用の第２のＰＭＯＳトランジスタを追加し、第１のＰＭＯＳトランジスタがオフのときは、第２のＰＭＯＳトランジスタをオンさせて、この第２のＰＭＯＳトランジスタを経由してフローティングＮウエル領域の電位を高電位電源電圧（ＨＶＤＤ）に調整し、ソース・Ｎウエル間の寄生ダイオードを逆バイアスすることによってオンできないようにして回路の安定性（信頼性）の万全を図るものである。
【００２７】
（７）本発明の入力インタフェース回路の他の態様では、ゲートが前記入力端子に接続され、ソースが前記低電位電源に接続され、ドレインが前記フローティングＰウエル領域に接続され、前記ノイズ検出用ＮＭＯＳトランジスタおよび前記フローティングＰウエル領域の電位調整用の第１のＮＭＯＳトランジスタが共にオフすると、前記低電位電源電圧を前記フローティングＰウエル領域に印加する、前記フローティングＰウエル領域の電位調整用の第２のＮＭＯＳトランジスタを、さらに有する。
【００２８】
フローティングＰウエルを用いる態様において、第１のＮＭＯＳトランジスタがオフのときは、第２のＮＭＯＳトランジスタをオンさせて、この第２のＮＭＯＳトランジスタを経由してフローティングＰウエル領域の電位を低電位電源電圧（ＶＳＳ：例えばＧＮＤ）に調整し、ソース・Ｐウエル間の寄生ダイオードを逆バイアスすることによってオンできないようにして回路の安定性（信頼性）の万全を図るものである。
【００２９】
（８）本発明の入力インタフェース回路の他の態様では、前記ノイズ検出用ＰＭＯＳトランジスタは、前記入力端子に接続されている前記ソース端子に、前記高電位電源電圧に前記ノイズ検出用ＰＭＯＳトランジスタの閾値電圧を加算した電圧以上の電圧が印加されることによってオンする。
【００３０】
ノイズ検出用ＰＭＯＳトランジスタは、ソース（第１の端子）の電位が（ＨＶＤＤ＋Ｖｔｈｐ）以上のときにのみオンする。これによって、正規の信号と正極性のノイズとを区別して検出することができる。
【００３１】
（９）本発明の入力インタフェース回路の他の態様では、前記ノイズ検出用ＮＭＯＳトランジスタは、前記入力端子（Ｘ）に接続されている前記ソース端子に、前記低電位電源から前記ノイズ検出用ＮＭＯＳトランジスタの閾値電圧を減算した電圧以下の電圧が印加されることによってオンする。
【００３２】
ノイズ検出用ＮＭＯＳトランジスタは、ソース（第１の端子）の電位が（ＶＳＳ−Ｖｔｈｎ）以下のときにのみオンする。これによって、正規の信号と負極性のノイズとを区別して検出することができる。
【００３３】
（１０）本発明の入力インタフェース回路の他の態様では、前記ノイズキャンセラは、前記第１のスイッチ回路としてのトランスファーゲートと、前記第２のスイッチ回路としてのトランスファーゲートと、前記第１のスイッチ回路の出力端および前記第２のスイッチ回路の共通接続点に入力端が接続された第１のインバータと、前記第１のインバータの出力端に入力端が接続され、出力端が前記第２のスイッチ回路の入力端に接続された第２のインバータと、を有し、前記第１のスイッチ回路の出力信号を前記回路に向けてスルーするか、前記第１のスイッチ回路の出力信号を前記第１および第２のインバータならびに前記第２のスイッチ回路を経由する正帰還経路でラッチするかを切換え可能なスルーラッチと、前記抵抗素子から得られる前記ノイズ検出信号を受ける第３のインバータと、前記第３のインバータの出力端に入力端に接続された第４のインバータと、を有し、記第３のインバータの出力端と前記第４のインバータの入力端との共通接続点ならびに前記第４のインバータの出力端の各々から、前記第１のスイッチ回路および前記第２のスイッチ回路を相補的にオン／オフさせるための切換制御信号を生成する切換回路と、を有する。
【００３４】
ノイズキャンセラの具体的な回路構成例を明確化したものである。すなわち、本態様のノイズキャンセラは、第１および第２のスイッチ回路を含んで構成されるスルーラッチ（保持回路）と、切換回路と、を有する。切換回路は、通常状態には第１のスイッチ回路をオンして入力信号をそのままスルーラッチの出力端子から出力し、ノイズ検出回路によってノイズが検出されたときには第１のスイッチ回路をオフし、第２のスイッチ回路をオンすることで、ノイズが重畳された入力信号の伝送を遮断し、同時に、保持回路において保持されている直前の信号をスルーラッチの出力端子から出力する。このように、汎用性ある簡単な回路によってノイズキャンセル回路を構成することができる。このことは、省電力化や省スペース化の点で有利である。
【００３５】
（１１）本発明の入力インタフェース回路の他の態様では、前記入力端子と前記第１のスイッチとの間に設けられたタイミング調整用の遅延回路を、さらに有する。
【００３６】
第１および第２のスイッチ回路を、どのようなタイミングで相補的にオン／オフさせるかは、ノイズの確実な遮断の実現、ならびにノイズの継続期間において第１のスイッチ回路をオン状態に復帰させてしまう誤動作の確実な防止の観点から重要である。本態様では、入力端子と第１のスイッチ回路との間にタイミング調整用の遅延回路を設ける。これによって、ノイズが第１のスイッチ回路に到達するのが遅れる。よって、ノイズが第１のスイッチ回路に到達するよりも前に第１のスイッチ回路がオフすることを保障することができ、ノイズの確実な遮断が実現される。
【００３７】
（１２）本発明の入力インタフェース回路の他の態様では、前記入力端子にノイズが印加されたことによって前記第１のスイッチ回路の入力端の電位が変化する第１のタイミングよりも前の第２のタイミングにて、前記第１のスイッチ回路がオン状態からオフ状態に移行するように、かつ、前記入力端子にノイズが印加されなくなったことによって前記第１のスイッチ回路の入力端の電位が変化する第３のタイミングよりも後の第４のタイミングにて、前記第１のスイッチ回路がオフ状態からオン状態に復帰するように、前記遅延回路の遅延量ならびに前記抵抗素子の抵抗値が設定される。
【００３８】
タイミング調整用の遅延回路の遅延量、ならびにノイズを検出する抵抗素子（タイミング調整用の抵抗を兼ねる）の抵抗値の双方を最適化することによって、ノイズ検出時には、ノイズが第１のスイッチ回路に到達する前に第１のスイッチ回路がオフし、ノイズが印加されなくなったときは、ノイズが十分に抑制された（ノイズ印加が確実になくなった）後に第１のスイッチ回路がオン状態に復帰するように、タイミングを調整することができる。これによって、ノイズの確実な遮断、ならびにノイズの継続期間において第１のスイッチ回路をオン状態に復帰させてしまう誤動作の確実な防止が実現される。
【００３９】
（１３）本発明の入力インタフェース回路の他の態様では、前記抵抗素子の一端に接続されたタイミング調整回路を、さらに有し、前記タイミング調整回路は、前記タイミング調整用の遅延回路の遅延量よりも大きな遅延量をもつ第１のパスと、前記遅延回路の前記遅延量よりも小さな遅延量をもつ第２のパスと、前記第１のパスからの信号および前記第２のパスからの信号を受けて一つの信号を出力するゲート回路と、を有し、前記入力端子へのノイズ印加に伴って前記ノイズ検出用トランジスタがオンして前記抵抗素子の一端の電圧レベルが変化すると、その電圧変化は、前記第２のパスを経由して伝達され、前記入力端子に前記ノイズが印加されなくなったことに伴って前記ノイズ検出用トランジスタがオフして前記抵抗素子の一端の電圧レベルが変化すると、その電圧変化は、前記第１のパスを経由して伝達される。
【００４０】
前項の態様では、第１のスイッチ回路をオフからオンに復帰させるタイミングは、抵抗素子の時定数に依存していたが、本態様では、抵抗素子の時定数によるタイミング調整の代わりに、遅延の大きな第１のパスと、遅延が小さい第２のパスと、ゲート回路（例えばＮＯＲゲート：論理和ゲートを基本とするゲート回路）と、によって構成されるタイミング調整回路によってタイミングを調整する。これによって、タイミング調整をより高精度に行うことができる。本態様では、タイミング調整回路は、ノイズ検出用のパスに挿入されており、ノイズが検出されたときは、正規の信号パスに挿入されたタイミング調整用の遅延回路よりも小さな遅延量の第１のパスを経由して、迅速にノイズ検出信号が伝達され、第１のスイッチ回路は速やかにオフしてノイズが確実に遮断される。一方、ノイズ検出信号が検出されなくなったときは、その電圧変化は、正規の信号パスに挿入されたタイミング調整用の遅延回路よりも大きな遅延量の第２のパスを経由して伝達される。よって、第１のスイッチ回路の入力端の電位がノイズが無い状態の電位に戻った後に第１のスイッチ回路がオフからオンに切換えられることになり、ノイズが継続している期間に、第１のスイッチ回路がオンに復帰する誤動作が生じず、よってノイズ除去動作に万全を期すことができる。
【００４１】
（１４）本発明の入力インタフェース回路の他の態様では、前記入力端子と前記第１のスイッチ回路との間に設けられたタイミング調整回路をさらに有し、前記タイミング調整回路は、タイミング調整のための所定の遅延量を有する第１の遅延パスと、前記第１の遅延パスよりも小さな遅延量をもつ第２のパスと、前記第１のパスからの信号および前記第２のパスからの信号を受けて一つの信号を出力するゲート回路と、を有し、前記入力端子へのノイズ印加に伴って前記タイミング調整回路の入力端の電圧レベルが変化すると、その電圧変化は、前記第１のパスを経由して伝達され、前記入力端子に前記ノイズが印加されなくなったことに伴って前記タイミング調整回路の入力端の電圧レベルが変化すると、その電圧変化は、前記第２のパスを経由して伝達される。
【００４２】
本態様では、タイミング調整回路を、正規の信号の伝達経路に挿入する。このタイミング調整回路は、所定の遅延量をもつ第１のパスと、遅延が小さい第２のパスと、ゲート回路（例えばＮＡＮＤゲート：論理積ゲートを基本とするゲート回路）と、によって構成する。入力端子に印加されたノイズは、第１のパスを経由して遅延して伝達されるため、第１のスイッチ回路にノイズが到達する前に、第１のスイッチ回路を余裕をもってオフさせることができる。ノイズが印加されなくなったときは、その電圧変化は遅延量が小さな第２のパスを経由して第１の回路スイッチに伝達される。よって、第１のスイッチ回路の入力端の電圧がノイズがないときの電位に戻った後に、第１のスイッチ回路をオフからオンに復帰させることがより容易に行える。
【００４３】
（１５）本発明の入力インタフェース回路の他の態様では、前記入力端子と前記第１のスイッチ回路とを結ぶ経路に挿入された、ヒステリシス特性をもつ入力バッファと、前記入力バッファの出力端に一端が接続された平滑コンデンサと、をさらに有する。
【００４４】
上記の態様では、電源電圧を越える過大なノイズが入力端子に印加されたことを想定しているが、ノイズとしては、電源電圧を越えない小規模のノイズも想定される。このような小規模のノイズも除去するのが好ましい。そこで、正規の信号伝達経路に、入出力特性にヒステリシスをもつ入力バッファ（例えば、シュミット回路）と、平滑コンデンサと、を設ける。入力バッファは、ヒステリシス特性に起因して入力不感帯（つまり、入力信号のレベルが変動しても出力レベルが変化しない入力レンジ）をもっており、小規模のノイズの振幅が、この入力不感帯幅内に収まっていれば、入力バッファからは、その小規模ノイズは出力されない。また、万一、小規模ノイズが出力されたときには、平滑コンデンサによってノイズを平滑することによって、次段の回路に誤った制御信号（リセット信号やチップイネーブル信号等）が入力されることを防止することができる。これによって、入力インタフェース回路のノイズ除去機能の強化を図ることができる。
【００４５】
（１６）本発明の入力インタフェース回路の他の態様では、前記ノイズ検出回路の電源電圧と、前記入力端子からの信号を受ける回路の電源電圧は、別系統の電源電圧である。
【００４６】
入力インタフェースにおいて、例えば、前段部分は第１の電源電圧で動作し、後段部分は別系統の第２の電源電圧で動作し、かつ、集積回路装置内の内部回路も第２の電源電圧で動作する回路系を想定する。別系統の電源電圧で動作する各回路ブロックでは、各回路が独立して動作し、ノイズも独立に発生することから、特にインタフェース回路におけるノイズ対策が重要である。本発明のノイズキャンセラ付きの入力インタフェース回路を採用することによって、別系統の電源系で動作する回路間の、静電気ノイズ等に起因する誤動作を確実に防止することができる。よって、回路の信頼性が向上する。
【００４７】
（１７）本発明の集積回路装置は、本発明の入力インタフェース回路を有する。
【００４８】
本発明のインタフェース回路を搭載することによって、ノイズに起因する内部回路の重大な誤動作（例えば、メモリがリセットされるという誤動作）が生じることがない。よって、集積回路装置の信頼性が向上する。
【００４９】
（１８）本発明の電子機器は、本発明の集積回路装置を有する。
【００５０】
本発明の集積回路装置を搭載することによって、ノイズに起因する電子機器の重大な誤動作（例えば、パネルの表示が消えるという誤動作）が生じることがない。よって、電子機器の信頼性が向上する。
【発明を実施するための最良の形態】
【００５１】
次に、本発明の実施形態について、図面を参照して説明する。なお、以下に説明する本実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成のすべてが、本発明の解決手段として必須であるとは限らない。
【００５２】
（第１の実施形態）
（入力インタフェース回路の全体構成）
図１は、本発明の入出力インタフェース回路の一例を示すブロック図である。入力部には通常静電保護回路が設けられているが、図１では、便宜上、記載を省略する。
【００５３】
図示されるように、ＩＣ（集積回路装置）９０は、リセット信号（ＲＳＰ）等の制御信号（Ｖｉｎ）が入力される入力端子Ｘと、入力インタフェース回路（ブロックＡ）と、内部回路（例えば、メモリを有するゲートアレイからなるロジック回路：ブロックＢ）と、が設けられている。入力インタフェース回路（ブロックＡ）１００は、例えば、集積回路装置９０のパッド(外部接続端子)近傍に配置されるＩ／Ｏセル（入出力セル）である。
【００５４】
図１７で説明したように、正規の制御信号（Ｖｉｎ）の代わりにノイズ（静電気ノイズ等）が入力端子Ｘに入力されたときには、そのノイズによって、例えば、ブロックＢ内のメモリがリセットされる事態が発生する場合があるため、そのような事態の発生を確実に防止するために、入力インタフェース回路（ブロックＡ）には、ノイズ検出回路２００と、ノイズキャンセラ５００と、が設けられている。
【００５５】
ノイズ検出回路２００は、入力端子Ｘに入力されるノイズを、正規の入力信号（Ｖｉｎ）とは区別して検出する。正規の入力信号は、高電位電源（ＶＤＤ）と低電位電源（ＶＳＳ）との間で動作するが、次段の回路ブロックＢ（内部ロジック回路）１１０の動作に重大な影響を与えるようなノイズは、ＶＤＤを超えるピーク電圧値あるいはＶＳＳよりも低い電圧値をもつ場合が多く、その電圧レベルの差に着目して、ノイズ検出回路２００は、ノイズを正規の入力信号と区別して検出する（この点については、後述する）。
【００５６】
ノイズキャンセラ５００は、入力端子ＸとブロックＢ（内部ロジック回路）１１０とを結ぶ正規の信号経路に挿入された第１のスイッチ回路ＳＷ１と、第１のスイッチ回路ＳＷ１に対して相補的にオン／オフされる第２のスイッチ回路ＳＷ２と、２つのインバータ（ＩＮＶ１，ＩＮＶ２）と、スイッチＳＷ１，ＳＷ２を相補的に切換える切換回路３００と、を有する。
【００５７】
切換回路３００は、ノイズ検出回路２００からのノイズ検出信号ＮＬが非アクティブレベル（Ｌ）のときは第１のスイッチ回路ＳＷ１をオンとし、第２のスイッチ回路ＳＷ２をオフとし、また、ノイズ検出信号ＮＬがアクティブレベル（Ｈ）のときは、第１のスイッチ回路ＳＷ１をオフとし、第２のスイッチ回路ＳＷ２をオンとする。
【００５８】
第１のスイッチ回路ＳＷ１がオンのときは、入力端子Ｘに入力される正規の信号（Ｖｉｎ）はスルーされて次段のブロックＢ（内部ロジック回路）１１０に伝達される。
【００５９】
入力端子Ｘにノイズが印加されると、第１のスイッチ回路ＳＷ１が迅速にオフし、ノイズのブロックＢへの伝達が遮断される。第１のスイッチ回路ＳＷ１のオフと同時に第２のスイッチ回路ＳＷ２がオンし、これによって、スイッチＳＷ２および２つのインバータ（ＩＮＶ１，ＩＮＶ２）を経由する正帰還経路が形成され、スイッチＳＷ１の出力端の直前の電圧がラッチされ、そのラッチされた電圧がブロックＢ（内部ロジック回路）１１０に供給される。
【００６０】
このように、図１の入力インタフェース回路によれば、ノイズが入力されると、そのノイズの検出結果に基づいてノイズを遮断すると共に、ノイズのない状態の電圧を出力するため、次段の回路ブロックＢへのノイズ伝達は確実に防止される。
【００６１】
（入力インタフェース回路の具体的な構成例と動作）
図２は、図１の入力インタフェース回路（ブロックＡ）の具体的な回路構成の一例を示す回路図である。
【００６２】
図示されるように、ノイズ検出回路２００は、ソース（第１の端子）が入力端子Ｘに接続され、ゲートが高電位電源電圧（ＨＶＤＤ）ノードに接続されたノイズ検出用のＰチャネルトランジスタＭＰ（Ｎウエルの電位を適応的に調整可能なフローティングＮウエル領域に形成されたＰｔｉＭＯＳトランジスタＦＮＷＬ）と、入力端子Ｘにノイズが印加されたときに、フローティングＮウエル領域の電位を入力端子Ｘの電位と等しくするための電位調整用のＰＭＯＳトランジスタＭ６１と、ノイズ検出用トランジスタＭＰ（ＦＮＷＬ）のドレイン（第２の端子）に一端が接続され、他端が低電位電源電圧（ＶＳＳ）ノードに接続される抵抗素子Ｒ１と、を有している。
【００６３】
ノイズ検出用ＰＭＯＳトランジスタＭＰ（フローティングＮウエルトランジスタＦＮＷＬ）のソース／ドレインは、フローティングＮウエル領域に形成される。ここで、「フローティングウエル領域」とは、「電位が固定されておらず、適応的にその電位を調整可能なウエル領域（広義には半導体基板であり、トランジスタ要素が形成される半導体領域：一般的にはＮ型またはＰ型のいずれか）」である。
【００６４】
電位調整用トランジスタＭ６１は、ノイズ検出用ＰＭＯＳトランジスタＭＰ（ＦＮＷＬ）と同一の製造プロセスで形成される同一サイズのトランジスタであり、ノイズ検出用ＰＭＯＳトランジスタＭＰ（ＦＮＷＬ）と同様に、ソースが入力端子Ｘに接続され、ゲートが高電位電源電圧（ＨＶＤＤ）ノードに接続されている。
【００６５】
また、ノイズキャンセラ５００は、正規の信号経路に挿入されたタイミング調整用の遅延回路８００（ＩＮＶ６〜ＩＮＶ９によって構成される）と、入力信号のスルー／ラッチを切換えることが可能なスルーラッチ４００と、２段のインバータ（ＩＮＶ４，ＩＮＶ５）によって構成される切換回路３００（ノイズ検出経路のタイミング調整回路７００を兼ねる）と、を有する。
【００６６】
第１のスイッチ回路ＳＷ１は、一対のＰＭＯＳトランジスタＰ１／ＮＭＯＳトランジスタＮ１を組み合わせて構成されるトランスファースイッチで構成され、同様に、第２のスイッチ回路ＳＷ２は、一対のＰＭＯＳトランジスタＰ２／ＮＭＯＳトランジスタＮ２を組み合わせて構成されるトランスファースイッチで構成される。
【００６７】
切換回路３００を構成する初段のインバータＩＮＶ４の出力端は、トランスファースイッチを構成するＮＭＯＳトランジスタＮ１のゲートおよびＰＭＯＳトランジスタＰ２のゲートに接続されており、切換回路３００を構成する次段のインバータＩＮＶ５の出力端は、トランスファースイッチを構成するＰＭＯＳトランジスタＰ１のゲートおよびＮＭＯＳトランジスタＮ２のゲートに接続されている。
【００６８】
図２の入力インタフェース回路の動作は以下のとおりである。以下の説明において、ＶｔｈｐはＰＭＯＳトランジスタの閾値電圧である（同様に、ＶｔｈｎはＮＭＯＳトランジスタの閾値電圧である）。
【００６９】
ゲートが高電位電源電位（ＨＶＤＤ）ノードに接続されたノイズ検出用ＰＭＯＳトランジスタＭＰ（フローティングＮウエルトランジスタＦＮＷＬ）は、ソース（第１の端子）の電位が（ＨＶＤＤ＋Ｖｔｈｐ）以上となったときのみオンし、正規の入力信号Ｖｉｎ（電圧レベルはＶＤＤまたはＶＳＳ）が入力されるときはオフ状態を維持する。また、ノイズ検出用ＰＭＯＳトランジスタＭＰ（ＦＮＷＬ）は、高周波応答特性に優れたゲート接地のトランジスタであり、ノイズ印加時において高速なオンが可能である。
【００７０】
ＶｉｎがＬレベル（非アクティブレベル）であるときに、入力端子Ｘに正極性のノイズが印加されると、入力端子Ｘの電圧レベルＳＬはローレベルからハイレベルに変化する。この電圧レベルの変化は、遅延回路８００によって所定量の遅延を与えられて第１のスイッチ回路ＳＷ１に到達する。
【００７１】
一方、入力端子Ｘへのノイズの印加によって、入力端子Ｘの電圧レベルＳＬがＨＶＤＤ＋Ｖｔｈｐ以上に上昇すると、ノイズ検出用トランジスタＭＰ（ＦＮＷＬ）がオンし、ノイズはドレイン（第２の端子）に伝達される。このとき、電位調整用トランジスタＭ６１も同時にオンし、フローティングＮウエルの電圧レベルがノイズ検出用トランジスタのソース（第１の端子）の電圧レベルと同じになり、よって、ソースとフローティングＮウエル間に寄生するＰＮ接合ダイオードＤ１がオンしない（この点については、図５，図６を用いて後述する）。
【００７２】
Ｎウエルの電位が固定（例えばＶＳＳに固定）されていたとすると、ノイズが入力されたときに、ノイズ検出用ＰＭＯＳトランジスタＭＰのソースとＮウエル（広義には基板）との間の寄生ダイオードＤ１がオンして過渡電流が流れる。このとき、電流量を制限する要素が何も無いことから過大な電流が流れて、例えば配線が溶断し素子の破壊が生じる場合があり、あるいはラッチアップの要因となる場合がある。
【００７３】
また、寄生ダイオードＤ１がオンすると、そのダイオードの順方向電圧分だけＮウエル電位が低下し、これによってノイズ検出用ＰＭＯＳトランジスタの閾値電圧に変動が生じる。つまり、入力端子Ｘに印加される電圧レベルが、ＶＤＤ＋Ｖｔｈｐ＋Ｖｆ（Ｖｆは寄生ダイオードの順方向電圧）よりも大きくないとノイズ検出用トランジスタＭＰがオンしないことになり、現実のノイズ検出電圧と設計値との間にずれが生じてしまう。
【００７４】
そこで、Ｎウエル領域の電位を固定せずに、状況に応じて電位を調整可能とすると共に、上述のとおり、電位調整用のＰＭＯＳトランジスタＭ６１を同時にオンさせてフローティングＮウエルの電位をソースと同じ電位にし、寄生ダイオードＤ１のオンを阻止し、過大な電流による素子破壊やＶｔｈの変動を防止する。
【００７５】
ノイズ検出用ＰＭＯＳトランジスタＭＰがオンすると、抵抗素子Ｒ１の一端の電位（ｂ点の電位）が上昇し、これによって、ノイズ検出信号がアクティブレベル（Ｈ）となる。
【００７６】
ここで、ノイズの検出信号ＮＬを生成する抵抗素子Ｒ１は、以下の４つの機能を併せ持つ。すなわち、「プルダウン抵抗：ノイズがないときにノイズ検出経路の電圧レベルをグランドに固定する働きをもつ抵抗）」としての機能と、「放電抵抗（ノイズ入力時において、その過大なノイズエネルギを交流接地に速やかに逃がし、ノイズ検出用トランジスタＭＰ等の破壊を防ぐ働きをもつ抵抗）」としての機能と、「センシング抵抗（ノイズ電流が流れているときにノイズ検出経路の電圧レベルを変化させることによってノイズ検出信号ＮＬを生成する働きをもつ抵抗）」としての機能と、「時定数設定抵抗（ノイズ検出信号がアクティブレベルになった後、非アクティブレベルに復帰するまでの復帰時間を調整する働きをもつ抵抗）」としての機能と、を併せ持つ。
【００７７】
抵抗素子Ｒ１の抵抗値は、かなりの高抵抗に設定される。よって、ノイズが入力されたとき、ｂ点（抵抗素子Ｒ１の一端）の電位は急速に立ち上り、これによって、速やかに第１のスイッチ回路ＳＷ１をオフすることができる。
【００７８】
一方、ノイズが去った後は、電荷の接地への放電が緩やかであることから、ｂ点の電位は徐々に立ち下がることになり、これによって、ノイズが十分に低下した後に第１のスイッチ回路ＳＷ１をオンに復帰させることができる（この点については、図４を用いて、後により具体的に説明する）。
【００７９】
このように、抵抗素子Ｒ１は多くの機能を集約しており、これによって、簡素化された構成でもって、回路に悪影響を生じさせることなく、ノイズを迅速かつ確実に検出することができる。さらに、抵抗素子Ｒ１の抵抗値を最適化することによって、ノイズが去った後のノイズキャンセラの復帰タイミングも調整することも可能となる。
【００８０】
ノイズキャンセラ５００は、上述のとおり、第１および第２のスイッチ回路（ＳＷ１，ＳＷ２）を含んで構成されるスルーラッチ（保持回路）４００と、切換回路３００（タイミング調整回路７００としての機能も併せ持つ）と、を有する。切換回路３００は、通常状態には第１のスイッチ回路ＳＷ１をオンして入力信号をそのままスルーラッチの出力端子から出力し、ノイズ検出回路２００によってノイズが検出されたときには第１のスイッチ回路をオフし、第２のスイッチ回路をオンすることで、ノイズが重畳された入力信号の伝送を遮断し、同時に、スルーラッチ（保持回路）４００において保持されている直前の信号を、出力段のインバータＩＮＶ３を経由してスルーラッチの出力端子（Ｙ）から出力する（図３（Ａ），（Ｂ）参照）。
【００８１】
このように、汎用性ある簡単な回路によって高性能なノイズキャンセラを構成することができ、このことは、省電力化や省スペース化の点で有利である。
【００８２】
また、上述のとおり、図２の入力インタフェース回路では、入力端子Ｘと第１のスイッチ回路ＳＷ１との間に、タイミング調整用の遅延回路８００（４段のインバータＩＮＶ６〜ＩＮＶ９により構成される）が設けられている。
【００８３】
第１および第２のスイッチ回路（ＳＷ１，ＳＷ２）を、どのようなタイミングで相補的にオン／オフさせるかは、ノイズの確実な遮断の実現、ならびにノイズの継続期間において第１のスイッチ回路ＳＷ１をオン状態に復帰させてしまう誤動作の確実な防止の観点から重要である。
【００８４】
そこで、入力端子Ｘと第１のスイッチ回路ＳＷ１との間にタイミング調整用の遅延回路８００を設けるものである。これによって、ノイズが第１のスイッチ回路ＳＷ１に到達するタイミングが遅れる。その遅れている期間中に、第１のスイッチ回路ＳＷ１をオンからオフに移行させることは、ノイズ検出信号ＮＬが高速に得られることを考慮すれば容易である。
【００８５】
よって、ノイズが第１のスイッチ回路ＳＷ１に到達するよりも前に第１のスイッチ回路ＳＷ１をオフ状態とすることを保障することができ、したがって、ノイズの確実な遮断が実現される。
【００８６】
図３（Ａ），図３（Ｂ）は、スルーラッチの動作を示す回路図である。図３（Ａ），図３（Ｂ）において、信号が伝達される様子を太線の矢印または太線の破線で示す。
【００８７】
図３（Ａ）に示すように、通常状態（ノイズが無い状態）では、第１のスイッチ回路ＳＷ１がオンし、入力信号は、そのままスルーラッチの出力端子Ｙから出力される。また、図３（Ｂ）に示すように、ノイズ検出時には、直前の信号（ノイズが無い状態の信号）がラッチされ、そのラッチされている電圧が出力端子Ｙから出力される。
【００８８】
図４は、図２の入力インタフェース回路における各部の電圧変化のタイミングを示すタイミング図である。図４において、Ｖｔｈ（ｉｎｖ）は、インバータのＨ／Ｌの判定閾値（ここでは、電源電圧の中点電圧とする）である。
【００８９】
入力端子Ｘに正極性のノイズが印加されると、入力端子Ｘの電圧は急速に立ち上がり、時刻ｔ１にインバータ（ＩＮＶ６〜ＩＮＶ９）のＨ／Ｌの判定閾値に達し、時刻ｔ２に高電位電源電圧（ＨＶＤＤ）に達する。
【００９０】
点ａ（第１のスイッチ回路ＳＷ１の入力端）の電圧は、時刻ｔ１から遅延回路８００による遅延時間Ｔ１経過後の時刻ｔ５にハイレベルに立ち上がる。
【００９１】
一方、点ｂ（抵抗素子Ｒ１の一端）の電圧レベルは、抵抗素子Ｒ１が高抵抗であることから、ノイズの電圧レベルが高電位電源電圧（ＨＶＤＤ）を超えるタイミングｔ２を起点として速やかにハイレベルに立ち上がり、時刻ｔ３において、インバータＩＮＶ４の閾値電圧（Ｖｔｈ（ｉｎｖ））を超える。
【００９２】
点ｃの電圧レベル（トランスファースイッチＳＷ１を構成するＰＭＯＳトランジスタＰ１のゲート電圧ならびにトランスファースイッチＳＷ２を構成するＮＭＯＳトランジスタＮ２のゲート電圧）は、切換回路３００（タイミング調整回路７００を兼ねる）による若干の遅延の後、時刻ｔ４においてハイレベルとなり、このタイミングで、第１のスイッチ回路ＳＷ１はオンからオフに移行し、第２のスイッチ回路ＳＷ２がオフからオンに移行する。これによって、ノイズの伝達が遮断されると共に、直前の電圧のラッチモードに切り換わる。
【００９３】
ノイズが第１のスイッチ回路ＳＷ１に到達するタイミング（時刻ｔ５）よりも以前のタイミング（時刻ｔ４)において第１のスイッチ回路ＳＷ１がオフ状態に移行するため、ノイズは確実に遮断され、ノイズによって回路ブロックＢ（内部ロジック回路）１１０が誤動作することがない。
【００９４】
また、入力端子Ｘにノイズが印加されなくなると、点ａ（第１のスイッチ回路ＳＷ１の入力端）の電圧は、時刻ｔ７から遅延回路８００による遅延時間Ｔ１経過後の時刻ｔ８においてローレベルに立ち下がる。
【００９５】
一方、時刻ｔ６において点ｂ（抵抗素子Ｒ１の一端）の電圧レベルが高電位電源電圧（ＨＶＤＤ）を下回ると、ノイズ検出用トランジスタＭＰがオフし、抵抗素子Ｒ１からの電荷の放電によって、点ｂの電圧レベルは徐々に低下する。抵抗素子Ｒ１の抵抗値がかなり高く設定されており、このために、抵抗素子Ｒ１を介した電荷の接地への放電が緩やかであることから、ｂ点の電圧レベルは徐々に立ち下がる。ｂ点の電圧レベルがＶｔｈ（ｉｎｖ）を下回るのは時刻ｔ９である。
【００９６】
点ｃの電圧レベル（トランスファースイッチＳＷ１を構成するＰＭＯＳトランジスタＰ１のゲート電圧ならびにトランスファースイッチＳＷ２を構成するＮＭＯＳトランジスタＮ２のゲート電圧）は、切換回路３００（タイミング調整回路７００を兼ねる）による若干の遅延の後、時刻ｔ１０においてローレベルとなり、このタイミングで、第２のスイッチ回路ＳＷ１はオフからオンに移行し、第２のスイッチ回路ＳＷ２がオンからオフに移行する。これによって、スルーラッチ４００はラッチモードからスルーモードに復帰する。
【００９７】
上述のとおり、第１のスイッチ回路ＳＷ１は、ｔ９から若干遅れた時刻ｔ１０にオン状態に復帰する。ノイズのない電圧レベルは、時刻ｔ８にスイッチ回路ＳＷ１の入力端に到達しているため、第１のスイッチ回路ＳＷ１がオン状態に復帰したときにはノイズは残っておらず、何ら問題はない。
【００９８】
このように、ノイズが検出されなくなったタイミングから所定時間（十分な時間）が経過した後に、第１のスイッチ回路ＳＷ１をオン状態に復帰させることができ、よって、遅延しているノイズが誤って出力されるという事態が生じない。
【００９９】
以上のようなタイミング制御は、抵抗素子Ｒ１の抵抗値と遅延回路８００の遅延量とを適切に設定することによって、容易に実現される。
【０１００】
（フローティングＮウエル領域の電位の最適化）
図５（Ａ），図５（Ｂ）は、ノイズ検出用トランジスタにおけるフローティングＮウエル領域の、ノイズ検出時の電位調整について説明するための図である。図５（Ａ）は、図２のノイズ検出回路２００の構成を示している（図２と共通する部分には同じ参照符号を付してある）。
【０１０１】
図５（Ｂ）は、ノイズ検出トランジスタ（ＭＰ）のデバイス構造（およびノイズ検出時の電位調整用トランジスタ（Ｍ６１）の接続状態）を示している。
【０１０２】
図示されるように、Ｐ型基板３１０にフローティングＮウエル領域３２０が設けられ、フローティングＮウエル領域３２０にソース領域／ドレイン領域（３２２ａ，３２２ｂ）が形成されている。
【０１０３】
Ｐ型基板３１０の表面はゲート絶縁膜３２４にて覆われており、ゲート絶縁膜３２４上に、ポリシリコン等からなるゲート電極３２６が形成されている。
【０１０４】
フローティングＮウエル領域３２０には、コンタクト用のＮ＋拡散層３２３が設けられ、このＮ＋拡散層３２３には配線Ｌ１０が接続されており、この配線Ｌ１０の端部は、例えば、他の回路に接続され、その結果として所定の電圧レベルとなっている。
【０１０５】
ソース／ドレイン領域３２２ａ，３２２ｂとフローティングＮウエル領域３２０との接合面には、寄生ダイオード（寄生ＰＮ接合ダイオード）Ｄ１，Ｄ２が存在する。
【０１０６】
入力端子Ｘにノイズが入力されてノイズ検出用ＰＭＯＳトランジスタＭＰ（フローティングＮウエルトランジスタＦＮＷＬ）がオンしたときに、ソース３２２ａとＮウエル（広義には基板）３２０との間の寄生ダイオードがオンすると、電流量を制限する要素が何も無いことから、例えば、図５（Ｂ）に示すように、配線Ｌ１０を経由して過大な電流Ｉ１が流れ、例えば配線が溶断して素子の破壊が生じる場合があり、あるいはラッチアップの要因となる場合がある。
【０１０７】
また、寄生ダイオードＤ１がオンすると、そのダイオードの順方向電圧分だけＮウエル電位が低下し、これによってノイズ検出用トランジスタの閾値電圧に変動が生じる。つまり、入力端子Ｘに印加される電圧レベルが、ＶＤＤ＋Ｖｔｈｐ＋Ｖｆ（Ｖｆは寄生ダイオードの順方向電圧）よりも大きくないとノイズ検出用トランジスタＭＰがオンしないことになり、現実のノイズ検出電圧と設計値との間にずれが生じてしまう。
【０１０８】
そこで、そこで、Ｎウエル領域３２２ａの電位を固定せずに、状況に応じて電位を調整可能とすると共に、上述のとおり、ノイズ検出用トランジスタＭＰがオンすると同時に電位調整用のトランジスタ（第１の電位調整用トランジスタ）Ｍ６１もオンさせ、これによってフローティングＮウエル領域３２０の電位をソース領域３２２ａと同じ電位にし、寄生ダイオードＤ１のオンを防止し、過大な電流による素子破壊や閾値の変動を防止する。上述のとおり、フローティングウエル領域３２０は、「電位が固定されておらず、適応的にその電位を調整可能なウエル領域（広義には半導体基板であり、トランジスタ要素が形成される半導体領域：一般的にはＮ型またはＰ型のいずれか）」である。
【０１０９】
図６（Ａ），図６（Ｂ）は、ノイズ検出用トランジスタにおけるフローティングＮウエル領域の、ノイズ検出時およびノイズが印加されないときの電位調整について説明するための図である。
【０１１０】
図６（Ａ）および図６（Ｂ）では、図５（Ａ），図５（Ｂ）の構成に加えて、ノイズが印加されない状態でのフローティングＮウエル領域３２０の電位を調整するための電位調整用ＰＭＯＳトランジスタ（第２の電位調整用ＰＭＯＳトランジスタ）Ｍ６３が設けられている。
【０１１１】
第２の電位調整用ＰＭＯＳトランジスタＭ６３は、ゲートが入力端子Ｘに接続され、ソース（第１の端子）が高電位電源電圧ＨＶＤＤに接続され、ドレイン（第２の端子）がフローティングＮウエル領域３２０に接続されている。
【０１１２】
図５（Ａ），図５（Ｂ）の回路構成では、第１の電位調整用ＰＭＯＳトランジスタＭ６１がオフしているとき（このときはノイズ検出用ＰＭＯＳトランジスタもオフしている）は、フローティングＮウエル領域の電位は不定となる。このことが特に問題となる訳ではないが、何らかの回路動作上の不都合が生じる場合がないとは言い切れない。
【０１１３】
そこで、図６（Ａ），図６（Ｂ）では、電位調整用の第２のＰＭＯＳトランジスタＭ６３を追加し、第１の電位調整用ＰＭＯＳトランジスタＭ６１がオフのときは、第２のＰＭＯＳ電位調整用トランジスタＭ６３をオンさせて、この第２の電位調整用ＰＭＯＳトランジスタＭ６３を経由してフローティングＮウエル領域３２０の電位を高電位電源電圧（ＨＶＤＤ）に調整する。
【０１１４】
図６（Ｂ）から明らかなように、第２の電位調整用ＰＭＯＳトランジスタＭ６３がオンすると、フローティングＮウエル領域３２０の電位はＨＶＤＤとなり、これによって、寄生ダイオードＤ１，Ｄ２は共に逆バイアスされ、寄生ダイオードを経由した電流パスが形成されることが確実に防止される。
【０１１５】
図６（Ａ），図６（Ｂ）の構成によれば、ノイズが印加された場合、ノイズが印加されない場合の双方においてフローティングＮウエル領域３２０の電位が安定化される。これによって、ウエル領域に起因して周辺回路に悪影響が及ぶ心配が全くなくなり、回路の安定性（信頼性）をより高めることができる。
【０１１６】
（タイミング調整回路をノイズ検出経路に挿入する例）
図７は、第１および第２のスイッチ（ＳＷ１，ＳＷ２）を相補的にオン／オフするタイミングを最適化する方法の他の例を示す回路図である。
【０１１７】
図２の入力インタフェース回路では、第１のスイッチ回路ＳＷ１をオフからオンに復帰させるタイミングは、抵抗素子Ｒ１の時定数に依存していたが、図７の入力インタフェース回路では、抵抗素子Ｒ１の抵抗値を低く設定して時定数を小さくし、その代わりに、ノイズ検出用のパスに、タイミング調整回路７０２を挿入している。
【０１１８】
タイミング調整回路７０２は、タイミング調整用の遅延回路８００の遅延量よりも大きな遅延量をもつ第１のパス（ＩＮＶ１０〜ＩＮＶ１３を経由するパス）と、遅延回路８００の遅延量よりも小さな遅延量をもつ第２のパス（ＩＮＶ１０〜ＩＮＶ１３をバイパスするパス）と、前記第１のパスからの信号および前記第２のパスからの信号を受けて一つの信号を出力するゲート回路（具体的にはＮＯＲゲート：論理和ゲートを基本とするゲート回路）ＮＯＲ１と、を有する。
【０１１９】
ノアゲートＮＯＲ１の出力電圧は、入力端子Ｇの電圧レベルがＨとなったときにＨからＬに変化し、一方、２つの入力端子（Ｆ，Ｇ）の双方の電圧レベルがＬになったときのみ、ＬからＨに変化する。
【０１２０】
したがって、ノイズ検出用トランジスタＭＰがオンして抵抗素子Ｒ１の一端（ｂ点）の電圧レベルがＬからＨに変化すると、その電圧変化は、第２のパス（遅延が小さなパス）を経由して速やかに伝達され、入力端子Ｇの電圧レベルがＬからＨに変化する。よって、ＮＯＲ１の出力の電圧レベルは、ＨからＬに変化し、これによってノイズが迅速に検出される。
【０１２１】
一方、ノイズが印加されなくなったことに伴って、ノイズ検出用トランジスタＭＰがオフして抵抗素子の一端（ｂ点）の電圧レベルがＨからＬに変化すると、その電圧変化は、第１のパス（ＩＮＶ１０〜ＩＮＶ１３を経由するパス）を経由してＮＯＲ１の入力端子Ｆに伝達されることになる。入力端子Ｇの電圧は、より早いタイミングでＬに反転しており、入力端子Ｆの電圧レベルがＬに変化するのを待って、ＮＯＲ１の出力の電圧レベルがＬからＨに復帰する。ノイズが検出されなくなったことを示す電圧変化は、実質的に、第１のパスを経由してＮＯＲ１に伝達されたことになる。
【０１２２】
図７の場合、抵抗素子Ｒ１の抵抗値を小さく設定して放電時定数を低下させ、その代わりに、タイミング調整回路７０２におけるインバータ（ＩＮＶ１０〜ＩＮＶ１３）の遅延量と、遅延回路８００におけるインバータ（ＩＮＮＶ６〜ＩＮＶ９）による遅延量によって、高精度に、第１および第２のスイッチ（ＳＷ１，ＳＷ２）のオン／オフのタイミングを調整することができる。
【０１２３】
（タイミング調整回路を正規の信号経路に挿入する例）
図８は、第１および第２のスイッチ（ＳＷ１，ＳＷ２）を相補的にオン／オフするタイミングを最適化する方法のさらに他の例を示す回路図である。
【０１２４】
図８では、タイミング調整回路８１０を正規の入力信号側に設けている。タイミング調整回路８１０は、タイミング調整のための所定の遅延量を有する第１の遅延パス（ＩＮＶ１４〜ＩＮＶ１７を経由するパス）と、第１の遅延パスよりも小さな遅延量をもつ第２のパス（ＩＮＶ１４〜ＩＮＶ１７をバイパスするパス）と、第１のパスからの信号および第２のパスからの信号を受けて一つの信号を出力するゲート回路（具体的にはＮＡＮＤゲート：論理積ゲートを基本とするゲート回路）と、を有する。
【０１２５】
ナンドゲートＮＡＮＤ１の出力の電圧レベルは、入力端子Ｙの電圧レベルがＬとなったときにＬからＨに変化し、一方、２つの入力端子（Ｘ，Ｙ）の双方の電圧レベルがＨになったときのみ、ＨからＬに変化する。
【０１２６】
タイミング調整回路を、正規の信号の伝達経路に挿入する。このタイミング調整回路は、所定の遅延量をもつ第１のパスと、遅延が小さい第２のパスと、ゲート回路（具体的にはＮＡＮＤゲート：論理積ゲートを基本とするゲート回路）と、によって構成する。
【０１２７】
入力端子Ｘに印加された正極性のノイズは、実質的に第１のパスを経由して遅延して伝達されるため、第１のスイッチ回路ＳＷ１にノイズが到達する前に、第１のスイッチ回路ＳＷ１を余裕をもってオフさせることが容易化される。
【０１２８】
また、ノイズが印加されなくなったときは、その電圧変化は遅延量が小さな第２のパスを経由して速やかに伝達される。よって、第１のスイッチ回路ＳＷ１の入力端（ａ点）の電圧がノイズがないときの電位に戻った後に、第１のスイッチ回路をオフからオンに復帰させることがより容易に行える（つまり、第１のスイッチ回路ＳＷ１をオン状態に復帰させたときに、遅延したノイズが残存している事態が防止される）。よって、第１および第２のスイッチ回路（ＳＷ１，ＳＷ２）のオン／オフのタイミングをより容易に最適化することができる。
【０１２９】
（シュミット回路を正規の信号経路に挿入した構成）
図９は、シュミット回路を正規の信号経路に挿入した構成をもつ入力インタフェース回路を示す回路図である。
【０１３０】
図示されるように、入力端子Ｘと第１のスイッチ回路ＳＷ１とを結ぶ正規の信号経路には、入出力特性としてヒステリシス特性をもつ入力バッファＳＨと、入力バッファＳＨの出力端に一端が接続された平滑コンデンサＣ１０と、が設けられている。
【０１３１】
上述の入力インタフェース回路では、電源電圧を越える過大なノイズが入力端子に印加されたことを想定しているが、ノイズとしては、電源電圧を越えない小規模のノイズも想定される。このような小規模のノイズも除去するのが、次段の回路の誤動作をより確実に防止する観点から好ましいといえる。
【０１３２】
そこで、正規の信号伝達経路に、入出力特性にヒステリシスをもつ入力バッファ（例えば、シュミット回路）ＳＨと、平滑コンデンサＣ１０と、を設ける。入力バッファＳＨは、ヒステリシス特性に起因して入力不感帯（つまり、入力信号のレベルが変動しても出力レベルが変化しない入力レンジ）をもっており、小規模のノイズの振幅が、この入力不感帯幅内に収まっていれば、入力バッファＳＨからは、その小規模ノイズは出力されない。
【０１３３】
また、万一、小規模ノイズが出力されたときには、平滑コンデンサＣ１０によってノイズを平滑することによって、次段の回路（回路ブロックＢ）に誤った制御信号（リセット信号やチップイネーブル信号等）が入力されることを防止することができる。これによって、入力インタフェース回路のノイズ除去機能の強化を図ることができる。
【０１３４】
（第２の実施形態）
前掲の実施形態では、高電位電源電圧（ＨＶＤＤ）を超える正極性のノイズをキャンセルする場合について説明したが、本実施形態では、低電位電源（ＶＳＳ：例えばＧＮＤ）よりも低い負極性のノイズをキャンセルする場合について説明する。
【０１３５】
本実施態様では、フローティングＰウエルを使用し、ノイズ検出用トランジスタならびに第１および第２の電位調整用トランジスタとしてＮＭＯＳトランジスタを使用する。また、抵抗素子としてプルアップ抵抗を用いる。得られる効果は、前掲の実施形態と実質的に同じである。
【０１３６】
図１０は、低電位電源電圧よりも低い負極性のノイズをキャンセルするノイズキャンセラをもつ入力インタフェース回路の構成を示す回路図である。
【０１３７】
図１０の入力インタフェース回路の基本的構成は、図２の入力インタフェース回路の構成と同じであるが、図１０の場合、ノイズ検出回路２０２の構成が、図２とは異なっている。
【０１３８】
すなわち、図１０のノイズ検出回路２０２は、ゲートが接地（グランドに接続）されたＮＭＯＳトランジスタＭＮ（フローティングＰウエル領域にソース・ドレインが形成されたフローティングＰウエルトランジスタＦＰＷＬ：電位調整用トランジスタは記載を省略する）と、一端が高電位電源電圧（ＨＶＤＤ）のノードに接続された抵抗素子Ｒ２と、を有する。
【０１３９】
ノイズ検出用トランジスタ（ＮＭＯＳトランジスタ）ＭＮは、入力端子Ｘの電圧が、（ＧＮＤ−Ｖｔｈｎ）以下となったときにオンし、これによって、抵抗素子Ｒ２の一端の電圧がＨからＬ（ノイズ検出時のアクティブレベル）に変化する。
【０１４０】
図１１は、図１０の入力インタフェース回路の各部の電圧変化のタイミングを示すタイミング図である。図１１に示されるように、入力端子Ｘには、低電位電源（ＧＮＤ）よりも低いノイズが入力されると、そのノイズは、遅延回路８００の遅延量Ｔ１だけ遅延して伝達され、一方、ノイズ検出用トランジスタＭＮがオンして、点ｂの電圧は、時刻ｔ１２から降下を開始し、時刻ｔ１４には、第１のスイッチ回路ＳＷ１がオンからオフに移行する。
【０１４１】
同様に、ノイズが印加されなくなると、点ａの電圧は時刻ｔ１８に元の電圧レベルに戻り、時刻ｔ２０に第１のスイッチ回路ＳＷ１がオフからオンに復帰する。なお、図１１のｔ１１〜ｔ２０は、図４のｔ１〜ｔ１０に対応する。
【０１４２】
図１２（Ａ），図１２（Ｂ）はフローティングＰウエルトランジスタを用いたノイズ検出回路の構成例を示す回路図である。
【０１４３】
図１２（Ａ）は、図５（Ａ）の回路構成に対応する。図示されるように、ノイズ検出用ＮＭＯＳトランジスタ（ＭＮ）のフローティングＰウエル領域の電位を調整するために第１の電位調整用ＮＭＯＳトランジスタＭ７１が設けられている。
【０１４４】
図１２（Ｂ）は、図６（Ａ）の回路構成に対応する。図１２（Ｂ）では、ノイズが検出されないときのフローティングＰウエルの電位を調整するための第２の電位調整用ＮＭＯＳトランジスタＭ７３が追加されている。ノイズが検出されないときは、第２の電位調整用ＮＭＯＳトランジスタＭ７３がオンして、フローティングＰウエル領域の電圧レベルはグランドレベルに調整される。これによって、寄生ダイオードが逆バイアスされ、寄生ダイオードを経由した電流パスの発生が確実に防止される。
【０１４５】
なお、負極性のノイズを除去する構成をもつ入力インタフェース回路においても、図７〜図９の各々に示したのと同様の回路構成を採用することができる。
【０１４６】
（第３の実施形態）
本実施形態では、本発明の入力インタフェース回路を搭載する集積回路装置（ＩＣ）のレイアウト構成例や、入力インタフェース回路（Ｉ／Ｏセル）における構成のバリエーションについて説明する。
【０１４７】
図１３は、本発明の入力インタフェース回路を搭載する集積回路装置（ＩＣ）のレイアウト構成例を説明するための図である。
【０１４８】
図１３の集積回路装置（ＩＣ）９０のチップ周辺には、入力インタフェース回路としてのＩ／Ｏセル１００ａ〜１００ｄが設けられている。チップの中央には、ゲートアレイ等のセミカスタムＩＣ設計手法によって形成される内部ロジック回路１１０をもつコア回路６１０が設けられている。
【０１４９】
図１３では、Ｉ／Ｏセル（１００ａ〜１００ｄ）とコア回路６１０とは別系統の電源により動作する。すなわち、Ｉ／Ｏセル（１００ａ〜１００ｄ）は、高電位電源電圧（ＨＶＤＤ：例えば３Ｖ）で動作し、コア回路６１０は低電位電源電圧（ＬＶＤＤ：例えば１．８Ｖ）で動作する。なお、Ｉ／Ｏセル（１００ａ〜１００ｄ）は、出力段にレベルシフト回路（不図示）を備えており、このレベルシフト回路は、高電位電源電圧（ＨＶＤＤ）で動作する。
【０１５０】
すなわち、図１３のＩＣでは、Ｉ／Ｏセル（入力インタフェース回路）の前段部分は第１の電源電圧で動作し、後段部分は第２の電源電圧で動作し、かつ、集積回路装置内の内部回路も第２の電源電圧で動作する回路系となっている。
【０１５１】
このような別系統の電源電圧で動作する回路ブロックでは、各回路が独立して動作し、ノイズも独立に発生することから、特にインタフェース回路（Ｉ／Ｏセル）におけるノイズ対策が重要である。
【０１５２】
本発明のノイズキャンセラ付きのＩ／Ｏセル（入力インタフェース回路）１００ａ〜１００ｄを採用することによって、別系統の電源系で動作する回路間の、静電気ノイズ等に起因する誤動作を確実に防止することができる。よって、回路の信頼性が向上する。
【０１５３】
また、図１３において、仮に、Ｉ／Ｏセル（入力インタフェース回路）１００ａ，１００ｂと、内部ロジック１１０とを結ぶ経路（図中、太線で示される経路）がクリティカルパス（ノイズによって内部回路に重大な誤動作が生じる可能性がある重要な信号経路）であり、もう一つの経路は、クリティカルパスではないときは、本発明のノイズキャンセラを搭載したＩ／Ｏセルは、クリティカルパスのみに設けてもよい。この場合、Ｉ／Ｏセルの占有面積の増加を最小化することができる。
【０１５４】
図１４は、本発明のノイズキャンセラを搭載したＩ／Ｏセルをクリティカルパスのみに設ける場合に、フローティングウエルと、電位が固定された通常のウエルとを選択的に形成する方法を説明するための図である。
【０１５５】
本発明のノイズキャンセラを搭載したＩ／Ｏセルをクリティカルパスのみに設ける場合には、そのクリティカルパスに介在するＩ／Ｏセルには、フローティングウエルを形成する必要があり、クリティカルパス以外のパスに介在するＩ／Ｏセルには、通常の電位固定のウエルを形成する必要がある。
【０１５６】
図１３の場合、Ｉ／Ｏセル１００ａ〜１００ｄもゲートアレイ的な手法で形成されるため、配線形態を変更するだけで、ウエルの使い分けは簡単に行うことができる。図１４（Ａ）ではフローティングＮウエルが構築されている。図１４（Ｂ）では、配線を変更してフローティングＮウエル３２０をＨＶＤＤに接続することによって、通常の電位固定のＮウエルが構築されている。
【０１５７】
本発明のノイズキャンセラをもつ入力インタフェース回路を集積回路装置（ＩＣ）９０に搭載することによって、ノイズに起因する内部回路の重大な誤動作（例えば、メモリがリセットされるという誤動作）が生じることがない。よって、集積回路装置（ＩＣ）９０の信頼性が向上する。
【０１５８】
（第４の実施形態）
本実施形態では、本発明の入力インタフェース回路を内蔵する集積回路装置（ＩＣ）を搭載した電子機器の例について説明する。この電子機器は、超小型軽量であるにもかかわらず、例えばＥＳＤパルス（静電気放電パルス）の入力によって誤動作することがなく、ＥＳＤに対する信頼性が保障されることになる。例えば、ノイズに起因してパネルの表示が消えるという誤動作が生じることがなく、よって、電子機器の信頼性が向上する。
【０１５９】
図１５（Ａ）〜図１５（Ｃ）は各々、本発明の誤動作防止回路を搭載した電子機器の例の外観を示す図である。
図１５（Ａ）は、電子機器の１つである携帯電話９５０の外観図の例を示している。この携帯電話９５０は、入力部として機能するダイヤルボタン９５２や、電話番号や名前やアイコンなどを表示するＬＣＤ９５４や、音出力部として機能し音声を出力するスピーカ９５６を備える。
【０１６０】
また、図１５（Ｂ）は、電子機器の１つである携帯型ゲーム装置９６０の外観図の例を示している。この携帯型ゲーム装置９６０は、入力部として機能する操作ボタン９６２、十字キー９６４や、ゲーム画像を表示する画像出力部９６６や、音出力部として機能しゲーム音を出力するスピーカ９６８を備える。
【０１６１】
また、図１５（Ｃ）は、電子機器の１つである携帯用情報機器（ＰＤＡ）９７０の外観図の例を示している。この携帯用情報機器（ＰＤＡ）９７０は、入力部として機能するキーボード９７２や、文字、数字、グラフィックなどを表示する画像出力部９７４、音出力部９７６を備える。
【０１６２】
なお、図１５（Ａ）、図１５（Ｂ）、図１５（Ｃ）に示すもの以外にも、本発明を適用することが可能である。例えば、パーソナルコンピュータ、ページャー、電子卓上計算機、タッチパネルを備えた装置、プロジェクタ、ワードプロセッサ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、カーナビゲーション装置等の電子機器にも、本発明を適用することが可能である。
【０１６３】
以上説明したように、本発明の実施態様によれば、以下の主要な効果を得ることができる。但し、以下の効果は一例であり、また、すべての効果が同時に得られるとは限らず、以下の効果の列挙が、本発明の技術的範囲を不当に解釈する根拠とされてはならない。
（１）ノイズを検出し、ノイズが継続している期間においてノイズキャンセル回路によって信号伝送を遮断することから、ノイズの継続時間に関係なく、回路ブロック間の誤った信号伝送を確実に阻止することができる。また、例えば、正規の入力信号がアクティブ（例えばリセット信号がＨ）のときに、連続するパルス状のノイズが入力されるような特殊な場合も想定され得るが、本発明のノイズキャンセラは、ノイズを検出する毎に信号伝達経路を遮断し、直前の電圧レベルを保持するため、振動するノイズであっても確実に除去することができ、何ら問題は生じない。
（２）正極性／負極性のノイズのいずれにも対応可能である。
（３）ノイズ検出信号の生成に際しタイミング制御を行い、特に、ノイズキャンセル回路への入力信号の遅延と組み合わせることによって、回路ブロックＡから回路ブロックＢへの誤った信号（ノイズ）の伝送を、より確実に防止することができる。
（４）ノイズキャンセル回路を保持回路（スルーラッチ）で構成することによって、簡単な回路によってノイズを除去できる。
（５）正極性パルスが重畳されたノイズを検出する方式として、ゲート接地のスイッチングトランジスタを使用し、ソース電位とゲート電位の比較によってスイッチングトランジスタを高速にオンさせ、プルダウン（あるいはプルアップ）抵抗により形成される経路にノイズをすみやかに吸収させると共に、プルダウン（プルアップ）抵抗の一端の電位変化を論理ゲートによって検出することによってノイズを検出する方式を採用することによって、簡素化された構成によって、回路を破壊から守りつつ、高速かつ効率的にノイズを検出することができる。
（６）ノイズ検出用トランジスタとして、フローティングウエル方式のスイッチングトランジスタを採用すると共に、基板（ウエル）領域の電位を調整するためのトランジスタを設けてゲート直下の基板（ウエル領域）の電位を常に安定化させる（最適化する）ことによって、ノイズの入力の際に、他の回路に悪影響を与えることがなく、安心して本発明の入出力インタフェース回路を利用することができる。
（７）遅延回路の遅延量と抵抗素子の抵抗値の最適化、あるいは、工夫された構成をもつタイミング調整回路の採用によって、ノイズキャンセラを構成する２つのスイッチ回路のオン／オフのタイミングを容易に最適化することができる。
（８）本発明の入出力インタフェース回路は、素子数が少なくコンパクトであるため、ゲートアレイ等のＩ／Ｏセルや内部ロジック回路に容易に配置することができる。
（９）本発明によって、信号入力端子に静電気ノイズが印加された場合に、その静電気ノイズの内部回路への伝達を未然に、かつ確実に防止することができる入力インタフェース回路を提供することができる。
（１０）本発明によって、集積回路装置ならびに電子機器の、ノイズに起因する誤動作を確実に防止することができ、その信頼性が向上する。
（１１）本発明は、近年、特に重視される傾向にある、集積回路装置のＥＳＤエミュニティ（静電気放電耐性）の向上に有効である。
【０１６４】
なお、本実施形態について詳述したが、本発明の新規事項および効果から逸脱しない範囲で、多くの変形が可能であることは、当業者には容易に理解できるであろう。
【０１６５】
本発明は、集積回路装置において、ＥＳＤ等に起因してノイズが入力端子に入力された場合に、その電源ノイズに起因して生じる誤った信号（ノイズ）の内部への伝送を確実に防止するという効果を奏し、したがって、入出力インタフェース回路、集積回路装置、電子機器として有用である。
【図面の簡単な説明】
【０１６６】
【図１】本発明の入出力インタフェース回路の一例を示すブロック図
【図２】図１の入力インタフェース回路（ブロックＡ）の具体的な回路構成の一例を示す回路図
【図３】図３（Ａ），図３（Ｂ）は、スルーラッチの動作を示す回路図
【図４】図２の入力インタフェース回路における各部の電圧変化のタイミングを示すタイミング図
【図５】図５（Ａ），図５（Ｂ）は、ノイズ検出用トランジスタにおけるフローティングＮウエル領域の、ノイズ検出時の電位調整について説明するための図
【図６】図６（Ａ），図６（Ｂ）は、ノイズ検出用トランジスタにおけるフローティングＮウエル領域の、ノイズ検出時およびノイズが印加されないときの電位調整について説明するための図
【図７】第１および第２のスイッチ（ＳＷ１，ＳＷ２）を相補的にオン／オフするタイミングを最適化する方法の他の例を示す回路図
【図８】第１および第２のスイッチ回路を相補的にオン／オフするタイミングを最適化する方法のさらに他の例を示す回路図
【図９】シュミット回路を正規の信号経路に挿入した構成をもつ入力インタフェース回路を示す回路図
【図１０】低電位電源電圧よりも低い負極性のノイズをキャンセルするノイズキャンセラをもつ入力インタフェース回路の構成を示す回路図
【図１１】図１０の入力インタフェース回路の各部の電圧変化のタイミングを示すタイミング図
【図１２】図１２（Ａ），図１２（Ｂ）はフローティングＰウエルトランジスタを用いたノイズ検出回路の構成例を示す回路図
【図１３】本発明の入力インタフェース回路を搭載する集積回路装置（ＩＣ）のレイアウト構成例を説明するための図
【図１４】図１４（Ａ），図１４（Ｂ）は、本発明のノイズキャンセラを搭載したＩ／Ｏセルをクリティカルパスのみに設ける場合に、フローティングウエルと、電位が固定された通常のウエルとを選択的に形成する方法を説明するための図
【図１５】図１５（Ａ）〜図１５（Ｃ）は各々、本発明の誤動作防止回路を搭載した電子機器の例の外観を示す図
【図１６】ＥＳＤイミュニティテストの一例を説明するための図
【図１７】静電ノイズが信号入力端子に印加されることによって生じる回路ブロックの誤動作について説明するための回路図
【符号の説明】
【０１６７】
１００ 入力インタフェース回路（回路ブロックＡ）、
１１０ 内部ロジック回路（回路ブロックＢ）、２００ ノイズ検出回路、
３００ 切換回路、４００ 保持回路（スルーラッチ）、
５００ ノイズキャンセラ、ＳＷ１ 第１のスイッチ回路トランスファースイッチ）、
ＳＷ２ 第２のスイッチ回路(トランスファースイッチ)、
ＳＬ 正規の信号経路の電圧、ＮＬ ノイズ検出経路の電圧、Ｘ 入力端子、
Ｙ 出力端子、Ｒ１，Ｒ２ ノイズを検出する抵抗素子
ＭＰ，ＭＮ ノイズ検出用トランジスタ（フローティングウエルトランジスタ）、
Ｍ６１ 第１の電位調整用トランジスタ、Ｍ６３ 第２の電位調整用トランジスタ
【特許請求の範囲】
【請求項１】
入力端子に印加される高電位電源電圧を超える電圧レベルのノイズまたは低電位電源より低い電圧レベルのノイズを検出してノイズ検出信号を出力するノイズ検出回路と、
前記入力端子と、前記入力端子からの信号を受ける回路との間に設けられ、前記ノイズ検出信号がアクティブのときに、前記入力端子から前記回路への信号伝達を遮断するノイズキャンセラと、を有し、
前記ノイズキャンセラは、
前記入力端子と前記回路との間に設けられ、前記ノイズ検出信号がアクティブのときにオフし、非アクティブのときにオンする第１のスイッチ回路と、前記ノイズ検出信号がアクティブのときにオンし、非アクティブのときにオフする第２のスイッチ回路と、を含み、
前記第１のスイッチ回路がオフし、前記第２のスイッチ回路がオンすると、前記第１のスイッチ回路の出力端の電圧を保持し、その保持した電圧を前記回路に供給する、
ことを特徴とする入力インタフェース回路。
【請求項２】
請求項１記載の入力インタフェース回路であって、
前記ノイズ検出回路は、
前記入力端子の電圧に応じて電位が調整されるフローティングＮウエル領域に形成され、ゲートが前記高電位電源電圧のノードに接続され、ソースが前記入力端子に接続され、ドレインから信号が出力されるノイズ検出用ＰＭＯＳトランジスタと、
前記ノイズ検出用ＰＭＯＳトランジスタの前記ドレインに一端が接続され、他端が前記低電位電源のノードに接続された、前記ノイズ検出信号を発生する抵抗素子と、
を有することを特徴とする入力インタフェース回路。
【請求項３】
請求項１記載の入力インタフェース回路であって、
前記ノイズ検出回路は、
前記入力端子の電圧に応じて電位が調整されるフローティングＰウエル領域に形成され、ゲートが前記低電位電源のノードに接続され、ソースが前記入力端子に接続され、ドレインから信号が出力されるノイズ検出用ＮＭＯＳトランジスタと、
前記ノイズ検出用ＮＭＯＳトランジスタの前記ドレインに一端が接続され、他端が前記高電位電源電圧のノードに接続された、前記ノイズ検出信号を発生する抵抗素子と、
を有することを特徴とする入力インタフェース回路。
【請求項４】
請求項２記載の入力インタフェース回路であって、
ゲートが前記高電位電源電圧のノードに接続され、ソースが前記入力端子に接続され、ドレインが前記フローティングＮウエル領域に接続され、前記ノイズ検出用ＰＭＯＳトランジスタがオンすると、前記入力端子の印加電圧を前記フローティングＮウエル領域に印加し、これによって前記フローティングＮウエル領域の電位を前記入力端子の電位とする、前記フローティングＮウエル領域の電位調整用の第１のＰＭＯＳトランジスタを有することを特徴とする入力インタフェース回路。
【請求項５】
請求項３記載の入力インタフェース回路であって、
ゲートが前記低電位電源に接続され、ソースが前記入力端子に接続され、ドレインが前記フローティングＰウエル領域に接続され、前記ノイズ検出用ＮＭＯＳトランジスタがオンすると、前記入力端子の印加電圧を前記フローティングＰウエル領域に印加し、これによって前記フローティングＰウエル領域の電位を前記入力端子の電位とする、前記フローティングＰウエル領域の電位調整用の第１のＮＭＯＳトランジスタを有することを特徴とする入力インタフェース回路。
【請求項６】
請求項４記載の入力インタフェース回路であって、
ゲートが前記入力端子に接続され、ソースが前記高電位電源電圧のノードに接続され、ドレインが前記フローティングＮウエル領域に接続され、前記ノイズ検出用ＰＭＯＳトランジスタおよび前記フローティングＮウエル領域の電位調整用の第１のＰＭＯＳトランジスタが共にオフすると、前記高電位電源電圧を前記フローティングＮウエル領域に印加する、前記フローティングＮウエル領域の電位調整用の第２のＰＭＯＳトランジスタを、さらに有することを特徴とする入力インタフェース回路。
【請求項７】
請求項５記載の入力インタフェース回路であって、
ゲートが前記入力端子に接続され、ソースが前記低電位電源に接続され、ドレインが前記フローティングＰウエル領域に接続され、前記ノイズ検出用ＮＭＯＳトランジスタおよび前記フローティングＰウエル領域の電位調整用の第１のＮＭＯＳトランジスタが共にオフすると、前記低電位電源電圧を前記フローティングＰウエル領域に印加する、前記フローティングＰウエル領域の電位調整用の第２のＮＭＯＳトランジスタを、さらに有することを特徴とする入力インタフェース回路。
【請求項８】
請求項２，請求項４，請求項６のいずれか記載の入力インタフェース回路であって、
前記ノイズ検出用ＰＭＯＳトランジスタは、前記入力端子に接続されている前記ソース端子に、前記高電位電源電圧に前記ノイズ検出用ＰＭＯＳトランジスタの閾値電圧を加算した電圧以上の電圧が印加されることによってオンすることを特徴とする入力インタフェース回路。
【請求項９】
請求項３，請求項５，請求項７のいずれか記載の入力インタフェース回路であって、
前記ノイズ検出用ＮＭＯＳトランジスタは、前記入力端子（Ｘ）に接続されている前記ソース端子に、前記低電位電源から前記ノイズ検出用ＮＭＯＳトランジスタの閾値電圧を減算した電圧以下の電圧が印加されることによってオンすることを特徴とする入力インタフェース回路。
【請求項１０】
請求項１〜請求項９のいずれか記載の入力インタフェース回路であって、
前記ノイズキャンセラは、
前記第１のスイッチ回路としてのトランスファーゲートと、前記第２のスイッチ回路としてのトランスファーゲートと、前記第１のスイッチ回路の出力端および前記第２のスイッチ回路の共通接続点に入力端が接続された第１のインバータと、前記第１のインバータの出力端に入力端が接続され、出力端が前記第２のスイッチ回路の入力端に接続された第２のインバータと、を有し、前記第１のスイッチ回路の出力信号を前記回路に向けてスルーするか、前記第１のスイッチ回路の出力信号を前記第１および第２のインバータならびに前記第２のスイッチ回路を経由する正帰還経路でラッチするかを切換え可能なスルーラッチと、
前記抵抗素子から得られる前記ノイズ検出信号を受ける第３のインバータと、前記第３のインバータの出力端に入力端に接続された第４のインバータと、を有し、記第３のインバータの出力端と前記第４のインバータの入力端との共通接続点ならびに前記第４のインバータの出力端の各々から、前記第１のスイッチ回路および前記第２のスイッチ回路を相補的にオン／オフさせるための切換制御信号を生成する切換回路と、
を有することを特徴とする入力インタフェース回路。
【請求項１１】
請求項１〜請求項１０のいずれか記載の入力インタフェース回路であって、
前記入力端子と前記第１のスイッチとの間に設けられたタイミング調整用の遅延回路を、さらに有することを特徴とする入力インタフェース回路。
【請求項１２】
請求項１１記載の入力インタフェース回路であって、
前記入力端子にノイズが印加されたことによって前記第１のスイッチ回路の入力端の電位が変化する第１のタイミングよりも前の第２のタイミングにて、前記第１のスイッチ回路がオン状態からオフ状態に移行するように、かつ、前記入力端子にノイズが印加されなくなったことによって前記第１のスイッチ回路の入力端の電位が変化する第３のタイミングよりも後の第４のタイミングにて、前記第１のスイッチ回路がオフ状態からオン状態に復帰するように、前記遅延回路の遅延量ならびに前記抵抗素子の抵抗値が設定される、ことを特徴とする入力インタフェース回路。
【請求項１３】
請求項２〜請求項１０のいずれか記載の入力インタフェース回路であって、
前記抵抗素子の一端に接続されたタイミング調整回路を、さらに有し、
前記タイミング調整回路は、
前記タイミング調整用の遅延回路の遅延量よりも大きな遅延量をもつ第１のパスと、前記遅延回路の前記遅延量よりも小さな遅延量をもつ第２のパスと、前記第１のパスからの信号および前記第２のパスからの信号を受けて一つの信号を出力するゲート回路と、を有し、
前記入力端子へのノイズ印加に伴って前記ノイズ検出用トランジスタがオンして前記抵抗素子の一端の電圧レベルが変化すると、その電圧変化は、前記第２のパスを経由して伝達され、
前記入力端子に前記ノイズが印加されなくなったことに伴って前記ノイズ検出用トランジスタがオフして前記抵抗素子の一端の電圧レベルが変化すると、その電圧変化は、前記第１のパスを経由して伝達される、ことを特徴とする入力インタフェース回路。
【請求項１４】
請求項２〜請求項１０のいずれか記載の入力インタフェース回路であって、
前記入力端子と前記第１のスイッチ回路との間に設けられたタイミング調整回路をさらに有し、
前記タイミング調整回路は、
タイミング調整のための所定の遅延量を有する第１の遅延パスと、前記第１の遅延パスよりも小さな遅延量をもつ第２のパスと、前記第１のパスからの信号および前記第２のパスからの信号を受けて一つの信号を出力するゲート回路と、を有し、
前記入力端子へのノイズ印加に伴って前記タイミング調整回路の入力端の電圧レベルが変化すると、その電圧変化は、前記第１のパスを経由して伝達され、
前記入力端子に前記ノイズが印加されなくなったことに伴って前記タイミング調整回路の入力端の電圧レベルが変化すると、その電圧変化は、前記第２のパスを経由して伝達される、ことを特徴とする入力インタフェース回路。
【請求項１５】
請求項１〜請求項１４のいずれか記載の入力インタフェース回路であって、
前記入力端子と前記第１のスイッチ回路とを結ぶ経路に挿入された、ヒステリシス特性をもつ入力バッファと、前記入力バッファの出力端に一端が接続された平滑コンデンサと、をさらに有することを特徴とする入力インタフェース回路。
【請求項１６】
請求項１〜請求項１５のいずれか記載の入力インタフェース回路であって、
前記ノイズ検出回路の電源電圧と、前記入力端子からの信号を受ける回路の電源電圧は、別系統の電源電圧であることを特徴とする入力インタフェース回路。
【請求項１７】
請求項１〜請求項１６のいずれか記載の入力インタフェース回路を有することを特徴とする集積回路装置。
【請求項１８】
請求項１７記載の集積回路装置を有することを特徴とする電子機器。
【請求項１】
入力端子に印加される高電位電源電圧を超える電圧レベルのノイズまたは低電位電源より低い電圧レベルのノイズを検出してノイズ検出信号を出力するノイズ検出回路と、
前記入力端子と、前記入力端子からの信号を受ける回路との間に設けられ、前記ノイズ検出信号がアクティブのときに、前記入力端子から前記回路への信号伝達を遮断するノイズキャンセラと、を有し、
前記ノイズキャンセラは、
前記入力端子と前記回路との間に設けられ、前記ノイズ検出信号がアクティブのときにオフし、非アクティブのときにオンする第１のスイッチ回路と、前記ノイズ検出信号がアクティブのときにオンし、非アクティブのときにオフする第２のスイッチ回路と、を含み、
前記第１のスイッチ回路がオフし、前記第２のスイッチ回路がオンすると、前記第１のスイッチ回路の出力端の電圧を保持し、その保持した電圧を前記回路に供給する、
ことを特徴とする入力インタフェース回路。
【請求項２】
請求項１記載の入力インタフェース回路であって、
前記ノイズ検出回路は、
前記入力端子の電圧に応じて電位が調整されるフローティングＮウエル領域に形成され、ゲートが前記高電位電源電圧のノードに接続され、ソースが前記入力端子に接続され、ドレインから信号が出力されるノイズ検出用ＰＭＯＳトランジスタと、
前記ノイズ検出用ＰＭＯＳトランジスタの前記ドレインに一端が接続され、他端が前記低電位電源のノードに接続された、前記ノイズ検出信号を発生する抵抗素子と、
を有することを特徴とする入力インタフェース回路。
【請求項３】
請求項１記載の入力インタフェース回路であって、
前記ノイズ検出回路は、
前記入力端子の電圧に応じて電位が調整されるフローティングＰウエル領域に形成され、ゲートが前記低電位電源のノードに接続され、ソースが前記入力端子に接続され、ドレインから信号が出力されるノイズ検出用ＮＭＯＳトランジスタと、
前記ノイズ検出用ＮＭＯＳトランジスタの前記ドレインに一端が接続され、他端が前記高電位電源電圧のノードに接続された、前記ノイズ検出信号を発生する抵抗素子と、
を有することを特徴とする入力インタフェース回路。
【請求項４】
請求項２記載の入力インタフェース回路であって、
ゲートが前記高電位電源電圧のノードに接続され、ソースが前記入力端子に接続され、ドレインが前記フローティングＮウエル領域に接続され、前記ノイズ検出用ＰＭＯＳトランジスタがオンすると、前記入力端子の印加電圧を前記フローティングＮウエル領域に印加し、これによって前記フローティングＮウエル領域の電位を前記入力端子の電位とする、前記フローティングＮウエル領域の電位調整用の第１のＰＭＯＳトランジスタを有することを特徴とする入力インタフェース回路。
【請求項５】
請求項３記載の入力インタフェース回路であって、
ゲートが前記低電位電源に接続され、ソースが前記入力端子に接続され、ドレインが前記フローティングＰウエル領域に接続され、前記ノイズ検出用ＮＭＯＳトランジスタがオンすると、前記入力端子の印加電圧を前記フローティングＰウエル領域に印加し、これによって前記フローティングＰウエル領域の電位を前記入力端子の電位とする、前記フローティングＰウエル領域の電位調整用の第１のＮＭＯＳトランジスタを有することを特徴とする入力インタフェース回路。
【請求項６】
請求項４記載の入力インタフェース回路であって、
ゲートが前記入力端子に接続され、ソースが前記高電位電源電圧のノードに接続され、ドレインが前記フローティングＮウエル領域に接続され、前記ノイズ検出用ＰＭＯＳトランジスタおよび前記フローティングＮウエル領域の電位調整用の第１のＰＭＯＳトランジスタが共にオフすると、前記高電位電源電圧を前記フローティングＮウエル領域に印加する、前記フローティングＮウエル領域の電位調整用の第２のＰＭＯＳトランジスタを、さらに有することを特徴とする入力インタフェース回路。
【請求項７】
請求項５記載の入力インタフェース回路であって、
ゲートが前記入力端子に接続され、ソースが前記低電位電源に接続され、ドレインが前記フローティングＰウエル領域に接続され、前記ノイズ検出用ＮＭＯＳトランジスタおよび前記フローティングＰウエル領域の電位調整用の第１のＮＭＯＳトランジスタが共にオフすると、前記低電位電源電圧を前記フローティングＰウエル領域に印加する、前記フローティングＰウエル領域の電位調整用の第２のＮＭＯＳトランジスタを、さらに有することを特徴とする入力インタフェース回路。
【請求項８】
請求項２，請求項４，請求項６のいずれか記載の入力インタフェース回路であって、
前記ノイズ検出用ＰＭＯＳトランジスタは、前記入力端子に接続されている前記ソース端子に、前記高電位電源電圧に前記ノイズ検出用ＰＭＯＳトランジスタの閾値電圧を加算した電圧以上の電圧が印加されることによってオンすることを特徴とする入力インタフェース回路。
【請求項９】
請求項３，請求項５，請求項７のいずれか記載の入力インタフェース回路であって、
前記ノイズ検出用ＮＭＯＳトランジスタは、前記入力端子（Ｘ）に接続されている前記ソース端子に、前記低電位電源から前記ノイズ検出用ＮＭＯＳトランジスタの閾値電圧を減算した電圧以下の電圧が印加されることによってオンすることを特徴とする入力インタフェース回路。
【請求項１０】
請求項１〜請求項９のいずれか記載の入力インタフェース回路であって、
前記ノイズキャンセラは、
前記第１のスイッチ回路としてのトランスファーゲートと、前記第２のスイッチ回路としてのトランスファーゲートと、前記第１のスイッチ回路の出力端および前記第２のスイッチ回路の共通接続点に入力端が接続された第１のインバータと、前記第１のインバータの出力端に入力端が接続され、出力端が前記第２のスイッチ回路の入力端に接続された第２のインバータと、を有し、前記第１のスイッチ回路の出力信号を前記回路に向けてスルーするか、前記第１のスイッチ回路の出力信号を前記第１および第２のインバータならびに前記第２のスイッチ回路を経由する正帰還経路でラッチするかを切換え可能なスルーラッチと、
前記抵抗素子から得られる前記ノイズ検出信号を受ける第３のインバータと、前記第３のインバータの出力端に入力端に接続された第４のインバータと、を有し、記第３のインバータの出力端と前記第４のインバータの入力端との共通接続点ならびに前記第４のインバータの出力端の各々から、前記第１のスイッチ回路および前記第２のスイッチ回路を相補的にオン／オフさせるための切換制御信号を生成する切換回路と、
を有することを特徴とする入力インタフェース回路。
【請求項１１】
請求項１〜請求項１０のいずれか記載の入力インタフェース回路であって、
前記入力端子と前記第１のスイッチとの間に設けられたタイミング調整用の遅延回路を、さらに有することを特徴とする入力インタフェース回路。
【請求項１２】
請求項１１記載の入力インタフェース回路であって、
前記入力端子にノイズが印加されたことによって前記第１のスイッチ回路の入力端の電位が変化する第１のタイミングよりも前の第２のタイミングにて、前記第１のスイッチ回路がオン状態からオフ状態に移行するように、かつ、前記入力端子にノイズが印加されなくなったことによって前記第１のスイッチ回路の入力端の電位が変化する第３のタイミングよりも後の第４のタイミングにて、前記第１のスイッチ回路がオフ状態からオン状態に復帰するように、前記遅延回路の遅延量ならびに前記抵抗素子の抵抗値が設定される、ことを特徴とする入力インタフェース回路。
【請求項１３】
請求項２〜請求項１０のいずれか記載の入力インタフェース回路であって、
前記抵抗素子の一端に接続されたタイミング調整回路を、さらに有し、
前記タイミング調整回路は、
前記タイミング調整用の遅延回路の遅延量よりも大きな遅延量をもつ第１のパスと、前記遅延回路の前記遅延量よりも小さな遅延量をもつ第２のパスと、前記第１のパスからの信号および前記第２のパスからの信号を受けて一つの信号を出力するゲート回路と、を有し、
前記入力端子へのノイズ印加に伴って前記ノイズ検出用トランジスタがオンして前記抵抗素子の一端の電圧レベルが変化すると、その電圧変化は、前記第２のパスを経由して伝達され、
前記入力端子に前記ノイズが印加されなくなったことに伴って前記ノイズ検出用トランジスタがオフして前記抵抗素子の一端の電圧レベルが変化すると、その電圧変化は、前記第１のパスを経由して伝達される、ことを特徴とする入力インタフェース回路。
【請求項１４】
請求項２〜請求項１０のいずれか記載の入力インタフェース回路であって、
前記入力端子と前記第１のスイッチ回路との間に設けられたタイミング調整回路をさらに有し、
前記タイミング調整回路は、
タイミング調整のための所定の遅延量を有する第１の遅延パスと、前記第１の遅延パスよりも小さな遅延量をもつ第２のパスと、前記第１のパスからの信号および前記第２のパスからの信号を受けて一つの信号を出力するゲート回路と、を有し、
前記入力端子へのノイズ印加に伴って前記タイミング調整回路の入力端の電圧レベルが変化すると、その電圧変化は、前記第１のパスを経由して伝達され、
前記入力端子に前記ノイズが印加されなくなったことに伴って前記タイミング調整回路の入力端の電圧レベルが変化すると、その電圧変化は、前記第２のパスを経由して伝達される、ことを特徴とする入力インタフェース回路。
【請求項１５】
請求項１〜請求項１４のいずれか記載の入力インタフェース回路であって、
前記入力端子と前記第１のスイッチ回路とを結ぶ経路に挿入された、ヒステリシス特性をもつ入力バッファと、前記入力バッファの出力端に一端が接続された平滑コンデンサと、をさらに有することを特徴とする入力インタフェース回路。
【請求項１６】
請求項１〜請求項１５のいずれか記載の入力インタフェース回路であって、
前記ノイズ検出回路の電源電圧と、前記入力端子からの信号を受ける回路の電源電圧は、別系統の電源電圧であることを特徴とする入力インタフェース回路。
【請求項１７】
請求項１〜請求項１６のいずれか記載の入力インタフェース回路を有することを特徴とする集積回路装置。
【請求項１８】
請求項１７記載の集積回路装置を有することを特徴とする電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２００８−２８３２７４（Ｐ２００８−２８３２７４Ａ）
【公開日】平成２０年１１月２０日（２００８．１１．２０）
【国際特許分類】
【出願番号】特願２００７−１２３４９２（Ｐ２００７−１２３４９２）
【出願日】平成１９年５月８日（２００７．５．８）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２０年１１月２０日（２００８．１１．２０）
【国際特許分類】
【出願日】平成１９年５月８日（２００７．５．８）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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