【課題】電力消費量の増大を抑制しつつ、タイミング信号のスキューを低減する。
【解決手段】主クロック分配回路は、タイミング信号を複数の主タイミング信号に分岐して分配する。副クロック分配回路は、タイミング信号の分配が指示された場合にはタイミング信号を複数の副タイミング信号に分岐して分配する。最小遅延タイミング信号出力部は、複数の主タイミング信号のいずれかと複数の副タイミング信号のいずれかとのうち先に分配された信号を最小遅延タイミング信号として出力する。同期動作回路は、最小遅延タイミング信号に同期して動作する。測定部は、複数の主タイミング信号のいずれかの遅延のばらつきを示す値を測定する。クロック分配回路制御部は、測定された値の示す前記ばらつきが前記所定値以上であるときに副分配回路に前記タイミング信号の分配を指示する。 （もっと読む）

【課題】ハイブリッド自動車、電気自動車、家電機器、産業機器、及び医療機器の分野では、入出力間を直流的に絶縁した信号伝達装置が用いられているが、並列接続された２つのトランスに入力されるノイズレベルが互いに異なる場合でも、ノイズキャンセルを正常に作動させる。
【解決手段】信号伝達装置１００は、１次巻線Ｔ１１と２次巻線Ｔ１２とは直流的に分離されており、１次巻線Ｔ１１と２次巻線Ｔ１２とは互いに別々の接地電位に接続されるトランスＴ１と、前記トランスＴ１の２次巻線Ｔ１２からの出力が入力される第１コンパレータＣＭ１及び第２コンパレータＣＭ＿Ｍ１と、前記第１コンパレータＣＭ１の出力が入力される遅延信号生成部１４１ａと、前記第２コンパレータＣＭ＿Ｍ１の出力が入力されるマスキング信号生成部１４３ａとを有する。 （もっと読む）

【課題】本発明は、ハイレベルの入力信号に混入されたローレベルのノイズ及びローレベルの入力信号に混入されたハイレベルのノイズをより効果よく取り除くことができる半導体回路を提供する。
【解決手段】 入力信号を所定時間遅延して出力する遅延部１２０、２２０、３２０と、該入力信号のレベルによって電圧を充放電させる電圧調整部１４０、２４０、３４０と、該入力信号のレベル及び遅延部１２０、２２０、３２０から出力される信号のレベルを用いて生成された信号によって、電圧調整部１４０、２４０、３４０の充放電動作を制御する組合せ部１６０、２６０、３６０とを含む。 （もっと読む）

【課題】グリッジのパルス幅を十分に伸張させて後段回路で貫通電流が発生しないようにする。
【解決手段】単相の入力信号から差動信号をノードＮ１，Ｎ２に生成する単相／差動変換回路１０と、ノードＮ１の信号をノードＮ３の信号でマスキシグしてノードＮ４に出力し、ノードＮ２の信号をノードＮ５の信号でマスキングしてノードＮ６に出力するマスキング回路３０と、ノードＮ４，Ｎ６の信号を入力しノードＮ７，Ｎ８に出力信号を出力するラッチ回路３０と、ノードＮ７の信号を時間Ｔ０だけ遅延させてノードＮ５に出力し、ノードＮ８の信号を時間Ｔ０だけ遅延させてノードＮ３に出力する遅延回路４０とを具備し、ノードＮ８の信号を出力信号とする。 （もっと読む）

【課題】入力データに混入したノイズの幅がクロック周期程度にまで大きくなり、ノイズ位置が入力データの中間位置に発生した場合にも、入力データからノイズを除去できる。
【解決手段】１ビットを４クロック幅で構成する入力データからノイズフィルタで雑音を除去し、この雑音を除去した入力データと同期したクロックを生成するＤＰＬＬ回路において、ノイズフィルタは、入力データに対して、４段縦続接続のシフトレジスタを設け、このシフトレジスタのレジスタ１１，１２，１３のクロック同期した出力の一致・不一致状態に応じて最終段のレジスタ１６の入力を切り替える入力ロジック１７を設ける。
さらに、ノイズフィルタでは除去しきれない入力データの歪みを歪み除去回路で除去する。 （もっと読む）

【課題】遅延回路のキャパシタの容量を増大させることなく、外来ノイズの影響による出力電圧の誤動作を防止する。
【解決手段】キャパシタと第１のノードを介して接続され、前記キャパシタを充電または放電する定電流源と、入力電圧が第１のレベルに変化したときに前記キャパシタを放電または充電し、入力電圧が第２のレベルに変化したときに前記キャパシタを充電または放電する充放電回路と、前記キャパシタの充放電の開始から、前記第１のノードの電圧が所定の検知電圧を超えるまでの時間遅延して、出力電圧のレベルを第１のレベルから第２のレベルに変化させる電圧検知回路とを有する遅延回路において、前記入力電圧が第２のレベルであって、かつ前記出力電圧が第２のレベルに変化したときに、前記第１のノードの電圧を前記検知電圧を超えるレベルに保持する電圧保持回路を備えることで出力電圧の誤動作を防止する。 （もっと読む）

【課題】半導体装置の外部に出力される信号にハザードが含まれないようにする。
【解決手段】半導体装置において、ＩＯセル２３＿１は、タイミング調整回路５０および出力バッファ７０を含む。出力バッファ７０は、タイミング調整回路５０によってタイミング調整されたデータ信号ＤＯｃおよび出力許可信号ＯＥｃを受ける。タイミング調整回路５０は、出力バッファ７０にデータ信号ＤＯｃおよび出力許可信号ＯＥｃが入力された時点で、出力すべき論理レベルにデータ信号ＤＯｃが変化した後に出力許可信号ＯＥｃが非活性状態から活性状態に切替わり、かつ、出力すべき論理レベルをデータ信号ＤＯｃが保持している間に出力許可信号ＯＥｃが活性状態から非活性状態に切替わるように、ＩＯポート論理回路１８から受けたデータ信号ＤＯおよび出力許可信号ＯＥの少なくとも一方のタイミングを調整する。 （もっと読む）

【課題】使用環境状況の影響を受けずに、ノイズを確実に除去する。
【解決手段】ｎ個のＤ型フリップフロップを直列に接続し、各Ｄ型フリップフロップの出力した信号の論理積を出力とするデジタル・フィルタ２０と、ｍ×２個のプリミティブ素子を有するインバータを直列に接続したディレイ・フィルタ３０を並列に接続する。入力信号ＩＮＰＵＴを両フィルタに入力し、ＡＮＤ回路４０が各フィルタの出力する信号ＤＥＬＡＹと信号ＡＮＤの論理積である信号ＦＩＬＴを出力する。発生期間がクロック信号の周期とＤＦＦ回路の段数に対応する期間より短いノイズをデジタル・フィルタ２０が除去し、インバータ回路の遅延時間より周期の短いノイズをディレイ・フィルタ３０が除去する。 （もっと読む）

【課題】ディスクリート部品を用いることなく、パルス時間が長く、しかも、電圧変動が大きいノイズを確実に除去可能とする。
【解決手段】
入力信号の立ち上がり、立ち下がりを検出し、エッジ検出信号を出力するエッジ検出回路１０１と、入力信号を所定シフト時間ｔ１シフトして出力するシフトレジスタ回路１０６と、エッジ検出回路１０１のエッジ検出信号の入力時点から所定入力時間ｔ２経過後にカウントアップ信号を出力するカウンタ回路１０２と、シフトレジスタ回路１０６の出力信号を、カウンタ回路１０２のカウントアップ信号に同期して出力するＤＦＦ回路１０３と、ＤＦＦ回路１０３の出力信号を外部へ出力する出力回路１０４と、シフトレジスタ回路１０６とカウンタ回路１０１のクロック信号を生成、出力する発振回路１０５とを具備してなり、所定入力時間ｔ２に満たない入力信号が出力されないようになっている。 （もっと読む）

【課題】コンパレータによって生成されたデジタル信号をノイズからの保護方法を提供する。
【解決手段】コンパレータ１によって生成されたデジタル信号（Ｖｃｏｍｐ）のロジック状態の第１スイッチングにおいて第１ロジック状態から第２ロジック状態へと切り替える出力信号（Ｖｏｕｔ）の生成ステップと、前記出力信号（Ｖｏｕｔ）の第１ロジック状態から第２ロジック状態への変更の検出ステップと、第１ロジック状態から第２ロジック状態への変更後の第１時間間隔に対する前記出力信号（Ｖｏｕｔ）のさらなる切り替えの禁止ステップとにより前記デジタル信号（Ｖｃｏｍｐ）をノイズから保護する。 （もっと読む）

【課題】より確実にノイズ除去のできるノイズ除去回路を搭載する半導体装置、ノイズ除去方法を提供する。
【解決手段】半導体装置は、ノイズ検知回路（２１）と、入力信号遅延回路（２２）と、マスク回路（２３）とを具備する。ノイズ検知回路（２１）は、入力信号（ＲＥＳＥＴＢ）に重畳するノイズを検知して、所定時間のマスク信号（ＮＥ＿ＦＬＧ）を出力する。入力信号遅延回路（２２）は、入力信号（ＲＥＳＥＴＢ）を遅延させて遅延信号（ＲＥＳ＿ＤＬＹ）を出力する。マスク回路（２３）は、マスク信号（ＮＥ＿ＦＬＧ）に基づいて、前記遅延信号（ＲＥＳ＿ＤＬＹ）をマスクした出力信号（ＲＥＳＢ）を出力する。 （もっと読む）

【課題】電源ノイズに起因する誤信号の出力を確実に抑制しつつ回路面積を削減する。
【解決手段】比較回路５０は電源出力回路１０の出力電圧Ａを基準電圧回路２０による基準電圧Ｂと比較し、電源電圧が所定電圧以下の場合は電源未検出信号を出力し、電源電圧が所定電圧よりも高いときは電源検出信号を出力する。基準電圧判別回路６０は基準電圧が安定状態にあるか否かを判別し、安定状態にあるときには安定信号を出力し、安定状態にないときには不安定信号を出力する。出力固定回路７０は不安定信号を入力したときには比較回路の出力信号を電源未検出時の出力である電源未検出信号に固定化し、安定信号を入力したときには固定化を停止する。ノイズ除去回路８０は遅延回路９０を内蔵し、その遅延作用により出力固定回路の出力信号に重畳しているノイズを除去する。そして、遅延回路９０は、基準電圧回路の内部所定部位の電流値を参照して遅延信号を生成する。 （もっと読む）

【課題】当該半導体スイッチモジュールが適用された機器の誤動作や自己の故障を防止できる半導体スイッチモジュールを提供する。
【解決手段】外部からの駆動信号に含まれる所定幅以下のパルスを除去するフィルタ回路１２〜１６、と、フィルタ回路で所定幅以下のパルスが除去された駆動信号をゲート信号としてオン／オフする半導体スイッチ１９とを備える。 （もっと読む）

【課題】複数のノイズパルスが連続して印加される場合においてもノイズを除去する能力を高めたノイズ除去回路を含む半導体集積回路を提供する。
【解決手段】この半導体集積回路は、入力信号を遅延する直列接続された複数の遅延回路と、複数の遅延回路によって互いに時間差が与えられた少なくとも３つの信号の論理積を求めることによってセット信号を生成する第１の論理回路と、複数の遅延回路によって互いに時間差が与えられた少なくとも３つの信号の論理和を求めることによってリセット信号を生成する第２の論理回路と、第１の論理回路によって生成されるセット信号によってセットされ、第２の論理回路によって生成されるリセット信号によってリセットされることにより、正論理の入力信号からパルス状のノイズが除去された出力信号を生成するＲＳラッチ回路とを具備する。 （もっと読む）

【課題】
ポートからポートへの遅延を実装することにより雑音を減らす。
【解決手段】
雑音を減らす方法は、次を含む：電源供給網をオンにする時に、高速データリンクの最大の雑音の周波数を特定すること；その最大の雑音を最小化する、第１のポートと第２のポートの間の遅延時間を特定すること；及び、第１のポートをオンにした時から、その遅延時間後に、第２のポートをオンにすること。他の実施例も開示し請求する。 （もっと読む）

【課題】伝送路に入る信号の両電圧レベルに含まれるノイズを減少させる。
【解決手段】入力信号を遅延させる遅延ユニット１４と、入力信号と遅延ユニットの出力信号との論理積を取る論理積ユニット１０と、入力信号と遅延ユニットの出力信号との論理和を取る論理和ユニット１２と、論理積ユニットから出力される第１の出力信号または論理和ユニットから出力される第２の出力信号の何れか一方を選択して出力する選択ユニットＳＥＬと、を含み、選択ユニットは、選択ユニットの出力信号が第１の電圧レベルの場合に第１の出力信号を出力し、選択ユニットの出力信号が第２の電圧レベルの場合に第２の出力信号を出力し、遅延ユニットは、複数の遅延回路ＤＬ１０＿１〜ＤＬ１０＿Ｎがカスケード接続される構成であり、各遅延回路間のタップＴｐ１〜Ｔｐ（Ｎ−１）が論理積ユニットおよび論理和ユニットの入力端子にそれぞれ接続される。 （もっと読む）

【課題】 簡易な構造を有するノイズフィルタ回路等を提供する。
【解決手段】 ノイズフィルタ回路（１０；６０）は、入力信号（ＩＮ）を入力するラッチ回路（１４；６４）を備える。ラッチ回路（１４；６４）は、第１および第２の論理演算回路（たとえば、ＮＡＮＤ回路）を含む。第１および第２のＮＡＮＤ回路のそれぞれにおいて、セット信号（Ｓ）またはリセット（Ｒ）信号を入力するＰ型トランジスタ（Ｐ１）の能力は、セット信号（Ｓ）またはリセット（Ｒ）信号を入力するＮ型トランジスタ（Ｎ１）の能力、および、このＮ型トランジスタ（Ｎ１）と直列に接続されるＮ型トランジスタ（Ｎ２）の能力（トータルな能力）より低い。ノイズフィルタ回路（１０；６０）は、ラッチ回路（１４；６４）からの出力信号（ＯＵＴ（ＸＱ；Ｑ））を入力する波形整形回路（１６）を、備えてもよい。 （もっと読む）

【課題】簡単な回路構成で伝送路に入る信号の両電圧レベルに含まれるノイズを減少させる。
【解決手段】入力信号Ｓ１０に含まれるノイズを減少させるノイズリダクション回路であって、入力信号を遅延させる遅延ユニットＤＬ１０と、入力信号と遅延ユニットの出力信号ＤＬＳ１０との論理積を取る論理積ユニット１０と、入力信号と遅延ユニットの出力信号との論理和を取る論理和ユニット１２と、論理積ユニットから出力される第１の出力信号ＡＮＤＳ１０または論理和ユニットから出力される第２の出力信号ＯＲＳ１０の何れか一方を選択して出力する選択ユニットＳＥＬと、を含み、選択ユニットは、選択ユニットの出力信号が第１の電圧レベルの場合に第１の出力信号を出力し、選択ユニットの出力信号が第２の電圧レベルの場合に第２の出力信号を出力する。 （もっと読む）

【課題】簡単な回路構成で伝送路に入る信号の両電圧レベルに含まれるノイズの減少をする。
【解決手段】ノイズリダクション回路は、入力信号ＩＳ１０と、この入力信号を遅延させる遅延ユニットＤＬ１０の出力信号ＤＬＳ１０との論理積を取る論理積ユニットまたは論理和を取る論理和ユニットのいずれか一方である少なくとも１つの第１の論理ユニット１０と、第１の論理ユニットの後段側に設けられ、論理積ユニットまたは論理和ユニットのいずれかであって上記の一方とは異なる他方である少なくとも２つの第２の論理ユニット１２、１４と、を含み、少なくとも１つの第１の論理ユニット１０および少なくとも２つの第２の論理ユニット１２、１４がカスケード接続されて構成される。 （もっと読む）