信号伝達装置
【課題】ハイブリッド自動車、電気自動車、家電機器、産業機器、及び医療機器の分野では、入出力間を直流的に絶縁した信号伝達装置が用いられているが、並列接続された２つのトランスに入力されるノイズレベルが互いに異なる場合でも、ノイズキャンセルを正常に作動させる。
【解決手段】信号伝達装置１００は、１次巻線Ｔ１１と２次巻線Ｔ１２とは直流的に分離されており、１次巻線Ｔ１１と２次巻線Ｔ１２とは互いに別々の接地電位に接続されるトランスＴ１と、前記トランスＴ１の２次巻線Ｔ１２からの出力が入力される第１コンパレータＣＭ１及び第２コンパレータＣＭ＿Ｍ１と、前記第１コンパレータＣＭ１の出力が入力される遅延信号生成部１４１ａと、前記第２コンパレータＣＭ＿Ｍ１の出力が入力されるマスキング信号生成部１４３ａとを有する。
【解決手段】信号伝達装置１００は、１次巻線Ｔ１１と２次巻線Ｔ１２とは直流的に分離されており、１次巻線Ｔ１１と２次巻線Ｔ１２とは互いに別々の接地電位に接続されるトランスＴ１と、前記トランスＴ１の２次巻線Ｔ１２からの出力が入力される第１コンパレータＣＭ１及び第２コンパレータＣＭ＿Ｍ１と、前記第１コンパレータＣＭ１の出力が入力される遅延信号生成部１４１ａと、前記第２コンパレータＣＭ＿Ｍ１の出力が入力されるマスキング信号生成部１４３ａとを有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号伝達装置に関し、特にノイズキャンセル機能を備えたものに関する。
【背景技術】
【０００２】
従来、ハイブリッド自動車、電気自動車、家電機器、産業機器、及び医療機器の分野では、入出力間を直流的に絶縁し、かつ信号の伝達を行うために、アイソレータを用いた信号伝達装置が用いられている。
【０００３】
アイソレータ、すなわち絶縁トランスを用いてパルス状の信号を伝達する装置としては、たとえば、特許文献１（特願２０１０−１０４１９２号）、特許文献２（特願２０１０−２８３９２９号）、特許文献３（特願２０１１−１２９８２５号）及び特許文献４（特開２０１０−１０７６２号公報）などが提案されている。
【０００４】
特許文献１（特願２０１０−１０４１９２号）、特許文献２（特願２０１０−２８３９２９号）、特許文献３（特願２０１１−１２９８２５号）は本出願人に関するものであり、ノイズが連続して印加された場合においても、入力信号に重畳されるノイズの影響を低減しつつ、低圧側と高圧側とを電気的に絶縁しながら信号の授受を行えるノイズ除去回路、絶縁トランスを用いた信号伝送回路及び電力変換装置を提供するとしている。
【０００５】
特許文献４（特開２０１０−１０７６２号公報）は、本出願人に関するものであり自己診断機能を備えたパワー半導体の駆動回路装置及びそれに用いる信号伝達装置を開示する。
【０００６】
図９は、従来の信号伝達装置９００を示す。信号伝達装置は、電子制御装置１１０、入力側回路１２０、トランス回路１３０、コンパレータＣＭ１，ＣＭ２、ノイズキャンセル回路１４０、フリップフロップＦＦ、及び出力端子１５０を備える。
【０００７】
信号伝達装置９００において、電子制御装置１１０は、たとえばハイブリッド自動車の制御機構との間で信号のやりとりを行い、車全体の制御を行うための電子制御ユニット（ＥＣＵ：Electronic Control Unit）である。
【０００８】
入力側回路１２０は、第１パルス変換回路１２１、第２パルス変換回路１２３、及びインバータ１２５を備える。
【０００９】
トランス回路１３０は第１トランスＴ１、第２トランスＴ２を備える。トランス回路１３０は、特許文献１及び特許文献２に開示されるように、ＩＣチップ上またはＩＣチップ内に形成することができ、これらのトランスはマイクロトランス、或いはアイソレータとして称されることがある。
【００１０】
第１トランスＴ１は、１次巻線Ｔ１１及び２次巻線Ｔ１２を備える。１次巻線Ｔ１１及び２次巻線Ｔ１２の各一端は共に接地電位に接続されるが、１次巻線Ｔ１１の一端は第１接地電位ＧＮＤ１に、２次巻線Ｔ１２の一端は第２接地電位ＧＮＤ２という具合にそれぞれ別々の接地電位に接続される。すなわち、１次巻線Ｔ１１と２次巻線Ｔ１２は直流的に分離されている。
【００１１】
第１トランスＴ１の２次巻線Ｔ１２側にはコンパレータＣＭ１が接続されている。
【００１２】
２次巻線Ｔ１２側から出力された信号はコンパレータＣＭ１を介してノイズキャンセル回路１４０に入力される。
【００１３】
第２トランスＴ２は、１次巻線Ｔ２１及び２次巻線Ｔ２２を備える。１次巻線Ｔ２１及び２次巻線Ｔ２２の各一端は共に接地電位に接続されるが、１次巻線Ｔ２１の一端は第１接地電位ＧＮＤ１に、２次巻線Ｔ２２の一端は第２接地電位ＧＮＤ２という具合にそれぞれ別々の接地電位に接続される。すなわち、トランスＴ２においても、１次巻線Ｔ２１と２次巻線Ｔ２２は直流的に分離されている。
【００１４】
第２トランスＴ２の２次巻線Ｔ２２側にはコンパレータＣＭ２が接続されている。
【００１５】
２次巻線Ｔ２２側から出力された信号はコンパレータＣＭ２を介してノイズキャンセル回路１４０に入力される。
【００１６】
ノイズキャンセル回路１４０からは２つの信号が取り出される。１つは第１トランスＴ１側に同期したセット信号Ｐｓであり、もう１つは第２トランスＴ２側に同期したリセット信号Ｐｒである。
【００１７】
ノイズキャンセル回路１４０は、第１遅延信号生成回路１４１ａ、第２遅延信号生成回路１４１ｂ、第１マスキング信号生成回路１４３ａ、第２マスキング信号生成回路１４３ｂ、第１論理演算回路部１４５ａ、第２論理演算回路部１４５ｂを備える。
【００１８】
上記構成を持つ信号伝達装置９００は、出力をローからハイに切り替える信号と、出力をハイからローに切り替える信号をそれぞれ別のトランスすなわちトランスＴ１及びＴ２で伝達するように動作する。また、トランスＴ１とトランスＴ２に同時に、正規の信号ではない信号すなわちノイズが入力された場合、コンパレータＣＭ１，ＣＭ２、及びノイズキャンセル回路１４０の働きにより、コンパレータＣＭ１，ＣＭ２の参照電位以上のノイズはフリップフロップＦＦには出力されないという機能を有する。
【先行技術文献】
【特許文献】
【００１９】
【特許文献１】特願２０１０−１０４１９２号
【特許文献２】特願２０１０−２８３９２９号
【特許文献３】特願２０１１−１２９８２５号
【特許文献４】特開２０１０−１０７６２号公報
【発明の概要】
【発明が解決しようとする課題】
【００２０】
しかしながら、上記従来例の信号伝達装置では、トランスＴ１、Ｔ２に入力されるノイズレベルが互いに異なる場合、ノイズキャンセルが正常に作動せず、誤動作の原因となっていた。
【課題を解決するための手段】
【００２１】
本発明の信号伝達装置は、１次巻線と２次巻線とは直流的に分離されており、１次巻線と２次巻線とは互いに別々の接地電位に接続されるトランスと、 前記トランスの２次巻線からの出力が入力される第１コンパレータ及び第２コンパレータと、前記第１コンパレータの出力が入力される遅延信号生成回路と、前記第２コンパレータの出力が入力されるマスキング信号生成回路と、を有する。
【００２２】
前記第１コンパレータと前記第２コンパレータは、ヒステリシスコンパレータ又はウインドコンパレータからなってもよい。
【００２３】
前記第１コンパレータ及び前記第２コンパレータの第１入力端には前記トランスの２次巻線からの出力が入力され、前記第１コンパレータの第２入力端には第１参照電位が与えられており、前記第２コンパレータの第２入力端には、第２参照電位が与えられており、前記第１参照電位は、前記第２参照電位の絶対値より大きい。
【００２４】
さらに好ましくは、前記トランスは第１トランスと第２トランスを含み、前記第２トランスの２次巻線からの出力が入力される第３コンパレータ及び第４コンパレータと、前記第３コンパレータの出力が入力される遅延信号生成回路と、前記第４コンパレータの出力が入力されるマスキング信号生成回路と、を有する。
【００２５】
第１コンパレータから出た出力を遅延させ第１パルス幅に設定された第１遅延信号と、第２コンパレータから出た出力を遅延させかつ前記第１パルス幅よりも大きいパルス幅に設定された第１マスキング信号と、第３コンパレータから出た出力を遅延させ第２パルス幅に設定された第２遅延信号と、第４コンパレータから出た出力を遅延させかつ前記第２パルス幅よりも大きいパルス幅に設定された第２マスキング信号と、前記第１遅延信号と前記第２マスキング信号とを論理演算処理する第１論理演算回路部と、前記第２遅延信号と前記第１マスキング信号とを論理演算処理する第２論理演算回路とを備え、前記第１遅延信号及び前記第２遅延信号に重畳されたノイズがそれぞれ前記第２ノイズマスキング信号及び前記第１ノイズマスキング信号によってマスキングされる。
【００２６】
第１マスキング信号のパルス幅は第２遅延信号のそれよりも大きく、第２マスキング信号のパルス幅は第１遅延信号のそれよりも大きい。
【００２７】
第１論理演算回路部及び第２論理演算回路部は各別に論理和回路、否定論理和回路、論理積回路、及び、否定論理積回路の少なくとも１つを有する請求項７又は請求項８のいずれか１項に記載の信号伝達装置。
【００２８】
第１論理演算回路部及び前記第２論理演算回路部から出力された信号はそれぞれ、フリップフロップのセット信号及びリセット信号としてそれぞれ用いられる。
【００２９】
また、本発明にかかる信号伝達装置は、伝達信号の立上がりエッジを検出して前記伝達信号のパルス幅よりも小さな第１変換パルスを生成する第１パルス生成回路と、前記パルス状の伝達信号の立下がりエッジを検出して前記伝達信号のパルス幅よりも小さな第２変換パルスを生成する第２パルス生成回路を有するパルス変換回路であって、前記パルス変換回路は、前記第１変換パルスが前記第１トランスの１次巻線側に入力され、その２次巻線側へと前記変換パルスを伝達し、前記第２変換パルスが前記第２トランスの１次巻線側に入力され、その２次巻線側へと前記変換パルスを伝達する。
【発明の効果】
【００３０】
本発明の信号伝達装置は、ノイズレベルの異なるノイズが重畳しても誤作動しないため、信頼性の高い信号伝達回路を提供する。
【図面の簡単な説明】
【００３１】
【図１】本発明の実施形態１にかかる信号伝達装置を示す回路図である。
【図２Ａ】本発明の実施形態１にかかる第１遅延生成回路及びその周辺部を示すブロック図である。
【図２Ｂ】本発明の実施形態１にかかる第２遅延生成回路及びその周辺部を示すブロック図である。
【図３】本発明の実施形態１にかかるノイズキャンセル回路に生じる信号を模式的に示したタイミングチャートである。
【図４】本発明にかかる伝達信号Ｓｉｎと第１入力信号ＩＮ１１、第２入力信号ＩＮ２２とのタイミングチャートを示す。
【図５】本発明にかかる信号伝達装置における正規信号を示すタイミングチャートである。
【図６Ａ】本発明にかかる信号伝達装置において、ノイズキャンセル回路によってノイズがキャンセルされる状態を説明するために用意した第１タイミングチャートである。
【図６Ｂ】本発明にかかる信号伝達装置において、ノイズキャンセル回路によってノイズがキャンセルされる状態を説明するために用意した第２タイミングチャートである。
【図７】本発明にかかる信号伝達装置において、ノイズキャンセル回路によってノイズがキャンセルされる状態を説明するために用意した第３タイミングチャートである。
【図８】本発明の実施形態２にかかる信号伝達装置を示す回路図である。
【図９】従来の信号伝達装置を示す回路図である。
【発明を実施するための形態】
【００３２】
（実施形態１）
図１は本発明の実施形態１にかかる信号伝達装置を模式的に示す回路図である。信号伝達装置１００は、電子制御装置１１０、入力側回路１２０、トランス回路１３０、コンパレータＣＭ１，ＣＭ２，ＣＭ＿Ｍ１，ＣＭ＿Ｍ２、ノイズキャンセル回路１４０、フリップフロップＦＦ、及び出力端子１５０を備える。
【００３３】
信号伝達装置１００において、電子制御装置１１０は、たとえばハイブリッド自動車の制御機構との間で信号のやりとりを行い、車全体の制御を行う。電子制御装置１１０ではたとえばパルス状の伝達信号Ｓｉｎが生成される。
【００３４】
入力側回路１２０は、第１パルス変換回路１２１、第２パルス変換回路１２３、及びインバータ１２５を備える。電子制御装置１１０で生成された伝達信号Ｓｉｎは、入力側回路１２０を構成する第１パルス変換回路１２１及び第２パルス変換回路１２３において、伝達信号Ｓｉｎのパルス幅よりも小さな所定のパルス幅にそれぞれ変換される。
【００３５】
第１パルス変換回路１２１は、伝達信号Ｓｉｎの立上りエッジを検出して図示しない第１変換パルスを生成する。第２パルス変換回路１２３は伝達信号Ｓｉｎの立下りエッジを検出して図示しない第２変換パルスを生成する。前述のように、第１変換パルス及び第２変換パルスのパルス幅は伝達信号Ｓｉｎのパルス幅より小さくなるように設定されるが、その大きさは、たとえば伝達信号Ｓｉｎのパルス幅が２５μＳであるとき、第１及び第２変換パルスＳａ１，Ｓａ２はたとえば５ｎＳ程度に設定される。これによって、入力側回路１２０及びトランス回路１３０における消費電力の低減化を図っている。
【００３６】
インバータ１２５は伝達信号Ｓｉｎの立下りエッジを検知するために用意される。インバータ１２５を用意するならば、第１パルス変換回路１２１と第２パルス変換回路１２３は同じ回路で構成することができる。もちろん、インバータ１２５は単独で設けずに第２パルス変換回路１２３側に内蔵させてもよい。なお、第１パルス変換回路１２１が伝達信号Ｓｉｎの立下りエッジを検出し、第２パルス変換回路１２３で立上りエッジを検出するようにしてもよい。
【００３７】
トランス回路１３０は第１トランスＴ１、第２トランスＴ２を備える。トランス回路１３０は、ＩＣチップ上またはＩＣチップ内に形成することができ、これらのトランスはマイクロトランス、或いはアイソレータとして称されることがある。
【００３８】
第１トランスＴ１は、１次巻線Ｔ１１及び２次巻線Ｔ１２を備える。１次巻線Ｔ１１及び２次巻線Ｔ１２の各一端は共に接地電位に接続されるが、１次巻線Ｔ１１の一端は第１接地電位ＧＮＤ１に、２次巻線Ｔ１２の一端は第２接地電位ＧＮＤ２という具合にそれぞれ別々の接地電位に接続される。接地電位ＧＮＤ１と接地電位ＧＮＤ２とは互いに直流的に絶縁されている。これによって、第１トランスＴ１の１次巻線Ｔ１１側に接続される入力側回路１２０と、第１トランスＴ１の２次巻線Ｔ１２側に接続される後述のノイズキャンセル回路１４０、フリップフロップＦＦ等とは直流的に絶縁される。なお、直流的に絶縁されているとは、両者の接地電位が導体で接続されていないということである。第１トランスＴ１、第２トランスＴ２の１次巻線側と２次巻線側とが直流的に絶縁されていることがアイソレータと称される所以である。
【００３９】
第１トランスＴ１の１次巻線側Ｔ１１から２次巻線Ｔ１２側への信号伝達率を１とし、両者での信号遅延を無視すれば、２次巻線Ｔ１２側には、１次巻線Ｔ１１側に入力された信号と等価な信号を取り出すことができる。ここで「等価」とは振幅及び位相がほぼ等しいことを指す。なお、第２トランスＴ２についても第１トランスＴ１と同様のことが言える。すなわち、２次巻線Ｔ１２、Ｔ２２に生じる信号である信号Ｓａ１，Ｓａ２は各々、上述した第１変換パルス及び第２変換パルスと等価である。
【００４０】
第１トランスＴ１の２次巻線Ｔ１２側にはコンパレータＣＭ１及びＣＭ＿Ｍ１が接続されている。コンパレータＣＭ１及びＣＭ＿Ｍ１は、その前段部と後段部を結合する役割を有する。すなわち、トランス回路１３０とノイズキャンセル回路１４０とを直接電気的に接続したときに生じる不具合を緩衝させるために、たとえばインピーダンス整合を行う。また、コンパレータＣＭ１及びＣＭ＿Ｍ１の第２入力端に所定の参照電位を与えておけば、参照電位を基準として波形整形を行うことができる。なお、コンパレータＣＭ１及びＣＭ＿Ｍ１には増幅手段又は減衰手段を持たせるようにしてもよい。また、２次巻線Ｔ１２側に取り出された信号Ｓａ１はほぼそのままの大きさでノイズキャンセル回路１４０に伝達してもよいが、信号の振幅を大きくしてもよく、また小さくしてもよい。
【００４１】
第２パルス変換回路１２３から出力された図示しない第２変換パルスは、上述のように第２トランスＴ２の１次巻線Ｔ２１に入力され、２次巻線Ｔ２２側からは信号Ｓａ２が出力される。２次巻線Ｔ２２側から出力された信号Ｓａ２はコンパレータＣＭ２及びコンパレータＣＭ＿Ｍ２の第１入力端に入力される。コンパレータＣＭ２及びＣＭ＿Ｍ２からの出力は、各々にノイズキャンセル回路１４０に入力される。コンパレータＣＭ２及びＣＭ＿Ｍ２は、その前段部と後段部を結合する役割を有する。すなわち、トランス回路１３０とノイズキャンセル回路１４０とを直接電気的に接続したときに生じる不具合を緩衝させるために、たとえばインピーダンス整合を行う。また、コンパレータＣＭ２及びＣＭ＿Ｍ２の第２入力端に所定の参照電位を与えておけば、これを参照として波形整形を行うことができる。なお、コンパレータＣＭ２及びＣＭ＿Ｍ２には増幅手段又は減衰手段を持たせるようにしてもよい。また、２次巻線Ｔ２２側に取り出された信号Ｓａ２はほぼそのままの大きさでノイズキャンセル回路１４０に伝達してもよいが、信号の振幅を大きくしてもよく、また小さくしてもよい。
【００４２】
コンパレータＣＭ１及びＣＭ２の第２入力端には、正規信号を伝達するための所定の参照電位Ｖｔｈ＿Ａが与えられている。また、コンパレータＣＭ＿Ｍ１及びＣＭ＿Ｍ２の第２入力端には、ノイズ除去のための所定の参照電位Ｖｔｈ＿Ｂが与えられている。本発明の大きな特徴は、異なる参照電位Ｖｔｈ＿Ａ，Ｖｔｈ＿Ｂを持ったコンパレータを設けることにある。コンパレータの構成及び詳細な回路構成は後述で明らかにされる。
【００４３】
なお、コンパレータＣＭ１，ＣＭ＿Ｍ１，ＣＭ２，ＣＭ＿Ｍ２の前段または後段には所定の振幅の大きさ及び所定の大きさに移相させるために少なくともその一方側に増幅手段、移相手段を設けてもよい。
【００４４】
ノイズキャンセル回路１４０からは２つの信号が取り出される。１つは第１トランスＴ１側に同期したセット信号Ｐｓであり、もう１つは第２トランスＴ２側に同期したリセット信号Ｐｒである。
【００４５】
ノイズキャンセル回路１４０は、コンパレータＣＭ１，ＣＭ２，ＣＭ＿Ｍ１及びＣＭ＿Ｍ２へ入力された信号に重畳されたノイズを取り除くために用意されている。本発明のもう１つの特徴はノイズキャンセル回路１４０を設けることにある。ノイズキャンセル回路１４０の詳細な回路構成は後述で明らかにされる。
【００４６】
ノイズキャンセル回路１４０は、第１遅延信号生成回路１４１ａ、第２遅延信号生成回路１４１ｂ、第１マスキング信号生成回路１４３ａ、第２マスキング信号生成回路１４３ｂ、第１論理演算回路部１４５ａ、第２論理演算回路部１４５ｂを備える。本発明の一実施形態では第１論理演算回路部１４５ａ、第２論理演算回路部１４５ｂを用いたが、これに限定されない。否定論理和回路（ＮＯＲ）の他に、論理積回路（ＡＮＤ）、否定論理積回路（ＮＡＮＤ）及び論理和回路（ＯＲ）の少なくとも１つを用いることができる。また、これらのいわゆる論理回路を組み合わせてもかまわない。こうして各種の論理回路の少なくとも１つは本書で論理演算回路部を構成することができる。
【００４７】
本書では「ノイズマスキング」なる語句と「ノイズキャンセル」なる語句を用いる。「ノイズマスキング」及び「ノイズキャンセル」は、たとえば擬似ノイズを発生させ、その擬似ノイズを本来のノイズに加算または減算して本来のノイズを除去または減衰させる方法が知られている。しかし、本書で用いる「ノイズマスキング」とは擬似ノイズを発生させるのではなく論理演算回路部を用いて、本来のノイズが出力されないように論理演算を行うことを指すものである。また、「ノイズキャンセル」とは幾つかのノイズマスキング回路で構成された回路全体を指すものとして用いる。
【００４８】
第１遅延信号生成回路１４１ａは、コンパレータＣＭ１から出力された第１入力信号ＩＮ１１を遅延させ第１遅延信号ＩＮ１Ｓを生成するために用意される。なお、本書で用いる「遅延」とは、信号の立上りエッジ及び立下りエッジの少なくとも一方側が、時間的に遅く生じるように信号処理することを指す。したがって、「遅延」される前の信号と「遅延」された後の信号の両者間には、パルス幅は同じであったり、或いは小さく（狭く）なったり。或いは大きく（広く）なったりすることが起こり得る。また、第１入力信号ＩＮ１１を遅延させる目的は、端的にいえば、後述の第２マスキング信号ＩＮ２Ｍとの論理演算を第１論理演算回路部１４５ａで正常に行うためである。詳細は後述で明らかにされる。
【００４９】
第１マスキング信号生成回路１４３ａは、第２遅延信号生成回路１４１ｂから取り出された遅延信号ＩＮ２Ｓに重畳されているノイズをマスキングするために用意される。すなわち、第１マスキング信号生成回路１４３ａで生成される第１マスキング出力信号ＩＮ１Ｍは、コンパレータＣＭ１＿Ｍ１から取り出された第一マスキング入力信号ＩＮ１２を元にして生成されるが、生成した信号はコンパレータＣＭ２から取り出された信号に重畳されたノイズをマスキングするために用意される。
【００５０】
第２遅延信号生成回路１４１ｂは、第２入力信号ＩＮ２１を遅延させ、遅延信号ＩＮ２Ｓを生成するために用意される。第２入力信号ＩＮ２１を遅延させる目的は先に述べた遅延信号ＩＮ１Ｓを生成するのと同じである。すなわち、第１マスキング出力信号ＩＮ１Ｍとの間で所定の論理演算を第２論理演算回路１４５ｂで行うためである。
【００５１】
第２マスク信号生成回路１４３ｂは、信号生成回路１４１ａから取り出された遅延信号ＩＮ１Ｓに重畳されているノイズをマスキングするために用意される。すなわち、第２マスキング信号生成回路１４３ｂで生成される第２マスキング信号ＩＮ２Ｍは、コンパレータＣＭ＿Ｍ２から取り出された第１マスキング入力信号ＩＮ１２を元にして生成されるが、生成した信号はコンパレータＣＭ１から取り出された信号に重畳されたノイズをマスキングするために用意される。
【００５２】
フリップフロップＦＦは、電子制御装置１１０から出力された伝達信号Ｓｉｎと同じ状態に復元するために用意されている。ここで「復元」とは、ほぼ元の信号の形態、位置に戻すことを指す。すなわち、伝達信号Ｓｉｎは入力側回路１２０及びトランス回路１３０での消費電力を低減させるためにパルス幅を小さくして信号処理が施されるが、最終的には元の状態の信号に戻すための復元回路としてフリップフロップＦＦが用意されている。
【００５３】
セット信号ＰｓはフリップフロップＦＦのセット端子Ｓに入力される。これにより、フリップフロップＦＦはセット状態に置かれる。リセット信号Ｐｒは、フリップフロップＦＦのリセット端子Ｒに入力される。これにより、フリップフロップＦＦはリセット状態に置かれる。
【００５４】
フリップフロップＦＦから出力された出力信号Ｓｏｕｔは出力端子１５０に取り出される。出力端子１５０に取り出された出力信号Ｓｏｕｔはたとえば図示しないＩＧＢＴのオン・オフを制御するために利用される。
【００５５】
図２Ａは図１に示す第１遅延信号生成回路１４１ａの内部回路を示すとともに、その周辺の回路部を抜き出したものである。すなわち、第１マスキング回路部１４０Ａは、第１遅延信号生成回路１４１ａ、第２マスキング信号生成回路１４３ｂ、及び第１論理演算回路部１４５ａで構成される。
【００５６】
コンパレータＣＭ１から取り出された第１入力信号ＩＮ１１は、第１遅延信号生成回路１４１ａの一部を構成する否定論理積回路１４９ａの第１入力端ｘ１に入力されると共に、信号遅延回路１４７ａに入力される。信号遅延回路１４７ａからは遅延信号ＩＮ１Ｄとして取り出され、取り出された遅延信号ＩＮ１Ｄは、否定論理積回路１４９ａの第２入力端ｘ２に入力される。
【００５７】
否定論理積回路１４９ａの出力端ｘ３には、第１入力信号ＩＮ１１と遅延信号ＩＮ１Ｄとが否定論理積演算された遅延信号ＩＮ１Ｓが出力される。
【００５８】
第１論理演算回路部１４５ａには２つの入力端が用意され、第１入力端ｙ１には遅延信号ＩＮ１Ｓが、第２入力端ｙ２には第２マスキング信号ＩＮ２Ｍがそれぞれ入力されている。第２マスキング信号ＩＮ２Ｍは第２マスキング信号生成回路１４３ｂで生成される。第１入力信号ＩＮ１１と第１マスキング入力信号ＩＮ２１が同じタイミングで入力された場合、第２マスキング信号ＩＮ２Ｍは、遅延信号ＩＮ１Ｓと第２マスキング信号ＩＮ２Ｍとは所定の位相差を有することになる。
【００５９】
第１論理演算回路部１４５ａは、遅延信号ＩＮ１Ｓと第２マスキング信号ＩＮ２Ｍとの否定論理和演算を行い、両者の信号が共にローレベルのときにのみ、その出力端ｙ３にはハイレベルが表れる。したがって、第１パルス変換回路１２１から取り出された第１変換パルスＳａ１は第１トランスＴ１、コンパレータＣＭ１及びＣＭ＿Ｍ１、第１遅延信号生成回路１４１ａ、及び第１論理演算回路部１４５ａを介して取り出されるが、遅延信号ＩＮ１Ｓは、第２パルス変換回路１２３、第２トランスＴ２、コンパレータＣＭ＿Ｍ２、及び第２マスキング信号生成回路１４３ｂを介して生成された第２マスキング信号ＩＮ２Ｍの制約を受けることになる。すなわち、第２マスキング信号ＩＮ２Ｍがハイレベルの期間においては、遅延信号ＩＮ１Ｓに重畳されるノイズ成分は第１論理演算回路部１４５ａによってマスキングされる。
【００６０】
第１論理演算回路部１４５ａから出力されるセット信号Ｐｓは、フリップフロップＦＦのセット端子Ｓに入力され、後段のフリップフロップＦＦをセットさせる。
【００６１】
図２Ｂに示す第２ノイズマスキング回路部１４０Ｂは、図２Ａに示す第１マスキング回路部１４０Ａと協働してノイズキャンセル回路１４０を構成する。
【００６２】
図２Ｂは、第２遅延信号生成回路１４１ｂの内部と、その周辺の回路部を示す。すなわち、第２マスキング回路部１４０Ｂは、第２遅延信号生成回路１４１ｂ、第１マスキング信号生成回路１４３ａ、及び第２論理演算回路部１４５ｂで構成される。
【００６３】
コンパレータＣＭ２から取り出された第２入力信号ＩＮ２２は、否定論理積回路１４９ｂの第１入力端ｘ１に入力されると共に、信号遅延回路１４７ｂに入力される、信号遅延回路１４７ｂから取り出された遅延信号ＩＮ２Ｄは、論理積回路１４９ｂの第２入力端ｘ２に入力される。
【００６４】
論理積回路１４９ｂの出力端ｘ３には、第２入力信号ＩＮ２２と遅延信号ＩＮ２Ｄとが否定論理積演算された遅延信号ＩＮ２Ｓが出力される
【００６５】
第２論理演算回路部１４５ｂには２つの入力端が用意され、第１入力端ｙ１には遅延信号ＩＮ２Ｓが、第２入力端ｙ２には第１マスキング信号ＩＮ１Ｍがそれぞれ入力されている。第１マスキング信号ＩＮ１Ｍはマスク第１マスキング信号生成回路１４３ａで生成される。第１入力信号ＩＮ１２と第２マスキング入力信号ＩＮ２２が同じタイミングで入力された場合、第１マスキング信号ＩＮ１Ｍは、遅延信号ＩＮ２Ｓと第１マスキング信号ＩＮ１Ｍとは所定の位相差を有している。
【００６６】
第２論理演算回路部１４５ｂは、遅延信号ＩＮ２Ｓと第１マスキング信号ＩＮ１Ｍとの否定論理和演算を行い両者信号が共にローレベルのときにのみ、その出力にはハイレベルが表れる。したがって、第２パルス変換回路１２３から取り出された第２変換パルスＳａ２は第２トランスＴ２、コンパレータＣＭ２及びＣＭ＿Ｍ２、第２遅延信号生成回路１４１ｂ、及び第２論理演算回路部１４５ｂを介して取り出されるが、遅延信号ＩＮ２Ｓは、第１パルス変換回路１２１、第１トランスＴ１、コンパレータＣＭ＿Ｍ２、及び第１マスキング信号生成回路１４３ａを介して生成された第１マスキング信号ＩＮ１Ｍの制約を受けることになる。すなわち、第１マスキング信号ＩＮ１Ｍがハイレベルの期間においては、遅延信号ＩＮ２Ｓに重畳されるノイズは第２論理演算回路部１４５ｂには出力されない。これがノイズキャンセル回路と称される所以である。
【００６７】
第２論理演算回路部１４５ｂの出力端ｙ３から出力されたリセット信号Ｐｒは、フリップフロップＦＦのリセット端子Ｒに入力され、フリップフロップＦＦをリセットさせる。
【００６８】
以上に述べたようにノイズキャンセル回路１４０は、第１マスキング回路部１４０Ａと第２マスキング回路部１４０Ｂによって構成されている。
【００６９】
図３は、図２Ａ、図２Ｂに示す第１及び第２マスキング回路部１４０Ａ,１４０Ｂに生じる各種信号を模式的に示す。第１入力信号ＩＮ１１、第２入力信号ＩＮ２２、は、それぞれ論理積回路１４９ａ,１４９ｂの第１入力端ｘ１に入力される。第１マスキング入力信号ＩＮ１２、第１マスキング入力信号ＩＮ２１は、それぞれ第１マスキング信号生成回路１４３ａ、第２マスキング信号生成回路１４３ｂに入力される信号である。遅延信号ＩＮ１Ｓ,ＩＮ２Ｓは、それぞれ論理積回路１４９ａ,１４９ｂから出力され、第１マスキング信号ＩＮ１Ｍ及び第２マスキング信号ＩＮ２Ｍは、それぞれ第１マスキング信号生成回路１４３ａ及び第２マスキング信号生成回路１４３ｂから出力される。
【００７０】
図３、最上段に示す。第１入力信号ＩＮ１１、第２入力信号ＩＮ２２、第１マスキング入力信号ＩＮ１２、第１マスキング入力信号ＩＮ２１は、前に述べたように、それぞれコンパレータＣＭ１、コンパレータＣＭ２、コンパレータＣＭ＿Ｍ１、コンパレータＣＭ＿Ｍ２から出力される信号であり、そのパルス幅Ｗ１はたとえば５ｎｓ程度に選ばれている。パルス幅Ｗ１の大きさは設計事項であり、伝達信号Ｓｉｎの周波数、パルス幅、第１パルス変換回路１２１、第２パルス変換回路１２３、第１トランスＴ１、第２トランスＴ２の電気的特性に応じて適宜設定される。第１入力信号ＩＮ１、第２入力信号ＩＮ２はそれぞれ立上りエッジＴｒ１、立下りエッジＴｆ１を有する。
【００７１】
遅延信号ＩＮ１Ｄ,ＩＮ２Ｄは、図２Ａ、図２Ｂに示す信号遅延回路１４７ａ,１４７ｂからそれぞれ取り出したものであり、それらは第１入力信号ＩＮ１１、第２入力信号ＩＮ２２、から所定の遅延時間△ｔ１だけ遅延され、そのパルス幅Ｗ２はパルス幅Ｗ１と同じかまたはそれ以上となるように設定される。遅延信号ＩＮ１Ｄ,ＩＮ２Ｄは立上りエッジＴｒ２、立下りエッジＴｆ２をそれぞれ有し、立上りエッジＴｒ２は第１入力信号ＩＮ１、第２入力信号ＩＮ２の立上りエッジＴｒ１よりも時間△ｔ１だけ遅れており、立下りエッジＴｆ２は、立下りエッジＴｆ１よりも時間△ｔ２だけ遅れる状態を示している。なお、図３は作図の都合上、時間△ｔ２が時間△ｔ１よりも大きいものを図示しているが、両者の大小関係の設定は設計事項に過ぎない。したがって、時間△ｔ１と△ｔ２とがほぼ等しくなったり、時間△ｔ１が△ｔ２よりも大きくなったり、或いは時間△ｔ１が△ｔ２よりも小さくなるように設定してもよい。
【００７２】
すなわり、時間△ｔ１，△ｔ２の大きさは、第１入力信号ＩＮ１１、第２入力信号ＩＮ２２に重畳されたノイズが適切にマスキングされるように設定すればよい。
【００７３】
遅延信号ＩＮ１Ｓは、論理積回路１４９ａで第１入力信号ＩＮ１と遅延信号ＩＮ１Ｄが論理積演算されて生成される信号である。遅延信号ＩＮ２Ｓは、論理積回路１４９ｂで第２入力信号ＩＮ２と遅延信号ＩＮ２Ｄが論理積演算されて生成される信号である。このため、遅延信号ＩＮ１Ｓ，ＩＮ２Ｓは、第１入力信号ＩＮ１１、第２入力信号ＩＮ２２及び遅延信号ＩＮ１Ｄ，ＩＮ２Ｄがハイレベルのときにそれぞれハイレベルとなるために図３に示すように、遅延信号ＩＮ１Ｄ，ＩＮ２Ｄの立上りタイミングＴｒ２でローレベルとなり、第１入力信号ＩＮ１、第２入力信号ＩＮ２の立下りタイミングＴｆ１でハイレベルとなる信号となる。そのパルス幅Ｗ３はパルス幅Ｗ１，Ｗ２よりもたとえば３ｎｓ程度小さく（狭く）なる。
【００７４】
第１マスキング信号ＩＮ１Ｍ及び第２マスキング信号ＩＮ２Ｍは、それぞれ第１マスキング入力信号ＩＮ２１及び第２マスキング入力信号ＩＮ２２を元に、第１マスキング信号生成回路１４３ａ及び第２マスキング信号生成回路１４３ｂで生成される。それらの信号のパルス幅Ｗ４はパルス幅Ｗ１〜Ｗ３よりは大きく、たとえば、７〜１０ｎｓに選ばれる。言い換えれば、パルス幅Ｗ４がこのような大きさに設定されるように時間△ｔ１と△ｔ２が調整される。第１マスキング信号ＩＮ１Ｍ、第２マスキング信号ＩＮ２Ｍのパルス幅Ｗ４は、遅延信号ＩＮ１Ｓ，ＩＮ２Ｓの立上りタイミングＴｒ３及び立下りタイミングＴｆ３がばらついても論理積演算に支障が生じないように、十分な大きさ（幅）に設定される。なお、第１論理演算回路部１４５ａ及び第２論理演算回路部１４５ｂで論理積演算を行うにあたり、第２マスキング信号ＩＮ２Ｍ及び第１マスキング信号ＩＮ１Ｍの対象信号として、第１入力信号ＩＮ１１、第２入力信号ＩＮ２２、遅延信号ＩＮ１Ｄ，ＩＮ２Ｄではなく、遅延信号ＩＮ１Ｓ，ＩＮ２Ｓを用いるようにしたのは、第１論理演算回路部１４５ａ及び第２論理演算回路部１４５ｂでの論理積演算を支障なく行うためである。
【００７５】
なお、図３に示す各種信号のパルス幅Ｗ１，Ｗ２，Ｗ３及びＷ４で示される期間がこれら各種信号の有効部であり、これらの有効部がハイレベルであるかローレベルであるかによって、論理積演算が行われる。なお、各種信号の有効部とは、信号そのものが存在する信号部分を指しており、必ずしもハイレベルを特定するものでもなく、また、ローレベルを特定するものでもない。したがって、回路構成によって信号有効部がハイレベルになったり、ローレベルになったりする。
【００７６】
図２Ａ、図２Ｂ、図３、及び図４に示すノイズキャンセル回路１４０の概念を要約すると次のとおりである。すなわち、本発明にかかるノイズキャンセル回路１４０は、２つの第１入力信号ＩＮ１１、第２入力信号ＩＮ２２の信号を基にして遅延信号ＩＮ１Ｄ，ＩＮ２Ｄを各別に生成する。さらに第２入力信号ＩＮ２２、第１マスキング入力信号ＩＮ１２、第１マスキング入力信号ＩＮ２１を元にしてそれぞれ第１マスキング信号ＩＮ１Ｍ、第２マスキング信号ＩＮ２Ｍを生成する。第１入力信号ＩＮ１１、第２入力信号ＩＮ２２が同じタイミングで入力された場合、第１マスキング信号ＩＮ１Ｍの有効信号部に遅延信号ＩＮ２Ｓの有効信号部が収まるようにそれぞれの遅延時間△ｔ１，△ｔ２を調整する。また、第２マスキング信号ＩＮ２Ｍの有効信号部に遅延信号ＩＮ１Ｓの有効信号部が収まるようにそれぞれの遅延時間△ｔ１，△ｔ２を調整する。
【００７７】
図４は、図１において、電子制御装置１１０で生成された伝達信号Ｓｉｎと、第１トランスＴ１、第２トランスＴ２側から取り出した第１入力信号ＩＮ１１、第２入力信号ＩＮ２２との位相関係を模式的に示すタイミングチャートである。
【００７８】
図４（ａ）に示す伝達信号Ｓｉｎは、説明及び作図の便宜上、たとえばパルス状の信号を示し、立上りエッジＴｒ、立下りエッジＴｆ、デューティ比が５０％の信号を示している。
【００７９】
図４（ｂ）に示す第１入力信号ＩＮ１１は、これまでの説明からも明らかなように、第１トランスＴ１側から取り出されたものであり、伝達信号Ｓｉｎの立上りエッジＴｒを検出して所定のパルス幅Ｗ１に調整された信号である。
【００８０】
図４（ｃ）に示す第２入力信号ＩＮ２２は、これまでの説明からも明らかなように、第２トランスＴ２側から取り出した入力信号であり、伝達信号Ｓｉｎの立下りエッジＴｆを検出して、所定のパルス幅に調整された信号である。第２入力信号ＩＮ２のパルス幅Ｗ１は第１入力信号ＩＮ１のパルス幅Ｗ１と同じである。
【００８１】
第１入力信号ＩＮ１１、第２入力信号ＩＮ２２は伝達信号Ｓｉｎの立上りエッジＴｒ及び立下りエッジＴｆを検出したものであるが、本発明の信号伝達装置の最終段ではこれらの各入力信号を元にして、元の伝達信号Ｓｉｎに復元する。
【００８２】
図４（ｂ）において、第１入力信号ＩＮ１１及び第１マスキング入力信号ＩＮ１２が表れる信号区間を区域Ｐ１で、第２マスキング入力信号ＩＮ２１及び第２入力信号ＩＮ２２が表れる信号区間を区域Ｐ２でそれぞれ示す。すなわち、区域Ｐ１は、第１入力信号ＩＮ１１及び第１マスキング入力信号ＩＮ１２は表れるが第２マスキング入力信号ＩＮ２１及び第２入力信号ＩＮ２２は表れない信号部分であり、区域Ｐ２は、第２マスキング入力信号ＩＮ２１及び第２入力信号ＩＮ２２は表れるが、第１入力信号ＩＮ１１及び第１マスキング入力信号ＩＮ１２は表れない信号部分を示す。
【００８３】
図５は、図１に示す信号伝達装置の要部における各種信号のタイミングチャートを示す。
【００８４】
図５（ａ）は、電子制御装置１１０で生成された伝達信号Ｓｉｎを示す。伝達信号Ｓｉｎは時刻ｔ１から時刻ｔ５までの期間、ハイレベルを維持するものとして示している。すなわち、立上りエッジＴｒ０から立下りエッジＴｆ０までの期間がハイレベルであるとして示す。
【００８５】
図５（ｂ）は、トランスＴ１前後の信号である信号Ｓａ１を示す。信号Ｓａ１は、伝達信号Ｓｉｎの立上りエッジＴｒ０を検出して第１パルス変換回路１２１で生成され、第１トランスＴ１を介して出る信号である。信号Ｓａ１はさらに、コンパレータＣＭ１又はコンパレータＣＭ＿Ｍ１を介して、第一入力信号ＩＮ１１又は第一マスキング入力信号ＩＮ２２として取り出される。信号Ｓａ１はたとえば、時刻ｔ１〜ｔ３の期間においては、立上りエッジＴｒ１、立下りエッジＴｆ１、パルス幅Ｗ１として示されている。なお、信号Ｓａ１はトランスＴ１の前後でほぼ等価であると考えられる。
【００８６】
信号Ｓａ１は、コンパレータＣＭ１又はコンパレータＣＭ＿Ｍ１を介して、ＩＮ１１又はＩＮ１２として取り出される。その際、コンパレータＣＭ１には参照電位Ｖｔｈ＿Ａが設定されており、また、コンパレータＣＭ＿Ｍ１には参照電位Ｖｔｈ＿Ｂが設定されている。
【００８７】
参照電位Ｖｔｈ＿Ａは、正規信号を判別するために用意されており、また、参照電位Ｖｔｈ＿Ｂはノイズマスキングを行うために用意されている。このとき、参照電位Ｖｔｈ＿Ａと参照電位Ｖｔｈ＿Ｂの絶対値は｜Ｖｔｈ＿Ａ｜＞｜Ｖｔｈ＿B｜である。さらに参照電位Ｖｔｈ＿Ｂは、好ましくはたとえば参照電位Ｖｔｈ＿Ａの大きさの９９．９％以下の大きさになるように選べばよく、より好ましくは９５％以下の大きさになるように選べばよく、さらに好ましくは９０％以下になるように選べばよい。コンパレータＣＭ１は、信号Ｓａ１の電圧が参照電位Ｖｔｈ＿Ａ以上の場合、信号ＩＮ１１としてハイレベルを出力する。コンパレータＣＭ＿Ｍ１は、信号Ｓａ１の電圧が参照電位Ｖｔｈ＿Ｂ以上の場合、信号ＩＮ１２としてハイレベルを出力する。いずれのコンパレータも、各々の持つ参照電位未満の信号が入力した場合には、ローレベルを出力する。
【００８８】
図５（ｃ）は、トランスＴ２前後の信号である信号Ｓａ２を示す。信号Ｓａ２は、伝達信号Ｓｉｎの立下りエッジＴｆ０を検出して第２パルス変換回路１２３で生成され、第２トランスＴ２を介して出る信号である。信号Ｓａ２はさらに、コンパレータＣＭ２又はコンパレータＣＭ＿Ｍ２を介して取り出される。信号Ｓａ２はたとえば、時刻ｔ５〜ｔ７の期間においては、立上りエッジＴｒ２、立下りエッジＴｆ２、パルス幅Ｗ１で示された正規信号が表れる。
【００８９】
信号Ｓａ２は、さらにコンパレータＣＭ２又はコンパレータＣＭ＿Ｍ２を介して、ＩＮ２２又はＩＮ１２として取り出される。その際、コンパレータＣＭ１には参照電位Ｖｔｈ＿Ａが設定されており、また、コンパレータＣＭ＿Ｍ１には参照電位Ｖｔｈ＿Ｂが設定されている。
【００９０】
上述のように、参照電位Ｖｔｈ＿Ａは、正規信号を判別するために用意されておりまた、参照電位Ｖｔｈ＿Ｂはノイズマスキングを行うために用意されている。コンパレータＣＭ２は、信号Ｓａ２の電圧が参照電位Ｖｔｈ＿Ａ以上の場合、信号ＩＮ２としてハイレベルを出力する。コンパレータＣＭ＿Ｍ２は、信号Ｓａ２の電圧が参照電位Ｖｔｈ＿Ｂ以上の場合、信号ＩＮ２１としてハイレベルを出力する。いずれのコンパレータも、各々の持つ参照電位未満の信号が入力した場合、ローレベルを出力する。
【００９１】
図５（ｄ）は、第１遅延信号回路１４１ａから取り出される遅延信号ＩＮ１Ｓを示す。第１遅延信号ＩＮ１Ｓは、信号Ｓａ１から生成されるが、第１遅延信号回路１４１ａで遅延されるために、図３で述べたように図５では図示しない遅延信号ＩＮ１Ｄの立上りタイミングでローレベルとなり、信号Ｓａ１の立下りタイミングでハイレベルとなる。そのパルス幅は信号Ｓａ１のパルス幅及び図５では図示しない遅延信号ＩＮ１Ｄより小さく（狭く）なる。
【００９２】
図５（ｅ）は、第２マスキング信号生成回路１４３ｂから取り出される第２マスキング信号ＩＮ２Ｍを示す。第２マスキング信号ＩＮ２Ｍは、信号Ｓａ２の立上りエッジＴｒ１同じタイミングすなわち時刻ｔ１で生じる。信号Ｓａ２の立下りエッジＴｆ１側が遅延された信号を示す。第２マスキング信号ＩＮ２Ｍは、時刻ｔ１でローレベルからハイレベルに遷移し、ハイレベルは時刻ｔ４まで継続し、そのパルス幅Ｗ３は信号Ｓａ１、信号Ｓａ２のパルス幅Ｗ１よりも大きくなるように設定されている。
【００９３】
図５（ｆ）は、第１マスキング信号生成回路１４３ａから取り出される第２マスキング信号ＩＮ１Ｍを示す。第１マスキング信号ＩＮ１Ｍは、信号Ｓａ１の立上りエッジＴｒ１とほぼ同じタイミングすなわちｔ１で生じる。第１マスキング信号ＩＮ１Ｍは、時刻ｔ１でローレベルからハイレベルに遷移し、ハイレベルは時刻ｔ４まで継続し、そのパルス幅Ｗ３は信号Ｓａ１、信号Ｓａ２のパルス幅Ｗ１よりも大きくなるように設定されている。
【００９４】
図５（ｇ）は、第２遅延信号回路１４１ｂから取り出される遅延信号ＩＮ２Ｓを示す。遅延信号ＩＮ２Ｓは、信号Ｓａ２から生成されるが、遅延信号回路１４１ｂで遅延されるために、図３で述べたように図５では図示しない遅延信号ＩＮ１Ｄの立上りタイミングでローレベルとなり、信号Ｓａ２の立下りタイミングでハイレベルとなる。そのパルス幅は信号Ｓａ２のパルス幅及び図５では図示しない遅延信号ＩＮ２Ｄより小さく（狭く）なる。
【００９５】
図５（ｈ）は、セット信号Ｐｓを示す。セット信号Ｐｓは、信号Ｓａ１がハイレベル、遅延信号ＩＮ１Ｓがローレベル、第２マスキング信号ＩＮ２Ｍがローレベルあるときに出力される。したがって、時刻ｔ２〜ｔ３の間にセット信号Ｐｓが出力されるので、フリップフロップＦＦは時刻ｔ２で、ローレベルからハイレベルにセットされる。
【００９６】
図５（ｉ）は、リセット信号Ｐｒを示す。リセット信号Ｐｓは、信号Ｓａ２がハイレベル、遅延信号ＩＮ２Ｓがローレベル、第１マスキング信号ＩＮ１Ｍがローレベルあるときに出力される。したがって、時刻ｔ６〜ｔ７の間にリセット信号Ｐｒが出力され、フリップフロップＦＦは時刻ｔ６で、ハイレベルからローレベルにリセットされる。
【００９７】
図５（ｊ）は、フリップフロップＦＦの出力Ｑ即ち出力端子１５０から出力される出力信号Ｓｏｕｔを示す。フリップフロップＦＦの出力Ｑは、第１論理演算回路部１４５ａから出力されたセット信号Ｐｓでセットされ、第２論理演算回路部１４５ｂから出力されたリセット信号Ｐｒでリセットされる。
【００９８】
図６Ａは、信号Ｓａ１、信号Ｓａ２にそれぞれ重畳するノイズＮ１、Ｎ２が同位相で印加された状態を模式的に示す。
【００９９】
図６Ａ（ａ）は、電子制御装置１１０で生成された伝達信号Ｓｉｎを示す。いま、正規信号は生成されていないため、伝達信号Ｓｉｎは常にローレベルである。
【０１００】
図６Ａ（ｂ）は信号Ｓａ１に重畳するノイズＮ１を示す。ノイズＮ１は、時刻ｔ１で立上り、時刻ｔ４で立下るものとして示している。すなわち、ノイズＮ１は信号Ｓａ１の中で時刻ｔ１〜ｔ３の間に重畳されている状態を示している。
【０１０１】
信号Ｓａ１に重畳されたノイズは、コンパレータＣＭ１又はコンパレータＣＭ＿Ｍ１を介して、第１入力信号ＩＮ１１又は第１マスキング入力信号ＩＮ１２として取り出される。その際、コンパレータＣＭ１には参照電位Ｖｔｈ＿Ａが設定されており、また、コンパレータＣＭ＿Ｍ１には参照電位Ｖｔｈ＿Ｂが設定されている。
【０１０２】
上述のように、参照電位Ｖｔｈ＿Ａは、正規信号を判別するために用意されておりまた、参照電位Ｖｔｈ＿Ｂはノイズマスキングを行うために用意されている。コンパレータＣＭ１は、信号Ｓａ１の電圧が参照電位Ｖｔｈ＿Ａ以上の場合、第１入力信号ＩＮ１１をハイレベルとする。コンパレータＣＭ＿Ｍ１は、信号Ｓａ１の電圧が参照電位Ｖｔｈ＿Ｂ以上の場合、第１マスキング入力信号ＩＮ１２をハイレベルとする。いずれのコンパレータも、各々の持つ参照電位未満の信号が入力した場合は、ローレベル出力する。なお、各コンパレータから出力される信号のタイミングは信号Ｓａ１と同様であるとする。
【０１０３】
図６Ａ（ｃ）は信号Ｓａ２に重畳するノイズＮ２を示す。ノイズＮ２は、ノイズＮ１と同じタイミングで生じるものとして示している。すなわち、ノイズＮ２とノイズＮ１との間に位相差が生じていないことを示す。
【０１０４】
信号Ｓａ２に重畳されたノイズは、コンパレータＣＭ２又はコンパレータＣＭ＿Ｍ２を介して、第２入力信号ＩＮ２１又は第２マスキング入力信号ＩＮ２２として取り出される。その際、コンパレータＣＭ２には参照電位Ｖｔｈ＿Ａが設定されており、また、コンパレータＣＭ＿Ｍ２には参照電位Ｖｔｈ＿Ｂが設定されている。
【０１０５】
上述のように、参照電位Ｖｔｈ＿Ａは、正規信号を判別するために用意されておりまた、参照電位Ｖｔｈ＿Ｂはノイズマスキングを行うために用意されている。コンパレータＣＭ２は、信号Ｓａ２の電圧が参照電位Ｖｔｈ＿Ａ以上の場合、第２入力信号ＩＮ２１をハイレベルとする。コンパレータＣＭ＿Ｍ２は、信号Ｓａ２の電圧が参照電位Ｖｔｈ＿Ｂ以上の場合、第２マスキング入力信号ＩＮ２２をハイレベルとする。いずれのコンパレータも、各々の持つ参照電位未満の信号が入力した場合は、ローレベルを出力する。なお、各コンパレータから出力される信号のタイミングは信号Ｓａ２と同様であるとする。
【０１０６】
図６Ａ（ｄ）は第１遅延信号生成回路１４１ａから取り出される遅延信号ＩＮ１Ｓに重畳するノイズＮ３を示す。第１遅延信号ＩＮ１Ｓは、信号Ｓａ１から生成されるが、第１遅延信号回路１４１ａで遅延されるために、図３で述べたように図６Ａでは図示しない遅延信号ＩＮ１Ｄの立上りタイミングでローレベルとなり、信号Ｓａ１の立下りタイミングでハイレベルとなる。そのパルス幅は信号Ｓａ１のパルス幅及び図６Ａでは図示しない遅延信号ＩＮ１Ｄより小さく（狭く）なる。したがって遅延信号ＩＮ１Ｓに重畳したノイズＮ３は、時刻ｔ３でハイレベルからローレベルに遷移し、時刻ｔ４でローレベルからハイレベルに遷移する。
【０１０７】
図６Ａ（ｅ）は第２マスキング信号生成回路１４３ｂから取り出される第２マスキング信号ＩＮ２Ｍに重畳するノイズＮ４を示す。第２マスキング信号ＩＮ２Ｍは、信号Ｓａ２の立上りエッジと同タイミングでレベルが遷移するために、時刻ｔ１でローレベルからハイレベルに遷移する。また、時刻ｔ６でハイレベルからローレベルに遷移する。第２マスキング信号ＩＮ２Ｍは、信号Ｓａ２の立下りエッジ側が遅延された信号である。したがって、ノイズＮ４はノイズＮ２の立下りエッジ側が遅延されたものとなる。
【０１０８】
図６Ａ（ｆ）は第１マスキング信号生成回路１４３ａに取り出される第１マスキング信号ＩＮ１Ｍに重畳するノイズＮ５を示す。第１マスキング信号ＩＮ１Ｍは、時刻ｔ１でハイレベルからローレベルに遷移し、時刻ｔ６でローレベルからハイレベルに遷移するとしている。第１マスキング信号ＩＮ１Ｍは、第１入力信号ＩＮ１の立下りエッジ側が遅延された信号である。したがって、ノイズＮ５はノイズＮ１の立下りエッジ側が遅延されたものとなる。
【０１０９】
図６Ａ（ｇ）は第２遅延信号生成回路１４１ｂから取り出される遅延信号ＩＮ２Ｓに重畳するノイズＮ６を示す。第２遅延信号ＩＮ２Ｓは、信号Ｓａ２から生成されるが、信号遅延回路１４７ｂで遅延されるために、図３で述べたように図６Ａでは図示しない遅延信号ＩＮ２Ｄの立上りタイミングでローレベルとなり、信号Ｓａ２の立下りタイミングでハイレベルとなる。そのパルス幅は信号Ｓａ２のパルス幅及び図６Ａでは図示しない遅延信号ＩＮ２Ｄより小さく（狭く）なる。したがって遅延信号ＩＮ１Ｓに重畳したノイズＮ６は、時刻ｔ３でハイレベルからローレベルに遷移し、時刻ｔ４でローレベルからハイレベルに遷移する。
【０１１０】
図６Ａ（ｈ）はフリップフロップＦＦの出力Ｑ即ち出力端子１５０から出力される出力信号Ｓｏｕｔを示す。フリップフロップＦＦの出力Ｑは、第１論理演算回路部１４５ａから出力されたセット信号Ｐｓでセットされ、第２論理演算回路部１４５ｂから出力されたリセット信号Ｐｒでリセットされた信号が出力される。
【０１１１】
図６Ａでは図示しないセット信号Ｐｓは、信号Ｓａ１がハイレベル、遅延信号ＩＮ１Ｓがローレベル、第２マスキング信号ＩＮ２Ｍがローレベルあるときに出力される。すなわち、重畳されたノイズが、ノイズＮ１がハイレベル、Ｎ３がローレベル、Ｎ４がローレベルの時に現われる。ノイズＮ３がローレベルである期間は時刻ｔ３〜ｔ４であるが、この期間においてノイズＮ４はハイレベルであるため、セット信号Ｐｓにはノイズは表れない。すなわち、ノイズＮ１、Ｎ３はノイズＮ４によってマスキングされるためにセット信号Ｐｓはローレベルを維持したままとなる。したがって、フリップフロップＦＦはセットされないので動作しない。
【０１１２】
図６Ａでは図示しないリセット信号Ｐｒは、信号Ｓａ２がハイレベル、遅延信号ＩＮ２Ｓがローレベル、第１マスキング信号ＩＮ２Ｍがローレベルにある時に出力される。すなわち、重畳されたノイズが、ノイズＮ２がハイレベル、Ｎ５がローレベル、Ｎ６がローレベルの時に現われる。ノイズＮ５がローレベルである期間は時刻ｔ３〜ｔ４であるが、この期間においてノイズＮ４はハイレベルであるため、セット信号Ｐｓにはノイズは表れない。すなわち、ノイズＮ２，Ｎ６はノイズＮ５によってマスキングされるためにセット信号Ｐｓはローレベルを維持したままとなる。したがって、フリップフロップＦＦはセットされないので動作しない。
【０１１３】
セット信号Ｐｓ及びリセット信号Ｐｒが共に出力されない場合、すなわち、共にハイレベルまたはローレベルであるとき、フリップフロップＦＦの出力すなわち出力端子１５０から出力される出力信号Ｓｏｕｔはローレベルとなるため全期間に亘ってローレベルが出力され、ノイズは出力されないことになり、ノイズキャンセル効果が奏される。
【０１１４】
図６Ｂは、信号Ｓａ１、信号Ｓａ２にそれぞれ重畳するノイズＮ１，Ｎ２に位相差が生じる状態を模式的に示す。なお、先に述べた図６Ａに示すものは、信号Ｓａ１に重畳するノイズＮ１と、信号Ｓａ２に重畳するノイズＮ２は同じタイミングで生じるとしたものであった。したがって、図６Ｂに示すものは図６Ａに示すものよりノイズＮ１とノイズＮ２との位相差が存在するのでより高いノイズキャンセル性能が要求される。
【０１１５】
図６Ｂ（ａ）は、電子制御装置１１０で生成された伝達信号Ｓｉｎを示す。いま、正規信号は生成されていないため、伝達信号Ｓｉｎは常にローレベルである。
【０１１６】
図６Ｂ（ｂ）は信号Ｓａ１に重畳するノイズＮ１を示す。ノイズＮ１は、時刻ｔ１で立上り、時刻ｔ４で立下るものとして示している。すなわち、ノイズＮ１は信号Ｓａ１の中で時刻ｔ１〜ｔ４の間で重畳されている。
【０１１７】
信号Ｓａ１に重畳されたノイズは、コンパレータＣＭ１又はコンパレータＣＭ＿Ｍ１を介して、第１入力信号ＩＮ１１又は第１マスキング入力信号ＩＮ１２として取り出される。その際、コンパレータＣＭ１には参照電位Ｖｔｈ＿Ａが設定されており、また、コンパレータＣＭ＿Ｍ１には参照電位Ｖｔｈ＿Ｂが設定されている。
【０１１８】
上述のように、参照電位Ｖｔｈ＿Ａは、正規信号を判別するために用意されておりまた、参照電位Ｖｔｈ＿Ｂはノイズマスキングを行うために用意されている。コンパレータＣＭ１は、信号Ｓａ１の電圧が参照電位Ｖｔｈ＿Ａ以上の場合、第１入力信号ＩＮ１１をハイレベルとする。コンパレータＣＭ＿Ｍ１は、信号Ｓａ１の電圧が参照電位Ｖｔｈ＿Ｂ以上の場合、第１マスキング入力信号ＩＮ１２をハイレベルとする。いずれのコンパレータも、各々の持つ参照電位未満の信号が入力した場合は、ローレベル出力する。なお、各コンパレータから出力される信号のタイミングは信号Ｓａ１と同様であるとする。
【０１１９】
図６Ｂ（ｃ）は信号Ｓａ２に重畳するノイズＮ２を示す。ノイズＮ２は、時刻ｔ３で立上り、時刻ｔ６で立下がる状態を示す。したがって、ノイズＮ２はノイズＮ１よりも時刻（ｔ３−ｔ１）だけ遅れて生じる。
【０１２０】
信号Ｓａ２に重畳されたノイズは、コンパレータＣＭ２又はコンパレータＣＭ＿Ｍ２を介して、第２入力信号ＩＮ２１又は第２マスキング入力信号ＩＮ２２として取り出される。その際、コンパレータＣＭ２には参照電位Ｖｔｈ＿Ａが設定されており、また、コンパレータＣＭ＿Ｍ２には参照電位Ｖｔｈ＿Ｂが設定されている。
【０１２１】
上述のように、参照電位Ｖｔｈ＿Ａは、正規信号を判別するために用意されておりまた、参照電位Ｖｔｈ＿Ｂはノイズマスキングを行うために用意されている。コンパレータＣＭ＿Ｍ２は、信号Ｓａ２の電圧が参照電位Ｖｔｈ＿Ｂ以上の場合、第２マスキング入力信号ＩＮ２２をハイレベルとする。いずれのコンパレータも、各々の持つ参照電位未満の信号が入力した場合は、ローレベル出力する。なお、各コンパレータから出力される信号のタイミングは信号Ｓａ２と同様であるとする。
【０１２２】
図６Ｂ（ｄ）は第１遅延信号生成回路１４１ａから取り出される遅延信号ＩＮ１Ｓに重畳するノイズＮ３を示す。第１遅延信号ＩＮ１Ｓは、信号Ｓａ１から生成されるが、信号遅延回路１４７ａで遅延されるために、図３で述べたように図６Ｂでは図示しない遅延信号ＩＮ１Ｄの立上りタイミングでローレベルとなり、信号Ｓａ１の立下りタイミングでハイレベルとなる。そのパルス幅は信号Ｓａ１のパルス幅及び図６Ｂでは図示しない遅延信号ＩＮ１Ｄより小さく（狭く）なる。したがって遅延信号ＩＮ１Ｓに重畳したノイズＮ３は、時刻ｔ３でハイレベルからローレベルに遷移し、時刻ｔ４でローレベルからハイレベルに遷移する。
【０１２３】
図６Ｂ（ｅ）は第２マスキング信号生成回路１４３ｂから取り出される第２マスキング信号ＩＮ２Ｍに重畳されるノイズＮ４を示す。ノイズＮ４は図６Ｂ（ｂ）に示すノイズＮ２の立上りタイミングで生じるので時刻ｔ３でローレベルからハイレベルに遷移し、時刻ｔ８でハイレベルからローレベルに遷移する。第２マスキング信号ＩＮ２Ｍは、信号Ｓａ２の立下りエッジ側が遅延された信号である。すなわち、信号Ｓａ２の立下りは時刻ｔ６であるのに対し第１マスキング信号ＩＮ１Ｍの立下りはそれよりも遅い時刻ｔ７となる。
【０１２４】
図６Ｂ（ｆ）は第１マスキング信号生成回路１４３ａに取り出される第１マスキング信号ＩＮ１Ｍに重畳するノイズＮ５を示す。ノイズＮ５は、図６Ａ（ｆ）に示すものと同等であり、時刻ｔ１でローレベルからハイレベルに遷移し、時刻ｔ６でハイレベルからローレベルに遷移する。
【０１２５】
図６Ｂ（ｇ）は第２遅延信号生成回路１４１ｂから取り出される遅延信号ＩＮ２Ｓに重畳するノイズＮ６を示す。第２遅延信号ＩＮ２Ｓは、信号Ｓａ２から生成されるが、信号遅延回路１４７ｂで遅延されるために、図３で述べたように図６Ｂでは図示しない遅延信号ＩＮ２Ｄの立上りタイミングでローレベルとなり、信号Ｓａ２の立下りタイミングでハイレベルとなる。そのパルス幅は信号Ｓａ２のパルス幅及び図６Ｂでは図示しない遅延信号ＩＮ２Ｄより小さく（狭く）なる。したがって遅延信号ＩＮ１Ｓに重畳したノイズＮ６は、時刻ｔ５でハイレベルからローレベルに遷移し、時刻ｔ６でローレベルからハイレベルに遷移する。
【０１２６】
図６Ｂ（ｈ）はフリップフロップＦＦの出力Ｑ即ち出力端子１５０から出力される出力信号Ｓｏｕｔを示す。フリップフロップＦＦの出力Ｑは、第１論理演算回路部１４５ａから出力されたセット信号Ｐｓでセットされ、第２論理演算回路部１４５ｂから出力されたリセット信号Ｐｒでリセットされた信号が出力される。
【０１２７】
図６Ｂでは図示しないセット信号Ｐｓは、信号Ｓａ１がハイレベル、遅延信号ＩＮ１Ｓがローレベル、第２マスキング信号ＩＮ２Ｍがローレベルあるときに出力される。すなわち、重畳されたノイズが、ノイズＮ１がハイレベル、Ｎ３がローレベル、Ｎ４がローレベルの時に現われる。ノイズＮ３がローレベルである期間は時刻ｔ３〜ｔ４であるが、この期間においてノイズＮ４はハイレベルであるため、セット信号Ｐｓにはノイズは表れない。すなわち、ノイズＮ１、Ｎ３はノイズＮ４によってマスキングされるためにセット信号Ｐｓはローレベルを維持したままとなる。したがって、フリップフロップＦＦはセットされないので動作しない。
【０１２８】
図６Ｂでは図示しないリセット信号Ｐｒは、信号Ｓａ２がハイレベル、遅延信号ＩＮ２Ｓがローレベル、第２マスキング信号ＩＮ２Ｍがローレベルにある時に出力される。すなわち、重畳されたノイズが、ノイズＮ２がハイレベル、Ｎ５がローレベル、Ｎ６がローレベルの時に現われる。ノイズＮ６がローレベルである期間は時刻ｔ５〜ｔ６であるが、この期間においてノイズＮ５はハイレベルであるため、セット信号Ｐｓにはノイズは表れない。すなわち、ノイズＮ２、Ｎ６はノイズＮ５によってマスキングされるためにセット信号Ｐｓはローレベルを維持したままとなる。したがって、フリップフロップＦＦはセットされないので動作しない。
【０１２９】
セット信号Ｐｓ及びリセット信号Ｐｒが共に出力されない場合、すなわち、共にハイレベルまたはローレベルであるとき、フリップフロップＦＦの出力すなわち出力端子１５０から出力される出力信号Ｓｏｕｔはローレベルとなるため全期間に亘ってローレベルが出力され、ノイズは出力されないことになり、ノイズキャンセル効果が奏される。
【０１３０】
図７では、信号Ｓａ１、信号Ｓａ２にそれぞれ重畳するノイズＮ１、Ｎ２が同位相で印加され、かつ各々のノイズレベルが異なる場合を示す。
【０１３１】
図７（ａ）は、電子制御装置１１０で生成された伝達信号Ｓｉｎを示す。いま、正規信号は生成されていないため、伝達信号Ｓｉｎは常にローレベルである。
【０１３２】
図７（ｂ）は信号Ｓａ１に重畳するノイズＮ１を示す。ノイズＮ１は、時刻ｔ１で立上り、時刻ｔ４で立下るものとして示している。すなわち、ノイズＮ１は信号Ｓａ１の中で時刻ｔ１〜ｔ３の間に重畳されている状態を示している。
【０１３３】
図７（ｃ）は信号Ｓａ２に重畳するノイズＮ２を示す。ノイズＮ２は、ノイズＮ１と同じタイミングで生じるものであるが、その信号強度すなわちノイズレベルが異なる。図では、ノイズＮ２は参照電圧Ｖｔｈ＿Ａよりは小さく、参照電圧Ｖｔｈ＿Ｂよりは大きい値として印加されている。このノイズレベルが各コンパレータに入力した場合、コンパレータＣＭ１、ＣＭ２はローレベルを出力するが、コンパレータＣＭ＿１、コンパレータＣＭ＿Ｍ２はハイレベルを出力する。
【０１３４】
図７（ｄ）は第１遅延信号生成回路１４１ａから取り出される遅延信号ＩＮ１Ｓに重畳するノイズＮ３を示す。第１遅延信号ＩＮ１Ｓは、信号Ｓａ１から生成されるが、第１遅延信号回路１４１ａで遅延されるために、図３で述べたように図７では図示しない遅延信号ＩＮ１Ｄの立上りタイミングでローレベルとなり、信号Ｓａ１の立下りタイミングでハイレベルとなる。そのパルス幅は信号Ｓａ１のパルス幅及び図７では図示しない遅延信号ＩＮ１Ｄより小さく（狭く）なる。したがって遅延信号ＩＮ１Ｓに重畳したノイズＮ３は、時刻ｔ３でハイレベルからローレベルに遷移し、時刻ｔ４でローレベルからハイレベルに遷移する。
【０１３５】
図７（ｅ）は第２マスキング信号生成回路１４３ｂから取り出される第２マスキング信号ＩＮ２Ｍに重畳するノイズＮ４を示す。ノイズＮ２は参照電圧Ｖｔｈ＿Ｂよりも大きいため、コンパレータＣＭ＿Ｍ２は第２マスキング入力信号ＩＮ２１をハイレベルとして出力し、第２マスキング信号生成回路１４３ｂには第２マスキング入力信号ＩＮ２１がハイレベルとして入力される。第２マスキング信号ＩＮ２Ｍは、信号Ｓａ２の立上りエッジと同タイミングでレベルが遷移するために、時刻ｔ１でローレベルからハイレベルに遷移する。また、時刻ｔ６でハイレベルからローレベルに遷移する。第２マスキング信号ＩＮ２Ｍは、信号Ｓａ２の立下りエッジ側が遅延された信号である。したがって、ノイズＮ４はノイズＮ２の立下りエッジ側が遅延されたものとなる。
【０１３６】
図７（ｆ）は第１マスキング信号生成回路１４３ａに取り出される第１マスキング信号ＩＮ１Ｍに重畳するノイズＮ５を示す。第１マスキング信号ＩＮ１Ｍは、時刻ｔ１でハイレベルからローレベルに遷移し、時刻ｔ６でローレベルからハイレベルに遷移するとしている。第１マスキング信号ＩＮ１Ｍは、第１入力信号ＩＮ１の立下りエッジ側が遅延された信号である。したがって、ノイズＮ５はノイズＮ１の立下りエッジ側が遅延されたものとなる。
【０１３７】
図７（ｇ）は第２遅延信号生成回路１４１ｂから取り出される遅延信号ＩＮ２Ｓに重畳するノイズＮ６を示す。第２遅延信号ＩＮ２Ｓは、信号Ｓａ２から生成されるが、ノイズＮ２のノイズレベルがコンパレータＣＭ１の参照電圧Ｖｔｈ＿Ａよりも小さいため、第２入力信号ＩＮ２２にはローレベルが出力される、従って遅延信号ＩＮ２Ｓにはハイレベルが維持される。
【０１３８】
図７（ｈ）はフリップフロップＦＦの出力Ｑ即ち出力端子１５０から出力される出力信号Ｓｏｕｔを示す。フリップフロップＦＦの出力Ｑは、第１論理演算回路部１４５ａから出力されたセット信号Ｐｓでセットされ、第２論理演算回路部１４５ｂから出力されたリセット信号Ｐｒでリセットされた信号が出力される。
【０１３９】
図７では図示しないセット信号Ｐｓは、信号Ｓａ１がハイレベル、遅延信号ＩＮ１Ｓがローレベル、第２マスキング信号ＩＮ２Ｍがローレベルあるときに出力される。すなわち、重畳されたノイズが、ノイズＮ１がハイレベル、ノイズＮ３がローレベル、ノイズＮ４がローレベルの時に現われる。ノイズＮ３がローレベルである期間は時刻ｔ３〜ｔ４であるが、この期間においてノイズＮ４はハイレベルであるため、セット信号Ｐｓにはノイズは表れない。すなわち、ノイズＮ１、Ｎ３はノイズＮ４によってマスキングされるためにセット信号Ｐｓはローレベルを維持したままとなる。したがって、フリップフロップＦＦはセットされないので動作しない。
【０１４０】
図７では図示しないリセット信号Ｐｒは、信号Ｓａ２がハイレベル、遅延信号ＩＮ２Ｓがローレベル、第１マスキング信号ＩＮ２Ｍがローレベルにある時に出力される。すなわち、重畳されたノイズが、ノイズＮ２がハイレベル、ノイズＮ５がローレベル、ノイズＮ６がローレベルの時に現われる。ノイズＮ６がローレベルである期間はなく、セット信号Ｐｓにはノイズは表れない。
【０１４１】
セット信号Ｐｓ及びリセット信号Ｐｒが共に出力されない場合、すなわち、共にハイレベルまたはローレベルであるとき、フリップフロップＦＦの出力すなわち出力端子１５０から出力される出力信号Ｓｏｕｔはローレベルとなるため全期間に亘ってローレベルが出力され、ノイズは出力されないことになり、ノイズキャンセル効果が奏される。
【０１４２】
以上説明したように図６Ａは信号Ｓａ１、信号Ｓａ２に重畳するノイズが完全に同相である場合すなわちコモンノイズである場合のノイズキャンセル回路１４０の回路動作を説明した。コモンノイズである場合、ノイズキャンセル回路１４０は正常に動作することが分かった。
【０１４３】
また、図６Ｂは信号Ｓａ１、信号Ｓａ２に重畳するノイズに位相差が生じている場合のノイズキャンセル回路１４０の回路動作を説明した。両者に位相差が生じている場合でもそれが設計範囲内であるならば、図６Ａに示すものと同様にノイズキャンセル回路１４０は正常に動作することが分かった。
【０１４４】
このように、ノイズＮ１とノイズＮ２の印加状態に位相のずれが生じた場合でも、そのずれが設計の所定範囲（たとえば位相差１ｗ）内であれば、正常にノイズをマスキングすることができる。また、位相差１ｗを動作遅延と耐ノイズ特性の観点から最適化する場合には、回路構成そのものを変更せずに、バッファやインバータの組み合わせの変更のみによって比較的容易に実施することができる。
【０１４５】
要約すると、本発明にかかるノイズキャンセル回路１４０は、２つの入力信号を基にしてそれぞれ第１及び第２遅延信号を生成する。さらに該入力信号を元にして第１及び第２マスキング信号を生成する。第１マスキング信号の有効信号部分に第２遅延信号の有効分が収まるようにそれぞれの遅延時間を調整する。また、第２マスキング信号の有効信号部分に第１遅延信号の有効部分が収まるようにそれぞれの遅延時間を論理和回路否定論理回路によって論理演算処理を行うものである。
【０１４６】
さらに本発明の大きな特徴として、図７は信号Ｓａ１、信号Ｓａ２に重畳するノイズのノイズレベルが異なる場合のノイズキャンセル回路１４０の回路動作を説明した。各信号を整形伝達するためのコンパレータには、正規信号伝達用の参照電位Ｖｔｈ＿Ａを持つものとノイズキャンセル用の参照電圧Ｖｔｈ＿Ｂを持つものを各々設けた。これら参照電位の値を適当に選ぶことで、信号Ｓａ１、Ｓａ２の両者のノイズレベルに差が生じている場合でもマスキング信号を生成することができるため、ノイズレベルが同一な場合と同様にノイズをマスキングすることができる。
【０１４７】
なお、図７で示した例ではノイズＮ２のノイズレベルが、ノイズＮ１のノイズレベルよりも低い場合を示しているが、逆にノイズＮ１のノイズレベルがノイズＮ２のノイズレベルよりも低い場合や、ノイズレベルＮ１とノイズレベルＮ２のノイズレベルが異なりかつ位相が異なるような場合すなわち図６Ｂに対応するような場合でも、本発明の構成が同様に有効であることは明らかである。
【０１４８】
（実施形態２）
図８は、本発明の実施形態２にかかる信号伝達装置を示す回路図である。実施形態２では、コンパレータをヒステリシスコンパレータにて構成している。
【０１４９】
第１トランスＴ１の２次巻線Ｔ１２側にはヒステリシスコンパレータＣＭ１＿Ｈが接続されている。ヒステリシスコンパレータＣＭ１＿Ｈは、その前段部と後段部を結合する役割を有する。すなわち、トランス回路１３０とノイズキャンセル回路１４０とを直接電気的に接続したときに生じる不具合を緩衝させるために、たとえばインピーダンス整合を行う。また、ヒステリシスコンパレータＣＭ１＿Ｈは、所定のヒステリシス幅を持ち、前記ヒステリシス幅に対応した２つのしきい値電圧を持つ。なお、ヒステリシスコンパレータＣＭ１＿Ｈには増幅手段又は減衰手段を持たせるようにしてもよい。また、２次巻線Ｔ１２側に取り出された信号Ｓａ１はほぼそのままの大きさでノイズキャンセル回路１４０に伝達してもよいが、信号の振幅を大きくしてもよく、また小さくしてもよい。
【０１５０】
第２トランスＴ２の２次巻線Ｔ２２側にはヒステリシスコンパレータＣＭ２＿Ｈが接続されている。ヒステリシスコンパレータＣＭ２＿Ｈの役割については上述したヒステリシスコンパレータＣＭ＿Ｍ１と同様であり重複となるため詳細な説明は省略する。
【０１５１】
ヒステリシスコンパレータＣＭ＿Ｈ１、ＣＭ＿Ｈ２は入力信号に対して２つのしきい値電圧を持つため、このそれぞれのしきい値電圧を上述した参照電圧Ｖｔｈ＿Ａ及びＶｔｈ＿Ｂと同様に見なすことができる。よって、本実施形態のようにコンパレータをヒステリシスコンパレータに置き換えることによっても、これまで説明した本発明の効果を発揮することができる。
【０１５２】
また、ヒステリシスコンパレータは１つのコンパレータ内に２つのしきい値電圧を持つことから、２つのコンパレータを用いて２つのしきい値電圧すなわち参照電位を用意した実施形態１に比べ、コンパレータの数を減らすことができるといった利点がある。
【０１５３】
なお、上記コンパレータＣＭ１，ＣＭ＿Ｍ１，ＣＭ２，ＣＭ＿Ｍ２はウインドコンパレータによっても構成してもよい。
【産業上の利用可能性】
【０１５４】
本発明の信号伝達装置は、正規の信号を処理するためのコンパレータと、ノイズキャンセル機能を追加するためのコンパレータを各別に備えているので、耐ノイズ特性に優れた信号伝達装置を提供することができるため、その産業上の利用可能性は極めて高い。
【符号の説明】
【０１５５】
１００ 信号伝達装置
１１０ 電子制御装置
１２０ 入力側回路
１２１ 第１パルス変換回路
１２３ 第２パルス変換回路
１３０ トランス回路
１４０ ノイズキャンセル回路
１４０Ａ 第１マスキング回路部
１４０Ｂ 第２マスキング回路部
１４１ａ 第１遅延信号生成回路
１４１ｂ 第２遅延信号生成回路
１４３ａ 第１マスキング信号生成回路
１４３ｂ 第２マスキング信号生成回路
１４５ａ 第１論理演算回路部
１４５ｂ 第２論理演算回路部
１４９ａ，１４９ｂ 論理積回路
１４７ａ，１４７ｂ 信号遅延回路
１５０ 出力端子
ＦＦ フリップフロップ
ＣＭ１，ＣＭ２，ＣＭ＿Ｍ１，ＣＭ＿Ｍ２ コンパレータ
ＣＭ１＿Ｈ，ＣＭ２＿Ｈ ヒステリシスコンパレータ
ＩＮ１１ 第１入力信号
ＩＮ２１ 第２入力信号
ＩＮ１２ 第１マスキング入力信号
ＩＮ２２ 第２マスキング入力信号
ＩＮ１Ｄ，ＩＮ１Ｓ，ＩＮ２Ｄ，ＩＮ２Ｓ 遅延信号
ＩＮＩＭ 第１マスキング信号
ＩＮ２Ｍ 第２マスキング信号
Ｐｒ リセット信号
Ｐｓ セット信号
Ｓｉｎ 伝達信号
Ｓａ１，Ｓａ２ 信号
Ｔ１ 第１トランス
Ｔ２ 第２トランス
【技術分野】
【０００１】
本発明は、信号伝達装置に関し、特にノイズキャンセル機能を備えたものに関する。
【背景技術】
【０００２】
従来、ハイブリッド自動車、電気自動車、家電機器、産業機器、及び医療機器の分野では、入出力間を直流的に絶縁し、かつ信号の伝達を行うために、アイソレータを用いた信号伝達装置が用いられている。
【０００３】
アイソレータ、すなわち絶縁トランスを用いてパルス状の信号を伝達する装置としては、たとえば、特許文献１（特願２０１０−１０４１９２号）、特許文献２（特願２０１０−２８３９２９号）、特許文献３（特願２０１１−１２９８２５号）及び特許文献４（特開２０１０−１０７６２号公報）などが提案されている。
【０００４】
特許文献１（特願２０１０−１０４１９２号）、特許文献２（特願２０１０−２８３９２９号）、特許文献３（特願２０１１−１２９８２５号）は本出願人に関するものであり、ノイズが連続して印加された場合においても、入力信号に重畳されるノイズの影響を低減しつつ、低圧側と高圧側とを電気的に絶縁しながら信号の授受を行えるノイズ除去回路、絶縁トランスを用いた信号伝送回路及び電力変換装置を提供するとしている。
【０００５】
特許文献４（特開２０１０−１０７６２号公報）は、本出願人に関するものであり自己診断機能を備えたパワー半導体の駆動回路装置及びそれに用いる信号伝達装置を開示する。
【０００６】
図９は、従来の信号伝達装置９００を示す。信号伝達装置は、電子制御装置１１０、入力側回路１２０、トランス回路１３０、コンパレータＣＭ１，ＣＭ２、ノイズキャンセル回路１４０、フリップフロップＦＦ、及び出力端子１５０を備える。
【０００７】
信号伝達装置９００において、電子制御装置１１０は、たとえばハイブリッド自動車の制御機構との間で信号のやりとりを行い、車全体の制御を行うための電子制御ユニット（ＥＣＵ：Electronic Control Unit）である。
【０００８】
入力側回路１２０は、第１パルス変換回路１２１、第２パルス変換回路１２３、及びインバータ１２５を備える。
【０００９】
トランス回路１３０は第１トランスＴ１、第２トランスＴ２を備える。トランス回路１３０は、特許文献１及び特許文献２に開示されるように、ＩＣチップ上またはＩＣチップ内に形成することができ、これらのトランスはマイクロトランス、或いはアイソレータとして称されることがある。
【００１０】
第１トランスＴ１は、１次巻線Ｔ１１及び２次巻線Ｔ１２を備える。１次巻線Ｔ１１及び２次巻線Ｔ１２の各一端は共に接地電位に接続されるが、１次巻線Ｔ１１の一端は第１接地電位ＧＮＤ１に、２次巻線Ｔ１２の一端は第２接地電位ＧＮＤ２という具合にそれぞれ別々の接地電位に接続される。すなわち、１次巻線Ｔ１１と２次巻線Ｔ１２は直流的に分離されている。
【００１１】
第１トランスＴ１の２次巻線Ｔ１２側にはコンパレータＣＭ１が接続されている。
【００１２】
２次巻線Ｔ１２側から出力された信号はコンパレータＣＭ１を介してノイズキャンセル回路１４０に入力される。
【００１３】
第２トランスＴ２は、１次巻線Ｔ２１及び２次巻線Ｔ２２を備える。１次巻線Ｔ２１及び２次巻線Ｔ２２の各一端は共に接地電位に接続されるが、１次巻線Ｔ２１の一端は第１接地電位ＧＮＤ１に、２次巻線Ｔ２２の一端は第２接地電位ＧＮＤ２という具合にそれぞれ別々の接地電位に接続される。すなわち、トランスＴ２においても、１次巻線Ｔ２１と２次巻線Ｔ２２は直流的に分離されている。
【００１４】
第２トランスＴ２の２次巻線Ｔ２２側にはコンパレータＣＭ２が接続されている。
【００１５】
２次巻線Ｔ２２側から出力された信号はコンパレータＣＭ２を介してノイズキャンセル回路１４０に入力される。
【００１６】
ノイズキャンセル回路１４０からは２つの信号が取り出される。１つは第１トランスＴ１側に同期したセット信号Ｐｓであり、もう１つは第２トランスＴ２側に同期したリセット信号Ｐｒである。
【００１７】
ノイズキャンセル回路１４０は、第１遅延信号生成回路１４１ａ、第２遅延信号生成回路１４１ｂ、第１マスキング信号生成回路１４３ａ、第２マスキング信号生成回路１４３ｂ、第１論理演算回路部１４５ａ、第２論理演算回路部１４５ｂを備える。
【００１８】
上記構成を持つ信号伝達装置９００は、出力をローからハイに切り替える信号と、出力をハイからローに切り替える信号をそれぞれ別のトランスすなわちトランスＴ１及びＴ２で伝達するように動作する。また、トランスＴ１とトランスＴ２に同時に、正規の信号ではない信号すなわちノイズが入力された場合、コンパレータＣＭ１，ＣＭ２、及びノイズキャンセル回路１４０の働きにより、コンパレータＣＭ１，ＣＭ２の参照電位以上のノイズはフリップフロップＦＦには出力されないという機能を有する。
【先行技術文献】
【特許文献】
【００１９】
【特許文献１】特願２０１０−１０４１９２号
【特許文献２】特願２０１０−２８３９２９号
【特許文献３】特願２０１１−１２９８２５号
【特許文献４】特開２０１０−１０７６２号公報
【発明の概要】
【発明が解決しようとする課題】
【００２０】
しかしながら、上記従来例の信号伝達装置では、トランスＴ１、Ｔ２に入力されるノイズレベルが互いに異なる場合、ノイズキャンセルが正常に作動せず、誤動作の原因となっていた。
【課題を解決するための手段】
【００２１】
本発明の信号伝達装置は、１次巻線と２次巻線とは直流的に分離されており、１次巻線と２次巻線とは互いに別々の接地電位に接続されるトランスと、 前記トランスの２次巻線からの出力が入力される第１コンパレータ及び第２コンパレータと、前記第１コンパレータの出力が入力される遅延信号生成回路と、前記第２コンパレータの出力が入力されるマスキング信号生成回路と、を有する。
【００２２】
前記第１コンパレータと前記第２コンパレータは、ヒステリシスコンパレータ又はウインドコンパレータからなってもよい。
【００２３】
前記第１コンパレータ及び前記第２コンパレータの第１入力端には前記トランスの２次巻線からの出力が入力され、前記第１コンパレータの第２入力端には第１参照電位が与えられており、前記第２コンパレータの第２入力端には、第２参照電位が与えられており、前記第１参照電位は、前記第２参照電位の絶対値より大きい。
【００２４】
さらに好ましくは、前記トランスは第１トランスと第２トランスを含み、前記第２トランスの２次巻線からの出力が入力される第３コンパレータ及び第４コンパレータと、前記第３コンパレータの出力が入力される遅延信号生成回路と、前記第４コンパレータの出力が入力されるマスキング信号生成回路と、を有する。
【００２５】
第１コンパレータから出た出力を遅延させ第１パルス幅に設定された第１遅延信号と、第２コンパレータから出た出力を遅延させかつ前記第１パルス幅よりも大きいパルス幅に設定された第１マスキング信号と、第３コンパレータから出た出力を遅延させ第２パルス幅に設定された第２遅延信号と、第４コンパレータから出た出力を遅延させかつ前記第２パルス幅よりも大きいパルス幅に設定された第２マスキング信号と、前記第１遅延信号と前記第２マスキング信号とを論理演算処理する第１論理演算回路部と、前記第２遅延信号と前記第１マスキング信号とを論理演算処理する第２論理演算回路とを備え、前記第１遅延信号及び前記第２遅延信号に重畳されたノイズがそれぞれ前記第２ノイズマスキング信号及び前記第１ノイズマスキング信号によってマスキングされる。
【００２６】
第１マスキング信号のパルス幅は第２遅延信号のそれよりも大きく、第２マスキング信号のパルス幅は第１遅延信号のそれよりも大きい。
【００２７】
第１論理演算回路部及び第２論理演算回路部は各別に論理和回路、否定論理和回路、論理積回路、及び、否定論理積回路の少なくとも１つを有する請求項７又は請求項８のいずれか１項に記載の信号伝達装置。
【００２８】
第１論理演算回路部及び前記第２論理演算回路部から出力された信号はそれぞれ、フリップフロップのセット信号及びリセット信号としてそれぞれ用いられる。
【００２９】
また、本発明にかかる信号伝達装置は、伝達信号の立上がりエッジを検出して前記伝達信号のパルス幅よりも小さな第１変換パルスを生成する第１パルス生成回路と、前記パルス状の伝達信号の立下がりエッジを検出して前記伝達信号のパルス幅よりも小さな第２変換パルスを生成する第２パルス生成回路を有するパルス変換回路であって、前記パルス変換回路は、前記第１変換パルスが前記第１トランスの１次巻線側に入力され、その２次巻線側へと前記変換パルスを伝達し、前記第２変換パルスが前記第２トランスの１次巻線側に入力され、その２次巻線側へと前記変換パルスを伝達する。
【発明の効果】
【００３０】
本発明の信号伝達装置は、ノイズレベルの異なるノイズが重畳しても誤作動しないため、信頼性の高い信号伝達回路を提供する。
【図面の簡単な説明】
【００３１】
【図１】本発明の実施形態１にかかる信号伝達装置を示す回路図である。
【図２Ａ】本発明の実施形態１にかかる第１遅延生成回路及びその周辺部を示すブロック図である。
【図２Ｂ】本発明の実施形態１にかかる第２遅延生成回路及びその周辺部を示すブロック図である。
【図３】本発明の実施形態１にかかるノイズキャンセル回路に生じる信号を模式的に示したタイミングチャートである。
【図４】本発明にかかる伝達信号Ｓｉｎと第１入力信号ＩＮ１１、第２入力信号ＩＮ２２とのタイミングチャートを示す。
【図５】本発明にかかる信号伝達装置における正規信号を示すタイミングチャートである。
【図６Ａ】本発明にかかる信号伝達装置において、ノイズキャンセル回路によってノイズがキャンセルされる状態を説明するために用意した第１タイミングチャートである。
【図６Ｂ】本発明にかかる信号伝達装置において、ノイズキャンセル回路によってノイズがキャンセルされる状態を説明するために用意した第２タイミングチャートである。
【図７】本発明にかかる信号伝達装置において、ノイズキャンセル回路によってノイズがキャンセルされる状態を説明するために用意した第３タイミングチャートである。
【図８】本発明の実施形態２にかかる信号伝達装置を示す回路図である。
【図９】従来の信号伝達装置を示す回路図である。
【発明を実施するための形態】
【００３２】
（実施形態１）
図１は本発明の実施形態１にかかる信号伝達装置を模式的に示す回路図である。信号伝達装置１００は、電子制御装置１１０、入力側回路１２０、トランス回路１３０、コンパレータＣＭ１，ＣＭ２，ＣＭ＿Ｍ１，ＣＭ＿Ｍ２、ノイズキャンセル回路１４０、フリップフロップＦＦ、及び出力端子１５０を備える。
【００３３】
信号伝達装置１００において、電子制御装置１１０は、たとえばハイブリッド自動車の制御機構との間で信号のやりとりを行い、車全体の制御を行う。電子制御装置１１０ではたとえばパルス状の伝達信号Ｓｉｎが生成される。
【００３４】
入力側回路１２０は、第１パルス変換回路１２１、第２パルス変換回路１２３、及びインバータ１２５を備える。電子制御装置１１０で生成された伝達信号Ｓｉｎは、入力側回路１２０を構成する第１パルス変換回路１２１及び第２パルス変換回路１２３において、伝達信号Ｓｉｎのパルス幅よりも小さな所定のパルス幅にそれぞれ変換される。
【００３５】
第１パルス変換回路１２１は、伝達信号Ｓｉｎの立上りエッジを検出して図示しない第１変換パルスを生成する。第２パルス変換回路１２３は伝達信号Ｓｉｎの立下りエッジを検出して図示しない第２変換パルスを生成する。前述のように、第１変換パルス及び第２変換パルスのパルス幅は伝達信号Ｓｉｎのパルス幅より小さくなるように設定されるが、その大きさは、たとえば伝達信号Ｓｉｎのパルス幅が２５μＳであるとき、第１及び第２変換パルスＳａ１，Ｓａ２はたとえば５ｎＳ程度に設定される。これによって、入力側回路１２０及びトランス回路１３０における消費電力の低減化を図っている。
【００３６】
インバータ１２５は伝達信号Ｓｉｎの立下りエッジを検知するために用意される。インバータ１２５を用意するならば、第１パルス変換回路１２１と第２パルス変換回路１２３は同じ回路で構成することができる。もちろん、インバータ１２５は単独で設けずに第２パルス変換回路１２３側に内蔵させてもよい。なお、第１パルス変換回路１２１が伝達信号Ｓｉｎの立下りエッジを検出し、第２パルス変換回路１２３で立上りエッジを検出するようにしてもよい。
【００３７】
トランス回路１３０は第１トランスＴ１、第２トランスＴ２を備える。トランス回路１３０は、ＩＣチップ上またはＩＣチップ内に形成することができ、これらのトランスはマイクロトランス、或いはアイソレータとして称されることがある。
【００３８】
第１トランスＴ１は、１次巻線Ｔ１１及び２次巻線Ｔ１２を備える。１次巻線Ｔ１１及び２次巻線Ｔ１２の各一端は共に接地電位に接続されるが、１次巻線Ｔ１１の一端は第１接地電位ＧＮＤ１に、２次巻線Ｔ１２の一端は第２接地電位ＧＮＤ２という具合にそれぞれ別々の接地電位に接続される。接地電位ＧＮＤ１と接地電位ＧＮＤ２とは互いに直流的に絶縁されている。これによって、第１トランスＴ１の１次巻線Ｔ１１側に接続される入力側回路１２０と、第１トランスＴ１の２次巻線Ｔ１２側に接続される後述のノイズキャンセル回路１４０、フリップフロップＦＦ等とは直流的に絶縁される。なお、直流的に絶縁されているとは、両者の接地電位が導体で接続されていないということである。第１トランスＴ１、第２トランスＴ２の１次巻線側と２次巻線側とが直流的に絶縁されていることがアイソレータと称される所以である。
【００３９】
第１トランスＴ１の１次巻線側Ｔ１１から２次巻線Ｔ１２側への信号伝達率を１とし、両者での信号遅延を無視すれば、２次巻線Ｔ１２側には、１次巻線Ｔ１１側に入力された信号と等価な信号を取り出すことができる。ここで「等価」とは振幅及び位相がほぼ等しいことを指す。なお、第２トランスＴ２についても第１トランスＴ１と同様のことが言える。すなわち、２次巻線Ｔ１２、Ｔ２２に生じる信号である信号Ｓａ１，Ｓａ２は各々、上述した第１変換パルス及び第２変換パルスと等価である。
【００４０】
第１トランスＴ１の２次巻線Ｔ１２側にはコンパレータＣＭ１及びＣＭ＿Ｍ１が接続されている。コンパレータＣＭ１及びＣＭ＿Ｍ１は、その前段部と後段部を結合する役割を有する。すなわち、トランス回路１３０とノイズキャンセル回路１４０とを直接電気的に接続したときに生じる不具合を緩衝させるために、たとえばインピーダンス整合を行う。また、コンパレータＣＭ１及びＣＭ＿Ｍ１の第２入力端に所定の参照電位を与えておけば、参照電位を基準として波形整形を行うことができる。なお、コンパレータＣＭ１及びＣＭ＿Ｍ１には増幅手段又は減衰手段を持たせるようにしてもよい。また、２次巻線Ｔ１２側に取り出された信号Ｓａ１はほぼそのままの大きさでノイズキャンセル回路１４０に伝達してもよいが、信号の振幅を大きくしてもよく、また小さくしてもよい。
【００４１】
第２パルス変換回路１２３から出力された図示しない第２変換パルスは、上述のように第２トランスＴ２の１次巻線Ｔ２１に入力され、２次巻線Ｔ２２側からは信号Ｓａ２が出力される。２次巻線Ｔ２２側から出力された信号Ｓａ２はコンパレータＣＭ２及びコンパレータＣＭ＿Ｍ２の第１入力端に入力される。コンパレータＣＭ２及びＣＭ＿Ｍ２からの出力は、各々にノイズキャンセル回路１４０に入力される。コンパレータＣＭ２及びＣＭ＿Ｍ２は、その前段部と後段部を結合する役割を有する。すなわち、トランス回路１３０とノイズキャンセル回路１４０とを直接電気的に接続したときに生じる不具合を緩衝させるために、たとえばインピーダンス整合を行う。また、コンパレータＣＭ２及びＣＭ＿Ｍ２の第２入力端に所定の参照電位を与えておけば、これを参照として波形整形を行うことができる。なお、コンパレータＣＭ２及びＣＭ＿Ｍ２には増幅手段又は減衰手段を持たせるようにしてもよい。また、２次巻線Ｔ２２側に取り出された信号Ｓａ２はほぼそのままの大きさでノイズキャンセル回路１４０に伝達してもよいが、信号の振幅を大きくしてもよく、また小さくしてもよい。
【００４２】
コンパレータＣＭ１及びＣＭ２の第２入力端には、正規信号を伝達するための所定の参照電位Ｖｔｈ＿Ａが与えられている。また、コンパレータＣＭ＿Ｍ１及びＣＭ＿Ｍ２の第２入力端には、ノイズ除去のための所定の参照電位Ｖｔｈ＿Ｂが与えられている。本発明の大きな特徴は、異なる参照電位Ｖｔｈ＿Ａ，Ｖｔｈ＿Ｂを持ったコンパレータを設けることにある。コンパレータの構成及び詳細な回路構成は後述で明らかにされる。
【００４３】
なお、コンパレータＣＭ１，ＣＭ＿Ｍ１，ＣＭ２，ＣＭ＿Ｍ２の前段または後段には所定の振幅の大きさ及び所定の大きさに移相させるために少なくともその一方側に増幅手段、移相手段を設けてもよい。
【００４４】
ノイズキャンセル回路１４０からは２つの信号が取り出される。１つは第１トランスＴ１側に同期したセット信号Ｐｓであり、もう１つは第２トランスＴ２側に同期したリセット信号Ｐｒである。
【００４５】
ノイズキャンセル回路１４０は、コンパレータＣＭ１，ＣＭ２，ＣＭ＿Ｍ１及びＣＭ＿Ｍ２へ入力された信号に重畳されたノイズを取り除くために用意されている。本発明のもう１つの特徴はノイズキャンセル回路１４０を設けることにある。ノイズキャンセル回路１４０の詳細な回路構成は後述で明らかにされる。
【００４６】
ノイズキャンセル回路１４０は、第１遅延信号生成回路１４１ａ、第２遅延信号生成回路１４１ｂ、第１マスキング信号生成回路１４３ａ、第２マスキング信号生成回路１４３ｂ、第１論理演算回路部１４５ａ、第２論理演算回路部１４５ｂを備える。本発明の一実施形態では第１論理演算回路部１４５ａ、第２論理演算回路部１４５ｂを用いたが、これに限定されない。否定論理和回路（ＮＯＲ）の他に、論理積回路（ＡＮＤ）、否定論理積回路（ＮＡＮＤ）及び論理和回路（ＯＲ）の少なくとも１つを用いることができる。また、これらのいわゆる論理回路を組み合わせてもかまわない。こうして各種の論理回路の少なくとも１つは本書で論理演算回路部を構成することができる。
【００４７】
本書では「ノイズマスキング」なる語句と「ノイズキャンセル」なる語句を用いる。「ノイズマスキング」及び「ノイズキャンセル」は、たとえば擬似ノイズを発生させ、その擬似ノイズを本来のノイズに加算または減算して本来のノイズを除去または減衰させる方法が知られている。しかし、本書で用いる「ノイズマスキング」とは擬似ノイズを発生させるのではなく論理演算回路部を用いて、本来のノイズが出力されないように論理演算を行うことを指すものである。また、「ノイズキャンセル」とは幾つかのノイズマスキング回路で構成された回路全体を指すものとして用いる。
【００４８】
第１遅延信号生成回路１４１ａは、コンパレータＣＭ１から出力された第１入力信号ＩＮ１１を遅延させ第１遅延信号ＩＮ１Ｓを生成するために用意される。なお、本書で用いる「遅延」とは、信号の立上りエッジ及び立下りエッジの少なくとも一方側が、時間的に遅く生じるように信号処理することを指す。したがって、「遅延」される前の信号と「遅延」された後の信号の両者間には、パルス幅は同じであったり、或いは小さく（狭く）なったり。或いは大きく（広く）なったりすることが起こり得る。また、第１入力信号ＩＮ１１を遅延させる目的は、端的にいえば、後述の第２マスキング信号ＩＮ２Ｍとの論理演算を第１論理演算回路部１４５ａで正常に行うためである。詳細は後述で明らかにされる。
【００４９】
第１マスキング信号生成回路１４３ａは、第２遅延信号生成回路１４１ｂから取り出された遅延信号ＩＮ２Ｓに重畳されているノイズをマスキングするために用意される。すなわち、第１マスキング信号生成回路１４３ａで生成される第１マスキング出力信号ＩＮ１Ｍは、コンパレータＣＭ１＿Ｍ１から取り出された第一マスキング入力信号ＩＮ１２を元にして生成されるが、生成した信号はコンパレータＣＭ２から取り出された信号に重畳されたノイズをマスキングするために用意される。
【００５０】
第２遅延信号生成回路１４１ｂは、第２入力信号ＩＮ２１を遅延させ、遅延信号ＩＮ２Ｓを生成するために用意される。第２入力信号ＩＮ２１を遅延させる目的は先に述べた遅延信号ＩＮ１Ｓを生成するのと同じである。すなわち、第１マスキング出力信号ＩＮ１Ｍとの間で所定の論理演算を第２論理演算回路１４５ｂで行うためである。
【００５１】
第２マスク信号生成回路１４３ｂは、信号生成回路１４１ａから取り出された遅延信号ＩＮ１Ｓに重畳されているノイズをマスキングするために用意される。すなわち、第２マスキング信号生成回路１４３ｂで生成される第２マスキング信号ＩＮ２Ｍは、コンパレータＣＭ＿Ｍ２から取り出された第１マスキング入力信号ＩＮ１２を元にして生成されるが、生成した信号はコンパレータＣＭ１から取り出された信号に重畳されたノイズをマスキングするために用意される。
【００５２】
フリップフロップＦＦは、電子制御装置１１０から出力された伝達信号Ｓｉｎと同じ状態に復元するために用意されている。ここで「復元」とは、ほぼ元の信号の形態、位置に戻すことを指す。すなわち、伝達信号Ｓｉｎは入力側回路１２０及びトランス回路１３０での消費電力を低減させるためにパルス幅を小さくして信号処理が施されるが、最終的には元の状態の信号に戻すための復元回路としてフリップフロップＦＦが用意されている。
【００５３】
セット信号ＰｓはフリップフロップＦＦのセット端子Ｓに入力される。これにより、フリップフロップＦＦはセット状態に置かれる。リセット信号Ｐｒは、フリップフロップＦＦのリセット端子Ｒに入力される。これにより、フリップフロップＦＦはリセット状態に置かれる。
【００５４】
フリップフロップＦＦから出力された出力信号Ｓｏｕｔは出力端子１５０に取り出される。出力端子１５０に取り出された出力信号Ｓｏｕｔはたとえば図示しないＩＧＢＴのオン・オフを制御するために利用される。
【００５５】
図２Ａは図１に示す第１遅延信号生成回路１４１ａの内部回路を示すとともに、その周辺の回路部を抜き出したものである。すなわち、第１マスキング回路部１４０Ａは、第１遅延信号生成回路１４１ａ、第２マスキング信号生成回路１４３ｂ、及び第１論理演算回路部１４５ａで構成される。
【００５６】
コンパレータＣＭ１から取り出された第１入力信号ＩＮ１１は、第１遅延信号生成回路１４１ａの一部を構成する否定論理積回路１４９ａの第１入力端ｘ１に入力されると共に、信号遅延回路１４７ａに入力される。信号遅延回路１４７ａからは遅延信号ＩＮ１Ｄとして取り出され、取り出された遅延信号ＩＮ１Ｄは、否定論理積回路１４９ａの第２入力端ｘ２に入力される。
【００５７】
否定論理積回路１４９ａの出力端ｘ３には、第１入力信号ＩＮ１１と遅延信号ＩＮ１Ｄとが否定論理積演算された遅延信号ＩＮ１Ｓが出力される。
【００５８】
第１論理演算回路部１４５ａには２つの入力端が用意され、第１入力端ｙ１には遅延信号ＩＮ１Ｓが、第２入力端ｙ２には第２マスキング信号ＩＮ２Ｍがそれぞれ入力されている。第２マスキング信号ＩＮ２Ｍは第２マスキング信号生成回路１４３ｂで生成される。第１入力信号ＩＮ１１と第１マスキング入力信号ＩＮ２１が同じタイミングで入力された場合、第２マスキング信号ＩＮ２Ｍは、遅延信号ＩＮ１Ｓと第２マスキング信号ＩＮ２Ｍとは所定の位相差を有することになる。
【００５９】
第１論理演算回路部１４５ａは、遅延信号ＩＮ１Ｓと第２マスキング信号ＩＮ２Ｍとの否定論理和演算を行い、両者の信号が共にローレベルのときにのみ、その出力端ｙ３にはハイレベルが表れる。したがって、第１パルス変換回路１２１から取り出された第１変換パルスＳａ１は第１トランスＴ１、コンパレータＣＭ１及びＣＭ＿Ｍ１、第１遅延信号生成回路１４１ａ、及び第１論理演算回路部１４５ａを介して取り出されるが、遅延信号ＩＮ１Ｓは、第２パルス変換回路１２３、第２トランスＴ２、コンパレータＣＭ＿Ｍ２、及び第２マスキング信号生成回路１４３ｂを介して生成された第２マスキング信号ＩＮ２Ｍの制約を受けることになる。すなわち、第２マスキング信号ＩＮ２Ｍがハイレベルの期間においては、遅延信号ＩＮ１Ｓに重畳されるノイズ成分は第１論理演算回路部１４５ａによってマスキングされる。
【００６０】
第１論理演算回路部１４５ａから出力されるセット信号Ｐｓは、フリップフロップＦＦのセット端子Ｓに入力され、後段のフリップフロップＦＦをセットさせる。
【００６１】
図２Ｂに示す第２ノイズマスキング回路部１４０Ｂは、図２Ａに示す第１マスキング回路部１４０Ａと協働してノイズキャンセル回路１４０を構成する。
【００６２】
図２Ｂは、第２遅延信号生成回路１４１ｂの内部と、その周辺の回路部を示す。すなわち、第２マスキング回路部１４０Ｂは、第２遅延信号生成回路１４１ｂ、第１マスキング信号生成回路１４３ａ、及び第２論理演算回路部１４５ｂで構成される。
【００６３】
コンパレータＣＭ２から取り出された第２入力信号ＩＮ２２は、否定論理積回路１４９ｂの第１入力端ｘ１に入力されると共に、信号遅延回路１４７ｂに入力される、信号遅延回路１４７ｂから取り出された遅延信号ＩＮ２Ｄは、論理積回路１４９ｂの第２入力端ｘ２に入力される。
【００６４】
論理積回路１４９ｂの出力端ｘ３には、第２入力信号ＩＮ２２と遅延信号ＩＮ２Ｄとが否定論理積演算された遅延信号ＩＮ２Ｓが出力される
【００６５】
第２論理演算回路部１４５ｂには２つの入力端が用意され、第１入力端ｙ１には遅延信号ＩＮ２Ｓが、第２入力端ｙ２には第１マスキング信号ＩＮ１Ｍがそれぞれ入力されている。第１マスキング信号ＩＮ１Ｍはマスク第１マスキング信号生成回路１４３ａで生成される。第１入力信号ＩＮ１２と第２マスキング入力信号ＩＮ２２が同じタイミングで入力された場合、第１マスキング信号ＩＮ１Ｍは、遅延信号ＩＮ２Ｓと第１マスキング信号ＩＮ１Ｍとは所定の位相差を有している。
【００６６】
第２論理演算回路部１４５ｂは、遅延信号ＩＮ２Ｓと第１マスキング信号ＩＮ１Ｍとの否定論理和演算を行い両者信号が共にローレベルのときにのみ、その出力にはハイレベルが表れる。したがって、第２パルス変換回路１２３から取り出された第２変換パルスＳａ２は第２トランスＴ２、コンパレータＣＭ２及びＣＭ＿Ｍ２、第２遅延信号生成回路１４１ｂ、及び第２論理演算回路部１４５ｂを介して取り出されるが、遅延信号ＩＮ２Ｓは、第１パルス変換回路１２１、第１トランスＴ１、コンパレータＣＭ＿Ｍ２、及び第１マスキング信号生成回路１４３ａを介して生成された第１マスキング信号ＩＮ１Ｍの制約を受けることになる。すなわち、第１マスキング信号ＩＮ１Ｍがハイレベルの期間においては、遅延信号ＩＮ２Ｓに重畳されるノイズは第２論理演算回路部１４５ｂには出力されない。これがノイズキャンセル回路と称される所以である。
【００６７】
第２論理演算回路部１４５ｂの出力端ｙ３から出力されたリセット信号Ｐｒは、フリップフロップＦＦのリセット端子Ｒに入力され、フリップフロップＦＦをリセットさせる。
【００６８】
以上に述べたようにノイズキャンセル回路１４０は、第１マスキング回路部１４０Ａと第２マスキング回路部１４０Ｂによって構成されている。
【００６９】
図３は、図２Ａ、図２Ｂに示す第１及び第２マスキング回路部１４０Ａ,１４０Ｂに生じる各種信号を模式的に示す。第１入力信号ＩＮ１１、第２入力信号ＩＮ２２、は、それぞれ論理積回路１４９ａ,１４９ｂの第１入力端ｘ１に入力される。第１マスキング入力信号ＩＮ１２、第１マスキング入力信号ＩＮ２１は、それぞれ第１マスキング信号生成回路１４３ａ、第２マスキング信号生成回路１４３ｂに入力される信号である。遅延信号ＩＮ１Ｓ,ＩＮ２Ｓは、それぞれ論理積回路１４９ａ,１４９ｂから出力され、第１マスキング信号ＩＮ１Ｍ及び第２マスキング信号ＩＮ２Ｍは、それぞれ第１マスキング信号生成回路１４３ａ及び第２マスキング信号生成回路１４３ｂから出力される。
【００７０】
図３、最上段に示す。第１入力信号ＩＮ１１、第２入力信号ＩＮ２２、第１マスキング入力信号ＩＮ１２、第１マスキング入力信号ＩＮ２１は、前に述べたように、それぞれコンパレータＣＭ１、コンパレータＣＭ２、コンパレータＣＭ＿Ｍ１、コンパレータＣＭ＿Ｍ２から出力される信号であり、そのパルス幅Ｗ１はたとえば５ｎｓ程度に選ばれている。パルス幅Ｗ１の大きさは設計事項であり、伝達信号Ｓｉｎの周波数、パルス幅、第１パルス変換回路１２１、第２パルス変換回路１２３、第１トランスＴ１、第２トランスＴ２の電気的特性に応じて適宜設定される。第１入力信号ＩＮ１、第２入力信号ＩＮ２はそれぞれ立上りエッジＴｒ１、立下りエッジＴｆ１を有する。
【００７１】
遅延信号ＩＮ１Ｄ,ＩＮ２Ｄは、図２Ａ、図２Ｂに示す信号遅延回路１４７ａ,１４７ｂからそれぞれ取り出したものであり、それらは第１入力信号ＩＮ１１、第２入力信号ＩＮ２２、から所定の遅延時間△ｔ１だけ遅延され、そのパルス幅Ｗ２はパルス幅Ｗ１と同じかまたはそれ以上となるように設定される。遅延信号ＩＮ１Ｄ,ＩＮ２Ｄは立上りエッジＴｒ２、立下りエッジＴｆ２をそれぞれ有し、立上りエッジＴｒ２は第１入力信号ＩＮ１、第２入力信号ＩＮ２の立上りエッジＴｒ１よりも時間△ｔ１だけ遅れており、立下りエッジＴｆ２は、立下りエッジＴｆ１よりも時間△ｔ２だけ遅れる状態を示している。なお、図３は作図の都合上、時間△ｔ２が時間△ｔ１よりも大きいものを図示しているが、両者の大小関係の設定は設計事項に過ぎない。したがって、時間△ｔ１と△ｔ２とがほぼ等しくなったり、時間△ｔ１が△ｔ２よりも大きくなったり、或いは時間△ｔ１が△ｔ２よりも小さくなるように設定してもよい。
【００７２】
すなわり、時間△ｔ１，△ｔ２の大きさは、第１入力信号ＩＮ１１、第２入力信号ＩＮ２２に重畳されたノイズが適切にマスキングされるように設定すればよい。
【００７３】
遅延信号ＩＮ１Ｓは、論理積回路１４９ａで第１入力信号ＩＮ１と遅延信号ＩＮ１Ｄが論理積演算されて生成される信号である。遅延信号ＩＮ２Ｓは、論理積回路１４９ｂで第２入力信号ＩＮ２と遅延信号ＩＮ２Ｄが論理積演算されて生成される信号である。このため、遅延信号ＩＮ１Ｓ，ＩＮ２Ｓは、第１入力信号ＩＮ１１、第２入力信号ＩＮ２２及び遅延信号ＩＮ１Ｄ，ＩＮ２Ｄがハイレベルのときにそれぞれハイレベルとなるために図３に示すように、遅延信号ＩＮ１Ｄ，ＩＮ２Ｄの立上りタイミングＴｒ２でローレベルとなり、第１入力信号ＩＮ１、第２入力信号ＩＮ２の立下りタイミングＴｆ１でハイレベルとなる信号となる。そのパルス幅Ｗ３はパルス幅Ｗ１，Ｗ２よりもたとえば３ｎｓ程度小さく（狭く）なる。
【００７４】
第１マスキング信号ＩＮ１Ｍ及び第２マスキング信号ＩＮ２Ｍは、それぞれ第１マスキング入力信号ＩＮ２１及び第２マスキング入力信号ＩＮ２２を元に、第１マスキング信号生成回路１４３ａ及び第２マスキング信号生成回路１４３ｂで生成される。それらの信号のパルス幅Ｗ４はパルス幅Ｗ１〜Ｗ３よりは大きく、たとえば、７〜１０ｎｓに選ばれる。言い換えれば、パルス幅Ｗ４がこのような大きさに設定されるように時間△ｔ１と△ｔ２が調整される。第１マスキング信号ＩＮ１Ｍ、第２マスキング信号ＩＮ２Ｍのパルス幅Ｗ４は、遅延信号ＩＮ１Ｓ，ＩＮ２Ｓの立上りタイミングＴｒ３及び立下りタイミングＴｆ３がばらついても論理積演算に支障が生じないように、十分な大きさ（幅）に設定される。なお、第１論理演算回路部１４５ａ及び第２論理演算回路部１４５ｂで論理積演算を行うにあたり、第２マスキング信号ＩＮ２Ｍ及び第１マスキング信号ＩＮ１Ｍの対象信号として、第１入力信号ＩＮ１１、第２入力信号ＩＮ２２、遅延信号ＩＮ１Ｄ，ＩＮ２Ｄではなく、遅延信号ＩＮ１Ｓ，ＩＮ２Ｓを用いるようにしたのは、第１論理演算回路部１４５ａ及び第２論理演算回路部１４５ｂでの論理積演算を支障なく行うためである。
【００７５】
なお、図３に示す各種信号のパルス幅Ｗ１，Ｗ２，Ｗ３及びＷ４で示される期間がこれら各種信号の有効部であり、これらの有効部がハイレベルであるかローレベルであるかによって、論理積演算が行われる。なお、各種信号の有効部とは、信号そのものが存在する信号部分を指しており、必ずしもハイレベルを特定するものでもなく、また、ローレベルを特定するものでもない。したがって、回路構成によって信号有効部がハイレベルになったり、ローレベルになったりする。
【００７６】
図２Ａ、図２Ｂ、図３、及び図４に示すノイズキャンセル回路１４０の概念を要約すると次のとおりである。すなわち、本発明にかかるノイズキャンセル回路１４０は、２つの第１入力信号ＩＮ１１、第２入力信号ＩＮ２２の信号を基にして遅延信号ＩＮ１Ｄ，ＩＮ２Ｄを各別に生成する。さらに第２入力信号ＩＮ２２、第１マスキング入力信号ＩＮ１２、第１マスキング入力信号ＩＮ２１を元にしてそれぞれ第１マスキング信号ＩＮ１Ｍ、第２マスキング信号ＩＮ２Ｍを生成する。第１入力信号ＩＮ１１、第２入力信号ＩＮ２２が同じタイミングで入力された場合、第１マスキング信号ＩＮ１Ｍの有効信号部に遅延信号ＩＮ２Ｓの有効信号部が収まるようにそれぞれの遅延時間△ｔ１，△ｔ２を調整する。また、第２マスキング信号ＩＮ２Ｍの有効信号部に遅延信号ＩＮ１Ｓの有効信号部が収まるようにそれぞれの遅延時間△ｔ１，△ｔ２を調整する。
【００７７】
図４は、図１において、電子制御装置１１０で生成された伝達信号Ｓｉｎと、第１トランスＴ１、第２トランスＴ２側から取り出した第１入力信号ＩＮ１１、第２入力信号ＩＮ２２との位相関係を模式的に示すタイミングチャートである。
【００７８】
図４（ａ）に示す伝達信号Ｓｉｎは、説明及び作図の便宜上、たとえばパルス状の信号を示し、立上りエッジＴｒ、立下りエッジＴｆ、デューティ比が５０％の信号を示している。
【００７９】
図４（ｂ）に示す第１入力信号ＩＮ１１は、これまでの説明からも明らかなように、第１トランスＴ１側から取り出されたものであり、伝達信号Ｓｉｎの立上りエッジＴｒを検出して所定のパルス幅Ｗ１に調整された信号である。
【００８０】
図４（ｃ）に示す第２入力信号ＩＮ２２は、これまでの説明からも明らかなように、第２トランスＴ２側から取り出した入力信号であり、伝達信号Ｓｉｎの立下りエッジＴｆを検出して、所定のパルス幅に調整された信号である。第２入力信号ＩＮ２のパルス幅Ｗ１は第１入力信号ＩＮ１のパルス幅Ｗ１と同じである。
【００８１】
第１入力信号ＩＮ１１、第２入力信号ＩＮ２２は伝達信号Ｓｉｎの立上りエッジＴｒ及び立下りエッジＴｆを検出したものであるが、本発明の信号伝達装置の最終段ではこれらの各入力信号を元にして、元の伝達信号Ｓｉｎに復元する。
【００８２】
図４（ｂ）において、第１入力信号ＩＮ１１及び第１マスキング入力信号ＩＮ１２が表れる信号区間を区域Ｐ１で、第２マスキング入力信号ＩＮ２１及び第２入力信号ＩＮ２２が表れる信号区間を区域Ｐ２でそれぞれ示す。すなわち、区域Ｐ１は、第１入力信号ＩＮ１１及び第１マスキング入力信号ＩＮ１２は表れるが第２マスキング入力信号ＩＮ２１及び第２入力信号ＩＮ２２は表れない信号部分であり、区域Ｐ２は、第２マスキング入力信号ＩＮ２１及び第２入力信号ＩＮ２２は表れるが、第１入力信号ＩＮ１１及び第１マスキング入力信号ＩＮ１２は表れない信号部分を示す。
【００８３】
図５は、図１に示す信号伝達装置の要部における各種信号のタイミングチャートを示す。
【００８４】
図５（ａ）は、電子制御装置１１０で生成された伝達信号Ｓｉｎを示す。伝達信号Ｓｉｎは時刻ｔ１から時刻ｔ５までの期間、ハイレベルを維持するものとして示している。すなわち、立上りエッジＴｒ０から立下りエッジＴｆ０までの期間がハイレベルであるとして示す。
【００８５】
図５（ｂ）は、トランスＴ１前後の信号である信号Ｓａ１を示す。信号Ｓａ１は、伝達信号Ｓｉｎの立上りエッジＴｒ０を検出して第１パルス変換回路１２１で生成され、第１トランスＴ１を介して出る信号である。信号Ｓａ１はさらに、コンパレータＣＭ１又はコンパレータＣＭ＿Ｍ１を介して、第一入力信号ＩＮ１１又は第一マスキング入力信号ＩＮ２２として取り出される。信号Ｓａ１はたとえば、時刻ｔ１〜ｔ３の期間においては、立上りエッジＴｒ１、立下りエッジＴｆ１、パルス幅Ｗ１として示されている。なお、信号Ｓａ１はトランスＴ１の前後でほぼ等価であると考えられる。
【００８６】
信号Ｓａ１は、コンパレータＣＭ１又はコンパレータＣＭ＿Ｍ１を介して、ＩＮ１１又はＩＮ１２として取り出される。その際、コンパレータＣＭ１には参照電位Ｖｔｈ＿Ａが設定されており、また、コンパレータＣＭ＿Ｍ１には参照電位Ｖｔｈ＿Ｂが設定されている。
【００８７】
参照電位Ｖｔｈ＿Ａは、正規信号を判別するために用意されており、また、参照電位Ｖｔｈ＿Ｂはノイズマスキングを行うために用意されている。このとき、参照電位Ｖｔｈ＿Ａと参照電位Ｖｔｈ＿Ｂの絶対値は｜Ｖｔｈ＿Ａ｜＞｜Ｖｔｈ＿B｜である。さらに参照電位Ｖｔｈ＿Ｂは、好ましくはたとえば参照電位Ｖｔｈ＿Ａの大きさの９９．９％以下の大きさになるように選べばよく、より好ましくは９５％以下の大きさになるように選べばよく、さらに好ましくは９０％以下になるように選べばよい。コンパレータＣＭ１は、信号Ｓａ１の電圧が参照電位Ｖｔｈ＿Ａ以上の場合、信号ＩＮ１１としてハイレベルを出力する。コンパレータＣＭ＿Ｍ１は、信号Ｓａ１の電圧が参照電位Ｖｔｈ＿Ｂ以上の場合、信号ＩＮ１２としてハイレベルを出力する。いずれのコンパレータも、各々の持つ参照電位未満の信号が入力した場合には、ローレベルを出力する。
【００８８】
図５（ｃ）は、トランスＴ２前後の信号である信号Ｓａ２を示す。信号Ｓａ２は、伝達信号Ｓｉｎの立下りエッジＴｆ０を検出して第２パルス変換回路１２３で生成され、第２トランスＴ２を介して出る信号である。信号Ｓａ２はさらに、コンパレータＣＭ２又はコンパレータＣＭ＿Ｍ２を介して取り出される。信号Ｓａ２はたとえば、時刻ｔ５〜ｔ７の期間においては、立上りエッジＴｒ２、立下りエッジＴｆ２、パルス幅Ｗ１で示された正規信号が表れる。
【００８９】
信号Ｓａ２は、さらにコンパレータＣＭ２又はコンパレータＣＭ＿Ｍ２を介して、ＩＮ２２又はＩＮ１２として取り出される。その際、コンパレータＣＭ１には参照電位Ｖｔｈ＿Ａが設定されており、また、コンパレータＣＭ＿Ｍ１には参照電位Ｖｔｈ＿Ｂが設定されている。
【００９０】
上述のように、参照電位Ｖｔｈ＿Ａは、正規信号を判別するために用意されておりまた、参照電位Ｖｔｈ＿Ｂはノイズマスキングを行うために用意されている。コンパレータＣＭ２は、信号Ｓａ２の電圧が参照電位Ｖｔｈ＿Ａ以上の場合、信号ＩＮ２としてハイレベルを出力する。コンパレータＣＭ＿Ｍ２は、信号Ｓａ２の電圧が参照電位Ｖｔｈ＿Ｂ以上の場合、信号ＩＮ２１としてハイレベルを出力する。いずれのコンパレータも、各々の持つ参照電位未満の信号が入力した場合、ローレベルを出力する。
【００９１】
図５（ｄ）は、第１遅延信号回路１４１ａから取り出される遅延信号ＩＮ１Ｓを示す。第１遅延信号ＩＮ１Ｓは、信号Ｓａ１から生成されるが、第１遅延信号回路１４１ａで遅延されるために、図３で述べたように図５では図示しない遅延信号ＩＮ１Ｄの立上りタイミングでローレベルとなり、信号Ｓａ１の立下りタイミングでハイレベルとなる。そのパルス幅は信号Ｓａ１のパルス幅及び図５では図示しない遅延信号ＩＮ１Ｄより小さく（狭く）なる。
【００９２】
図５（ｅ）は、第２マスキング信号生成回路１４３ｂから取り出される第２マスキング信号ＩＮ２Ｍを示す。第２マスキング信号ＩＮ２Ｍは、信号Ｓａ２の立上りエッジＴｒ１同じタイミングすなわち時刻ｔ１で生じる。信号Ｓａ２の立下りエッジＴｆ１側が遅延された信号を示す。第２マスキング信号ＩＮ２Ｍは、時刻ｔ１でローレベルからハイレベルに遷移し、ハイレベルは時刻ｔ４まで継続し、そのパルス幅Ｗ３は信号Ｓａ１、信号Ｓａ２のパルス幅Ｗ１よりも大きくなるように設定されている。
【００９３】
図５（ｆ）は、第１マスキング信号生成回路１４３ａから取り出される第２マスキング信号ＩＮ１Ｍを示す。第１マスキング信号ＩＮ１Ｍは、信号Ｓａ１の立上りエッジＴｒ１とほぼ同じタイミングすなわちｔ１で生じる。第１マスキング信号ＩＮ１Ｍは、時刻ｔ１でローレベルからハイレベルに遷移し、ハイレベルは時刻ｔ４まで継続し、そのパルス幅Ｗ３は信号Ｓａ１、信号Ｓａ２のパルス幅Ｗ１よりも大きくなるように設定されている。
【００９４】
図５（ｇ）は、第２遅延信号回路１４１ｂから取り出される遅延信号ＩＮ２Ｓを示す。遅延信号ＩＮ２Ｓは、信号Ｓａ２から生成されるが、遅延信号回路１４１ｂで遅延されるために、図３で述べたように図５では図示しない遅延信号ＩＮ１Ｄの立上りタイミングでローレベルとなり、信号Ｓａ２の立下りタイミングでハイレベルとなる。そのパルス幅は信号Ｓａ２のパルス幅及び図５では図示しない遅延信号ＩＮ２Ｄより小さく（狭く）なる。
【００９５】
図５（ｈ）は、セット信号Ｐｓを示す。セット信号Ｐｓは、信号Ｓａ１がハイレベル、遅延信号ＩＮ１Ｓがローレベル、第２マスキング信号ＩＮ２Ｍがローレベルあるときに出力される。したがって、時刻ｔ２〜ｔ３の間にセット信号Ｐｓが出力されるので、フリップフロップＦＦは時刻ｔ２で、ローレベルからハイレベルにセットされる。
【００９６】
図５（ｉ）は、リセット信号Ｐｒを示す。リセット信号Ｐｓは、信号Ｓａ２がハイレベル、遅延信号ＩＮ２Ｓがローレベル、第１マスキング信号ＩＮ１Ｍがローレベルあるときに出力される。したがって、時刻ｔ６〜ｔ７の間にリセット信号Ｐｒが出力され、フリップフロップＦＦは時刻ｔ６で、ハイレベルからローレベルにリセットされる。
【００９７】
図５（ｊ）は、フリップフロップＦＦの出力Ｑ即ち出力端子１５０から出力される出力信号Ｓｏｕｔを示す。フリップフロップＦＦの出力Ｑは、第１論理演算回路部１４５ａから出力されたセット信号Ｐｓでセットされ、第２論理演算回路部１４５ｂから出力されたリセット信号Ｐｒでリセットされる。
【００９８】
図６Ａは、信号Ｓａ１、信号Ｓａ２にそれぞれ重畳するノイズＮ１、Ｎ２が同位相で印加された状態を模式的に示す。
【００９９】
図６Ａ（ａ）は、電子制御装置１１０で生成された伝達信号Ｓｉｎを示す。いま、正規信号は生成されていないため、伝達信号Ｓｉｎは常にローレベルである。
【０１００】
図６Ａ（ｂ）は信号Ｓａ１に重畳するノイズＮ１を示す。ノイズＮ１は、時刻ｔ１で立上り、時刻ｔ４で立下るものとして示している。すなわち、ノイズＮ１は信号Ｓａ１の中で時刻ｔ１〜ｔ３の間に重畳されている状態を示している。
【０１０１】
信号Ｓａ１に重畳されたノイズは、コンパレータＣＭ１又はコンパレータＣＭ＿Ｍ１を介して、第１入力信号ＩＮ１１又は第１マスキング入力信号ＩＮ１２として取り出される。その際、コンパレータＣＭ１には参照電位Ｖｔｈ＿Ａが設定されており、また、コンパレータＣＭ＿Ｍ１には参照電位Ｖｔｈ＿Ｂが設定されている。
【０１０２】
上述のように、参照電位Ｖｔｈ＿Ａは、正規信号を判別するために用意されておりまた、参照電位Ｖｔｈ＿Ｂはノイズマスキングを行うために用意されている。コンパレータＣＭ１は、信号Ｓａ１の電圧が参照電位Ｖｔｈ＿Ａ以上の場合、第１入力信号ＩＮ１１をハイレベルとする。コンパレータＣＭ＿Ｍ１は、信号Ｓａ１の電圧が参照電位Ｖｔｈ＿Ｂ以上の場合、第１マスキング入力信号ＩＮ１２をハイレベルとする。いずれのコンパレータも、各々の持つ参照電位未満の信号が入力した場合は、ローレベル出力する。なお、各コンパレータから出力される信号のタイミングは信号Ｓａ１と同様であるとする。
【０１０３】
図６Ａ（ｃ）は信号Ｓａ２に重畳するノイズＮ２を示す。ノイズＮ２は、ノイズＮ１と同じタイミングで生じるものとして示している。すなわち、ノイズＮ２とノイズＮ１との間に位相差が生じていないことを示す。
【０１０４】
信号Ｓａ２に重畳されたノイズは、コンパレータＣＭ２又はコンパレータＣＭ＿Ｍ２を介して、第２入力信号ＩＮ２１又は第２マスキング入力信号ＩＮ２２として取り出される。その際、コンパレータＣＭ２には参照電位Ｖｔｈ＿Ａが設定されており、また、コンパレータＣＭ＿Ｍ２には参照電位Ｖｔｈ＿Ｂが設定されている。
【０１０５】
上述のように、参照電位Ｖｔｈ＿Ａは、正規信号を判別するために用意されておりまた、参照電位Ｖｔｈ＿Ｂはノイズマスキングを行うために用意されている。コンパレータＣＭ２は、信号Ｓａ２の電圧が参照電位Ｖｔｈ＿Ａ以上の場合、第２入力信号ＩＮ２１をハイレベルとする。コンパレータＣＭ＿Ｍ２は、信号Ｓａ２の電圧が参照電位Ｖｔｈ＿Ｂ以上の場合、第２マスキング入力信号ＩＮ２２をハイレベルとする。いずれのコンパレータも、各々の持つ参照電位未満の信号が入力した場合は、ローレベルを出力する。なお、各コンパレータから出力される信号のタイミングは信号Ｓａ２と同様であるとする。
【０１０６】
図６Ａ（ｄ）は第１遅延信号生成回路１４１ａから取り出される遅延信号ＩＮ１Ｓに重畳するノイズＮ３を示す。第１遅延信号ＩＮ１Ｓは、信号Ｓａ１から生成されるが、第１遅延信号回路１４１ａで遅延されるために、図３で述べたように図６Ａでは図示しない遅延信号ＩＮ１Ｄの立上りタイミングでローレベルとなり、信号Ｓａ１の立下りタイミングでハイレベルとなる。そのパルス幅は信号Ｓａ１のパルス幅及び図６Ａでは図示しない遅延信号ＩＮ１Ｄより小さく（狭く）なる。したがって遅延信号ＩＮ１Ｓに重畳したノイズＮ３は、時刻ｔ３でハイレベルからローレベルに遷移し、時刻ｔ４でローレベルからハイレベルに遷移する。
【０１０７】
図６Ａ（ｅ）は第２マスキング信号生成回路１４３ｂから取り出される第２マスキング信号ＩＮ２Ｍに重畳するノイズＮ４を示す。第２マスキング信号ＩＮ２Ｍは、信号Ｓａ２の立上りエッジと同タイミングでレベルが遷移するために、時刻ｔ１でローレベルからハイレベルに遷移する。また、時刻ｔ６でハイレベルからローレベルに遷移する。第２マスキング信号ＩＮ２Ｍは、信号Ｓａ２の立下りエッジ側が遅延された信号である。したがって、ノイズＮ４はノイズＮ２の立下りエッジ側が遅延されたものとなる。
【０１０８】
図６Ａ（ｆ）は第１マスキング信号生成回路１４３ａに取り出される第１マスキング信号ＩＮ１Ｍに重畳するノイズＮ５を示す。第１マスキング信号ＩＮ１Ｍは、時刻ｔ１でハイレベルからローレベルに遷移し、時刻ｔ６でローレベルからハイレベルに遷移するとしている。第１マスキング信号ＩＮ１Ｍは、第１入力信号ＩＮ１の立下りエッジ側が遅延された信号である。したがって、ノイズＮ５はノイズＮ１の立下りエッジ側が遅延されたものとなる。
【０１０９】
図６Ａ（ｇ）は第２遅延信号生成回路１４１ｂから取り出される遅延信号ＩＮ２Ｓに重畳するノイズＮ６を示す。第２遅延信号ＩＮ２Ｓは、信号Ｓａ２から生成されるが、信号遅延回路１４７ｂで遅延されるために、図３で述べたように図６Ａでは図示しない遅延信号ＩＮ２Ｄの立上りタイミングでローレベルとなり、信号Ｓａ２の立下りタイミングでハイレベルとなる。そのパルス幅は信号Ｓａ２のパルス幅及び図６Ａでは図示しない遅延信号ＩＮ２Ｄより小さく（狭く）なる。したがって遅延信号ＩＮ１Ｓに重畳したノイズＮ６は、時刻ｔ３でハイレベルからローレベルに遷移し、時刻ｔ４でローレベルからハイレベルに遷移する。
【０１１０】
図６Ａ（ｈ）はフリップフロップＦＦの出力Ｑ即ち出力端子１５０から出力される出力信号Ｓｏｕｔを示す。フリップフロップＦＦの出力Ｑは、第１論理演算回路部１４５ａから出力されたセット信号Ｐｓでセットされ、第２論理演算回路部１４５ｂから出力されたリセット信号Ｐｒでリセットされた信号が出力される。
【０１１１】
図６Ａでは図示しないセット信号Ｐｓは、信号Ｓａ１がハイレベル、遅延信号ＩＮ１Ｓがローレベル、第２マスキング信号ＩＮ２Ｍがローレベルあるときに出力される。すなわち、重畳されたノイズが、ノイズＮ１がハイレベル、Ｎ３がローレベル、Ｎ４がローレベルの時に現われる。ノイズＮ３がローレベルである期間は時刻ｔ３〜ｔ４であるが、この期間においてノイズＮ４はハイレベルであるため、セット信号Ｐｓにはノイズは表れない。すなわち、ノイズＮ１、Ｎ３はノイズＮ４によってマスキングされるためにセット信号Ｐｓはローレベルを維持したままとなる。したがって、フリップフロップＦＦはセットされないので動作しない。
【０１１２】
図６Ａでは図示しないリセット信号Ｐｒは、信号Ｓａ２がハイレベル、遅延信号ＩＮ２Ｓがローレベル、第１マスキング信号ＩＮ２Ｍがローレベルにある時に出力される。すなわち、重畳されたノイズが、ノイズＮ２がハイレベル、Ｎ５がローレベル、Ｎ６がローレベルの時に現われる。ノイズＮ５がローレベルである期間は時刻ｔ３〜ｔ４であるが、この期間においてノイズＮ４はハイレベルであるため、セット信号Ｐｓにはノイズは表れない。すなわち、ノイズＮ２，Ｎ６はノイズＮ５によってマスキングされるためにセット信号Ｐｓはローレベルを維持したままとなる。したがって、フリップフロップＦＦはセットされないので動作しない。
【０１１３】
セット信号Ｐｓ及びリセット信号Ｐｒが共に出力されない場合、すなわち、共にハイレベルまたはローレベルであるとき、フリップフロップＦＦの出力すなわち出力端子１５０から出力される出力信号Ｓｏｕｔはローレベルとなるため全期間に亘ってローレベルが出力され、ノイズは出力されないことになり、ノイズキャンセル効果が奏される。
【０１１４】
図６Ｂは、信号Ｓａ１、信号Ｓａ２にそれぞれ重畳するノイズＮ１，Ｎ２に位相差が生じる状態を模式的に示す。なお、先に述べた図６Ａに示すものは、信号Ｓａ１に重畳するノイズＮ１と、信号Ｓａ２に重畳するノイズＮ２は同じタイミングで生じるとしたものであった。したがって、図６Ｂに示すものは図６Ａに示すものよりノイズＮ１とノイズＮ２との位相差が存在するのでより高いノイズキャンセル性能が要求される。
【０１１５】
図６Ｂ（ａ）は、電子制御装置１１０で生成された伝達信号Ｓｉｎを示す。いま、正規信号は生成されていないため、伝達信号Ｓｉｎは常にローレベルである。
【０１１６】
図６Ｂ（ｂ）は信号Ｓａ１に重畳するノイズＮ１を示す。ノイズＮ１は、時刻ｔ１で立上り、時刻ｔ４で立下るものとして示している。すなわち、ノイズＮ１は信号Ｓａ１の中で時刻ｔ１〜ｔ４の間で重畳されている。
【０１１７】
信号Ｓａ１に重畳されたノイズは、コンパレータＣＭ１又はコンパレータＣＭ＿Ｍ１を介して、第１入力信号ＩＮ１１又は第１マスキング入力信号ＩＮ１２として取り出される。その際、コンパレータＣＭ１には参照電位Ｖｔｈ＿Ａが設定されており、また、コンパレータＣＭ＿Ｍ１には参照電位Ｖｔｈ＿Ｂが設定されている。
【０１１８】
上述のように、参照電位Ｖｔｈ＿Ａは、正規信号を判別するために用意されておりまた、参照電位Ｖｔｈ＿Ｂはノイズマスキングを行うために用意されている。コンパレータＣＭ１は、信号Ｓａ１の電圧が参照電位Ｖｔｈ＿Ａ以上の場合、第１入力信号ＩＮ１１をハイレベルとする。コンパレータＣＭ＿Ｍ１は、信号Ｓａ１の電圧が参照電位Ｖｔｈ＿Ｂ以上の場合、第１マスキング入力信号ＩＮ１２をハイレベルとする。いずれのコンパレータも、各々の持つ参照電位未満の信号が入力した場合は、ローレベル出力する。なお、各コンパレータから出力される信号のタイミングは信号Ｓａ１と同様であるとする。
【０１１９】
図６Ｂ（ｃ）は信号Ｓａ２に重畳するノイズＮ２を示す。ノイズＮ２は、時刻ｔ３で立上り、時刻ｔ６で立下がる状態を示す。したがって、ノイズＮ２はノイズＮ１よりも時刻（ｔ３−ｔ１）だけ遅れて生じる。
【０１２０】
信号Ｓａ２に重畳されたノイズは、コンパレータＣＭ２又はコンパレータＣＭ＿Ｍ２を介して、第２入力信号ＩＮ２１又は第２マスキング入力信号ＩＮ２２として取り出される。その際、コンパレータＣＭ２には参照電位Ｖｔｈ＿Ａが設定されており、また、コンパレータＣＭ＿Ｍ２には参照電位Ｖｔｈ＿Ｂが設定されている。
【０１２１】
上述のように、参照電位Ｖｔｈ＿Ａは、正規信号を判別するために用意されておりまた、参照電位Ｖｔｈ＿Ｂはノイズマスキングを行うために用意されている。コンパレータＣＭ＿Ｍ２は、信号Ｓａ２の電圧が参照電位Ｖｔｈ＿Ｂ以上の場合、第２マスキング入力信号ＩＮ２２をハイレベルとする。いずれのコンパレータも、各々の持つ参照電位未満の信号が入力した場合は、ローレベル出力する。なお、各コンパレータから出力される信号のタイミングは信号Ｓａ２と同様であるとする。
【０１２２】
図６Ｂ（ｄ）は第１遅延信号生成回路１４１ａから取り出される遅延信号ＩＮ１Ｓに重畳するノイズＮ３を示す。第１遅延信号ＩＮ１Ｓは、信号Ｓａ１から生成されるが、信号遅延回路１４７ａで遅延されるために、図３で述べたように図６Ｂでは図示しない遅延信号ＩＮ１Ｄの立上りタイミングでローレベルとなり、信号Ｓａ１の立下りタイミングでハイレベルとなる。そのパルス幅は信号Ｓａ１のパルス幅及び図６Ｂでは図示しない遅延信号ＩＮ１Ｄより小さく（狭く）なる。したがって遅延信号ＩＮ１Ｓに重畳したノイズＮ３は、時刻ｔ３でハイレベルからローレベルに遷移し、時刻ｔ４でローレベルからハイレベルに遷移する。
【０１２３】
図６Ｂ（ｅ）は第２マスキング信号生成回路１４３ｂから取り出される第２マスキング信号ＩＮ２Ｍに重畳されるノイズＮ４を示す。ノイズＮ４は図６Ｂ（ｂ）に示すノイズＮ２の立上りタイミングで生じるので時刻ｔ３でローレベルからハイレベルに遷移し、時刻ｔ８でハイレベルからローレベルに遷移する。第２マスキング信号ＩＮ２Ｍは、信号Ｓａ２の立下りエッジ側が遅延された信号である。すなわち、信号Ｓａ２の立下りは時刻ｔ６であるのに対し第１マスキング信号ＩＮ１Ｍの立下りはそれよりも遅い時刻ｔ７となる。
【０１２４】
図６Ｂ（ｆ）は第１マスキング信号生成回路１４３ａに取り出される第１マスキング信号ＩＮ１Ｍに重畳するノイズＮ５を示す。ノイズＮ５は、図６Ａ（ｆ）に示すものと同等であり、時刻ｔ１でローレベルからハイレベルに遷移し、時刻ｔ６でハイレベルからローレベルに遷移する。
【０１２５】
図６Ｂ（ｇ）は第２遅延信号生成回路１４１ｂから取り出される遅延信号ＩＮ２Ｓに重畳するノイズＮ６を示す。第２遅延信号ＩＮ２Ｓは、信号Ｓａ２から生成されるが、信号遅延回路１４７ｂで遅延されるために、図３で述べたように図６Ｂでは図示しない遅延信号ＩＮ２Ｄの立上りタイミングでローレベルとなり、信号Ｓａ２の立下りタイミングでハイレベルとなる。そのパルス幅は信号Ｓａ２のパルス幅及び図６Ｂでは図示しない遅延信号ＩＮ２Ｄより小さく（狭く）なる。したがって遅延信号ＩＮ１Ｓに重畳したノイズＮ６は、時刻ｔ５でハイレベルからローレベルに遷移し、時刻ｔ６でローレベルからハイレベルに遷移する。
【０１２６】
図６Ｂ（ｈ）はフリップフロップＦＦの出力Ｑ即ち出力端子１５０から出力される出力信号Ｓｏｕｔを示す。フリップフロップＦＦの出力Ｑは、第１論理演算回路部１４５ａから出力されたセット信号Ｐｓでセットされ、第２論理演算回路部１４５ｂから出力されたリセット信号Ｐｒでリセットされた信号が出力される。
【０１２７】
図６Ｂでは図示しないセット信号Ｐｓは、信号Ｓａ１がハイレベル、遅延信号ＩＮ１Ｓがローレベル、第２マスキング信号ＩＮ２Ｍがローレベルあるときに出力される。すなわち、重畳されたノイズが、ノイズＮ１がハイレベル、Ｎ３がローレベル、Ｎ４がローレベルの時に現われる。ノイズＮ３がローレベルである期間は時刻ｔ３〜ｔ４であるが、この期間においてノイズＮ４はハイレベルであるため、セット信号Ｐｓにはノイズは表れない。すなわち、ノイズＮ１、Ｎ３はノイズＮ４によってマスキングされるためにセット信号Ｐｓはローレベルを維持したままとなる。したがって、フリップフロップＦＦはセットされないので動作しない。
【０１２８】
図６Ｂでは図示しないリセット信号Ｐｒは、信号Ｓａ２がハイレベル、遅延信号ＩＮ２Ｓがローレベル、第２マスキング信号ＩＮ２Ｍがローレベルにある時に出力される。すなわち、重畳されたノイズが、ノイズＮ２がハイレベル、Ｎ５がローレベル、Ｎ６がローレベルの時に現われる。ノイズＮ６がローレベルである期間は時刻ｔ５〜ｔ６であるが、この期間においてノイズＮ５はハイレベルであるため、セット信号Ｐｓにはノイズは表れない。すなわち、ノイズＮ２、Ｎ６はノイズＮ５によってマスキングされるためにセット信号Ｐｓはローレベルを維持したままとなる。したがって、フリップフロップＦＦはセットされないので動作しない。
【０１２９】
セット信号Ｐｓ及びリセット信号Ｐｒが共に出力されない場合、すなわち、共にハイレベルまたはローレベルであるとき、フリップフロップＦＦの出力すなわち出力端子１５０から出力される出力信号Ｓｏｕｔはローレベルとなるため全期間に亘ってローレベルが出力され、ノイズは出力されないことになり、ノイズキャンセル効果が奏される。
【０１３０】
図７では、信号Ｓａ１、信号Ｓａ２にそれぞれ重畳するノイズＮ１、Ｎ２が同位相で印加され、かつ各々のノイズレベルが異なる場合を示す。
【０１３１】
図７（ａ）は、電子制御装置１１０で生成された伝達信号Ｓｉｎを示す。いま、正規信号は生成されていないため、伝達信号Ｓｉｎは常にローレベルである。
【０１３２】
図７（ｂ）は信号Ｓａ１に重畳するノイズＮ１を示す。ノイズＮ１は、時刻ｔ１で立上り、時刻ｔ４で立下るものとして示している。すなわち、ノイズＮ１は信号Ｓａ１の中で時刻ｔ１〜ｔ３の間に重畳されている状態を示している。
【０１３３】
図７（ｃ）は信号Ｓａ２に重畳するノイズＮ２を示す。ノイズＮ２は、ノイズＮ１と同じタイミングで生じるものであるが、その信号強度すなわちノイズレベルが異なる。図では、ノイズＮ２は参照電圧Ｖｔｈ＿Ａよりは小さく、参照電圧Ｖｔｈ＿Ｂよりは大きい値として印加されている。このノイズレベルが各コンパレータに入力した場合、コンパレータＣＭ１、ＣＭ２はローレベルを出力するが、コンパレータＣＭ＿１、コンパレータＣＭ＿Ｍ２はハイレベルを出力する。
【０１３４】
図７（ｄ）は第１遅延信号生成回路１４１ａから取り出される遅延信号ＩＮ１Ｓに重畳するノイズＮ３を示す。第１遅延信号ＩＮ１Ｓは、信号Ｓａ１から生成されるが、第１遅延信号回路１４１ａで遅延されるために、図３で述べたように図７では図示しない遅延信号ＩＮ１Ｄの立上りタイミングでローレベルとなり、信号Ｓａ１の立下りタイミングでハイレベルとなる。そのパルス幅は信号Ｓａ１のパルス幅及び図７では図示しない遅延信号ＩＮ１Ｄより小さく（狭く）なる。したがって遅延信号ＩＮ１Ｓに重畳したノイズＮ３は、時刻ｔ３でハイレベルからローレベルに遷移し、時刻ｔ４でローレベルからハイレベルに遷移する。
【０１３５】
図７（ｅ）は第２マスキング信号生成回路１４３ｂから取り出される第２マスキング信号ＩＮ２Ｍに重畳するノイズＮ４を示す。ノイズＮ２は参照電圧Ｖｔｈ＿Ｂよりも大きいため、コンパレータＣＭ＿Ｍ２は第２マスキング入力信号ＩＮ２１をハイレベルとして出力し、第２マスキング信号生成回路１４３ｂには第２マスキング入力信号ＩＮ２１がハイレベルとして入力される。第２マスキング信号ＩＮ２Ｍは、信号Ｓａ２の立上りエッジと同タイミングでレベルが遷移するために、時刻ｔ１でローレベルからハイレベルに遷移する。また、時刻ｔ６でハイレベルからローレベルに遷移する。第２マスキング信号ＩＮ２Ｍは、信号Ｓａ２の立下りエッジ側が遅延された信号である。したがって、ノイズＮ４はノイズＮ２の立下りエッジ側が遅延されたものとなる。
【０１３６】
図７（ｆ）は第１マスキング信号生成回路１４３ａに取り出される第１マスキング信号ＩＮ１Ｍに重畳するノイズＮ５を示す。第１マスキング信号ＩＮ１Ｍは、時刻ｔ１でハイレベルからローレベルに遷移し、時刻ｔ６でローレベルからハイレベルに遷移するとしている。第１マスキング信号ＩＮ１Ｍは、第１入力信号ＩＮ１の立下りエッジ側が遅延された信号である。したがって、ノイズＮ５はノイズＮ１の立下りエッジ側が遅延されたものとなる。
【０１３７】
図７（ｇ）は第２遅延信号生成回路１４１ｂから取り出される遅延信号ＩＮ２Ｓに重畳するノイズＮ６を示す。第２遅延信号ＩＮ２Ｓは、信号Ｓａ２から生成されるが、ノイズＮ２のノイズレベルがコンパレータＣＭ１の参照電圧Ｖｔｈ＿Ａよりも小さいため、第２入力信号ＩＮ２２にはローレベルが出力される、従って遅延信号ＩＮ２Ｓにはハイレベルが維持される。
【０１３８】
図７（ｈ）はフリップフロップＦＦの出力Ｑ即ち出力端子１５０から出力される出力信号Ｓｏｕｔを示す。フリップフロップＦＦの出力Ｑは、第１論理演算回路部１４５ａから出力されたセット信号Ｐｓでセットされ、第２論理演算回路部１４５ｂから出力されたリセット信号Ｐｒでリセットされた信号が出力される。
【０１３９】
図７では図示しないセット信号Ｐｓは、信号Ｓａ１がハイレベル、遅延信号ＩＮ１Ｓがローレベル、第２マスキング信号ＩＮ２Ｍがローレベルあるときに出力される。すなわち、重畳されたノイズが、ノイズＮ１がハイレベル、ノイズＮ３がローレベル、ノイズＮ４がローレベルの時に現われる。ノイズＮ３がローレベルである期間は時刻ｔ３〜ｔ４であるが、この期間においてノイズＮ４はハイレベルであるため、セット信号Ｐｓにはノイズは表れない。すなわち、ノイズＮ１、Ｎ３はノイズＮ４によってマスキングされるためにセット信号Ｐｓはローレベルを維持したままとなる。したがって、フリップフロップＦＦはセットされないので動作しない。
【０１４０】
図７では図示しないリセット信号Ｐｒは、信号Ｓａ２がハイレベル、遅延信号ＩＮ２Ｓがローレベル、第１マスキング信号ＩＮ２Ｍがローレベルにある時に出力される。すなわち、重畳されたノイズが、ノイズＮ２がハイレベル、ノイズＮ５がローレベル、ノイズＮ６がローレベルの時に現われる。ノイズＮ６がローレベルである期間はなく、セット信号Ｐｓにはノイズは表れない。
【０１４１】
セット信号Ｐｓ及びリセット信号Ｐｒが共に出力されない場合、すなわち、共にハイレベルまたはローレベルであるとき、フリップフロップＦＦの出力すなわち出力端子１５０から出力される出力信号Ｓｏｕｔはローレベルとなるため全期間に亘ってローレベルが出力され、ノイズは出力されないことになり、ノイズキャンセル効果が奏される。
【０１４２】
以上説明したように図６Ａは信号Ｓａ１、信号Ｓａ２に重畳するノイズが完全に同相である場合すなわちコモンノイズである場合のノイズキャンセル回路１４０の回路動作を説明した。コモンノイズである場合、ノイズキャンセル回路１４０は正常に動作することが分かった。
【０１４３】
また、図６Ｂは信号Ｓａ１、信号Ｓａ２に重畳するノイズに位相差が生じている場合のノイズキャンセル回路１４０の回路動作を説明した。両者に位相差が生じている場合でもそれが設計範囲内であるならば、図６Ａに示すものと同様にノイズキャンセル回路１４０は正常に動作することが分かった。
【０１４４】
このように、ノイズＮ１とノイズＮ２の印加状態に位相のずれが生じた場合でも、そのずれが設計の所定範囲（たとえば位相差１ｗ）内であれば、正常にノイズをマスキングすることができる。また、位相差１ｗを動作遅延と耐ノイズ特性の観点から最適化する場合には、回路構成そのものを変更せずに、バッファやインバータの組み合わせの変更のみによって比較的容易に実施することができる。
【０１４５】
要約すると、本発明にかかるノイズキャンセル回路１４０は、２つの入力信号を基にしてそれぞれ第１及び第２遅延信号を生成する。さらに該入力信号を元にして第１及び第２マスキング信号を生成する。第１マスキング信号の有効信号部分に第２遅延信号の有効分が収まるようにそれぞれの遅延時間を調整する。また、第２マスキング信号の有効信号部分に第１遅延信号の有効部分が収まるようにそれぞれの遅延時間を論理和回路否定論理回路によって論理演算処理を行うものである。
【０１４６】
さらに本発明の大きな特徴として、図７は信号Ｓａ１、信号Ｓａ２に重畳するノイズのノイズレベルが異なる場合のノイズキャンセル回路１４０の回路動作を説明した。各信号を整形伝達するためのコンパレータには、正規信号伝達用の参照電位Ｖｔｈ＿Ａを持つものとノイズキャンセル用の参照電圧Ｖｔｈ＿Ｂを持つものを各々設けた。これら参照電位の値を適当に選ぶことで、信号Ｓａ１、Ｓａ２の両者のノイズレベルに差が生じている場合でもマスキング信号を生成することができるため、ノイズレベルが同一な場合と同様にノイズをマスキングすることができる。
【０１４７】
なお、図７で示した例ではノイズＮ２のノイズレベルが、ノイズＮ１のノイズレベルよりも低い場合を示しているが、逆にノイズＮ１のノイズレベルがノイズＮ２のノイズレベルよりも低い場合や、ノイズレベルＮ１とノイズレベルＮ２のノイズレベルが異なりかつ位相が異なるような場合すなわち図６Ｂに対応するような場合でも、本発明の構成が同様に有効であることは明らかである。
【０１４８】
（実施形態２）
図８は、本発明の実施形態２にかかる信号伝達装置を示す回路図である。実施形態２では、コンパレータをヒステリシスコンパレータにて構成している。
【０１４９】
第１トランスＴ１の２次巻線Ｔ１２側にはヒステリシスコンパレータＣＭ１＿Ｈが接続されている。ヒステリシスコンパレータＣＭ１＿Ｈは、その前段部と後段部を結合する役割を有する。すなわち、トランス回路１３０とノイズキャンセル回路１４０とを直接電気的に接続したときに生じる不具合を緩衝させるために、たとえばインピーダンス整合を行う。また、ヒステリシスコンパレータＣＭ１＿Ｈは、所定のヒステリシス幅を持ち、前記ヒステリシス幅に対応した２つのしきい値電圧を持つ。なお、ヒステリシスコンパレータＣＭ１＿Ｈには増幅手段又は減衰手段を持たせるようにしてもよい。また、２次巻線Ｔ１２側に取り出された信号Ｓａ１はほぼそのままの大きさでノイズキャンセル回路１４０に伝達してもよいが、信号の振幅を大きくしてもよく、また小さくしてもよい。
【０１５０】
第２トランスＴ２の２次巻線Ｔ２２側にはヒステリシスコンパレータＣＭ２＿Ｈが接続されている。ヒステリシスコンパレータＣＭ２＿Ｈの役割については上述したヒステリシスコンパレータＣＭ＿Ｍ１と同様であり重複となるため詳細な説明は省略する。
【０１５１】
ヒステリシスコンパレータＣＭ＿Ｈ１、ＣＭ＿Ｈ２は入力信号に対して２つのしきい値電圧を持つため、このそれぞれのしきい値電圧を上述した参照電圧Ｖｔｈ＿Ａ及びＶｔｈ＿Ｂと同様に見なすことができる。よって、本実施形態のようにコンパレータをヒステリシスコンパレータに置き換えることによっても、これまで説明した本発明の効果を発揮することができる。
【０１５２】
また、ヒステリシスコンパレータは１つのコンパレータ内に２つのしきい値電圧を持つことから、２つのコンパレータを用いて２つのしきい値電圧すなわち参照電位を用意した実施形態１に比べ、コンパレータの数を減らすことができるといった利点がある。
【０１５３】
なお、上記コンパレータＣＭ１，ＣＭ＿Ｍ１，ＣＭ２，ＣＭ＿Ｍ２はウインドコンパレータによっても構成してもよい。
【産業上の利用可能性】
【０１５４】
本発明の信号伝達装置は、正規の信号を処理するためのコンパレータと、ノイズキャンセル機能を追加するためのコンパレータを各別に備えているので、耐ノイズ特性に優れた信号伝達装置を提供することができるため、その産業上の利用可能性は極めて高い。
【符号の説明】
【０１５５】
１００ 信号伝達装置
１１０ 電子制御装置
１２０ 入力側回路
１２１ 第１パルス変換回路
１２３ 第２パルス変換回路
１３０ トランス回路
１４０ ノイズキャンセル回路
１４０Ａ 第１マスキング回路部
１４０Ｂ 第２マスキング回路部
１４１ａ 第１遅延信号生成回路
１４１ｂ 第２遅延信号生成回路
１４３ａ 第１マスキング信号生成回路
１４３ｂ 第２マスキング信号生成回路
１４５ａ 第１論理演算回路部
１４５ｂ 第２論理演算回路部
１４９ａ，１４９ｂ 論理積回路
１４７ａ，１４７ｂ 信号遅延回路
１５０ 出力端子
ＦＦ フリップフロップ
ＣＭ１，ＣＭ２，ＣＭ＿Ｍ１，ＣＭ＿Ｍ２ コンパレータ
ＣＭ１＿Ｈ，ＣＭ２＿Ｈ ヒステリシスコンパレータ
ＩＮ１１ 第１入力信号
ＩＮ２１ 第２入力信号
ＩＮ１２ 第１マスキング入力信号
ＩＮ２２ 第２マスキング入力信号
ＩＮ１Ｄ，ＩＮ１Ｓ，ＩＮ２Ｄ，ＩＮ２Ｓ 遅延信号
ＩＮＩＭ 第１マスキング信号
ＩＮ２Ｍ 第２マスキング信号
Ｐｒ リセット信号
Ｐｓ セット信号
Ｓｉｎ 伝達信号
Ｓａ１，Ｓａ２ 信号
Ｔ１ 第１トランス
Ｔ２ 第２トランス
【特許請求の範囲】
【請求項１】
１次巻線と２次巻線とは直流的に分離されており、１次巻線と２次巻線とは互いに別々の接地電位に接続されるトランスと、
前記トランスの２次巻線からの出力が入力される第１コンパレータ及び第２コンパレータと、
前記第１コンパレータの出力が入力される遅延信号生成部と、
前記第２コンパレータの出力が入力されるマスキング信号生成部と、
を有することを特徴とする信号伝達装置。
【請求項２】
前記第１コンパレータと前記第２コンパレータが、１つのヒステリシスコンパレータ又は１つのウインドウコンパレータからなることを特徴とする請求項１に記載の信号伝達装置。
【請求項３】
前記第１コンパレータの第１入力端には、第１参照電位が与えられており、前記第２コンパレータの第１入力端には、第２参照電位が与えられていることを特徴とする請求項１に記載の信号伝達装置。
【請求項４】
前記第１参照電位は、
前記第２参照電位の絶対値より大きいことを特徴とする請求項３に記載の信号伝達装置。
【請求項５】
前記トランスは第１トランスと第２トランスを含むことを特徴とする請求項１〜請求項４のいずれか１項に記載の信号伝達装置。
【請求項６】
前記第２トランスの２次巻線からの出力が入力される第３コンパレータ及び第４コンパレータと、
前記第３コンパレータの出力が入力される遅延信号生成部と、
前記第４コンパレータの出力が入力されるマスキング信号生成部と、
を有することを特徴とする請求項５に記載の信号伝達装置。
【請求項７】
第１コンパレータから出た出力を遅延させ第１パルス幅に設定された第１遅延信号と、
第２コンパレータから出た出力を遅延させかつ前記第１パルス幅よりも大きいパルス幅に設定された第１マスキング信号と、
第３コンパレータから出た出力を遅延させ第２パルス幅に設定された第２遅延信号と、
第４コンパレータから出た出力を遅延させかつ前記第２パルス幅よりも大きいパルス幅に設定された第２マスキング信号と、
前記第１遅延信号と前記第２マスキング信号とを論理演算処理する第１論理演算回路部と、
前記第２遅延信号と前記第１マスキング信号とを論理演算処理する第２論理演算回路とを備え、
前記第１遅延信号及び前記第２遅延信号に重畳されたノイズがそれぞれ前記第２ノイズマスキング信号及び前記第１ノイズマスキング信号によってマスキングされることを特徴とする請求項５又は請求項６のいずれか１項に記載の信号伝達装置。
【請求項８】
前記第１マスキング信号のパルス幅は前記第２遅延信号のそれよりも大きく、前記第２マスキング信号のパルス幅は前記第１遅延信号のそれよりも大きい請求項７に記載の信号伝達装置。
【請求項９】
前記第１論理演算回路部及び前記第２論理演算回路部は各別に論理和回路、否定論理和回路、論理積回路、及び、否定論理積回路の少なくとも１つを有する請求項７又は請求項８のいずれか１項に記載の信号伝達装置。
【請求項１０】
前記第１論理演算回路部及び前記第２論理演算回路部から出力された信号はそれぞれ、フリップフロップのセット信号及びリセット信号として用いられる請求項７〜請求項９のいずれか１項に記載の信号伝達装置。
【請求項１１】
伝達信号の立上がりエッジを検出して前記伝達信号のパルス幅よりも小さな第１変換パルスを生成する第１パルス生成部と、
前記パルス状の伝達信号の立下がりエッジを検出して前記伝達信号のパルス幅よりも小さな第２変換パルスを生成する第２パルス生成部を有するパルス変換回路であって、
前記パルス変換回路は、
前記第１変換パルスが前記第１トランスの１次巻線側に入力され、その２次巻線側へと前記変換パルスを伝達し、
前記第２変換パルスが前記第２トランスの１次巻線側に入力され、その２次巻線側へと前記変換パルスを伝達することを特徴とする請求項５〜請求項１０のいずれか１項に記載の信号伝達装置。
【請求項１】
１次巻線と２次巻線とは直流的に分離されており、１次巻線と２次巻線とは互いに別々の接地電位に接続されるトランスと、
前記トランスの２次巻線からの出力が入力される第１コンパレータ及び第２コンパレータと、
前記第１コンパレータの出力が入力される遅延信号生成部と、
前記第２コンパレータの出力が入力されるマスキング信号生成部と、
を有することを特徴とする信号伝達装置。
【請求項２】
前記第１コンパレータと前記第２コンパレータが、１つのヒステリシスコンパレータ又は１つのウインドウコンパレータからなることを特徴とする請求項１に記載の信号伝達装置。
【請求項３】
前記第１コンパレータの第１入力端には、第１参照電位が与えられており、前記第２コンパレータの第１入力端には、第２参照電位が与えられていることを特徴とする請求項１に記載の信号伝達装置。
【請求項４】
前記第１参照電位は、
前記第２参照電位の絶対値より大きいことを特徴とする請求項３に記載の信号伝達装置。
【請求項５】
前記トランスは第１トランスと第２トランスを含むことを特徴とする請求項１〜請求項４のいずれか１項に記載の信号伝達装置。
【請求項６】
前記第２トランスの２次巻線からの出力が入力される第３コンパレータ及び第４コンパレータと、
前記第３コンパレータの出力が入力される遅延信号生成部と、
前記第４コンパレータの出力が入力されるマスキング信号生成部と、
を有することを特徴とする請求項５に記載の信号伝達装置。
【請求項７】
第１コンパレータから出た出力を遅延させ第１パルス幅に設定された第１遅延信号と、
第２コンパレータから出た出力を遅延させかつ前記第１パルス幅よりも大きいパルス幅に設定された第１マスキング信号と、
第３コンパレータから出た出力を遅延させ第２パルス幅に設定された第２遅延信号と、
第４コンパレータから出た出力を遅延させかつ前記第２パルス幅よりも大きいパルス幅に設定された第２マスキング信号と、
前記第１遅延信号と前記第２マスキング信号とを論理演算処理する第１論理演算回路部と、
前記第２遅延信号と前記第１マスキング信号とを論理演算処理する第２論理演算回路とを備え、
前記第１遅延信号及び前記第２遅延信号に重畳されたノイズがそれぞれ前記第２ノイズマスキング信号及び前記第１ノイズマスキング信号によってマスキングされることを特徴とする請求項５又は請求項６のいずれか１項に記載の信号伝達装置。
【請求項８】
前記第１マスキング信号のパルス幅は前記第２遅延信号のそれよりも大きく、前記第２マスキング信号のパルス幅は前記第１遅延信号のそれよりも大きい請求項７に記載の信号伝達装置。
【請求項９】
前記第１論理演算回路部及び前記第２論理演算回路部は各別に論理和回路、否定論理和回路、論理積回路、及び、否定論理積回路の少なくとも１つを有する請求項７又は請求項８のいずれか１項に記載の信号伝達装置。
【請求項１０】
前記第１論理演算回路部及び前記第２論理演算回路部から出力された信号はそれぞれ、フリップフロップのセット信号及びリセット信号として用いられる請求項７〜請求項９のいずれか１項に記載の信号伝達装置。
【請求項１１】
伝達信号の立上がりエッジを検出して前記伝達信号のパルス幅よりも小さな第１変換パルスを生成する第１パルス生成部と、
前記パルス状の伝達信号の立下がりエッジを検出して前記伝達信号のパルス幅よりも小さな第２変換パルスを生成する第２パルス生成部を有するパルス変換回路であって、
前記パルス変換回路は、
前記第１変換パルスが前記第１トランスの１次巻線側に入力され、その２次巻線側へと前記変換パルスを伝達し、
前記第２変換パルスが前記第２トランスの１次巻線側に入力され、その２次巻線側へと前記変換パルスを伝達することを特徴とする請求項５〜請求項１０のいずれか１項に記載の信号伝達装置。
【図１】
【図２Ａ】
【図２Ｂ】
【図３】
【図４】
【図５】
【図６Ａ】
【図６Ｂ】
【図７】
【図８】
【図９】
【図２Ａ】
【図２Ｂ】
【図３】
【図４】
【図５】
【図６Ａ】
【図６Ｂ】
【図７】
【図８】
【図９】
【公開番号】特開２０１３−５８８７８（Ｐ２０１３−５８８７８Ａ）
【公開日】平成２５年３月２８日（２０１３．３．２８）
【国際特許分類】
【出願番号】特願２０１１−１９５５２８（Ｐ２０１１−１９５５２８）
【出願日】平成２３年９月８日（２０１１．９．８）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
【公開日】平成２５年３月２８日（２０１３．３．２８）
【国際特許分類】
【出願日】平成２３年９月８日（２０１１．９．８）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
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