電源検出回路
【課題】電源ノイズに起因する誤信号の出力を確実に抑制しつつ回路面積を削減する。
【解決手段】比較回路５０は電源出力回路１０の出力電圧Ａを基準電圧回路２０による基準電圧Ｂと比較し、電源電圧が所定電圧以下の場合は電源未検出信号を出力し、電源電圧が所定電圧よりも高いときは電源検出信号を出力する。基準電圧判別回路６０は基準電圧が安定状態にあるか否かを判別し、安定状態にあるときには安定信号を出力し、安定状態にないときには不安定信号を出力する。出力固定回路７０は不安定信号を入力したときには比較回路の出力信号を電源未検出時の出力である電源未検出信号に固定化し、安定信号を入力したときには固定化を停止する。ノイズ除去回路８０は遅延回路９０を内蔵し、その遅延作用により出力固定回路の出力信号に重畳しているノイズを除去する。そして、遅延回路９０は、基準電圧回路の内部所定部位の電流値を参照して遅延信号を生成する。
【解決手段】比較回路５０は電源出力回路１０の出力電圧Ａを基準電圧回路２０による基準電圧Ｂと比較し、電源電圧が所定電圧以下の場合は電源未検出信号を出力し、電源電圧が所定電圧よりも高いときは電源検出信号を出力する。基準電圧判別回路６０は基準電圧が安定状態にあるか否かを判別し、安定状態にあるときには安定信号を出力し、安定状態にないときには不安定信号を出力する。出力固定回路７０は不安定信号を入力したときには比較回路の出力信号を電源未検出時の出力である電源未検出信号に固定化し、安定信号を入力したときには固定化を停止する。ノイズ除去回路８０は遅延回路９０を内蔵し、その遅延作用により出力固定回路の出力信号に重畳しているノイズを除去する。そして、遅延回路９０は、基準電圧回路の内部所定部位の電流値を参照して遅延信号を生成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、各種装置・機器に搭載され、装置・機器の動作を安定化させたり誤動作を防止したりするために電源電圧を検出する電源検出回路にかかわり、特には電源電圧の立ち上がり以降のノイズに起因する誤信号の出力を防止する技術に関する。
【背景技術】
【０００２】
電源検出回路は例えば半導体集積回路に搭載され、電源電圧の立ち上げ時や電源電圧が低位レベルになった場合に、電源電圧は未検出であるとして未検出信号であるリセット信号を出力させることに利用される。半導体集積回路の内部回路はリセット信号を受けて動作を停止し、半導体集積回路が誤動作することを防ぐ。
【０００３】
図５は従来の技術における電源検出回路の構成を示すブロック回路図である。この電源検出回路は、電源電圧を分割して出力電圧Ａを生成する電源出力回路１０と、基準電圧Ｂを出力する基準電圧回路２０ｃと、電源出力回路１０の出力電圧Ａを基準電圧Ｂと比較する比較回路５０と、基準電圧Ｂが安定状態か不安定状態かを判別する基準電圧判別回路６０と、基準電圧判別回路６０から不安定信号を入力した場合に比較回路５０の出力信号Ｃを固定して出力する出力固定回路７０と、出力固定回路７０の出力信号Ｄに重畳しているノイズを除去するノイズ除去回路８０ａと、ノイズ除去回路８０ａによりノイズ除去された出力信号Ｅが出力される出力端子１００とを備えている。
【０００４】
電源出力回路１０は、第１の電源に接続される電源端子１１と第２の電源としてのグランドに接続されるグランド端子１２との間の電圧である電源電圧を抵抗素子１３，１４により線形分割して、電源電圧に比例して変化する出力電圧Ａの信号を出力する。基準電圧回路２０ｃは、安定状態においては電源電圧にかかわらず常に一定の基準電圧Ｂを出力する。この基準電圧Ｂは、電源電圧が所定電圧であるときの電源出力回路１０の出力電圧Ａに等しくなるように設定されている。そして、比較回路５０は、一般には、出力電圧Ａが基準電圧Ｂ以下であるときには、電源電圧は所定電圧以下であるとしてリセット信号となるロー信号（電源未検出信号）を出力する一方、出力電圧Ａが基準電圧Ｂより高いときには、電源電圧は所定電圧より高いとしてリセット解除信号となるハイ信号（電源検出信号）を出力する。なお、ハイ・ローの論理は逆でもよい。
【０００５】
基準電圧回路２０ｃは、一般に、電源電圧の立ち上がりと同時に基準電圧Ｂの信号を出力するように構成される。しかし、安定した一定の基準電圧Ｂの信号の出力には、基準電圧回路２０ｃの回路構成で定められる一定の時間が必要である。そのため、電源電圧の急峻な立ち上がり時には、電源出力回路１０の出力電圧Ａが常に基準電圧Ｂを上回ることがある。この場合、比較回路５０の出力信号Ｃは電源供給開始時点から常にリセット解除信号（ハイ信号）を出力し、リセット信号が出力されなくなる。
【０００６】
この不都合を基準電圧判別回路６０と出力固定回路７０とが解消する（特許文献１参照）。基準電圧判別回路６０は、基準電圧Ｂが安定状態にあるか否かを判別し、安定状態にあると判別したときには出力固定回路７０に安定信号を出力し、安定状態にないと判別したときには不安定信号を出力する。出力固定回路７０は、不安定信号を入力したときは比較回路５０の出力信号Ｃをロー信号（電源未検出信号）に固定して出力する。また、安定信号を入力したときは前記固定を解除して比較回路５０の出力信号Ｃをそのまま出力する。このように、電源電圧の立ち上がり時に基準電圧Ｂが不安定状態にあるときには出力信号Ｄがロー信号（電源未検出信号）に固定化されるため、電源電圧の立ち上がりが急峻であっても、リセット信号の出力が確実になるようにしている。
【０００７】
電源電圧の立ち上がり以降で所定電圧よりも十分に高い電源電圧が供給されている場合でも、電源電圧に発生するノイズにより基準電圧Ｂが低下し、基準電圧Ｂが不安定としてリセット信号の誤信号が出力される場合がある。これに対応するのがノイズ除去回路８０ａである。
【０００８】
以下、図６および図７を用いて前記誤信号の出力される理由について説明する。また、図９を用いてノイズ除去回路８０ａの機能を説明する。
【０００９】
図６は基準電圧回路２０ｃと基準電圧判別回路６０の具体的な回路構成を示す。基準電圧回路２０ｃは、抵抗２４，２５，２６とダイオード２７，２８とからなる比較電圧生成部２３と、比較電圧生成部２３が出力する比較電圧を差動増幅して出力する差動増幅回路３０と、差動増幅回路３０からの信号を受けて反転増幅信号を出力する反転増幅回路４０と、比較電圧生成部２３に電流を供給するＰＭＯＳトランジスタ２２から構成されている。ＰＭＯＳトランジスタ２２は、ゲート端子に反転増幅回路４０の出力端子が接続され、ソース端子が電源端子２１に接続され、ドレイン端子より比較電圧生成部２３に電流を供給する。基準電圧判別回路６０は、電流源６１とダイオード６２とからダイオード６２の閾値電圧を形成し、比較回路６３により基準電圧回路２０ｃの基準電圧Ｂをダイオード６２の閾値電圧と比較することによって基準電圧Ｂの安定状態を判別する。
【００１０】
図７は電源ノイズによる誤信号発生時の各部の動作を示すタイミングチャートである。電源電圧が所定電圧Ｖｏよりも高いレベルにおいて急峻に低下した場合（時刻ｔ１付近）、基準電圧回路２０ｃの内部ノードＧの電圧値は、電源端子２１とノードＧの間に存在する寄生容量４１とグランド端子と内部ノードＧの間に存在する寄生容量４２との比率に応じて過渡的に低下する。差動増幅回路３０および反転増幅回路４０は、ＰＭＯＳトランジスタ２２へのフィードバックにより内部ノードＧが安定状態の電圧値となるように制御する。しかし、低消費電流の強い要望のために差動増幅回路３０のバイアス電流が低減されるため、応答が間に合わず内部ノードＧの電圧値の低下が顕著となる。反転増幅回路４０はノードＧの電圧値の低下を増幅し、ＰＭＯＳトランジスタ２２に流れる電流値を減少する信号を出力する。ＰＭＯＳトランジスタ２２の電流値の減少により比較電圧生成部２３に流れる電流値が減少し、基準電圧Ｂが基準電圧判別回路６０のダイオード６２の閾値電圧Ｖｄ以下に低下する。この基準電圧Ｂの低下により、基準電圧判別回路６０から基準電圧Ｂについての不安定信号が出力され、出力固定回路７０の出力信号Ｄとしてロー信号（電源未検出信号）が出力される（時刻ｔ１〜ｔ２）。このロー信号（電源未検出信号）は、電源電圧が所定電圧Ｖｏより十分高い場合（ｔ１以降）でも出力され、電源検出回路の動作としては誤信号となる。ノイズ除去回路８０ａは、この誤信号が出力されることを防止するもので、出力信号Ｅとしてはロー信号は出力されない（ｔ１〜ｔ２以降）。その後、差動増幅回路３０により基準電圧回路２０ｃの内部ノードＧは安定状態の電圧値に充電され、基準電圧Ｂが安定状態となる電圧値まで復帰し、出力固定回路７０からの誤信号の出力が停止される（ｔ２）。
【００１１】
図８は電源電圧が低位レベルになった場合の各部の動作を示すタイミングチャートである。電源電圧の低下に伴う基準電圧回路２０ｃの内部ノードＧの変動に対し差動増幅回路３０の応答が間に合う場合、基準電圧Ｂは安定したままとなる。この状態で、電源電圧が所望電圧Ｖｏを下回ったときに（ｔ３）、出力固定回路７０の出力信号Ｄとしてロー信号（電源未検出信号）が出力される。ロー信号の出力時間がノイズ除去回路８０ａの遅延時間を超えると、電源検出回路の出力である出力信号Ｅがローとなり、リセット信号が出力される（ｔ４）。
【００１２】
図９は従来のノイズ除去回路８０ａの構成例を示す回路図である。ノイズ除去回路８０ａは、出力固定回路７０の出力信号Ｄが入力される入力端子１０１と、出力信号Ｄを入力して遅延した複数の遅延信号Ｑ１〜Ｑｎを出力する遅延回路１０２と、遅延回路１０２が出力する複数の遅延信号Ｑ１〜Ｑｎを入力して論理和信号Ｅを出力する論理回路１０６と、論理和信号Ｅが出力される出力端子１０７より構成される。遅延回路１０２は、一定の周波数の発振信号を出力する発振回路１０３と、発振回路１０３が出力する発振信号を分周して出力する分周回路１０４と、分周回路１０４の出力信号をクロック信号として入力する複数個のＤフリップフロップ回路１０５とで構成されている。複数個のＤフリップフロップ回路１０５は直列接続され、初段のＤフリップフロップ回路に出力固定回路７０の出力信号Ｄが入力される。論理回路１０６は、複数個のＤフリップフロップ回路１０５が出力する各遅延信号Ｑ１〜Ｑｎを入力して論理和信号Ｅを出力することで、出力固定回路７０の出力信号Ｄに重畳しているノイズであるロー信号を除去する。
【特許文献１】特開２００２−２２８６９０号公報（第９頁、第１２−１４図）
【発明の開示】
【発明が解決しようとする課題】
【００１３】
図７に示すように、電源ノイズに起因する誤信号のパルス幅は、基準電圧回路２０ｃの内部ノードが電源ノイズにより不安定状態の電圧値となってから安定状態の電圧値に充放電されるまでの時間に相当する（ｔ２−ｔ１）。基準電圧回路２０ｃのように常時動作する回路は消費電流が問題視されるため、各ノードのインピーダンス（時定数）はできるだけ大きくなるように設計される。このため、電源ノイズに起因する誤信号のパルス幅は長くなる。また、前記従来の電源検出回路は、ノイズ除去回路８０ｃが基準電圧回路２０ｃの特性とは無関係に構成されたもので、電源電圧、温度およびノイズ除去回路８０ｃを構成するデバイスの出来栄えにより、除去できる誤信号のパルス幅が変動する。場合によっては、電源ノイズによる誤信号を出力する誤検出となる可能性がある。
【００１４】
ノイズ除去回路８０ａとしては、電源ノイズに起因する誤信号を確実に除去するために、誤信号のパルス幅にマージンを加えて遅延時間を設定する必要がある。このため、遅延回路１０２としては、例えばマイクロ秒オーダーの遅延時間が必要となり、発振回路１０３、分周回路１０４および複数個のＤフリップフロップ回路１０５を用いた構成で、その回路規模は比較的大きなものとなっている。しかし、これではノイズ除去回路８０ａの回路規模が大きくなり、したがって、電源検出回路の回路面積が大きくなるという問題がある。
【００１５】
本発明は、このような事情に鑑みて創作したものであり、電源ノイズに起因する誤信号の出力を確実に抑制しつつ回路面積を削減できる電源検出回路を提供することを目的としている。
【課題を解決するための手段】
【００１６】
（１）本発明による電源検出回路は、
電源電圧から生成した出力電圧を出力する電源出力回路と、
前記電源電圧が所定電圧であるときの前記電源出力回路の出力電圧に等しい基準電圧を出力する基準電圧回路と、
前記電源出力回路の出力電圧を前記基準電圧回路による基準電圧と比較し、電源電圧が所定電圧以下の場合は電源未検出信号を出力し、前記電源電圧が前記所定電圧よりも高いときは電源検出信号を出力する比較回路と、
前記基準電圧が安定状態にあるか否かを判別し、安定状態にあるときには安定信号を出力し、安定状態にないときには不安定信号を出力する基準電圧判別回路と、
前記不安定信号を入力したときには前記比較回路の出力信号を電源未検出時の出力である電源未検出信号に固定化し、前記安定信号を入力したときには前記固定化を停止する出力固定回路と、
遅延回路を内蔵し、この遅延回路の遅延作用により前記出力固定回路の出力信号に重畳しているノイズを除去するノイズ除去回路とを備えた電源検出回路であって、
前記ノイズ除去回路内の前記遅延回路は、前記基準電圧回路の内部所定部位の電流値を参照して遅延信号を生成するように構成されているものである。
【００１７】
この構成における特徴は、ノイズ除去回路内の遅延回路が、基準電圧回路の内部所定部位の電流値を参照して遅延信号を発生させるように構成されていることである。ノイズ除去回路の機能は、出力固定回路の出力信号に対する遅延作用によって、電源ノイズに起因する誤信号の出力を抑制することである。ノイズを除去するには、電源ノイズに起因する誤信号のパルス幅以上の遅延を行えばよい。このノイズ除去回路の遅延回路として、従来技術の場合には、基準電圧回路の内部所定部位の電流値を参照するといった構成はなく、発振回路、分周回路および複数個のＤフリップフロップ回路を用いた構成で、その回路規模は比較的大きなものであった。これに対して、本発明の場合には、基準電圧回路の内部所定部位の電流値を参照して遅延信号を発生させる遅延回路を採用しているので、電源ノイズに起因する誤信号の出力を抑制するノイズ除去回路を回路規模の小さなもので構成することが可能となる。このことは、常時動作することから低消費電流の要望が強く、バイアス電流が大きく低減され応答性が低いために内部所定部位の電圧値の低下が顕著となるような基準電圧回路を用いる場合でも該当する。また、電源ノイズに起因する誤信号のパルス幅は基準電圧回路の電流値に応じて変化するものであるが、その電流値を参照し電流値に応じた遅延時間の遅延作用を行うため、誤信号のパルス幅に対する遅延時間のマージンが不要となる。つまり、ノイズ除去回路としては回路規模の小さなものの採用が可能となる。以上の相乗により、電源検出回路の回路面積を削減することが可能となる。
【００１８】
（２）上記構成の電源検出回路において、前記ノイズ除去回路内の前記遅延回路は、前記基準電圧回路の内部所定部位の電流値として、抵抗とダイオードで構成された比較電圧生成部に流れる電流値を参照するという態様がある。これは、ノイズ除去回路内の遅延回路の参照先が基準電圧回路内の比較電圧生成部であり、その比較電圧生成部が抵抗とダイオードで構成されているという点に特徴がある。この構成により、電源ノイズに起因する誤信号の出力を確実に抑制しながら、電源検出回路の回路面積削減効果を確実化することが可能となる。
【００１９】
（３）上記（１）の構成の電源検出回路において、前記ノイズ除去回路内の前記遅延回路は、前記基準電圧回路の内部所定部位の電流値として、差動増幅回路に流れる電流値を参照するという態様がある。これは、ノイズ除去回路内の遅延回路の参照先が基準電圧回路内の差動増幅回路であるという点に特徴がある。差動増幅回路は、電源ノイズに起因する誤信号のパルス幅を決めるものである。この構成により、ノイズ除去回路において、電源ノイズに起因する誤信号のパルス幅に対する遅延時間のマージンが不要となる。つまり、ノイズ除去回路として回路規模の小さなものの採用が可能となる。したがって、電源ノイズに起因する誤信号の出力を確実に抑制しながら、電源検出回路の回路面積削減効果を確実化することが可能となる。
【００２０】
（４）上記（１）〜（３）の構成の電源検出回路において、前記ノイズ除去回路は、前記基準電圧回路の内部所定部位に電流を供給するＭＯＳトランジスタのソース端子にソース端子が接続され、前記基準電圧回路の内部所定部位に電流を供給するＭＯＳトランジスタのゲート端子にゲート端子が接続されてカレントミラーを構成するＭＯＳトランジスタと、前記カレントミラーを構成するＭＯＳトランジスタから電流が供給される１個または複数個のインバータ回路により構成される遅延回路と、前記出力固定回路の出力信号を一方の入力端子に入力し、前記出力固定回路の出力信号を前記遅延回路により遅延した信号を他方の入力端子に入力して、電源検出時の出力信号を前記遅延回路による遅延時間だけ維持して出力する論理回路とを備えるという態様がある。この構成においては、ノイズ除去回路の主要な構成要素である遅延回路が１個または複数個のインバータ回路と、このインバータ回路に電流を供給するＭＯＳトランジスタとで構成されている。したがって、遅延回路の構成ひいてはノイズ除去回路の構成は簡単なものとなり、電源検出回路の回路面積削減効果を確実化することが可能となる。そして、この遅延回路のＭＯＳトランジスタと基準電圧回路のＭＯＳトランジスタとでカレントミラーが構成されているので、基準電圧回路の内部所定部位の電流値の捕捉が高精度に行われることになる。結果、所要の遅延時間の調整も正確なものとなり、電源ノイズに起因する誤信号の出力の抑制が確実なものとなる。
【発明の効果】
【００２１】
本発明によれば、ノイズ除去回路内の遅延回路として、基準電圧回路の内部所定部位の電流値を参照して遅延信号を発生させる遅延回路を採用しているので、電源ノイズに起因する誤信号の出力を抑制するノイズ除去回路を回路規模の小さなもので構成することができる。また、消費電流が抑制された基準電圧回路を用いる場合でも、電源電圧の変動の捕捉精度が高いものとなり、電源ノイズに起因する誤信号のパルス幅に対する遅延時間のマージンが不要となるため、ノイズ除去回路の回路規模を小さくすることができる。すなわち、電源検出回路の回路面積を削減しながら、電源ノイズに起因する誤信号の出力を確実に抑制することができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明にかかわる電源検出回路の実施の形態を図面を用いて詳細に説明する。
【００２３】
《実施の形態１》
図１は本発明の実施の形態１における電源検出回路の全体構成を示すブロック回路図である。図１において、図５と同じ構成要素については同じ符号を用い、説明を省略する。本実施の形態においては、ノイズ除去回路８０が基準電圧回路２０に関連付けられている。基準電圧回路２０は参照信号Ｆを出力し、ノイズ除去回路８０は参照信号Ｆを用いて基準電圧回路２０の内部所定部位の電流値を参照して遅延信号を発生させることにより、出力固定回路７０の出力信号Ｄに重畳しているノイズを除去するように構成されている。
【００２４】
図２は、基準電圧回路２０ａおよびノイズ除去回路８０の構成例を示すブロック回路図である。図２において、図６と同じ構成要素については同じ符号を用い、説明を省略する。基準電圧回路については、図１で示したものの一例ということで符号２０ａを割り当てている。図２に示すように、基準電圧回路２０ａにおける反転増幅回路４０の出力信号が参照信号Ｆとしてノイズ除去回路８０に供給されている。基準電圧回路２０において、比較電圧生成部２３に流れる電流はＰＭＯＳトランジスタ２２により供給される。ＰＭＯＳトランジスタ２２が供給する電流値は反転増幅回路４０の出力信号によって制御されることになるが、この反転増幅回路４０の出力信号をノイズ除去回路８０が参照する参照信号Ｆとして基準電圧回路２０ａより出力するように構成している。
【００２５】
電源ノイズにより基準電圧回路２０ａの内部ノードＧの電圧が低下し、反転増幅回路４０の出力電圧であるＰＭＯＳトランジスタ２２のゲート端子の電圧が上昇した場合、比較電圧生成部２３に流れる電流値が減少する。その減少した電流値を参照する参照信号Ｆをノイズ除去回路８０に出力する。結果として、出力固定回路７０の出力信号Ｄに重畳しているノイズを確実に除去することができる。この場合に、基準電圧回路２０ａについては、従来の構成に素子を追加するものではないため、基準電圧回路２０ａにおいて回路規模が大きくなる欠点は存在しない。
【００２６】
図３はノイズ除去回路８０の構成例を示す回路図である。ノイズ除去回路８０は、出力固定回路７０の出力信号Ｄが入力される入力端子８１と、基準電圧回路２０ａの内部所定部位に流れる電流を参照する参照信号Ｆが入力される入力端子８２と、出力固定回路７０の出力信号Ｄを遅延した遅延信号Ｑを出力する遅延回路９０と、出力信号Ｄとその遅延信号Ｑとの論理和信号Ｅを出力する論理回路８３と、論理和信号Ｅが出力される出力端子８４とを備えている。遅延回路９０は、基準電圧回路２０ａからの参照信号Ｆに応じた遅延時間で出力固定回路７０の出力信号Ｄを遅延する。遅延回路９０は、ＰＭＯＳトランジスタ９１と、ＰＭＯＳトランジスタ９２とＮＭＯＳトランジスタ９３より構成されたインバータ回路より構成されている。ＰＭＯＳトランジスタ９１は、そのソースが電源端子２１に接続され、ゲート端子に基準電圧回路２０ａからの参照信号Ｆが入力される。ＰＭＯＳトランジスタ９１は、基準電圧回路２０ａにおけるＰＭＯＳトランジスタ２２とカレントミラーを構成し、基準電圧回路２０ａの内部所定部位に流れる電流と符号が同じで、それに比例する電流値をインバータ回路へ供給する。ＰＭＯＳトランジスタ９２とＮＭＯＳトランジスタ９３より構成されたインバータ回路は、ＰＭＯＳトランジスタ９１のドレインより電流が供給される。このインバータ回路は偶数個が直列接続されている。初段のインバータ回路に出力固定回路７０の出力信号Ｄが入力される。論理回路８３は、偶数個のインバータ回路を通して遅延された遅延信号Ｑと出力固定回路７０の出力信号Ｄの論理和信号Ｅを出力することで、出力固定回路７０の出力信号Ｄに重畳しているノイズを除去する。
【００２７】
電源ノイズが発生し、比較電圧生成部２３に流れる電流が減少して例えば０．１マイクロアンペア以下になるとする。遅延回路９０は、このレベルの電流値を参照する場合に、数段のインバータ回路で１マイクロ秒以上の遅延時間が実現できる。したがって、従来のノイズ除去回路のように、発振回路、分周回路および複数個のＤフリップフロップ回路を用いた構成に比べ、回路規模が小さくなり、回路面積を削減できる。
【００２８】
本実施の形態において、電源検出回路は、電源電圧が所定電圧以下の場合は、電源未検出信号としてロー信号を出力するとしたが、これとは逆論理で、電源未検出信号としてハイ信号を出力するように構成してもよい。このとき、比較回路５０は、電源出力回路１０の出力電圧Ａが基準電圧Ｂ以下の場合にハイ信号を出力し、基準電圧Ｂより高い場合にロー信号を出力するものとする。また、出力固定回路７０は、基準電圧判別回路６０から不安定信号を入力したときは、比較回路５０の出力信号を電源未検出信号であるハイ信号に固定して出力するものとする。電源ノイズにより出力固定回路７０が出力する誤信号はハイ信号となるため、ノイズ除去回路８０に用いる論理回路８３としてはハイ信号を除去できる論理積信号を出力するように構成する。
【００２９】
なお、遅延回路９０においてカレントミラーを構成するＰＭＯＳトランジスタ９１より電流が供給されるインバータ回路は、１個を含む奇数個としてもよい。この場合、論理回路は、電源検出時の出力信号を遅延回路９０による遅延時間だけ維持して出力するように、例えば遅延信号Ｑを反転するインバータ回路を前段に含む論理回路としても同様の動作となる。
【００３０】
また、遅延回路９０において複数個のインバータ回路を用いる場合、インバータを構成するＰＭＯＳトランジスタ９２のソース端子を互いに接続し、カレントミラーを構成する１つのＰＭＯＳトランジスタ９１を複数個のインバータで共有してもよい。この場合、少ない素子数で、より長い遅延時間を効率的に発生させることができる。
【００３１】
《実施の形態２》
図４は本発明の実施の形態２における基準電圧回路２０ｂおよびノイズ除去回路８０の構成例を示すブロック回路図である。図４において、差動増幅回路３０ａは、ソース端子が電源端子２１に接続された２個のＰＭＯＳトランジスタ３１，３２と、抵抗素子３３と、ソース端子がＰＭＯＳトランジスタ３２のドレイン端子に接続された２個のＰＭＯＳトランジスタ３４，３５と、ＰＭＯＳトランジスタ３４，３５の各ドレイン端子にドレイン端子が接続されるＮＭＯＳトランジスタ３６，３７よりなるカレントミラー回路により構成されている。
【００３２】
ＰＭＯＳトランジスタ３１および抵抗素子３３は協働してバイアス電流を発生してＰＭＯＳトランジスタ３２のゲート端子に供給し、ＰＭＯＳトランジスタ３２がバイアス電流を供給出力する。２個のＰＭＯＳトランジスタ３４，３５の各ゲートは差動増幅回路３０ａの入力端子となり、比較電圧生成部２３より入力される差動信号を増幅する。
【００３３】
基準電圧回路２０ｂの内部ノードＧが電源ノイズにより不安定状態の電圧値になってから安定状態の電圧値に復帰する時間は、差動増幅回路３０ａのバイアス電流値に依存する。バイアス電流値が大きければ基準電圧回路２０ｂの内部ノードＧが充電されて安定状態の電圧値に復帰するのが急速となる。その結果、電源ノイズに起因する誤信号のパルス幅は短くなり、ノイズ除去回路８０に必要とされる遅延時間は小さくなる。一方、差動増幅回路３０ｂのバイアス電流値が小さければ、基準電圧回路２０ｂの内部ノードＧの充電は緩慢になり、ノイズ除去回路８０に必要とされる遅延時間は大きくなる。
【００３４】
本実施の形態によれば、ノイズ除去回路８０においてバイアス電流を参照して遅延時間を発生させるため、電源ノイズに起因するノイズのパルス幅が小さい場合は、大きな電流値を参照して発生する遅延時間（ノイズ除去できる時間）は短くなる。逆に、電源ノイズに起因するノイズのパルス幅が大きい場合は、小さい電流値を参照して発生する遅延時間は長くなる。そのため、電源ノイズに起因する誤信号のパルス幅に対する遅延時間のマージンが不要となり、回路規模の小さなノイズ除去回路８０で電源ノイズに起因する誤信号の出力を確実に抑制でき、電源検出回路の回路面積を削減することができる。
【産業上の利用可能性】
【００３５】
本発明にかかる電源検出回路は、電源ノイズに起因する誤信号の出力を確実に抑制しつつ回路面積を削減できるため、電源電圧の立ち上げ時または電源電圧が低位レベルになった場合にリセット信号を発生するリセット回路等として有用である。
【図面の簡単な説明】
【００３６】
【図１】本発明の実施の形態１における電源検出回路の全体構成を示すブロック回路図
【図２】本発明の実施の形態１における基準電圧回路およびノイズ除去回路の構成例を示すブロック回路図
【図３】本発明の実施の形態１におけるノイズ除去回路の構成例を示す回路図
【図４】本発明の実施の形態２における基準電圧回路およびノイズ除去回路の構成例を示すブロック回路図
【図５】従来の技術における電源検出回路の全体構成を示すブロック回路図
【図６】従来の技術における基準電圧回路および基準電圧判別回路の構成例を示す回路図
【図７】従来の技術における電源ノイズによる誤信号発生時の各部の動作を示すタイミングチャート
【図８】従来の技術における電源電圧が低位レベルになった場合の各部の動作を示すタイミングチャート
【図９】従来の技術におけるノイズ除去回路の構成例を示す回路図
【符号の説明】
【００３７】
１０ 電源出力回路
２０，２０ａ，２０ｂ 基準電圧回路
２３ 比較電圧生成部
３０，３０ａ 差動増幅回路
４０ 反転増幅回路
５０ 比較回路
６０ 基準電圧判別回路
７０ 出力固定回路
８０ ノイズ除去回路
９０ 遅延回路
Ｂ 基準電圧
Ｆ 参照信号
Ｑ 遅延信号
【技術分野】
【０００１】
本発明は、各種装置・機器に搭載され、装置・機器の動作を安定化させたり誤動作を防止したりするために電源電圧を検出する電源検出回路にかかわり、特には電源電圧の立ち上がり以降のノイズに起因する誤信号の出力を防止する技術に関する。
【背景技術】
【０００２】
電源検出回路は例えば半導体集積回路に搭載され、電源電圧の立ち上げ時や電源電圧が低位レベルになった場合に、電源電圧は未検出であるとして未検出信号であるリセット信号を出力させることに利用される。半導体集積回路の内部回路はリセット信号を受けて動作を停止し、半導体集積回路が誤動作することを防ぐ。
【０００３】
図５は従来の技術における電源検出回路の構成を示すブロック回路図である。この電源検出回路は、電源電圧を分割して出力電圧Ａを生成する電源出力回路１０と、基準電圧Ｂを出力する基準電圧回路２０ｃと、電源出力回路１０の出力電圧Ａを基準電圧Ｂと比較する比較回路５０と、基準電圧Ｂが安定状態か不安定状態かを判別する基準電圧判別回路６０と、基準電圧判別回路６０から不安定信号を入力した場合に比較回路５０の出力信号Ｃを固定して出力する出力固定回路７０と、出力固定回路７０の出力信号Ｄに重畳しているノイズを除去するノイズ除去回路８０ａと、ノイズ除去回路８０ａによりノイズ除去された出力信号Ｅが出力される出力端子１００とを備えている。
【０００４】
電源出力回路１０は、第１の電源に接続される電源端子１１と第２の電源としてのグランドに接続されるグランド端子１２との間の電圧である電源電圧を抵抗素子１３，１４により線形分割して、電源電圧に比例して変化する出力電圧Ａの信号を出力する。基準電圧回路２０ｃは、安定状態においては電源電圧にかかわらず常に一定の基準電圧Ｂを出力する。この基準電圧Ｂは、電源電圧が所定電圧であるときの電源出力回路１０の出力電圧Ａに等しくなるように設定されている。そして、比較回路５０は、一般には、出力電圧Ａが基準電圧Ｂ以下であるときには、電源電圧は所定電圧以下であるとしてリセット信号となるロー信号（電源未検出信号）を出力する一方、出力電圧Ａが基準電圧Ｂより高いときには、電源電圧は所定電圧より高いとしてリセット解除信号となるハイ信号（電源検出信号）を出力する。なお、ハイ・ローの論理は逆でもよい。
【０００５】
基準電圧回路２０ｃは、一般に、電源電圧の立ち上がりと同時に基準電圧Ｂの信号を出力するように構成される。しかし、安定した一定の基準電圧Ｂの信号の出力には、基準電圧回路２０ｃの回路構成で定められる一定の時間が必要である。そのため、電源電圧の急峻な立ち上がり時には、電源出力回路１０の出力電圧Ａが常に基準電圧Ｂを上回ることがある。この場合、比較回路５０の出力信号Ｃは電源供給開始時点から常にリセット解除信号（ハイ信号）を出力し、リセット信号が出力されなくなる。
【０００６】
この不都合を基準電圧判別回路６０と出力固定回路７０とが解消する（特許文献１参照）。基準電圧判別回路６０は、基準電圧Ｂが安定状態にあるか否かを判別し、安定状態にあると判別したときには出力固定回路７０に安定信号を出力し、安定状態にないと判別したときには不安定信号を出力する。出力固定回路７０は、不安定信号を入力したときは比較回路５０の出力信号Ｃをロー信号（電源未検出信号）に固定して出力する。また、安定信号を入力したときは前記固定を解除して比較回路５０の出力信号Ｃをそのまま出力する。このように、電源電圧の立ち上がり時に基準電圧Ｂが不安定状態にあるときには出力信号Ｄがロー信号（電源未検出信号）に固定化されるため、電源電圧の立ち上がりが急峻であっても、リセット信号の出力が確実になるようにしている。
【０００７】
電源電圧の立ち上がり以降で所定電圧よりも十分に高い電源電圧が供給されている場合でも、電源電圧に発生するノイズにより基準電圧Ｂが低下し、基準電圧Ｂが不安定としてリセット信号の誤信号が出力される場合がある。これに対応するのがノイズ除去回路８０ａである。
【０００８】
以下、図６および図７を用いて前記誤信号の出力される理由について説明する。また、図９を用いてノイズ除去回路８０ａの機能を説明する。
【０００９】
図６は基準電圧回路２０ｃと基準電圧判別回路６０の具体的な回路構成を示す。基準電圧回路２０ｃは、抵抗２４，２５，２６とダイオード２７，２８とからなる比較電圧生成部２３と、比較電圧生成部２３が出力する比較電圧を差動増幅して出力する差動増幅回路３０と、差動増幅回路３０からの信号を受けて反転増幅信号を出力する反転増幅回路４０と、比較電圧生成部２３に電流を供給するＰＭＯＳトランジスタ２２から構成されている。ＰＭＯＳトランジスタ２２は、ゲート端子に反転増幅回路４０の出力端子が接続され、ソース端子が電源端子２１に接続され、ドレイン端子より比較電圧生成部２３に電流を供給する。基準電圧判別回路６０は、電流源６１とダイオード６２とからダイオード６２の閾値電圧を形成し、比較回路６３により基準電圧回路２０ｃの基準電圧Ｂをダイオード６２の閾値電圧と比較することによって基準電圧Ｂの安定状態を判別する。
【００１０】
図７は電源ノイズによる誤信号発生時の各部の動作を示すタイミングチャートである。電源電圧が所定電圧Ｖｏよりも高いレベルにおいて急峻に低下した場合（時刻ｔ１付近）、基準電圧回路２０ｃの内部ノードＧの電圧値は、電源端子２１とノードＧの間に存在する寄生容量４１とグランド端子と内部ノードＧの間に存在する寄生容量４２との比率に応じて過渡的に低下する。差動増幅回路３０および反転増幅回路４０は、ＰＭＯＳトランジスタ２２へのフィードバックにより内部ノードＧが安定状態の電圧値となるように制御する。しかし、低消費電流の強い要望のために差動増幅回路３０のバイアス電流が低減されるため、応答が間に合わず内部ノードＧの電圧値の低下が顕著となる。反転増幅回路４０はノードＧの電圧値の低下を増幅し、ＰＭＯＳトランジスタ２２に流れる電流値を減少する信号を出力する。ＰＭＯＳトランジスタ２２の電流値の減少により比較電圧生成部２３に流れる電流値が減少し、基準電圧Ｂが基準電圧判別回路６０のダイオード６２の閾値電圧Ｖｄ以下に低下する。この基準電圧Ｂの低下により、基準電圧判別回路６０から基準電圧Ｂについての不安定信号が出力され、出力固定回路７０の出力信号Ｄとしてロー信号（電源未検出信号）が出力される（時刻ｔ１〜ｔ２）。このロー信号（電源未検出信号）は、電源電圧が所定電圧Ｖｏより十分高い場合（ｔ１以降）でも出力され、電源検出回路の動作としては誤信号となる。ノイズ除去回路８０ａは、この誤信号が出力されることを防止するもので、出力信号Ｅとしてはロー信号は出力されない（ｔ１〜ｔ２以降）。その後、差動増幅回路３０により基準電圧回路２０ｃの内部ノードＧは安定状態の電圧値に充電され、基準電圧Ｂが安定状態となる電圧値まで復帰し、出力固定回路７０からの誤信号の出力が停止される（ｔ２）。
【００１１】
図８は電源電圧が低位レベルになった場合の各部の動作を示すタイミングチャートである。電源電圧の低下に伴う基準電圧回路２０ｃの内部ノードＧの変動に対し差動増幅回路３０の応答が間に合う場合、基準電圧Ｂは安定したままとなる。この状態で、電源電圧が所望電圧Ｖｏを下回ったときに（ｔ３）、出力固定回路７０の出力信号Ｄとしてロー信号（電源未検出信号）が出力される。ロー信号の出力時間がノイズ除去回路８０ａの遅延時間を超えると、電源検出回路の出力である出力信号Ｅがローとなり、リセット信号が出力される（ｔ４）。
【００１２】
図９は従来のノイズ除去回路８０ａの構成例を示す回路図である。ノイズ除去回路８０ａは、出力固定回路７０の出力信号Ｄが入力される入力端子１０１と、出力信号Ｄを入力して遅延した複数の遅延信号Ｑ１〜Ｑｎを出力する遅延回路１０２と、遅延回路１０２が出力する複数の遅延信号Ｑ１〜Ｑｎを入力して論理和信号Ｅを出力する論理回路１０６と、論理和信号Ｅが出力される出力端子１０７より構成される。遅延回路１０２は、一定の周波数の発振信号を出力する発振回路１０３と、発振回路１０３が出力する発振信号を分周して出力する分周回路１０４と、分周回路１０４の出力信号をクロック信号として入力する複数個のＤフリップフロップ回路１０５とで構成されている。複数個のＤフリップフロップ回路１０５は直列接続され、初段のＤフリップフロップ回路に出力固定回路７０の出力信号Ｄが入力される。論理回路１０６は、複数個のＤフリップフロップ回路１０５が出力する各遅延信号Ｑ１〜Ｑｎを入力して論理和信号Ｅを出力することで、出力固定回路７０の出力信号Ｄに重畳しているノイズであるロー信号を除去する。
【特許文献１】特開２００２−２２８６９０号公報（第９頁、第１２−１４図）
【発明の開示】
【発明が解決しようとする課題】
【００１３】
図７に示すように、電源ノイズに起因する誤信号のパルス幅は、基準電圧回路２０ｃの内部ノードが電源ノイズにより不安定状態の電圧値となってから安定状態の電圧値に充放電されるまでの時間に相当する（ｔ２−ｔ１）。基準電圧回路２０ｃのように常時動作する回路は消費電流が問題視されるため、各ノードのインピーダンス（時定数）はできるだけ大きくなるように設計される。このため、電源ノイズに起因する誤信号のパルス幅は長くなる。また、前記従来の電源検出回路は、ノイズ除去回路８０ｃが基準電圧回路２０ｃの特性とは無関係に構成されたもので、電源電圧、温度およびノイズ除去回路８０ｃを構成するデバイスの出来栄えにより、除去できる誤信号のパルス幅が変動する。場合によっては、電源ノイズによる誤信号を出力する誤検出となる可能性がある。
【００１４】
ノイズ除去回路８０ａとしては、電源ノイズに起因する誤信号を確実に除去するために、誤信号のパルス幅にマージンを加えて遅延時間を設定する必要がある。このため、遅延回路１０２としては、例えばマイクロ秒オーダーの遅延時間が必要となり、発振回路１０３、分周回路１０４および複数個のＤフリップフロップ回路１０５を用いた構成で、その回路規模は比較的大きなものとなっている。しかし、これではノイズ除去回路８０ａの回路規模が大きくなり、したがって、電源検出回路の回路面積が大きくなるという問題がある。
【００１５】
本発明は、このような事情に鑑みて創作したものであり、電源ノイズに起因する誤信号の出力を確実に抑制しつつ回路面積を削減できる電源検出回路を提供することを目的としている。
【課題を解決するための手段】
【００１６】
（１）本発明による電源検出回路は、
電源電圧から生成した出力電圧を出力する電源出力回路と、
前記電源電圧が所定電圧であるときの前記電源出力回路の出力電圧に等しい基準電圧を出力する基準電圧回路と、
前記電源出力回路の出力電圧を前記基準電圧回路による基準電圧と比較し、電源電圧が所定電圧以下の場合は電源未検出信号を出力し、前記電源電圧が前記所定電圧よりも高いときは電源検出信号を出力する比較回路と、
前記基準電圧が安定状態にあるか否かを判別し、安定状態にあるときには安定信号を出力し、安定状態にないときには不安定信号を出力する基準電圧判別回路と、
前記不安定信号を入力したときには前記比較回路の出力信号を電源未検出時の出力である電源未検出信号に固定化し、前記安定信号を入力したときには前記固定化を停止する出力固定回路と、
遅延回路を内蔵し、この遅延回路の遅延作用により前記出力固定回路の出力信号に重畳しているノイズを除去するノイズ除去回路とを備えた電源検出回路であって、
前記ノイズ除去回路内の前記遅延回路は、前記基準電圧回路の内部所定部位の電流値を参照して遅延信号を生成するように構成されているものである。
【００１７】
この構成における特徴は、ノイズ除去回路内の遅延回路が、基準電圧回路の内部所定部位の電流値を参照して遅延信号を発生させるように構成されていることである。ノイズ除去回路の機能は、出力固定回路の出力信号に対する遅延作用によって、電源ノイズに起因する誤信号の出力を抑制することである。ノイズを除去するには、電源ノイズに起因する誤信号のパルス幅以上の遅延を行えばよい。このノイズ除去回路の遅延回路として、従来技術の場合には、基準電圧回路の内部所定部位の電流値を参照するといった構成はなく、発振回路、分周回路および複数個のＤフリップフロップ回路を用いた構成で、その回路規模は比較的大きなものであった。これに対して、本発明の場合には、基準電圧回路の内部所定部位の電流値を参照して遅延信号を発生させる遅延回路を採用しているので、電源ノイズに起因する誤信号の出力を抑制するノイズ除去回路を回路規模の小さなもので構成することが可能となる。このことは、常時動作することから低消費電流の要望が強く、バイアス電流が大きく低減され応答性が低いために内部所定部位の電圧値の低下が顕著となるような基準電圧回路を用いる場合でも該当する。また、電源ノイズに起因する誤信号のパルス幅は基準電圧回路の電流値に応じて変化するものであるが、その電流値を参照し電流値に応じた遅延時間の遅延作用を行うため、誤信号のパルス幅に対する遅延時間のマージンが不要となる。つまり、ノイズ除去回路としては回路規模の小さなものの採用が可能となる。以上の相乗により、電源検出回路の回路面積を削減することが可能となる。
【００１８】
（２）上記構成の電源検出回路において、前記ノイズ除去回路内の前記遅延回路は、前記基準電圧回路の内部所定部位の電流値として、抵抗とダイオードで構成された比較電圧生成部に流れる電流値を参照するという態様がある。これは、ノイズ除去回路内の遅延回路の参照先が基準電圧回路内の比較電圧生成部であり、その比較電圧生成部が抵抗とダイオードで構成されているという点に特徴がある。この構成により、電源ノイズに起因する誤信号の出力を確実に抑制しながら、電源検出回路の回路面積削減効果を確実化することが可能となる。
【００１９】
（３）上記（１）の構成の電源検出回路において、前記ノイズ除去回路内の前記遅延回路は、前記基準電圧回路の内部所定部位の電流値として、差動増幅回路に流れる電流値を参照するという態様がある。これは、ノイズ除去回路内の遅延回路の参照先が基準電圧回路内の差動増幅回路であるという点に特徴がある。差動増幅回路は、電源ノイズに起因する誤信号のパルス幅を決めるものである。この構成により、ノイズ除去回路において、電源ノイズに起因する誤信号のパルス幅に対する遅延時間のマージンが不要となる。つまり、ノイズ除去回路として回路規模の小さなものの採用が可能となる。したがって、電源ノイズに起因する誤信号の出力を確実に抑制しながら、電源検出回路の回路面積削減効果を確実化することが可能となる。
【００２０】
（４）上記（１）〜（３）の構成の電源検出回路において、前記ノイズ除去回路は、前記基準電圧回路の内部所定部位に電流を供給するＭＯＳトランジスタのソース端子にソース端子が接続され、前記基準電圧回路の内部所定部位に電流を供給するＭＯＳトランジスタのゲート端子にゲート端子が接続されてカレントミラーを構成するＭＯＳトランジスタと、前記カレントミラーを構成するＭＯＳトランジスタから電流が供給される１個または複数個のインバータ回路により構成される遅延回路と、前記出力固定回路の出力信号を一方の入力端子に入力し、前記出力固定回路の出力信号を前記遅延回路により遅延した信号を他方の入力端子に入力して、電源検出時の出力信号を前記遅延回路による遅延時間だけ維持して出力する論理回路とを備えるという態様がある。この構成においては、ノイズ除去回路の主要な構成要素である遅延回路が１個または複数個のインバータ回路と、このインバータ回路に電流を供給するＭＯＳトランジスタとで構成されている。したがって、遅延回路の構成ひいてはノイズ除去回路の構成は簡単なものとなり、電源検出回路の回路面積削減効果を確実化することが可能となる。そして、この遅延回路のＭＯＳトランジスタと基準電圧回路のＭＯＳトランジスタとでカレントミラーが構成されているので、基準電圧回路の内部所定部位の電流値の捕捉が高精度に行われることになる。結果、所要の遅延時間の調整も正確なものとなり、電源ノイズに起因する誤信号の出力の抑制が確実なものとなる。
【発明の効果】
【００２１】
本発明によれば、ノイズ除去回路内の遅延回路として、基準電圧回路の内部所定部位の電流値を参照して遅延信号を発生させる遅延回路を採用しているので、電源ノイズに起因する誤信号の出力を抑制するノイズ除去回路を回路規模の小さなもので構成することができる。また、消費電流が抑制された基準電圧回路を用いる場合でも、電源電圧の変動の捕捉精度が高いものとなり、電源ノイズに起因する誤信号のパルス幅に対する遅延時間のマージンが不要となるため、ノイズ除去回路の回路規模を小さくすることができる。すなわち、電源検出回路の回路面積を削減しながら、電源ノイズに起因する誤信号の出力を確実に抑制することができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明にかかわる電源検出回路の実施の形態を図面を用いて詳細に説明する。
【００２３】
《実施の形態１》
図１は本発明の実施の形態１における電源検出回路の全体構成を示すブロック回路図である。図１において、図５と同じ構成要素については同じ符号を用い、説明を省略する。本実施の形態においては、ノイズ除去回路８０が基準電圧回路２０に関連付けられている。基準電圧回路２０は参照信号Ｆを出力し、ノイズ除去回路８０は参照信号Ｆを用いて基準電圧回路２０の内部所定部位の電流値を参照して遅延信号を発生させることにより、出力固定回路７０の出力信号Ｄに重畳しているノイズを除去するように構成されている。
【００２４】
図２は、基準電圧回路２０ａおよびノイズ除去回路８０の構成例を示すブロック回路図である。図２において、図６と同じ構成要素については同じ符号を用い、説明を省略する。基準電圧回路については、図１で示したものの一例ということで符号２０ａを割り当てている。図２に示すように、基準電圧回路２０ａにおける反転増幅回路４０の出力信号が参照信号Ｆとしてノイズ除去回路８０に供給されている。基準電圧回路２０において、比較電圧生成部２３に流れる電流はＰＭＯＳトランジスタ２２により供給される。ＰＭＯＳトランジスタ２２が供給する電流値は反転増幅回路４０の出力信号によって制御されることになるが、この反転増幅回路４０の出力信号をノイズ除去回路８０が参照する参照信号Ｆとして基準電圧回路２０ａより出力するように構成している。
【００２５】
電源ノイズにより基準電圧回路２０ａの内部ノードＧの電圧が低下し、反転増幅回路４０の出力電圧であるＰＭＯＳトランジスタ２２のゲート端子の電圧が上昇した場合、比較電圧生成部２３に流れる電流値が減少する。その減少した電流値を参照する参照信号Ｆをノイズ除去回路８０に出力する。結果として、出力固定回路７０の出力信号Ｄに重畳しているノイズを確実に除去することができる。この場合に、基準電圧回路２０ａについては、従来の構成に素子を追加するものではないため、基準電圧回路２０ａにおいて回路規模が大きくなる欠点は存在しない。
【００２６】
図３はノイズ除去回路８０の構成例を示す回路図である。ノイズ除去回路８０は、出力固定回路７０の出力信号Ｄが入力される入力端子８１と、基準電圧回路２０ａの内部所定部位に流れる電流を参照する参照信号Ｆが入力される入力端子８２と、出力固定回路７０の出力信号Ｄを遅延した遅延信号Ｑを出力する遅延回路９０と、出力信号Ｄとその遅延信号Ｑとの論理和信号Ｅを出力する論理回路８３と、論理和信号Ｅが出力される出力端子８４とを備えている。遅延回路９０は、基準電圧回路２０ａからの参照信号Ｆに応じた遅延時間で出力固定回路７０の出力信号Ｄを遅延する。遅延回路９０は、ＰＭＯＳトランジスタ９１と、ＰＭＯＳトランジスタ９２とＮＭＯＳトランジスタ９３より構成されたインバータ回路より構成されている。ＰＭＯＳトランジスタ９１は、そのソースが電源端子２１に接続され、ゲート端子に基準電圧回路２０ａからの参照信号Ｆが入力される。ＰＭＯＳトランジスタ９１は、基準電圧回路２０ａにおけるＰＭＯＳトランジスタ２２とカレントミラーを構成し、基準電圧回路２０ａの内部所定部位に流れる電流と符号が同じで、それに比例する電流値をインバータ回路へ供給する。ＰＭＯＳトランジスタ９２とＮＭＯＳトランジスタ９３より構成されたインバータ回路は、ＰＭＯＳトランジスタ９１のドレインより電流が供給される。このインバータ回路は偶数個が直列接続されている。初段のインバータ回路に出力固定回路７０の出力信号Ｄが入力される。論理回路８３は、偶数個のインバータ回路を通して遅延された遅延信号Ｑと出力固定回路７０の出力信号Ｄの論理和信号Ｅを出力することで、出力固定回路７０の出力信号Ｄに重畳しているノイズを除去する。
【００２７】
電源ノイズが発生し、比較電圧生成部２３に流れる電流が減少して例えば０．１マイクロアンペア以下になるとする。遅延回路９０は、このレベルの電流値を参照する場合に、数段のインバータ回路で１マイクロ秒以上の遅延時間が実現できる。したがって、従来のノイズ除去回路のように、発振回路、分周回路および複数個のＤフリップフロップ回路を用いた構成に比べ、回路規模が小さくなり、回路面積を削減できる。
【００２８】
本実施の形態において、電源検出回路は、電源電圧が所定電圧以下の場合は、電源未検出信号としてロー信号を出力するとしたが、これとは逆論理で、電源未検出信号としてハイ信号を出力するように構成してもよい。このとき、比較回路５０は、電源出力回路１０の出力電圧Ａが基準電圧Ｂ以下の場合にハイ信号を出力し、基準電圧Ｂより高い場合にロー信号を出力するものとする。また、出力固定回路７０は、基準電圧判別回路６０から不安定信号を入力したときは、比較回路５０の出力信号を電源未検出信号であるハイ信号に固定して出力するものとする。電源ノイズにより出力固定回路７０が出力する誤信号はハイ信号となるため、ノイズ除去回路８０に用いる論理回路８３としてはハイ信号を除去できる論理積信号を出力するように構成する。
【００２９】
なお、遅延回路９０においてカレントミラーを構成するＰＭＯＳトランジスタ９１より電流が供給されるインバータ回路は、１個を含む奇数個としてもよい。この場合、論理回路は、電源検出時の出力信号を遅延回路９０による遅延時間だけ維持して出力するように、例えば遅延信号Ｑを反転するインバータ回路を前段に含む論理回路としても同様の動作となる。
【００３０】
また、遅延回路９０において複数個のインバータ回路を用いる場合、インバータを構成するＰＭＯＳトランジスタ９２のソース端子を互いに接続し、カレントミラーを構成する１つのＰＭＯＳトランジスタ９１を複数個のインバータで共有してもよい。この場合、少ない素子数で、より長い遅延時間を効率的に発生させることができる。
【００３１】
《実施の形態２》
図４は本発明の実施の形態２における基準電圧回路２０ｂおよびノイズ除去回路８０の構成例を示すブロック回路図である。図４において、差動増幅回路３０ａは、ソース端子が電源端子２１に接続された２個のＰＭＯＳトランジスタ３１，３２と、抵抗素子３３と、ソース端子がＰＭＯＳトランジスタ３２のドレイン端子に接続された２個のＰＭＯＳトランジスタ３４，３５と、ＰＭＯＳトランジスタ３４，３５の各ドレイン端子にドレイン端子が接続されるＮＭＯＳトランジスタ３６，３７よりなるカレントミラー回路により構成されている。
【００３２】
ＰＭＯＳトランジスタ３１および抵抗素子３３は協働してバイアス電流を発生してＰＭＯＳトランジスタ３２のゲート端子に供給し、ＰＭＯＳトランジスタ３２がバイアス電流を供給出力する。２個のＰＭＯＳトランジスタ３４，３５の各ゲートは差動増幅回路３０ａの入力端子となり、比較電圧生成部２３より入力される差動信号を増幅する。
【００３３】
基準電圧回路２０ｂの内部ノードＧが電源ノイズにより不安定状態の電圧値になってから安定状態の電圧値に復帰する時間は、差動増幅回路３０ａのバイアス電流値に依存する。バイアス電流値が大きければ基準電圧回路２０ｂの内部ノードＧが充電されて安定状態の電圧値に復帰するのが急速となる。その結果、電源ノイズに起因する誤信号のパルス幅は短くなり、ノイズ除去回路８０に必要とされる遅延時間は小さくなる。一方、差動増幅回路３０ｂのバイアス電流値が小さければ、基準電圧回路２０ｂの内部ノードＧの充電は緩慢になり、ノイズ除去回路８０に必要とされる遅延時間は大きくなる。
【００３４】
本実施の形態によれば、ノイズ除去回路８０においてバイアス電流を参照して遅延時間を発生させるため、電源ノイズに起因するノイズのパルス幅が小さい場合は、大きな電流値を参照して発生する遅延時間（ノイズ除去できる時間）は短くなる。逆に、電源ノイズに起因するノイズのパルス幅が大きい場合は、小さい電流値を参照して発生する遅延時間は長くなる。そのため、電源ノイズに起因する誤信号のパルス幅に対する遅延時間のマージンが不要となり、回路規模の小さなノイズ除去回路８０で電源ノイズに起因する誤信号の出力を確実に抑制でき、電源検出回路の回路面積を削減することができる。
【産業上の利用可能性】
【００３５】
本発明にかかる電源検出回路は、電源ノイズに起因する誤信号の出力を確実に抑制しつつ回路面積を削減できるため、電源電圧の立ち上げ時または電源電圧が低位レベルになった場合にリセット信号を発生するリセット回路等として有用である。
【図面の簡単な説明】
【００３６】
【図１】本発明の実施の形態１における電源検出回路の全体構成を示すブロック回路図
【図２】本発明の実施の形態１における基準電圧回路およびノイズ除去回路の構成例を示すブロック回路図
【図３】本発明の実施の形態１におけるノイズ除去回路の構成例を示す回路図
【図４】本発明の実施の形態２における基準電圧回路およびノイズ除去回路の構成例を示すブロック回路図
【図５】従来の技術における電源検出回路の全体構成を示すブロック回路図
【図６】従来の技術における基準電圧回路および基準電圧判別回路の構成例を示す回路図
【図７】従来の技術における電源ノイズによる誤信号発生時の各部の動作を示すタイミングチャート
【図８】従来の技術における電源電圧が低位レベルになった場合の各部の動作を示すタイミングチャート
【図９】従来の技術におけるノイズ除去回路の構成例を示す回路図
【符号の説明】
【００３７】
１０ 電源出力回路
２０，２０ａ，２０ｂ 基準電圧回路
２３ 比較電圧生成部
３０，３０ａ 差動増幅回路
４０ 反転増幅回路
５０ 比較回路
６０ 基準電圧判別回路
７０ 出力固定回路
８０ ノイズ除去回路
９０ 遅延回路
Ｂ 基準電圧
Ｆ 参照信号
Ｑ 遅延信号
【特許請求の範囲】
【請求項１】
電源電圧から生成した出力電圧を出力する電源出力回路と、
前記電源電圧が所定電圧であるときの前記電源出力回路の出力電圧に等しい基準電圧を出力する基準電圧回路と、
前記電源出力回路の出力電圧を前記基準電圧回路による基準電圧と比較し、電源電圧が所定電圧以下の場合は電源未検出信号を出力し、前記電源電圧が前記所定電圧よりも高いときは電源検出信号を出力する比較回路と、
前記基準電圧が安定状態にあるか否かを判別し、安定状態にあるときには安定信号を出力し、安定状態にないときには不安定信号を出力する基準電圧判別回路と、
前記不安定信号を入力したときには前記比較回路の出力信号を電源未検出時の出力である電源未検出信号に固定化し、前記安定信号を入力したときには前記固定化を停止する出力固定回路と、
遅延回路を内蔵し、この遅延回路の遅延作用により前記出力固定回路の出力信号に重畳しているノイズを除去するノイズ除去回路とを備えた電源検出回路であって、
前記ノイズ除去回路内の前記遅延回路は、前記基準電圧回路の内部所定部位の電流値を参照して遅延信号を生成するように構成されている電源検出回路。
【請求項２】
前記ノイズ除去回路内の前記遅延回路は、前記基準電圧回路の内部所定部位の電流値として、抵抗とダイオードで構成された比較電圧生成部に流れる電流値を参照する請求項１に記載の電源検出回路。
【請求項３】
前記ノイズ除去回路内の前記遅延回路は、前記基準電圧回路の内部所定部位の電流値として、差動増幅回路に流れる電流値を参照する請求項１に記載の電源検出回路。
【請求項４】
前記ノイズ除去回路は、
前記基準電圧回路の内部所定部位に電流を供給するＭＯＳトランジスタのソース端子にソース端子が接続され、前記基準電圧回路の内部所定部位に電流を供給するＭＯＳトランジスタのゲート端子にゲート端子が接続されてカレントミラーを構成するＭＯＳトランジスタと、
前記カレントミラーを構成するＭＯＳトランジスタから電流が供給される１個または複数個のインバータ回路により構成される遅延回路と、
前記出力固定回路の出力信号を一方の入力端子に入力し、前記出力固定回路の出力信号を前記遅延回路により遅延した信号を他方の入力端子に入力して、電源検出時の出力信号を前記遅延回路による遅延時間だけ維持して出力する論理回路とを備える請求項１から請求項３までのいずれかに記載の電源検出回路。
【請求項１】
電源電圧から生成した出力電圧を出力する電源出力回路と、
前記電源電圧が所定電圧であるときの前記電源出力回路の出力電圧に等しい基準電圧を出力する基準電圧回路と、
前記電源出力回路の出力電圧を前記基準電圧回路による基準電圧と比較し、電源電圧が所定電圧以下の場合は電源未検出信号を出力し、前記電源電圧が前記所定電圧よりも高いときは電源検出信号を出力する比較回路と、
前記基準電圧が安定状態にあるか否かを判別し、安定状態にあるときには安定信号を出力し、安定状態にないときには不安定信号を出力する基準電圧判別回路と、
前記不安定信号を入力したときには前記比較回路の出力信号を電源未検出時の出力である電源未検出信号に固定化し、前記安定信号を入力したときには前記固定化を停止する出力固定回路と、
遅延回路を内蔵し、この遅延回路の遅延作用により前記出力固定回路の出力信号に重畳しているノイズを除去するノイズ除去回路とを備えた電源検出回路であって、
前記ノイズ除去回路内の前記遅延回路は、前記基準電圧回路の内部所定部位の電流値を参照して遅延信号を生成するように構成されている電源検出回路。
【請求項２】
前記ノイズ除去回路内の前記遅延回路は、前記基準電圧回路の内部所定部位の電流値として、抵抗とダイオードで構成された比較電圧生成部に流れる電流値を参照する請求項１に記載の電源検出回路。
【請求項３】
前記ノイズ除去回路内の前記遅延回路は、前記基準電圧回路の内部所定部位の電流値として、差動増幅回路に流れる電流値を参照する請求項１に記載の電源検出回路。
【請求項４】
前記ノイズ除去回路は、
前記基準電圧回路の内部所定部位に電流を供給するＭＯＳトランジスタのソース端子にソース端子が接続され、前記基準電圧回路の内部所定部位に電流を供給するＭＯＳトランジスタのゲート端子にゲート端子が接続されてカレントミラーを構成するＭＯＳトランジスタと、
前記カレントミラーを構成するＭＯＳトランジスタから電流が供給される１個または複数個のインバータ回路により構成される遅延回路と、
前記出力固定回路の出力信号を一方の入力端子に入力し、前記出力固定回路の出力信号を前記遅延回路により遅延した信号を他方の入力端子に入力して、電源検出時の出力信号を前記遅延回路による遅延時間だけ維持して出力する論理回路とを備える請求項１から請求項３までのいずれかに記載の電源検出回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１０−９３５６２（Ｐ２０１０−９３５６２Ａ）
【公開日】平成２２年４月２２日（２０１０．４．２２）
【国際特許分類】
【出願番号】特願２００８−２６１７６０（Ｐ２００８−２６１７６０）
【出願日】平成２０年１０月８日（２００８．１０．８）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２２年４月２２日（２０１０．４．２２）
【国際特許分類】
【出願日】平成２０年１０月８日（２００８．１０．８）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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