半導体集積回路
【課題】複数のノイズパルスが連続して印加される場合においてもノイズを除去する能力を高めたノイズ除去回路を含む半導体集積回路を提供する。
【解決手段】この半導体集積回路は、入力信号を遅延する直列接続された複数の遅延回路と、複数の遅延回路によって互いに時間差が与えられた少なくとも３つの信号の論理積を求めることによってセット信号を生成する第１の論理回路と、複数の遅延回路によって互いに時間差が与えられた少なくとも３つの信号の論理和を求めることによってリセット信号を生成する第２の論理回路と、第１の論理回路によって生成されるセット信号によってセットされ、第２の論理回路によって生成されるリセット信号によってリセットされることにより、正論理の入力信号からパルス状のノイズが除去された出力信号を生成するＲＳラッチ回路とを具備する。
【解決手段】この半導体集積回路は、入力信号を遅延する直列接続された複数の遅延回路と、複数の遅延回路によって互いに時間差が与えられた少なくとも３つの信号の論理積を求めることによってセット信号を生成する第１の論理回路と、複数の遅延回路によって互いに時間差が与えられた少なくとも３つの信号の論理和を求めることによってリセット信号を生成する第２の論理回路と、第１の論理回路によって生成されるセット信号によってセットされ、第２の論理回路によって生成されるリセット信号によってリセットされることにより、正論理の入力信号からパルス状のノイズが除去された出力信号を生成するＲＳラッチ回路とを具備する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、マイクロコンピュータから供給されるデータ、クロック信号、制御信号等の入力信号に基づいて動作し、入力信号に混入したノイズを除去するノイズ除去回路を含む半導体集積回路に関する。
【背景技術】
【０００２】
一般に、電子機器においては、電源ラインや信号ラインにノイズが発生し、ノイズの影響によって、電子機器に搭載されている半導体集積回路が誤動作するという問題がある。例えば、半導体集積回路のリセット端子にノイズが印加されて半導体集積回路が誤動作すると、内部回路が初期化されてしまうので、電子機器に大きな支障が生じてしまう。
【０００３】
半導体集積回路の入力端子にノイズが印加され、入力回路において入力信号の論理レベルが反転しても、内部回路がクロック信号に同期して動作する場合には、内部回路の論理動作によってノイズの影響を排除することが可能であるが、リセット信号や割り込み信号等に対しては、内部回路がクロック信号と非同期に動作するので、そのような信号の論理レベルがノイズによって反転すると、ノイズの影響が内部回路に伝播して半導体集積回路が誤動作してしまう。また、外部からクロック信号を入力するための入力端子にノイズが印加された場合にも、同様に半導体集積回路が誤動作してしまう。
【０００４】
そのような問題に対処するために、様々な技術が開発されている。例えば、入力信号が正論理の場合には、外部から供給される入力信号と、これを遅延させて得られた遅延信号との論理積を求めたり、入力信号が負論理の場合には、入力信号と遅延信号との論理和を求めたりすることにより、短期間（数ナノ秒程度）のノイズパルスを除去することができる。
【０００５】
関連する技術として、下記の特許文献１には、ノイズのレベルが入力論理回路の閾値を越える場合でもノイズを除去することができ、ＬＳＩ化により使用部品点数の減少及びシステムボードの小型化を図り、コスト増加を抑制し得る非同期型ノイズフィルタ回路が開示されている。
【０００６】
図８は、特許文献１に開示されている非同期型ノイズフィルタ回路の構成を示す回路図である。この非同期型ノイズフィルタ回路は、入力信号ＩＮ、及び、入力信号ＩＮが遅延素子１３によって遅延された遅延信号が入力されるＮＡＮＤ回路１２と、入力信号ＩＮ及び遅延信号が入力されるＯＲ回路１４と、ＮＡＮＤ回路１２の出力ノード及びＯＲ回路１４の出力ノードがそれぞれ対応してセット入力ノードＳ及びリセット入力ノードＲに接続されるＲＳラッチ回路１５と、インバータ回路１６と、出力バッファ回路１７とを具備する。
【０００７】
図９は、図８に示す非同期型ノイズフィルタ回路の動作を示すタイミングチャートである。図９に示すような入力信号ＩＮがフィルタ入力ノード１１に入力された場合に、遅延素子１３の出力ノードには、図示のように、遅延信号が出力される。ＮＡＮＤ回路１２において、入力信号ＩＮと遅延信号とのＮＡＮＤ演算が行われて、そのＮＡＮＤ出力がローレベルになると、ＲＳラッチ回路１５がセットされる。また、ＯＲ回路１４において、入力信号ＩＮと遅延信号とのＯＲ演算が行われて、そのＯＲ出力がローレベルになると、ＲＳラッチ回路１５がリセットされる。これにより、ＲＳラッチ回路１５の出力ノードＱには、入力信号ＩＮより遅延量αだけ遅れた反転信号が出力され、この反転信号が、インバータ回路１６及び出力バッファ回路１７を経て、フィルタ出力ノード１８の出力信号ＯＵＴとなる。
【０００８】
そのような動作に際して、図９に示すように、入力信号ＩＮ中に、立上がり方向の複数のノイズパルス及び立下がり方向の複数のノイズパルス（各々のパルス幅はα以下）が混入したと仮定する。ＮＡＮＤ回路１２において、入力信号ＩＮと遅延信号とのＮＡＮＤ演算が行われると、ＮＡＮＤ出力には、立上がり方向のノイズパルスに対応するパルスは出現せず、立下がり方向のノイズパルスに対応するパルス及びその遅延パルスが出現する。しかし、それらのパルスは、遅延信号の立上がりによってＲＳラッチ回路１５がセットされた期間中に出現するので、誤動作を招くことはない。
【０００９】
また、ＯＲ回路１４において、入力信号ＩＮと遅延信号とのＯＲ演算が行われると、ＯＲ出力には、立下がり方向のノイズパルスに対応するパルスは出現せず、立上がり方向のノイズパルスに対応するパルス及びその遅延パルスが出現する。しかし、それらのパルスは、ＲＳラッチ回路１５がリセットされた期間中に出現するので、誤動作を招くことはない。
【００１０】
一方、遅延素子１３における遅延量と連続するノイズパルスの間隔との関係によっては、ノイズを除去できないこともある。図１０は、図８に示す非同期型ノイズフィルタ回路の別の動作を示すタイミングチャートである。図１０においては、遅延素子１３における遅延量α'が、連続するノイズパルスの間隔に近い場合が示されている。そのような場合には、ＮＡＮＤ回路１２の出力に、立上がり方向のノイズパルスに対応するパルスが出現し、それによりＲＳラッチ回路１５がセットされて、出力信号ＯＵＴに残留ノイズが生じてしまう。また、ＯＲ回路１４の出力に、立下がり方向のノイズパルスに対応するパルスが出現し、それによりＲＳラッチ回路１５がリセットされて、出力信号ＯＵＴに残留ノイズが生じてしまう。
【特許文献１】特開２００３−１６３５８３号公報（第１−３頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
そこで、上記の点に鑑み、本発明は、複数のノイズパルスが連続して印加される場合においてもノイズを除去する能力を高めたノイズ除去回路を含む半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記課題を解決するため、本発明の第１の観点に係る半導体集積回路は、入力信号を遅延する直列接続された複数の遅延回路と、複数の遅延回路によって互いに時間差が与えられた少なくとも３つの信号の論理積を求めることによってセット信号を生成する第１の論理回路と、複数の遅延回路によって互いに時間差が与えられた少なくとも３つの信号の論理和を求めることによってリセット信号を生成する第２の論理回路と、第１の論理回路によって生成されるセット信号によってセットされ、第２の論理回路によって生成されるリセット信号によってリセットされることにより、正論理の入力信号からパルス状のノイズが除去された出力信号を生成するＲＳラッチ回路とを具備する。
【００１３】
ここで、第１の論理回路がＮＡＮＤ回路であり、第２の論理回路がＯＲ回路であり、ＲＳラッチ回路が、２つのＮＡＮＤ回路によって構成され、第１の論理回路によってセット信号がローレベルにされたときにセットされて出力信号をローレベルに活性化し、第２の論理回路によってリセット信号がローレベルにされたときにリセットされて出力信号をハイレベルに非活性化するようにしても良い。
【００１４】
あるいは、第１の論理回路がＡＮＤ回路であり、第２の論理回路がＮＯＲ回路であり、ＲＳラッチ回路が、２つのＮＯＲ回路によって構成され、第１の論理回路によってセット信号がハイレベルにされたときにセットされて出力信号をハイレベルに活性化し、第２の論理回路によってリセット信号がハイレベルにされたときにリセットされて出力信号をローレベルに非活性化するようにしても良い。
【００１５】
また、本発明の第２の観点に係る半導体集積回路は、入力信号を遅延する直列接続された複数の遅延回路と、複数の遅延回路によって互いに時間差が与えられた少なくとも３つの信号の論理和を求めることによってセット信号を生成する第１の論理回路と、複数の遅延回路によって互いに時間差が与えられた少なくとも３つの信号の論理積を求めることによってリセット信号を生成する第２の論理回路と、第１の論理回路によって生成されるセット信号によってセットされ、第２の論理回路によって生成されるリセット信号によってリセットされることにより、負論理の入力信号からパルス状のノイズが除去された出力信号を生成するＲＳラッチ回路とを具備する。
【００１６】
ここで、第１の論理回路がＯＲ回路であり、第２の論理回路がＮＡＮＤ回路であり、ＲＳラッチ回路が、２つのＮＡＮＤ回路によって構成され、第１の論理回路によってセット信号がローレベルにされたときにセットされて出力信号をローレベルに活性化し、第２の論理回路によってリセット信号がローレベルにされたときにリセットされて出力信号をハイレベルに非活性化するようにしても良い。
【００１７】
あるいは、第１の論理回路がＮＯＲ回路であり、第２の論理回路がＡＮＤ回路であり、ＲＳラッチ回路が、２つのＮＯＲ回路によって構成され、第１の論理回路によってセット信号がハイレベルにされたときにセットされて出力信号をハイレベルに活性化し、第２の論理回路によってリセット信号がハイレベルにされたときにリセットされて出力信号をローレベルに非活性化するようにしても良い。
【発明の効果】
【００１８】
本発明によれば、複数の遅延回路によって互いに時間差が与えられた少なくとも３つの信号の論理積又は論理和を求めることによってＲＳラッチ回路のセット信号又はリセット信号を生成することにより、複数のノイズパルスが連続して印加される場合においてもノイズを除去する能力を高めることができる。
【発明を実施するための最良の形態】
【００１９】
以下に、本発明を実施するための最良の形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の第１〜３の実施形態に係る半導体集積回路の概略構成を示すブロック図である。図１に示すように、半導体集積回路１００は、複数の入出力端子と、複数の入出力回路が形成された入出力セル領域１と、ノイズ除去回路２と、内部回路３とを有している。内部回路３は、例えば、液晶パネルを駆動するためのドライバ回路を含んでいる。
【００２０】
実際のレイアウトにおいては、入出力セル領域１がチップの周辺部に形成され、複数の入出力端子がチップの４辺に沿って配置される。なお、複数の入出力回路及び入出力端子は、入力専用と出力専用とに分けて設けられても良いし、入出力兼用として設けられても良い。以下においては、入力専用の入力回路及び入力端子が設けられている場合について説明する。
【００２１】
図２は、本発明の第１の実施形態に係る半導体集積回路に内蔵されているノイズ除去回路周辺の構成を示す回路図である。外部から入力端子（パッド）に入力される入力信号ＩＮは、入力バッファ回路１ａによってバッファされ、ノイズ除去回路２に供給される。本実施形態においては、入力信号が正論理（ハイアクティブ）であるものとする。
【００２２】
ノイズ除去回路２は、入力信号を遅延して複数の遅延信号を生成する直列接続された複数の遅延回路２０と、入力信号及び複数の遅延信号に基づいてセット信号を生成する第１の論理回路２１と、入力信号及び複数の遅延信号に基づいてリセット信号を生成する第２の論理回路２２と、セット信号及びリセット信号に基づいて出力信号を生成するＲＳラッチ回路２３と、ＲＳラッチ回路２３の出力信号を反転するインバータ２４と、インバータ２４から出力される信号をバッファして内部回路３（図１）に供給する出力バッファ回路２５とを含んでいる。
【００２３】
図３は、図２に示す遅延回路の構成例を示す回路図である。図３に示すように、遅延回路２０は、ＰチャネルＭＯＳトランジスタＱＰ１〜ＱＰ３と、ＮチャネルＭＯＳトランジスタＱＮ１〜ＱＮ３とを含んでいる。この遅延回路２０は、第１の電源電位ＶＤＤ及び第２の電源電位ＶＳＳが供給されて動作する。トランジスタＱＰ１〜ＱＰ２及びＱＮ１〜ＱＮ２によって構成される回路は、入力信号を遅延させながら反転する。トランジスタＱＰ３及びＱＮ３は、通常のインバータを構成している。
【００２４】
例えば、３つの遅延回路２０を直列に接続する場合に、トータルの遅延量αを９０ｎｓとするためには、各々の遅延回路における遅延時間を３０ｎｓとすれば良い。あるいは、複数の遅延回路２０が、互いに異なる遅延時間を有するようにしても良い。例えば、第１の遅延回路における遅延時間を２０ｎｓとし、第２の遅延回路における遅延時間を３０ｎｓとし、第３の遅延回路における遅延時間を４０ｎｓとすることができる。このように、複数の遅延回路２０が互いに異なる遅延時間を有する場合には、一定の周期で連続するパルスノイズを有効に除去することができる。
【００２５】
再び図２を参照すると、本実施形態においては、第１の論理回路２１としてＮＡＮＤ回路が用いられており、ＮＡＮＤ回路２１は、複数の遅延回路２０によって互いに時間差が与えられた少なくとも３つの信号の論理積を求めることによって、負論理（ローアクティブ）のセット信号を生成する。また、第２の論理回路２２としてＯＲ回路が用いられており、ＯＲ回路２２は、複数の遅延回路２０によって互いに時間差が与えられた少なくとも３つの信号の論理和を求めることによって、負論理のリセット信号を生成する。
【００２６】
ＲＳラッチ回路２３は、２つのＮＡＮＤ回路２３ａ及び２３ｂによって構成される。ＮＡＮＤ回路２３ａの出力端子は、ＮＡＮＤ回路２３ｂの一方の入力端子に接続され、ＮＡＮＤ回路２３ｂの出力端子は、ＮＡＮＤ回路２３ａの一方の入力端子に接続される。ＮＡＮＤ回路２３ａの他方の入力端子（セット端子Ｓ）には、ＮＡＮＤ回路２１の出力端子が接続され、ＮＡＮＤ回路２３ｂの他方の入力端子（リセット端子Ｒ）には、ＯＲ回路２２の出力端子が接続される。
【００２７】
ＲＳラッチ回路２３は、ＮＡＮＤ回路２１によってセット信号がローレベルにされたときにセットされて、出力ノードＱにおける出力信号をローレベルに活性化し、ＯＲ回路２２によってリセット信号がローレベルにされたときにリセットされて、出力ノードＱにおける出力信号をハイレベルに非活性化する。
【００２８】
図４は、図２に示すノイズ除去回路の動作を示すタイミングチャートである。図４においては、図１０に示す従来の非同期型ノイズフィルタ回路の動作と比較するために、複数の遅延素子２０における遅延量α'が、連続するノイズパルスの間隔に近い場合が示されている。ここでは、３つの遅延回路２０を直列に接続する場合について説明する。
【００２９】
図４に示すような入力信号ＩＮがノイズ除去回路２に入力された場合に、３つの遅延回路２０の出力ノードには、遅延信号Ａ〜Ｃがそれぞれ出力される。ＮＡＮＤ回路２１において、入力信号ＩＮと遅延信号Ａ〜ＣとのＮＡＮＤ演算が行われて、そのＮＡＮＤ出力がローレベルになると、ＲＳラッチ回路２３がセットされる。また、ＯＲ回路２２において、入力信号ＩＮと遅延信号とのＯＲ演算が行われて、そのＯＲ出力がローレベルになると、ＲＳラッチ回路２３がリセットされる。これにより、ＲＳラッチ回路２３の出力ノードＱには、入力信号ＩＮより遅延量α'だけ遅れた反転信号が出力され、この反転信号が、インバータ回路２４及び出力バッファ回路２５を経て、ノイズ除去回路２の出力信号ＯＵＴとなる。
【００３０】
そのような動作に際して、図４に示すように、入力信号ＩＮがローレベルである期間中に立上がり方向の複数のノイズパルスが混入し、入力信号ＩＮがハイレベルである期間中に立下がり方向の複数のノイズパルスが混入したと仮定する（各々のパルス幅はα'以下）。ＮＡＮＤ回路２１において、入力信号ＩＮと遅延信号Ａ〜ＣとのＮＡＮＤ演算が行われると、ＮＡＮＤ出力には、立上がり方向のノイズパルスに対応するパルスは出現せず、立下がり方向のノイズパルスに対応するパルス及びその遅延パルスが出現する。比較として、図１０に示す従来の非同期型ノイズフィルタ回路の場合を破線で示す。しかし、それらのパルスは、ＲＳラッチ回路２３がセットされた期間中に出現するので、誤動作を招くことはない。
【００３１】
また、ＯＲ回路２２において、入力信号ＩＮと遅延信号Ａ〜ＣとのＯＲ演算が行われると、ＯＲ出力には、立下がり方向のノイズパルスに対応するパルスは出現せず、立上がり方向のノイズパルスに対応するパルス及びその遅延パルスが出現する。比較として、図１０に示す従来の非同期型ノイズフィルタ回路の場合を破線で示す。しかし、それらのパルスは、ＲＳラッチ回路２３がリセットされた期間中に出現するので、誤動作を招くことはない。このようにして、ＲＳラッチ回路２３は、入力信号からパルス状のノイズが除去された出力信号を生成し、ＲＳラッチ回路２３の出力信号が反転されて、ノイズ除去回路２の出力信号ＯＵＴとして内部回路３（図１）に供給される。
【００３２】
次に、本発明の第２の実施形態について説明する。
図５は、本発明の第２の実施形態に係る半導体集積回路に内蔵されているノイズ除去回路周辺の構成を示す回路図である。外部から入力端子（パッド）に入力される入力信号ＩＮは、入力バッファ回路１ａによってバッファされ、ノイズ除去回路２に供給される。本実施形態においては、入力信号が正論理（ハイアクティブ）であるものとする。
【００３３】
ノイズ除去回路２は、入力信号を遅延して複数の遅延信号を生成する直列接続された複数の遅延回路２０と、入力信号及び複数の遅延信号に基づいてセット信号を生成する第１の論理回路３１と、入力信号及び複数の遅延信号に基づいてリセット信号を生成する第２の論理回路３２と、セット信号及びリセット信号に基づいて出力信号を生成するＲＳラッチ回路３３と、ＲＳラッチ回路３３の出力信号をバッファして内部回路３（図１）に供給する出力バッファ回路２５とを含んでいる。
【００３４】
本実施形態においては、第１の論理回路３１としてＡＮＤ回路が用いられており、ＡＮＤ回路３１は、複数の遅延回路２０によって互いに時間差が与えられた少なくとも３つの信号の論理積を求めることによって、正論理のセット信号を生成する。また、第２の論理回路３２としてＮＯＲ回路が用いられており、ＮＯＲ回路３２は、複数の遅延回路２０によって互いに時間差が与えられた少なくとも３つの信号の論理和を求めることによって、正論理のリセット信号を生成する。
【００３５】
ＲＳラッチ回路３３は、２つのＮＯＲ回路３３ａ及び３３ｂによって構成される。ＮＯＲ回路３３ａの出力端子は、ＮＯＲ回路３３ｂの一方の入力端子に接続され、ＮＯＲ回路３３ｂの出力端子は、ＮＯＲ回路３３ａの一方の入力端子に接続される。ＮＯＲ回路３３ａの他方の入力端子（セット端子Ｓ）には、ＯＲ回路３１の出力端子が接続され、ＮＯＲ回路３３ｂの他方の入力端子（リセット端子Ｒ）には、ＮＯＲ回路３２の出力端子が接続される。
【００３６】
ＲＳラッチ回路３３は、ＡＮＤ回路３１によってセット信号がハイレベルにされたときにセットされて、出力ノードＱにおける出力信号をハイレベルに活性化し、ＮＯＲ回路３２によってリセット信号がハイレベルにされたときにリセットされて、出力ノードＱにおける出力信号をローレベルに非活性化する。
【００３７】
そのような動作に際して、入力信号ＩＮがローレベルである期間中に立上がり方向の複数のノイズパルスが混入し、入力信号ＩＮがハイレベルである期間中に立下がり方向の複数のノイズパルスが混入したと仮定する（各々のパルス幅はα'以下）。ＡＮＤ回路３１において、入力信号ＩＮと遅延信号Ａ〜ＣとのＡＮＤ演算が行われると、ＡＮＤ出力には、立上がり方向のノイズパルスに対応するパルスは出現せず、立下がり方向のノイズパルスに対応するパルス及びその遅延パルスが出現する。しかし、それらのパルスは、ＲＳラッチ回路３３がセットされた期間中に出現するので、誤動作を招くことはない。
【００３８】
また、ＮＯＲ回路３２において、入力信号ＩＮと遅延信号Ａ〜ＣとのＮＯＲ演算が行われると、ＮＯＲ出力には、立下がり方向のノイズパルスに対応するパルスは出現せず、立上がり方向のノイズパルスに対応するパルス及びその遅延パルスが出現する。しかし、それらのパルスは、ＲＳラッチ回路３３がリセットされた期間中に出現するので、誤動作を招くことはない。このようにして、ＲＳラッチ回路３３は、入力信号からパルス状のノイズが除去された出力信号を生成する。
【００３９】
次に、本発明の第３の実施形態について説明する。
図６は、本発明の第３の実施形態に係る半導体集積回路に内蔵されているノイズ除去回路周辺の構成を示す回路図である。外部から入力端子（パッド）に入力される入力信号ＩＮは、入力バッファ回路１ａによってバッファされ、ノイズ除去回路２に供給される。本実施形態においては、入力信号が負論理（ローアクティブ）であるものとする。
【００４０】
ノイズ除去回路２は、入力信号を遅延して複数の遅延信号を生成する直列接続された複数の遅延回路２０と、入力信号及び複数の遅延信号に基づいてセット信号を生成する第１の論理回路４１と、入力信号及び複数の遅延信号に基づいてリセット信号を生成する第２の論理回路４２と、セット信号及びリセット信号に基づいて出力信号を生成するＲＳラッチ回路４３と、ＲＳラッチ回路４３の出力信号をバッファして内部回路３（図１）に供給する出力バッファ回路２５とを含んでいる。
【００４１】
本実施形態においては、第１の論理回路４１としてＯＲ回路が用いられており、ＯＲ回路４１は、複数の遅延回路２０によって互いに時間差が与えられた少なくとも３つの信号の論理和を求めることによって、負論理のセット信号を生成する。また、第２の論理回路４２としてＮＡＮＤ回路が用いられており、ＮＡＮＤ回路４２は、複数の遅延回路２０によって互いに時間差が与えられた少なくとも３つの信号の論理積を求めることによって、負論理のリセット信号を生成する。
【００４２】
ＲＳラッチ回路４３は、２つのＮＡＮＤ回路４３ａ及び４３ｂによって構成される。ＮＡＮＤ回路４３ａの出力端子は、ＮＡＮＤ回路４３ｂの一方の入力端子に接続され、ＮＡＮＤ回路４３ｂの出力端子は、ＮＡＮＤ回路４３ａの一方の入力端子に接続される。ＮＡＮＤ回路４３ａの他方の入力端子（セット端子Ｓ）には、ＯＲ回路４１の出力端子が接続され、ＮＡＮＤ回路４３ｂの他方の入力端子（リセット端子Ｒ）には、ＮＡＮＤ回路４２の出力端子が接続される。
【００４３】
ＲＳラッチ回路４３は、ＯＲ回路４１によってセット信号がローレベルにされたときにセットされて、出力ノードＱにおける出力信号をローレベルに活性化し、ＮＡＮＤ回路４２によってリセット信号がローレベルにされたときにリセットされて、出力ノードＱにおける出力信号をハイレベルに非活性化する。
【００４４】
そのような動作に際して、入力信号ＩＮがハイレベルである期間中に立下がり方向の複数のノイズパルスが混入し、入力信号ＩＮがローレベルである期間中に立上がり方向の複数のノイズパルスが混入したと仮定する（各々のパルス幅はα'以下）。ＯＲ回路４１において、入力信号ＩＮと遅延信号Ａ〜ＣとのＯＲ演算が行われると、ＯＲ出力には、立下がり方向のノイズパルスに対応するパルスは出現せず、立上がり方向のノイズパルスに対応するパルス及びその遅延パルスが出現する。しかし、それらのパルスは、ＲＳラッチ回路４３がセットされた期間中に出現するので、誤動作を招くことはない。
【００４５】
また、ＮＡＮＤ回路４２において、入力信号ＩＮと遅延信号Ａ〜ＣとのＮＡＮＤ演算が行われると、ＮＡＮＤ出力には、立上がり方向のノイズパルスに対応するパルスは出現せず、立下がり方向のノイズパルスに対応するパルス及びその遅延パルスが出現する。しかし、それらのパルスは、ＲＳラッチ回路４３がリセットされた期間中に出現するので、誤動作を招くことはない。このようにして、ＲＳラッチ回路４３は、入力信号からパルス状のノイズが除去された出力信号を生成する。
【００４６】
次に、本発明の第４の実施形態について説明する。
図７は、本発明の第４の実施形態に係る半導体集積回路に内蔵されているノイズ除去回路周辺の構成を示す回路図である。外部から入力端子（パッド）に入力される入力信号ＩＮは、入力バッファ回路１ａによってバッファされ、ノイズ除去回路２に供給される。本実施形態においては、入力信号が負論理（ローアクティブ）であるものとする。
【００４７】
ノイズ除去回路２は、入力信号を遅延して複数の遅延信号を生成する直列接続された複数の遅延回路２０と、入力信号及び複数の遅延信号に基づいてセット信号を生成する第１の論理回路５１と、入力信号及び複数の遅延信号に基づいてリセット信号を生成する第２の論理回路５２と、セット信号及びリセット信号に基づいて出力信号を生成するＲＳラッチ回路５３と、ＲＳラッチ回路５３の出力信号を反転するインバータ２４と、インバータ２４から出力される信号をバッファして内部回路３（図１）に供給する出力バッファ回路２５とを含んでいる。
【００４８】
本実施形態においては、第１の論理回路５１としてＮＯＲ回路が用いられており、ＮＯＲ回路５１は、複数の遅延回路２０によって互いに時間差が与えられた少なくとも３つの信号の論理和を求めることによって、正論理（ハイアクティブ）のセット信号を生成する。また、第２の論理回路５２としてＡＮＤ回路が用いられており、ＡＮＤ回路５２は、複数の遅延回路２０によって互いに時間差が与えられた少なくとも３つの信号の論理積を求めることによって、正論理のリセット信号を生成する。
【００４９】
ＲＳラッチ回路５３は、２つのＮＯＲ回路５３ａ及び５３ｂによって構成される。ＮＯＲ回路５３ａの出力端子は、ＮＯＲ回路５３ｂの一方の入力端子に接続され、ＮＯＲ回路５３ｂの出力端子は、ＮＯＲ回路５３ａの一方の入力端子に接続される。ＮＯＲ回路５３ａの他方の入力端子（セット端子Ｓ）には、ＮＯＲ回路５１の出力端子が接続され、ＮＯＲ回路５３ｂの他方の入力端子（リセット端子Ｒ）には、ＡＮＤ回路５２の出力端子が接続される。
【００５０】
ＲＳラッチ回路５３は、ＮＯＲ回路５１によってセット信号がハイレベルにされたときにセットされて、出力ノードＱにおける出力信号をハイレベルに活性化し、ＡＮＤ回路５２によってリセット信号がハイレベルにされたときにリセットされて、出力ノードＱにおける出力信号をローレベルに非活性化する。
【００５１】
そのような動作に際して、入力信号ＩＮがハイレベルである期間中に立下がり方向の複数のノイズパルスが混入し、入力信号ＩＮがローレベルである期間中に立上がり方向の複数のノイズパルスが混入したと仮定する（各々のパルス幅はα'以下）。ＮＯＲ回路５１において、入力信号ＩＮと遅延信号Ａ〜ＣとのＮＯＲ演算が行われると、ＮＯＲ出力には、立下がり方向のノイズパルスに対応するパルスは出現せず、立上がり方向のノイズパルスに対応するパルス及びその遅延パルスが出現する。しかし、それらのパルスは、ＲＳラッチ回路５３がセットされた期間中に出現するので、誤動作を招くことはない。
【００５２】
また、ＡＮＤ回路５２において、入力信号ＩＮと遅延信号Ａ〜ＣとのＡＮＤ演算が行われると、ＡＮＤ出力には、立上がり方向のノイズパルスに対応するパルスは出現せず、立下がり方向のノイズパルスに対応するパルス及びその遅延パルスが出現する。しかし、それらのパルスは、ＲＳラッチ回路５３がリセットされた期間中に出現するので、誤動作を招くことはない。このようにして、ＲＳラッチ回路５３は、入力信号からパルス状のノイズが除去された出力信号を生成する。
【図面の簡単な説明】
【００５３】
【図１】本発明の第１〜３の実施形態に係る半導体集積回路の構成を示すブロック図。
【図２】本発明の第１の実施形態におけるノイズ除去回路周辺の構成を示す回路図。
【図３】図２に示す遅延回路の構成例を示す回路図。
【図４】図２に示すノイズ除去回路の動作を示すタイミングチャート。
【図５】本発明の第２の実施形態におけるノイズ除去回路周辺の構成を示す回路図。
【図６】本発明の第３の実施形態におけるノイズ除去回路周辺の構成を示す回路図。
【図７】本発明の第４の実施形態におけるノイズ除去回路周辺の構成を示す回路図。
【図８】特許文献１の非同期型ノイズフィルタ回路の構成を示す回路図。
【図９】図８に示す非同期型ノイズフィルタ回路の動作を示すタイミングチャート。
【図１０】図８に示すノイズフィルタ回路の別の動作を示すタイミングチャート。
【符号の説明】
【００５４】
１ 入出力セル領域、 １ａ 入力バッファ回路、 ２ ノイズ除去回路、 ３ 内部回路、 ２０ 遅延回路、 ２１、３１、４１、５１ 第１の論理回路、 ２２、３２、４２、５２ 第２の論理回路、 ２３、３３、４３、５３ ＲＳラッチ回路、 ２３ａ、２３ｂ、４３ａ、４３ｂ ＮＡＮＤ回路、 ３３ａ、３３ｂ、５３ａ、５３ｂ ＮＯＲ回路、 １００ 半導体集積回路、 ＱＰ１〜ＱＰ３ ＰチャネルＭＯＳトランジスタ、 ＱＮ１〜ＱＮ３ ＮチャネルＭＯＳトランジスタ
【技術分野】
【０００１】
本発明は、例えば、マイクロコンピュータから供給されるデータ、クロック信号、制御信号等の入力信号に基づいて動作し、入力信号に混入したノイズを除去するノイズ除去回路を含む半導体集積回路に関する。
【背景技術】
【０００２】
一般に、電子機器においては、電源ラインや信号ラインにノイズが発生し、ノイズの影響によって、電子機器に搭載されている半導体集積回路が誤動作するという問題がある。例えば、半導体集積回路のリセット端子にノイズが印加されて半導体集積回路が誤動作すると、内部回路が初期化されてしまうので、電子機器に大きな支障が生じてしまう。
【０００３】
半導体集積回路の入力端子にノイズが印加され、入力回路において入力信号の論理レベルが反転しても、内部回路がクロック信号に同期して動作する場合には、内部回路の論理動作によってノイズの影響を排除することが可能であるが、リセット信号や割り込み信号等に対しては、内部回路がクロック信号と非同期に動作するので、そのような信号の論理レベルがノイズによって反転すると、ノイズの影響が内部回路に伝播して半導体集積回路が誤動作してしまう。また、外部からクロック信号を入力するための入力端子にノイズが印加された場合にも、同様に半導体集積回路が誤動作してしまう。
【０００４】
そのような問題に対処するために、様々な技術が開発されている。例えば、入力信号が正論理の場合には、外部から供給される入力信号と、これを遅延させて得られた遅延信号との論理積を求めたり、入力信号が負論理の場合には、入力信号と遅延信号との論理和を求めたりすることにより、短期間（数ナノ秒程度）のノイズパルスを除去することができる。
【０００５】
関連する技術として、下記の特許文献１には、ノイズのレベルが入力論理回路の閾値を越える場合でもノイズを除去することができ、ＬＳＩ化により使用部品点数の減少及びシステムボードの小型化を図り、コスト増加を抑制し得る非同期型ノイズフィルタ回路が開示されている。
【０００６】
図８は、特許文献１に開示されている非同期型ノイズフィルタ回路の構成を示す回路図である。この非同期型ノイズフィルタ回路は、入力信号ＩＮ、及び、入力信号ＩＮが遅延素子１３によって遅延された遅延信号が入力されるＮＡＮＤ回路１２と、入力信号ＩＮ及び遅延信号が入力されるＯＲ回路１４と、ＮＡＮＤ回路１２の出力ノード及びＯＲ回路１４の出力ノードがそれぞれ対応してセット入力ノードＳ及びリセット入力ノードＲに接続されるＲＳラッチ回路１５と、インバータ回路１６と、出力バッファ回路１７とを具備する。
【０００７】
図９は、図８に示す非同期型ノイズフィルタ回路の動作を示すタイミングチャートである。図９に示すような入力信号ＩＮがフィルタ入力ノード１１に入力された場合に、遅延素子１３の出力ノードには、図示のように、遅延信号が出力される。ＮＡＮＤ回路１２において、入力信号ＩＮと遅延信号とのＮＡＮＤ演算が行われて、そのＮＡＮＤ出力がローレベルになると、ＲＳラッチ回路１５がセットされる。また、ＯＲ回路１４において、入力信号ＩＮと遅延信号とのＯＲ演算が行われて、そのＯＲ出力がローレベルになると、ＲＳラッチ回路１５がリセットされる。これにより、ＲＳラッチ回路１５の出力ノードＱには、入力信号ＩＮより遅延量αだけ遅れた反転信号が出力され、この反転信号が、インバータ回路１６及び出力バッファ回路１７を経て、フィルタ出力ノード１８の出力信号ＯＵＴとなる。
【０００８】
そのような動作に際して、図９に示すように、入力信号ＩＮ中に、立上がり方向の複数のノイズパルス及び立下がり方向の複数のノイズパルス（各々のパルス幅はα以下）が混入したと仮定する。ＮＡＮＤ回路１２において、入力信号ＩＮと遅延信号とのＮＡＮＤ演算が行われると、ＮＡＮＤ出力には、立上がり方向のノイズパルスに対応するパルスは出現せず、立下がり方向のノイズパルスに対応するパルス及びその遅延パルスが出現する。しかし、それらのパルスは、遅延信号の立上がりによってＲＳラッチ回路１５がセットされた期間中に出現するので、誤動作を招くことはない。
【０００９】
また、ＯＲ回路１４において、入力信号ＩＮと遅延信号とのＯＲ演算が行われると、ＯＲ出力には、立下がり方向のノイズパルスに対応するパルスは出現せず、立上がり方向のノイズパルスに対応するパルス及びその遅延パルスが出現する。しかし、それらのパルスは、ＲＳラッチ回路１５がリセットされた期間中に出現するので、誤動作を招くことはない。
【００１０】
一方、遅延素子１３における遅延量と連続するノイズパルスの間隔との関係によっては、ノイズを除去できないこともある。図１０は、図８に示す非同期型ノイズフィルタ回路の別の動作を示すタイミングチャートである。図１０においては、遅延素子１３における遅延量α'が、連続するノイズパルスの間隔に近い場合が示されている。そのような場合には、ＮＡＮＤ回路１２の出力に、立上がり方向のノイズパルスに対応するパルスが出現し、それによりＲＳラッチ回路１５がセットされて、出力信号ＯＵＴに残留ノイズが生じてしまう。また、ＯＲ回路１４の出力に、立下がり方向のノイズパルスに対応するパルスが出現し、それによりＲＳラッチ回路１５がリセットされて、出力信号ＯＵＴに残留ノイズが生じてしまう。
【特許文献１】特開２００３−１６３５８３号公報（第１−３頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
そこで、上記の点に鑑み、本発明は、複数のノイズパルスが連続して印加される場合においてもノイズを除去する能力を高めたノイズ除去回路を含む半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記課題を解決するため、本発明の第１の観点に係る半導体集積回路は、入力信号を遅延する直列接続された複数の遅延回路と、複数の遅延回路によって互いに時間差が与えられた少なくとも３つの信号の論理積を求めることによってセット信号を生成する第１の論理回路と、複数の遅延回路によって互いに時間差が与えられた少なくとも３つの信号の論理和を求めることによってリセット信号を生成する第２の論理回路と、第１の論理回路によって生成されるセット信号によってセットされ、第２の論理回路によって生成されるリセット信号によってリセットされることにより、正論理の入力信号からパルス状のノイズが除去された出力信号を生成するＲＳラッチ回路とを具備する。
【００１３】
ここで、第１の論理回路がＮＡＮＤ回路であり、第２の論理回路がＯＲ回路であり、ＲＳラッチ回路が、２つのＮＡＮＤ回路によって構成され、第１の論理回路によってセット信号がローレベルにされたときにセットされて出力信号をローレベルに活性化し、第２の論理回路によってリセット信号がローレベルにされたときにリセットされて出力信号をハイレベルに非活性化するようにしても良い。
【００１４】
あるいは、第１の論理回路がＡＮＤ回路であり、第２の論理回路がＮＯＲ回路であり、ＲＳラッチ回路が、２つのＮＯＲ回路によって構成され、第１の論理回路によってセット信号がハイレベルにされたときにセットされて出力信号をハイレベルに活性化し、第２の論理回路によってリセット信号がハイレベルにされたときにリセットされて出力信号をローレベルに非活性化するようにしても良い。
【００１５】
また、本発明の第２の観点に係る半導体集積回路は、入力信号を遅延する直列接続された複数の遅延回路と、複数の遅延回路によって互いに時間差が与えられた少なくとも３つの信号の論理和を求めることによってセット信号を生成する第１の論理回路と、複数の遅延回路によって互いに時間差が与えられた少なくとも３つの信号の論理積を求めることによってリセット信号を生成する第２の論理回路と、第１の論理回路によって生成されるセット信号によってセットされ、第２の論理回路によって生成されるリセット信号によってリセットされることにより、負論理の入力信号からパルス状のノイズが除去された出力信号を生成するＲＳラッチ回路とを具備する。
【００１６】
ここで、第１の論理回路がＯＲ回路であり、第２の論理回路がＮＡＮＤ回路であり、ＲＳラッチ回路が、２つのＮＡＮＤ回路によって構成され、第１の論理回路によってセット信号がローレベルにされたときにセットされて出力信号をローレベルに活性化し、第２の論理回路によってリセット信号がローレベルにされたときにリセットされて出力信号をハイレベルに非活性化するようにしても良い。
【００１７】
あるいは、第１の論理回路がＮＯＲ回路であり、第２の論理回路がＡＮＤ回路であり、ＲＳラッチ回路が、２つのＮＯＲ回路によって構成され、第１の論理回路によってセット信号がハイレベルにされたときにセットされて出力信号をハイレベルに活性化し、第２の論理回路によってリセット信号がハイレベルにされたときにリセットされて出力信号をローレベルに非活性化するようにしても良い。
【発明の効果】
【００１８】
本発明によれば、複数の遅延回路によって互いに時間差が与えられた少なくとも３つの信号の論理積又は論理和を求めることによってＲＳラッチ回路のセット信号又はリセット信号を生成することにより、複数のノイズパルスが連続して印加される場合においてもノイズを除去する能力を高めることができる。
【発明を実施するための最良の形態】
【００１９】
以下に、本発明を実施するための最良の形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の第１〜３の実施形態に係る半導体集積回路の概略構成を示すブロック図である。図１に示すように、半導体集積回路１００は、複数の入出力端子と、複数の入出力回路が形成された入出力セル領域１と、ノイズ除去回路２と、内部回路３とを有している。内部回路３は、例えば、液晶パネルを駆動するためのドライバ回路を含んでいる。
【００２０】
実際のレイアウトにおいては、入出力セル領域１がチップの周辺部に形成され、複数の入出力端子がチップの４辺に沿って配置される。なお、複数の入出力回路及び入出力端子は、入力専用と出力専用とに分けて設けられても良いし、入出力兼用として設けられても良い。以下においては、入力専用の入力回路及び入力端子が設けられている場合について説明する。
【００２１】
図２は、本発明の第１の実施形態に係る半導体集積回路に内蔵されているノイズ除去回路周辺の構成を示す回路図である。外部から入力端子（パッド）に入力される入力信号ＩＮは、入力バッファ回路１ａによってバッファされ、ノイズ除去回路２に供給される。本実施形態においては、入力信号が正論理（ハイアクティブ）であるものとする。
【００２２】
ノイズ除去回路２は、入力信号を遅延して複数の遅延信号を生成する直列接続された複数の遅延回路２０と、入力信号及び複数の遅延信号に基づいてセット信号を生成する第１の論理回路２１と、入力信号及び複数の遅延信号に基づいてリセット信号を生成する第２の論理回路２２と、セット信号及びリセット信号に基づいて出力信号を生成するＲＳラッチ回路２３と、ＲＳラッチ回路２３の出力信号を反転するインバータ２４と、インバータ２４から出力される信号をバッファして内部回路３（図１）に供給する出力バッファ回路２５とを含んでいる。
【００２３】
図３は、図２に示す遅延回路の構成例を示す回路図である。図３に示すように、遅延回路２０は、ＰチャネルＭＯＳトランジスタＱＰ１〜ＱＰ３と、ＮチャネルＭＯＳトランジスタＱＮ１〜ＱＮ３とを含んでいる。この遅延回路２０は、第１の電源電位ＶＤＤ及び第２の電源電位ＶＳＳが供給されて動作する。トランジスタＱＰ１〜ＱＰ２及びＱＮ１〜ＱＮ２によって構成される回路は、入力信号を遅延させながら反転する。トランジスタＱＰ３及びＱＮ３は、通常のインバータを構成している。
【００２４】
例えば、３つの遅延回路２０を直列に接続する場合に、トータルの遅延量αを９０ｎｓとするためには、各々の遅延回路における遅延時間を３０ｎｓとすれば良い。あるいは、複数の遅延回路２０が、互いに異なる遅延時間を有するようにしても良い。例えば、第１の遅延回路における遅延時間を２０ｎｓとし、第２の遅延回路における遅延時間を３０ｎｓとし、第３の遅延回路における遅延時間を４０ｎｓとすることができる。このように、複数の遅延回路２０が互いに異なる遅延時間を有する場合には、一定の周期で連続するパルスノイズを有効に除去することができる。
【００２５】
再び図２を参照すると、本実施形態においては、第１の論理回路２１としてＮＡＮＤ回路が用いられており、ＮＡＮＤ回路２１は、複数の遅延回路２０によって互いに時間差が与えられた少なくとも３つの信号の論理積を求めることによって、負論理（ローアクティブ）のセット信号を生成する。また、第２の論理回路２２としてＯＲ回路が用いられており、ＯＲ回路２２は、複数の遅延回路２０によって互いに時間差が与えられた少なくとも３つの信号の論理和を求めることによって、負論理のリセット信号を生成する。
【００２６】
ＲＳラッチ回路２３は、２つのＮＡＮＤ回路２３ａ及び２３ｂによって構成される。ＮＡＮＤ回路２３ａの出力端子は、ＮＡＮＤ回路２３ｂの一方の入力端子に接続され、ＮＡＮＤ回路２３ｂの出力端子は、ＮＡＮＤ回路２３ａの一方の入力端子に接続される。ＮＡＮＤ回路２３ａの他方の入力端子（セット端子Ｓ）には、ＮＡＮＤ回路２１の出力端子が接続され、ＮＡＮＤ回路２３ｂの他方の入力端子（リセット端子Ｒ）には、ＯＲ回路２２の出力端子が接続される。
【００２７】
ＲＳラッチ回路２３は、ＮＡＮＤ回路２１によってセット信号がローレベルにされたときにセットされて、出力ノードＱにおける出力信号をローレベルに活性化し、ＯＲ回路２２によってリセット信号がローレベルにされたときにリセットされて、出力ノードＱにおける出力信号をハイレベルに非活性化する。
【００２８】
図４は、図２に示すノイズ除去回路の動作を示すタイミングチャートである。図４においては、図１０に示す従来の非同期型ノイズフィルタ回路の動作と比較するために、複数の遅延素子２０における遅延量α'が、連続するノイズパルスの間隔に近い場合が示されている。ここでは、３つの遅延回路２０を直列に接続する場合について説明する。
【００２９】
図４に示すような入力信号ＩＮがノイズ除去回路２に入力された場合に、３つの遅延回路２０の出力ノードには、遅延信号Ａ〜Ｃがそれぞれ出力される。ＮＡＮＤ回路２１において、入力信号ＩＮと遅延信号Ａ〜ＣとのＮＡＮＤ演算が行われて、そのＮＡＮＤ出力がローレベルになると、ＲＳラッチ回路２３がセットされる。また、ＯＲ回路２２において、入力信号ＩＮと遅延信号とのＯＲ演算が行われて、そのＯＲ出力がローレベルになると、ＲＳラッチ回路２３がリセットされる。これにより、ＲＳラッチ回路２３の出力ノードＱには、入力信号ＩＮより遅延量α'だけ遅れた反転信号が出力され、この反転信号が、インバータ回路２４及び出力バッファ回路２５を経て、ノイズ除去回路２の出力信号ＯＵＴとなる。
【００３０】
そのような動作に際して、図４に示すように、入力信号ＩＮがローレベルである期間中に立上がり方向の複数のノイズパルスが混入し、入力信号ＩＮがハイレベルである期間中に立下がり方向の複数のノイズパルスが混入したと仮定する（各々のパルス幅はα'以下）。ＮＡＮＤ回路２１において、入力信号ＩＮと遅延信号Ａ〜ＣとのＮＡＮＤ演算が行われると、ＮＡＮＤ出力には、立上がり方向のノイズパルスに対応するパルスは出現せず、立下がり方向のノイズパルスに対応するパルス及びその遅延パルスが出現する。比較として、図１０に示す従来の非同期型ノイズフィルタ回路の場合を破線で示す。しかし、それらのパルスは、ＲＳラッチ回路２３がセットされた期間中に出現するので、誤動作を招くことはない。
【００３１】
また、ＯＲ回路２２において、入力信号ＩＮと遅延信号Ａ〜ＣとのＯＲ演算が行われると、ＯＲ出力には、立下がり方向のノイズパルスに対応するパルスは出現せず、立上がり方向のノイズパルスに対応するパルス及びその遅延パルスが出現する。比較として、図１０に示す従来の非同期型ノイズフィルタ回路の場合を破線で示す。しかし、それらのパルスは、ＲＳラッチ回路２３がリセットされた期間中に出現するので、誤動作を招くことはない。このようにして、ＲＳラッチ回路２３は、入力信号からパルス状のノイズが除去された出力信号を生成し、ＲＳラッチ回路２３の出力信号が反転されて、ノイズ除去回路２の出力信号ＯＵＴとして内部回路３（図１）に供給される。
【００３２】
次に、本発明の第２の実施形態について説明する。
図５は、本発明の第２の実施形態に係る半導体集積回路に内蔵されているノイズ除去回路周辺の構成を示す回路図である。外部から入力端子（パッド）に入力される入力信号ＩＮは、入力バッファ回路１ａによってバッファされ、ノイズ除去回路２に供給される。本実施形態においては、入力信号が正論理（ハイアクティブ）であるものとする。
【００３３】
ノイズ除去回路２は、入力信号を遅延して複数の遅延信号を生成する直列接続された複数の遅延回路２０と、入力信号及び複数の遅延信号に基づいてセット信号を生成する第１の論理回路３１と、入力信号及び複数の遅延信号に基づいてリセット信号を生成する第２の論理回路３２と、セット信号及びリセット信号に基づいて出力信号を生成するＲＳラッチ回路３３と、ＲＳラッチ回路３３の出力信号をバッファして内部回路３（図１）に供給する出力バッファ回路２５とを含んでいる。
【００３４】
本実施形態においては、第１の論理回路３１としてＡＮＤ回路が用いられており、ＡＮＤ回路３１は、複数の遅延回路２０によって互いに時間差が与えられた少なくとも３つの信号の論理積を求めることによって、正論理のセット信号を生成する。また、第２の論理回路３２としてＮＯＲ回路が用いられており、ＮＯＲ回路３２は、複数の遅延回路２０によって互いに時間差が与えられた少なくとも３つの信号の論理和を求めることによって、正論理のリセット信号を生成する。
【００３５】
ＲＳラッチ回路３３は、２つのＮＯＲ回路３３ａ及び３３ｂによって構成される。ＮＯＲ回路３３ａの出力端子は、ＮＯＲ回路３３ｂの一方の入力端子に接続され、ＮＯＲ回路３３ｂの出力端子は、ＮＯＲ回路３３ａの一方の入力端子に接続される。ＮＯＲ回路３３ａの他方の入力端子（セット端子Ｓ）には、ＯＲ回路３１の出力端子が接続され、ＮＯＲ回路３３ｂの他方の入力端子（リセット端子Ｒ）には、ＮＯＲ回路３２の出力端子が接続される。
【００３６】
ＲＳラッチ回路３３は、ＡＮＤ回路３１によってセット信号がハイレベルにされたときにセットされて、出力ノードＱにおける出力信号をハイレベルに活性化し、ＮＯＲ回路３２によってリセット信号がハイレベルにされたときにリセットされて、出力ノードＱにおける出力信号をローレベルに非活性化する。
【００３７】
そのような動作に際して、入力信号ＩＮがローレベルである期間中に立上がり方向の複数のノイズパルスが混入し、入力信号ＩＮがハイレベルである期間中に立下がり方向の複数のノイズパルスが混入したと仮定する（各々のパルス幅はα'以下）。ＡＮＤ回路３１において、入力信号ＩＮと遅延信号Ａ〜ＣとのＡＮＤ演算が行われると、ＡＮＤ出力には、立上がり方向のノイズパルスに対応するパルスは出現せず、立下がり方向のノイズパルスに対応するパルス及びその遅延パルスが出現する。しかし、それらのパルスは、ＲＳラッチ回路３３がセットされた期間中に出現するので、誤動作を招くことはない。
【００３８】
また、ＮＯＲ回路３２において、入力信号ＩＮと遅延信号Ａ〜ＣとのＮＯＲ演算が行われると、ＮＯＲ出力には、立下がり方向のノイズパルスに対応するパルスは出現せず、立上がり方向のノイズパルスに対応するパルス及びその遅延パルスが出現する。しかし、それらのパルスは、ＲＳラッチ回路３３がリセットされた期間中に出現するので、誤動作を招くことはない。このようにして、ＲＳラッチ回路３３は、入力信号からパルス状のノイズが除去された出力信号を生成する。
【００３９】
次に、本発明の第３の実施形態について説明する。
図６は、本発明の第３の実施形態に係る半導体集積回路に内蔵されているノイズ除去回路周辺の構成を示す回路図である。外部から入力端子（パッド）に入力される入力信号ＩＮは、入力バッファ回路１ａによってバッファされ、ノイズ除去回路２に供給される。本実施形態においては、入力信号が負論理（ローアクティブ）であるものとする。
【００４０】
ノイズ除去回路２は、入力信号を遅延して複数の遅延信号を生成する直列接続された複数の遅延回路２０と、入力信号及び複数の遅延信号に基づいてセット信号を生成する第１の論理回路４１と、入力信号及び複数の遅延信号に基づいてリセット信号を生成する第２の論理回路４２と、セット信号及びリセット信号に基づいて出力信号を生成するＲＳラッチ回路４３と、ＲＳラッチ回路４３の出力信号をバッファして内部回路３（図１）に供給する出力バッファ回路２５とを含んでいる。
【００４１】
本実施形態においては、第１の論理回路４１としてＯＲ回路が用いられており、ＯＲ回路４１は、複数の遅延回路２０によって互いに時間差が与えられた少なくとも３つの信号の論理和を求めることによって、負論理のセット信号を生成する。また、第２の論理回路４２としてＮＡＮＤ回路が用いられており、ＮＡＮＤ回路４２は、複数の遅延回路２０によって互いに時間差が与えられた少なくとも３つの信号の論理積を求めることによって、負論理のリセット信号を生成する。
【００４２】
ＲＳラッチ回路４３は、２つのＮＡＮＤ回路４３ａ及び４３ｂによって構成される。ＮＡＮＤ回路４３ａの出力端子は、ＮＡＮＤ回路４３ｂの一方の入力端子に接続され、ＮＡＮＤ回路４３ｂの出力端子は、ＮＡＮＤ回路４３ａの一方の入力端子に接続される。ＮＡＮＤ回路４３ａの他方の入力端子（セット端子Ｓ）には、ＯＲ回路４１の出力端子が接続され、ＮＡＮＤ回路４３ｂの他方の入力端子（リセット端子Ｒ）には、ＮＡＮＤ回路４２の出力端子が接続される。
【００４３】
ＲＳラッチ回路４３は、ＯＲ回路４１によってセット信号がローレベルにされたときにセットされて、出力ノードＱにおける出力信号をローレベルに活性化し、ＮＡＮＤ回路４２によってリセット信号がローレベルにされたときにリセットされて、出力ノードＱにおける出力信号をハイレベルに非活性化する。
【００４４】
そのような動作に際して、入力信号ＩＮがハイレベルである期間中に立下がり方向の複数のノイズパルスが混入し、入力信号ＩＮがローレベルである期間中に立上がり方向の複数のノイズパルスが混入したと仮定する（各々のパルス幅はα'以下）。ＯＲ回路４１において、入力信号ＩＮと遅延信号Ａ〜ＣとのＯＲ演算が行われると、ＯＲ出力には、立下がり方向のノイズパルスに対応するパルスは出現せず、立上がり方向のノイズパルスに対応するパルス及びその遅延パルスが出現する。しかし、それらのパルスは、ＲＳラッチ回路４３がセットされた期間中に出現するので、誤動作を招くことはない。
【００４５】
また、ＮＡＮＤ回路４２において、入力信号ＩＮと遅延信号Ａ〜ＣとのＮＡＮＤ演算が行われると、ＮＡＮＤ出力には、立上がり方向のノイズパルスに対応するパルスは出現せず、立下がり方向のノイズパルスに対応するパルス及びその遅延パルスが出現する。しかし、それらのパルスは、ＲＳラッチ回路４３がリセットされた期間中に出現するので、誤動作を招くことはない。このようにして、ＲＳラッチ回路４３は、入力信号からパルス状のノイズが除去された出力信号を生成する。
【００４６】
次に、本発明の第４の実施形態について説明する。
図７は、本発明の第４の実施形態に係る半導体集積回路に内蔵されているノイズ除去回路周辺の構成を示す回路図である。外部から入力端子（パッド）に入力される入力信号ＩＮは、入力バッファ回路１ａによってバッファされ、ノイズ除去回路２に供給される。本実施形態においては、入力信号が負論理（ローアクティブ）であるものとする。
【００４７】
ノイズ除去回路２は、入力信号を遅延して複数の遅延信号を生成する直列接続された複数の遅延回路２０と、入力信号及び複数の遅延信号に基づいてセット信号を生成する第１の論理回路５１と、入力信号及び複数の遅延信号に基づいてリセット信号を生成する第２の論理回路５２と、セット信号及びリセット信号に基づいて出力信号を生成するＲＳラッチ回路５３と、ＲＳラッチ回路５３の出力信号を反転するインバータ２４と、インバータ２４から出力される信号をバッファして内部回路３（図１）に供給する出力バッファ回路２５とを含んでいる。
【００４８】
本実施形態においては、第１の論理回路５１としてＮＯＲ回路が用いられており、ＮＯＲ回路５１は、複数の遅延回路２０によって互いに時間差が与えられた少なくとも３つの信号の論理和を求めることによって、正論理（ハイアクティブ）のセット信号を生成する。また、第２の論理回路５２としてＡＮＤ回路が用いられており、ＡＮＤ回路５２は、複数の遅延回路２０によって互いに時間差が与えられた少なくとも３つの信号の論理積を求めることによって、正論理のリセット信号を生成する。
【００４９】
ＲＳラッチ回路５３は、２つのＮＯＲ回路５３ａ及び５３ｂによって構成される。ＮＯＲ回路５３ａの出力端子は、ＮＯＲ回路５３ｂの一方の入力端子に接続され、ＮＯＲ回路５３ｂの出力端子は、ＮＯＲ回路５３ａの一方の入力端子に接続される。ＮＯＲ回路５３ａの他方の入力端子（セット端子Ｓ）には、ＮＯＲ回路５１の出力端子が接続され、ＮＯＲ回路５３ｂの他方の入力端子（リセット端子Ｒ）には、ＡＮＤ回路５２の出力端子が接続される。
【００５０】
ＲＳラッチ回路５３は、ＮＯＲ回路５１によってセット信号がハイレベルにされたときにセットされて、出力ノードＱにおける出力信号をハイレベルに活性化し、ＡＮＤ回路５２によってリセット信号がハイレベルにされたときにリセットされて、出力ノードＱにおける出力信号をローレベルに非活性化する。
【００５１】
そのような動作に際して、入力信号ＩＮがハイレベルである期間中に立下がり方向の複数のノイズパルスが混入し、入力信号ＩＮがローレベルである期間中に立上がり方向の複数のノイズパルスが混入したと仮定する（各々のパルス幅はα'以下）。ＮＯＲ回路５１において、入力信号ＩＮと遅延信号Ａ〜ＣとのＮＯＲ演算が行われると、ＮＯＲ出力には、立下がり方向のノイズパルスに対応するパルスは出現せず、立上がり方向のノイズパルスに対応するパルス及びその遅延パルスが出現する。しかし、それらのパルスは、ＲＳラッチ回路５３がセットされた期間中に出現するので、誤動作を招くことはない。
【００５２】
また、ＡＮＤ回路５２において、入力信号ＩＮと遅延信号Ａ〜ＣとのＡＮＤ演算が行われると、ＡＮＤ出力には、立上がり方向のノイズパルスに対応するパルスは出現せず、立下がり方向のノイズパルスに対応するパルス及びその遅延パルスが出現する。しかし、それらのパルスは、ＲＳラッチ回路５３がリセットされた期間中に出現するので、誤動作を招くことはない。このようにして、ＲＳラッチ回路５３は、入力信号からパルス状のノイズが除去された出力信号を生成する。
【図面の簡単な説明】
【００５３】
【図１】本発明の第１〜３の実施形態に係る半導体集積回路の構成を示すブロック図。
【図２】本発明の第１の実施形態におけるノイズ除去回路周辺の構成を示す回路図。
【図３】図２に示す遅延回路の構成例を示す回路図。
【図４】図２に示すノイズ除去回路の動作を示すタイミングチャート。
【図５】本発明の第２の実施形態におけるノイズ除去回路周辺の構成を示す回路図。
【図６】本発明の第３の実施形態におけるノイズ除去回路周辺の構成を示す回路図。
【図７】本発明の第４の実施形態におけるノイズ除去回路周辺の構成を示す回路図。
【図８】特許文献１の非同期型ノイズフィルタ回路の構成を示す回路図。
【図９】図８に示す非同期型ノイズフィルタ回路の動作を示すタイミングチャート。
【図１０】図８に示すノイズフィルタ回路の別の動作を示すタイミングチャート。
【符号の説明】
【００５４】
１ 入出力セル領域、 １ａ 入力バッファ回路、 ２ ノイズ除去回路、 ３ 内部回路、 ２０ 遅延回路、 ２１、３１、４１、５１ 第１の論理回路、 ２２、３２、４２、５２ 第２の論理回路、 ２３、３３、４３、５３ ＲＳラッチ回路、 ２３ａ、２３ｂ、４３ａ、４３ｂ ＮＡＮＤ回路、 ３３ａ、３３ｂ、５３ａ、５３ｂ ＮＯＲ回路、 １００ 半導体集積回路、 ＱＰ１〜ＱＰ３ ＰチャネルＭＯＳトランジスタ、 ＱＮ１〜ＱＮ３ ＮチャネルＭＯＳトランジスタ
【特許請求の範囲】
【請求項１】
入力信号を遅延する直列接続された複数の遅延回路と、
前記複数の遅延回路によって互いに時間差が与えられた少なくとも３つの信号の論理積を求めることによってセット信号を生成する第１の論理回路と、
前記複数の遅延回路によって互いに時間差が与えられた少なくとも３つの信号の論理和を求めることによってリセット信号を生成する第２の論理回路と、
前記第１の論理回路によって生成されるセット信号によってセットされ、前記第２の論理回路によって生成されるリセット信号によってリセットされることにより、正論理の入力信号からパルス状のノイズが除去された出力信号を生成するＲＳラッチ回路と、
を具備する半導体集積回路。
【請求項２】
前記第１の論理回路がＮＡＮＤ回路であり、前記第２の論理回路がＯＲ回路であり、前記ＲＳラッチ回路が、２つのＮＡＮＤ回路によって構成され、前記第１の論理回路によってセット信号がローレベルにされたときにセットされて出力信号をローレベルに活性化し、前記第２の論理回路によってリセット信号がローレベルにされたときにリセットされて出力信号をハイレベルに非活性化する、請求項１記載の半導体集積回路。
【請求項３】
前記第１の論理回路がＡＮＤ回路であり、前記第２の論理回路がＮＯＲ回路であり、前記ＲＳラッチ回路が、２つのＮＯＲ回路によって構成され、前記第１の論理回路によってセット信号がハイレベルにされたときにセットされて出力信号をハイレベルに活性化し、前記第２の論理回路によってリセット信号がハイレベルにされたときにリセットされて出力信号をローレベルに非活性化する、請求項１記載の半導体集積回路。
【請求項４】
入力信号を遅延する直列接続された複数の遅延回路と、
前記複数の遅延回路によって互いに時間差が与えられた少なくとも３つの信号の論理和を求めることによってセット信号を生成する第１の論理回路と、
前記複数の遅延回路によって互いに時間差が与えられた少なくとも３つの信号の論理積を求めることによってリセット信号を生成する第２の論理回路と、
前記第１の論理回路によって生成されるセット信号によってセットされ、前記第２の論理回路によって生成されるリセット信号によってリセットされることにより、負論理の入力信号からパルス状のノイズが除去された出力信号を生成するＲＳラッチ回路と、
を具備する半導体集積回路。
【請求項５】
前記第１の論理回路がＯＲ回路であり、前記第２の論理回路がＮＡＮＤ回路であり、前記ＲＳラッチ回路が、２つのＮＡＮＤ回路によって構成され、前記第１の論理回路によってセット信号がローレベルにされたときにセットされて出力信号をローレベルに活性化し、前記第２の論理回路によってリセット信号がローレベルにされたときにリセットされて出力信号をハイレベルに非活性化する、請求項４記載の半導体集積回路。
【請求項６】
前記第１の論理回路がＮＯＲ回路であり、前記第２の論理回路がＡＮＤ回路であり、前記ＲＳラッチ回路が、２つのＮＯＲ回路によって構成され、前記第１の論理回路によってセット信号がハイレベルにされたときにセットされて出力信号をハイレベルに活性化し、前記第２の論理回路によってリセット信号がハイレベルにされたときにリセットされて出力信号をローレベルに非活性化する、請求項４記載の半導体集積回路。
【請求項１】
入力信号を遅延する直列接続された複数の遅延回路と、
前記複数の遅延回路によって互いに時間差が与えられた少なくとも３つの信号の論理積を求めることによってセット信号を生成する第１の論理回路と、
前記複数の遅延回路によって互いに時間差が与えられた少なくとも３つの信号の論理和を求めることによってリセット信号を生成する第２の論理回路と、
前記第１の論理回路によって生成されるセット信号によってセットされ、前記第２の論理回路によって生成されるリセット信号によってリセットされることにより、正論理の入力信号からパルス状のノイズが除去された出力信号を生成するＲＳラッチ回路と、
を具備する半導体集積回路。
【請求項２】
前記第１の論理回路がＮＡＮＤ回路であり、前記第２の論理回路がＯＲ回路であり、前記ＲＳラッチ回路が、２つのＮＡＮＤ回路によって構成され、前記第１の論理回路によってセット信号がローレベルにされたときにセットされて出力信号をローレベルに活性化し、前記第２の論理回路によってリセット信号がローレベルにされたときにリセットされて出力信号をハイレベルに非活性化する、請求項１記載の半導体集積回路。
【請求項３】
前記第１の論理回路がＡＮＤ回路であり、前記第２の論理回路がＮＯＲ回路であり、前記ＲＳラッチ回路が、２つのＮＯＲ回路によって構成され、前記第１の論理回路によってセット信号がハイレベルにされたときにセットされて出力信号をハイレベルに活性化し、前記第２の論理回路によってリセット信号がハイレベルにされたときにリセットされて出力信号をローレベルに非活性化する、請求項１記載の半導体集積回路。
【請求項４】
入力信号を遅延する直列接続された複数の遅延回路と、
前記複数の遅延回路によって互いに時間差が与えられた少なくとも３つの信号の論理和を求めることによってセット信号を生成する第１の論理回路と、
前記複数の遅延回路によって互いに時間差が与えられた少なくとも３つの信号の論理積を求めることによってリセット信号を生成する第２の論理回路と、
前記第１の論理回路によって生成されるセット信号によってセットされ、前記第２の論理回路によって生成されるリセット信号によってリセットされることにより、負論理の入力信号からパルス状のノイズが除去された出力信号を生成するＲＳラッチ回路と、
を具備する半導体集積回路。
【請求項５】
前記第１の論理回路がＯＲ回路であり、前記第２の論理回路がＮＡＮＤ回路であり、前記ＲＳラッチ回路が、２つのＮＡＮＤ回路によって構成され、前記第１の論理回路によってセット信号がローレベルにされたときにセットされて出力信号をローレベルに活性化し、前記第２の論理回路によってリセット信号がローレベルにされたときにリセットされて出力信号をハイレベルに非活性化する、請求項４記載の半導体集積回路。
【請求項６】
前記第１の論理回路がＮＯＲ回路であり、前記第２の論理回路がＡＮＤ回路であり、前記ＲＳラッチ回路が、２つのＮＯＲ回路によって構成され、前記第１の論理回路によってセット信号がハイレベルにされたときにセットされて出力信号をハイレベルに活性化し、前記第２の論理回路によってリセット信号がハイレベルにされたときにリセットされて出力信号をローレベルに非活性化する、請求項４記載の半導体集積回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２００９−２７８４７６（Ｐ２００９−２７８４７６Ａ）
【公開日】平成２１年１１月２６日（２００９．１１．２６）
【国際特許分類】
【出願番号】特願２００８−１２９０１４（Ｐ２００８−１２９０１４）
【出願日】平成２０年５月１６日（２００８．５．１６）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２１年１１月２６日（２００９．１１．２６）
【国際特許分類】
【出願日】平成２０年５月１６日（２００８．５．１６）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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