【課題】クロックマルチプレクサを駆動する第１のクロック入力から第２のクロック入力への切換えにおいて起こるグリッチを低減する。
【解決手段】クロックマルチプレクサ１１６は、第１のクロック入力を受信し、クロック出力１１８を提供し、第１のクロック出力における低フェーズ入力レベルに応答してクロック出力における低フェーズ出力レベルを判定する。限定された期間、低フェーズ出力レベルは、第１のクロック入力信号のフェーズレベルに関わらず維持される。クロックマルチプレクサ１１６は、第２のクロック入力を受信し、第２のクロック入力信号における低フェーズ入力レベルを判定する。第２のクロック入力に応答してクロック出力１１８を提供することへの切換えは、第２のクロック入力信号における低フェーズ入力レベルの間に起こる。その後、クロックマルチプレクサ１１６の出力は第２のクロック信号のフェーズレベルに従う。 （もっと読む）

【課題】孤立パルスを確実に検出してデータ判定を実行できるデータ復元回路を提供する。
【解決手段】データ復元回路は、デジタルデータの列のうち２つの連続するデジタルデータを用いて、内挿により第１のデータ切り替わり点の位置を算出すると共に、外挿により第２のデータ切り替わり点の位置を算出する位相検出器と、第１のデータ切り替わり点の平均位置と瞬時位置とに基づいてデジタルデータの列からデータ判定値の列を抽出するデータ判定部と、２つの連続するデジタルデータに挟まれた時間軸上の区間の内に、直前の２つの連続するデジタルデータの外挿直線及び直後の２つの連続するデジタルデータの外挿直線からそれぞれ求めた２つの第２のデータ切り替わり点が位置し且つ２つの外挿直線の傾きの符号が互いに異なる場合、データ判定値の列の当該区間に対応するデータ判定値を、外挿により推定されるデータ値で置き換えるデータ選択部を含むことを特徴とする。 （もっと読む）

【課題】前段の光受信装置のスケルチ機能の有無に関係なく汎用的に使用可能なＣＤＲ回路を提供する。
【解決手段】ＣＤＲ回路は、入力データ１に同期した再生クロック２を出力するＧ−ＶＣＯ１４と、入力データ１の識別再生を再生クロック２に基づいて行うフリップフロップ回路１２と、Ｇ−ＶＣＯ１４と同一周波数のクロックを出力するサブＶＣＯ１５と、再生クロック２とサブＶＣＯ１５の出力クロック４のいずれかを選択する選択回路１７と、選択回路１７の出力クロック８と参照クロック６とを周波数比較しその周波数差に応じた周波数制御信号５を出力する周波数比較器１６とを備える。選択回路１７は、少なくとも入力データ１が無信号である期間においてサブＶＣＯ１５の出力クロック４を選択し、残りの期間において再生クロック２を選択する。 （もっと読む）

【課題】 原振クロック信号を通過させる場合の遅延時間と分周クロックを生成する場合の遅延時間を等しくするために、遅延時間の算出や遅延回路の調整を行う必要がない半導体集積回路を提供する。
【解決手段】 外部制御信号ＳＥの論理値に基づいて、クロック信号ＣＬＫと外部入力信号ＳＤの何れか一方を選択して内部入力信号Ｓ０とし、クロック信号ＣＬＫの立ち下がりで内部入力信号Ｓ０をラッチして第１内部出力信号Ｓ１を生成し、クロック信号ＣＬＫの立ち上がりで内部入力信号Ｓ０をラッチして第２内部出力信号Ｓ２を生成し、クロック信号ＣＬＫまたはクロック信号ＣＬＫの遅延信号を内部制御信号Ｓ３とし、内部制御信号Ｓ３の論理値に基づいて、第１内部出力信号Ｓ１または第２内部出力信号Ｓ２の何れか一方を選択出力し、選択された一方の内部出力信号は、当該選択期間中は信号レベルが変化しない。 （もっと読む）

【課題】回路規模が小さく、また設計が容易な構成にて、高精度なクロックを生成するＤＬＬ回路を実現する。
【解決手段】ＤＬＬ回路は、外部から入力される動作クロックｃｌｋｓと前記動作クロックと周波数が異なるもしくは等しい入力クロックと所望の周波数を表す設定値ｋから前記動作クロック周波数の前記設定値ｋ分の一の周波数を有する生成クロックｃｌｋｃを生成するクロック生成部１００と、前記生成クロックｃｌｋｃと外部から入力される参照クロックｃｌｋｒの位相差を比較し、その位相差を出力する位相比較部２００と、前記位相比較部２００の出力である位相差から、前記位相差を“０”とするように前記設定値ｋへ補正をする補正値を生成し、前記設定値ｋへ補正値を加算する補正部３００とを備える。 （もっと読む）

【課題】高いクロック周波数に対応した高速動作が可能であると共に、高い精度でデューティ比を調節できる信号整形装置を提供すること。
【解決手段】所定パルス幅のパルス信号を生成するパルス信号生成部１１と、パルス信号のデューティ比を制御するデューティ比調節部１２と、を有する信号整形装置であり、パルス信号生成部１１は、クロック信号が入力されるフリップフロップ回路１０１と、フリップフロップ回路１０１の出力信号を遅延させて当該遅延量に応じたパルス幅を有する単相のパルス信号を出力する遅延回路１０２と、を備え、デューティ比調節部１２は、遅延回路１０２から出力される単相のパルス信号を互いに極性が反転した第１パルス信号と第２パルス信号からなる差動パルス信号に変換し、第１パルス信号の平均電圧と第２パルス信号の平均電圧との差に基づいて、パルス信号が目標のデューティ比になるように遅延回路１０２の遅延量を制御する。 （もっと読む）

【課題】セットの部品点数削減や低消費電力化を実現することが可能な制御回路及びこれを用いたデータ保持装置を提供する。
【解決手段】制御回路１０は、トリガ信号ＴＲＩＧＧＥＲに特定の信号パターンが現れたときに制御部１１の動作に必要な内部クロック信号ＬＣＬＫの生成を開始し、少なくとも制御部１１において所定の処理が完了するまで内部クロック信号ＬＣＬＫの生成を継続した後、内部クロック信号ＬＣＬＫの生成を停止する内部クロック生成部１２と、内部クロック信号ＬＣＬＫを用いて前記所定の処理を実行する制御部１１と、を有する。 （もっと読む）

【課題】デジタル位相比較器におけるスタートアップ時のキャリブレーションを不要とする。
【解決手段】基準信号を遅延させて遅延基準信号として出力し、遅延量に相当する時間差を有する遅延量信号を出力する手段と、遅延基準信号と発振器出力信号との時間差をデジタル値に変換し第１のデジタル値として出力する手段と、第１の時間量子化器で発生した時間残差を検出し、時間残差に応じた時間差を有する時間残差信号を出力する手段と、基準信号の状態に応じて時間残差信号を出力するか遅延量信号を出力するかを切り替える手段と、時間残差信号の時間差をデジタル値に変換して第２のデジタル値として出力し、遅延量信号の時間差をデジタル値に変換して第３のデジタル値として出力する手段と、第２のデジタル値および前記第３のデジタル値を用いて第１のデジタル値を補正することで小数位相を算出する手段と、を有する。 （もっと読む）

【課題】 データ判定回路の回路規模を大きくすることなく、孤立パルスを確実に検出する。
【解決手段】 閾値判定部は、２値データのデータ列を表すアナログデータ信号をオーバーサンプルすることにより生成されるデジタルコードを順に受け、負のデジタルコードが連続するときに増加値を示す閾値信号を出力し、正のデジタルコードが連続するときに減少値を示す閾値信号を出力する。孤立パルス判定部は、デジタルコードに閾値信号が示す値を加えて補正デジタルコードを生成し、連続する補正デジタルコードを用いて孤立パルスを検出する。バイナリ判定部は、連続するデジタルコードの符号を用いて２値データの論理を求める。データ選択部は、孤立パルスが検出されるときに、孤立パルスの論理を２値データの論理として出力し、孤立パルスが検出されないときに、バイナリ判定部により求められた２値データの論理を出力する。 （もっと読む）

【課題】動作速度の速いルックアップテーブル回路およびフィールドプログラマブルゲートアレイを提供する。
【解決手段】ルックアップテーブル回路１は、入力信号に基づいて複数の抵抗変化型素子の中から一つの抵抗変化型素子を選択する抵抗変化回路２と、抵抗変化回路２の最大抵抗値と最小抵抗値との間の抵抗値を有する参照回路４と、抵抗変化回路２の他端にソースが接続された第１のｎチャネルＭＯＳＦＥＴ６と、参照回路の他端にソースが接続された第２のｎチャネルＭＯＳＦＥＴ８と、第１のｎチャネルＭＯＳＦＥＴ６のドレインを通して抵抗変化回路２に電流を供給する第１の電流供給回路１０と、第２のｎチャネルＭＯＳＦＥＴ８のドレインを通して参照回路４に電流を供給する第２の電流供給回路１２と、第１のｎチャネルＭＯＳＦＥＴ６のドレイン電位と第２のｎチャネルＭＯＳＦＥＴ８のドレイン電位を比較する比較器１４と、を備える。 （もっと読む）

【課題】デジタル位相比較器の時間分解能を向上させつつ回路面積及び消費電力の増大を抑制する。
【解決手段】一実施形態によれば、デジタル位相比較器は、基準信号Ｒｅｆを初段から入力し、各段で遅延を与える遅延器列２００を含む。デジタル位相比較器は、基準信号Ｒｅｆに応じてＮ相入力信号（Ｎは２以上の整数）のうちの信号ＣＫＶ_０をサンプルするサンプラ１００−０と、遅延器列２００の初段の出力信号に応じてＮ相入力信号のうち信号ＣＫＶ_０に比べて２π／Ｎだけ位相の遅れた信号ＣＫＶ_１をサンプルするサンプラとを含む、サンプラ群１００を含む。デジタル位相比較器は、サンプラ群１００のサンプル信号に基づいて、基準信号Ｒｅｆと信号ＣＫＶ_０との間のエッジの時間差を検出し、時間差を位相差に変換する検出回路３００を含む。 （もっと読む）

【課題】位相雑音特性の劣化を回避し消費電力を低減するデジタルＰＬＬ周波数シンセサイザを提供する。
【解決手段】デジタルＰＬＬ周波数シンセサイザ１０１において、ロック検出後に第１の発振信号位相情報から、前回の発振信号位相情報と位相差εとから推定部２０にて推定した第２の発振信号位相情報に切り替えることにより、通常状態（ロック状態）において誤差を持つ危険を抱えた第１の発振信号位相情報を使用せず、また、従来のリクロックのための高速動作するラッチ回路も不要とする。これにより、位相雑音特性の劣化を回避しつつ、従来に比べて消費電力を低減する。 （もっと読む）

【課題】Ｎ相から２Ｎ相に切り替わったときに位相関係が不適切にならないようにする。
【解決手段】多相クロック生成回路は，基準クロックに同期して０°，９０°の位相の中間クロックを生成する第１の分周器と，０°の中間クロックに同期して０°，９０°の位相の第１群の出力クロックを生成する第２の分周器と，９０°の中間クロックに同期して４５°，１３５°の位相の第２群の出力クロックを生成する第３の分周器と，第１の分周器と第３の分周器との間に設けられ，切替信号に応じて，９０°の中間クロックまたは固定値のいずれかを第３の分周器に供給するセレクタとを有する。さらに，切替信号が２Ｎ相モードのときに，第１群の出力クロックと第２群の出力クロックの位相関係にエラーがあるか否かを検出するエラー検出回路と，エラー検出回路がエラーを検出したときに基準クロックと非同期のタイミングで２Ｎ相モードの切替信号をセレクタに出力する再リセット回路とを有する。 （もっと読む）

【課題】スイッチに関し、より具体的には、２つ以上の入力の間でスイッチを切り換える際にポップ音等の好ましくない効果を低減できる方法及び装置を提供する。
【解決手段】スイッチ１３０は、第１の入力１１０で第１の信号を受取り、そのスイッチ１３０の状態により、出力１２０において出力信号を供給することができるように構成される。スイッチ状態変化は、現在のスイッチ状態とは異なる、要求されたスイッチ状態の指示１１５が受取られ、その第１の信号がしきい値に達するまで、遅らせることが可能である。 （もっと読む）

【課題】解像度が小さく測定精度が高い時間測定を行うことができるＴＤＣ回路を提供する。
【解決手段】ＴＤＣ回路１は、共通の構成を有する３２個の単位セル１１_０〜１１_３１がリング状に接続されたリング部１０等を備える。単位セル１１は、第１インバータ回路１１１，第２インバータ回路１１２，スイッチＳＷ_０，スイッチＳＷ_１およびスイッチＳＷ_２を含む。第１インバータ回路１１１のＰＭＯＳトランジスタのゲート幅は、第２インバータ回路１１２のＰＭＯＳトランジスタのゲート幅のα_ｐ倍である。第２インバータ回路１１１のＮＭＯＳトランジスタのゲート幅は、第１インバータ回路１１２のＮＭＯＳトランジスタのゲート幅のα_ｎ倍である。α_ｐおよびα_ｎの双方が１より大きいか又は双方が１より小さい。 （もっと読む）

【課題】制御チップに占める制御回路の面積を低減し、且つ、制御信号を出力する出力部の数を低減しつつ、複数の命令信号の処理時間の増大を抑制する。
【解決手段】複数チャネルの被制御回路を制御する制御信号を生成する信号処理装置であって、それぞれの被制御回路に対する命令信号を共通の入力部で受け取り、受け取った命令信号に応じて制御信号を生成し、それぞれの被制御回路への制御信号を共通の出力部から出力する制御チップと、制御チップが出力するそれぞれの制御信号を、対応する被制御回路に分配する分配回路とを備える信号処理装置を提供する。 （もっと読む）

【課題】データを伝送するデータ伝送回路を提供すること。
【解決手段】データを第１のラインに駆動する第１のドライバと、前記第１のラインに伝達されたデータのパターンを変更するパターン変更部と、該パターン変更部によってパターンが変更されたデータを第２のラインに駆動する第２のドライバと、前記第２のラインに伝達されたデータのパターンを元通りに復元するパターン復元部とを備えることを特徴とする。 （もっと読む）

【課題】ロックアップタイムを短くすることのできるクロック発生回路を提供する。
【解決手段】クロック発生回路１は、基準クロックＲＣＬＫに基づいて、周波数を変調させた変調クロックＳＣＬＫを発生するスペクトラム拡散クロック発生回路１０と、基準クロックＲＣＬＫと変調クロックＳＣＬＫとの位相の一致を検出したときにＨレベルのロック信号ＬＯＣＫを出力する位相比較器２０とを含む。また、クロック発生回路１は、Ｈレベルのロック信号ＬＯＣＫが出力されるまでは基準クロックＲＣＬＫを出力クロックＣＬＫとして選択し、Ｈレベルのロック信号の出力に応答して変調クロックＳＣＬＫを選択するセレクタ５０を含む。 （もっと読む）

【課題】位相差情報をデジタル値で出力するデジタルＰＬＬにおいて、消費電力を抑えたデジタルＰＬＬを提供することにある。
【解決手段】デジタルＰＬＬ１００は、発振器１０、整数位相算出部２０、小数位相算出部３０、位相差算出部４０、位相差変化量モニタ部５０、および発振器制御部６０を有する。ＰＬＬにおいては発振器の出力周波数が、分周比により設定された所望の周波数に近づく、即ちロック状態に近づくにつれ位相差の変化量は減少していくことから、位相差変化量モニタ部５０にて位相差の変化量をモニタし、変化量が整数位相算出部２０の１ＬＳＢ未満である「１」未満になった時点で整数位相算出部２０におけるカウンタ動作を停止する。 （もっと読む）

【課題】回路規模を増大させることなく、高速テストを実施することが可能な半導体集積回路を提供する。
【解決手段】本発明にかかる半導体集積回路は、複数のメモリセルによって構成されるメモリセル部２２と、メモリセルへのデータの書き込み及び読み出しを制御する制御部と、クロックＣＬＫに応じて制御部へ入力されるパルス信号を生成するパルス信号生成部と、を備える。そして、パルス信号生成部は、ワンショットパルス生成回路２０を有する。ワンショットパルス生成回路２０は、通常動作モード時には、クロックＣＬＫに同期したワンショットパルス信号をパルス信号として生成し、高速動作モード時には、クロックＣＬＫ及びパルス信号に同期した連続したワンショットパルス信号をパルス信号として生成する。 （もっと読む）