デジタルPLL

【課題】位相差情報をデジタル値で出力するデジタルPLLにおいて、消費電力を抑えたデジタルPLLを提供することにある。
【解決手段】デジタルPLL100は、発振器10、整数位相算出部20、小数位相算出部30、位相差算出部40、位相差変化量モニタ部50、および発振器制御部60を有する。PLLにおいては発振器の出力周波数が、分周比により設定された所望の周波数に近づく、即ちロック状態に近づくにつれ位相差の変化量は減少していくことから、位相差変化量モニタ部50にて位相差の変化量をモニタし、変化量が整数位相算出部20の1LSB未満である「1」未満になった時点で整数位相算出部20におけるカウンタ動作を停止する。

【発明の詳細な説明】
【技術分野】
【0001】
本発明は位相同期ループ(PLL:Phase−Locked Loop)に関し、特にデジタルドメインで位相比較を行うデジタルPLLに関する。
【背景技術】
【0002】
従来から知られているアナログ方式のPLL回路では、電圧制御発振器(VCO:Voltage−ControlledOscillator)の周波数を高精度に制御するため、VCOの出力を分周器により分周してフィードバック信号を生成し、該フィードバック信号とリファレンス信号との位相差情報を、位相比較器を用いて検出する。位相比較器は検出した位相差情報を、該位相差情報に対応するパルス幅を有する信号として出力する。そして、チャージポンプ回路は、位相比較器から入力されるパルス幅を有する信号に応じた量の電荷を出力し、ループフィルタは、該電荷を電圧情報に変換する。VCOは、該電圧情報が制御電圧端子に入力されることにより、発振周波数が制御される。このようなアナログ方式のPLL回路は、ループフィルタなどにおいて抵抗や容量の素子を使用するため、回路の小型化や低コスト化といった微細化の恩恵を受けることができない。また、アナログ方式のPLL回路においては、微細化による低電圧化のため、電源ノイズなどの影響による特性劣化などが課題として挙げられる。
【0003】
そこで、近年においては、PLL回路をデジタル構成にするデジタルPLL回路の研究開発が進められている(例えば非特許文献1参照)。非特許文献1記載のデジタルPLL回路においては、位相差情報がデジタル値で出力され、検出された位相差情報を元にした制御信号がデジタルループフィルタを介して発振器に入力されることにより周波数の制御を行う。このとき用いられる発振器としては、並列に接続された複数の微小バラクタをデジタル的に切り替えることで周波数の制御を行うデジタル制御発振器(DCO:Digitally−ControlledOscillator)またはVCOが用いられる。DCOを用いる場合はデジタルループフィルタが出力するデジタル信号を用いて周波数が制御され、VCOを用いる場合はデジタルアナログ変換器(DAC:Digital−to−AnalogConverter)を介して制御信号が入力されることで周波数が制御される。
【0004】
また、位相比較においては、カウンタにより発振器の位相を直接カウントした結果をリファレンス周期毎に読み出すのと同時に、時間デジタル変換器(TDC:Time−to−DigitalConverter)を用いて発振器の1周期未満の位相が検出される(例えば特許文献1参照)。このとき、一般に発振器とリファレンス信号は非同期の関係にあるため、リファレンス信号を発振器出力でオーバーサンプリングしたリタイミングクロック信号がデジタル信号処理用のクロック信号として用いられる。また、リファレンス周期毎のカウンタ出力の読み出しも、このリタイミングクロック信号に同期して行われる。
【0005】
ここで、上記カウンタの出力は発振器の位相の整数部に相当し、1LSBが発振器の1周期分の位相を表している。また、TDCの出力はカウンタの1LSB未満である発振器の位相の小数部を表しており、これら2つの出力を用いて発振器の位相がデジタル値化される。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開2002−76886号公報
【非特許文献】
【0007】
【非特許文献1】Robert Bogdan Staszewski and Poras T. Balsara, “Phase-Domain All-Digital Phase-Locked Loop,” IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS-II, VOL. 52, NO. 3, pp. 159-163. Mar. 2005
【発明の概要】
【発明が解決しようとする課題】
【0008】
以上のデジタルPLLの構成において、カウンタは、発振器が出力する高速信号をクロックとして用いて動作する回路であるため、消費電力がアナログPLLに対して大きい。なぜなら、アナログPLLでは、リファレンス信号との位相比較に必要な信号が分周器により分周された信号のみであるため、消費電力が比較的小さい非同期カウンタを用いることができる。これに対し、デジタルPLLでは、カウンタの発振器の位相をデジタル値に変換するため、カウンタの全ビットの情報が必要である。また、リタイミングクロック信号での読み出しを行うためには、カウンタ出力の各ビット間の遅延が、発振器の1周期以内となるように高速動作させる必要がある。このため、デジタルPLLにおいては、各ビットを全てクロックに同期して出力する同期カウンタが用いられる。ところが、同期カウンタは、全てのフリップフロップが発振器の周波数で動作するため消費電力が増大してしまう。そのため、従来のデジタルPLLにおいては、アナログPLLに対して消費電力が大きいという課題があった。
【0009】
本発明は、このような事情を考慮してなされたものであり、その目的は、位相差情報をデジタル値で出力するデジタルPLLにおいて、消費電力を抑えたデジタルPLLを提供することにある。
【課題を解決するための手段】
【0010】
上記課題を解決するため、本発明は、発振器と、前記発振器の出力信号の位相の整数位相をデジタル値で算出する整数位相算出部と、前記発振器の出力信号の位相の小数位相をデジタル値で算出する小数位相算出部と、前記整数位相および前記小数位相に基づいて、前記発振器出力の位相と基準信号位相との位相差を算出する位相差算出部と、前記位相差の変化量をモニタする位相差変化量モニタ部と、を有し、前記位相差に基づき前記発振器の周波数を制御するデジタルPLLであって、前記位相差の変化量が前記発振器の1周期分の位相未満となった場合、前記位相差変化量モニタ部が出力する制御信号により、前記整数位相算出部の動作を停止することを特徴とするデジタルPLLである。
【発明の効果】
【0011】
本発明のデジタルPLLにおいては、発振器の出力周波数が分周比により設定された所望の周波数に近づく、即ちロック状態に近づくにつれ位相差の変化量は減少していくことから、この位相差の変化量を位相差変化量モニタ部にてモニタし、位相差の変化量が整数値算出部の1LSB未満、即ち発振器の1周期分の位相未満になった時点で整数位相算出部の動作を停止する。
これにより、デジタルPLLの周波数がロック状態に近づいた時点で、整数位相算出部における消費電力の大きいカウンタの動作を停止することにより、消費電力を削減することができ、消費電力を抑えたデジタルPLLを提供することが可能となる。
【図面の簡単な説明】
【0012】
【図1】本発明の第1の実施形態によるデジタルPLL100の構成を示す図である。
【図2】図1における整数位相算出部20の構成の一例を示す図である。
【図3】図1における小数位相算出部30の構成の一例を示す図である。
【図4】図1における位相差算出部40の構成の一例を示す図である。
【図5】図1における位相差変化量モニタ部50の構成の一例を示す図である。
【図6】図1における発振器制御部60の構成の一例を示す図である。
【図7】位相差変化量モニタ部50が制御信号STPを出力する前後(STPが0から1に変化する前後)での位相差計算に関する動作を説明するための図である。
【図8】本発明の第2の実施形態によるデジタルPLL101の構成を示す図である。
【図9】図8における位相差算出部41の構成の一例を示す図である。
【図10】図8における位相差変化量モニタ部51の構成の一例を示す図である。
【図11】位相差変化量モニタ部51が制御信号STPを出力する前後(STPが0から1に変化する前後)での位相差計算に関する動作を説明するための図である。
【発明を実施するための形態】
【0013】
以下、本発明の実施の形態について図面を参照して詳細に説明する。なお、以下で説明する全ての図面において、同一の構成要素には同一の符号を付加し、適宜説明を省略する。
【0014】
[第1の実施の形態]
図1は、本発明の第1の実施形態によるデジタルPLL100の構成を示す図である。
デジタルPLL100は、発振器10と、整数位相算出部20と、小数位相算出部30と、位相差算出部40と、位相差変化量モニタ部50と、発振器制御部60とから構成される。
図1に示すデジタルPLL100において、発振器10の発振器出力CKVの位相(発振器の出力信号の位相)は、整数位相算出部20および小数位相算出部30によりデジタル数値化され、それぞれ整数位相Rv、小数位相εとして位相差算出部40に入力される。
位相差算出部40は、リファレンス信号REFの位相Rr(基準信号位相)を、発振器の出力周波数を設定する分周比FCWを積算することにより算出する。そして、位相差算出部40は、算出したリファレンス信号REFの位相Rrと発振器出力CKVの位相との位相差φeを、整数位相Rvおよび小数位相εに基づき算出する。また、位相差算出部40は、算出した位相差φeを、位相差変化量モニタ部50および発振器制御部60に出力する。
発振器制御部60は、入力される位相差φeに基づいて発振器10の周波数を制御する制御信号CTRLを生成し、発振器10に出力する。
また、本願の特徴部分である位相差変化量モニタ部50は、入力される位相差φeの変化量Δφeをモニタし、変化量Δφeが発振器10の1周期分の位相未満、すなわち、|Δφe|<1となった場合、制御信号STPを整数位相算出部20および位相差算出部40に出力する。
【0015】
図2は、整数位相算出部20の構成の一例を示す図である。
図2において、演算器201およびフリップフロップ202はカウンタを構成し、発振器10の発振器出力CKVをクロックとして1ずつカウントアップすることにより、発振器10の整数位相を得る。ここで、フリップフロップ202の出力である整数位相は、後述する位相差算出部40において、リファレンス信号REFの周期毎に位相差計算を行うため、フリップフロップ203を介して読み出される。そのため、フリップフロップ203のクロックとしては、リファレンス信号REFを発振器出力CKVでオーバーサンプリングして得られるリタイミング信号CKRが用いられる。発振器出力CKVとリファレンス信号REFは非同期の関係にあるためである。
整数位相算出部20におけるフリップフロップ203は、発振器10の整数位相Rvを、位相差算出部40に出力する。また、整数位相算出部20は、位相差変化量モニタ部50が出力する制御信号STPにより、そのカウントアップ動作を停止することが可能となっている。
なお、上記リタイミング信号CKRは、整数位相算出部20以外にも、本デジタルPLL100におけるデジタル回路のクロック信号として用いられ、後述する小数位相算出部30、位相差算出部40および位相差変化量モニタ部50の動作も、リタイミング信号CKRの周期毎に行われる。
【0016】
図3は小数位相算出部30の構成の一例を示す図である。図3において、発振器10の発振器出力CKVは、遅延セル301により順次遅延され、フリップフロップ302によりリファレンス信号REFでサンプリングされる。信号処理部303は、フリップフロップ302の出力が入力され、発振器10の小数位相εを算出する。小数位相算出部30は、発振器10の小数位相εを位相差算出部40に出力する。
【0017】
図4は位相差算出部40の構成の一例を示す図である。図4において、演算器401およびフリップフロップ402は、アキュムレータを構成し、分周比FCWを積算することで、リファレンス信号REFの位相Rrを算出する。演算器403は、リファレンス信号REFの位相Rrの整数部Rr,iと、整数位相算出部20より得られた発振器10の整数位相Rvとの減算を行う。
セレクタ404は、後述する位相差変化量モニタ部50が制御信号STPを出力するまで(即ちSTP=0である場合)は、演算器403の減算結果を選択し、フリップフロップ405は、この減算結果を、位相差φeの整数部φe,iとして出力する。
また、演算器406は、リファレンス信号REFの位相Rrの小数部Rr,fと、小数位相算出部30より得られた小数位相εとの加算を行う。フリップフロップ407は、この加算結果を、位相差φeの小数部φe,fとして出力する。
位相差算出部40は、これら位相差φeの整数部φe,iおよび位相差φeの小数部φe,fを合わせた位相差φeを出力する。即ち、位相差変化量モニタ部50が制御信号STPを出力するまでは、位相差算出部40は次の式(1)で表される位相差φeの演算を行い、演算結果を出力する。
φe=Rr−Rv+ε ・・・(1)
【0018】
一方、位相差変化量モニタ部50が制御信号STPを出力すると(即ちSTP=1である場合)、位相差φeの整数部φe,iはSTP=1となる前の値に固定され、位相差φeの小数部φe,fのみが更新される。STP=1となる前の位相差φeの整数部をφe,i_STPとすると、位相差φeは、次の式(2)のように表される。
φe=φe,i_STP+Rr,f+ε ・・・(2)
【0019】
図5は位相差変化量モニタ部50の構成の一例を示す図である。図5において、演算器501およびフリップフロップ502は、位相差算出部40により算出される位相差φeの変化量Δφeを算出する。発振器10の出力周波数が分周比FCWで設定される目標周波数に近づくにつれ、位相差変化量の絶対値は減少していくため、位相差変化量モニタ部50は、絶対値算出部503により絶対値|Δφe|を算出し、|Δφe|<1となった時点で比較器504により、制御信号STPを出力する。
【0020】
発振器制御部60では、位相差算出部40により算出された位相差φeに基づいて制御信号CTRLが生成され、発振器10の周波数を制御する。
図6は発振器制御部60の構成の一例を示す図である。図6において、入力信号生成部602は、位相差算出部40により算出された位相差φeが、デジタルループフィルタ601を介して入力される。
発振器10がデジタル値で周波数を制御するDCOで構成される場合、入力信号生成部602は、デジタル値である発振器制御信号CTRLを出力する。一方、発振器10がアナログ値で周波数を制御するVCOで構成される場合、入力信号生成部602はDACで構成され、アナログ値である発振器制御信号CTRLを出力する。
【0021】
次に、デジタルPLL100の動作について、図7を用いて説明する。
図7はデジタルPLL100において、発振器10が分周比FCW=2+1/4の場合の、発振器10の発振器出力CKV、リファレンス信号REFおよびリタイミング信号CKRの立ち上がりエッジと、各エッジにおける数値化された位相を含む動作の一例を示している。なお、簡単のため各位相出力の初期値は0とし、周波数はロックしているものとする。また、位相差変化量モニタ部50は、はじめSTP=0であり、その後STP=1となる制御信号STPを出力するものとする。なお、本デジタルPLL100では、周波数ロック状態ではSTP=1となるが、ここでは簡単のため周波数がロックした状態でSTPが0から1に変化するとして説明する。
【0022】
整数位相算出部20は、演算器201およびフリップフロップ202から構成されるカウンタにより、発振器10の発振器出力CKVをクロックとして1ずつカウントアップし、リタイミング信号CKRの立ち上がりエッジごとに発振器の整数位相Rvを、図7に示すように3、5、7、9、12と出力する。
一方、位相差算出部40は、演算器401およびフリップフロップ402から構成されるアキュムレータにより、分周比FCW=2+1/4を積算することで、リファレンス信号REFの位相Rrを、図7に示すように2+1/4、4+1/2、6+3/4、9、11+1/4と算出する。
また、小数位相算出部30は、リファレンス信号REFに対して、その直後の発振器出力CKVの小数位相εを、図7に示すように3/4、1/2、1/4、0、3/4と出力する。
位相差算出部40は、これらの出力から、上記式(1)に基づいて位相差φeを計算する。この場合、周波数はロックした状態であり、位相差算出部40は、図7に示すように位相差φeとして0を算出し、出力する。
【0023】
次に、位相差変化量モニタ部50が制御信号STPを出力した場合について説明する。整数位相算出部20は、入力される制御信号STPがSTP=1となるため、カウンタ動作を停止し、出力である整数位相Rvとして0を出力する。
位相差算出部40においては、入力される制御信号STPがSTP=1となるため、位相差φeの整数部φe,iはSTP=1となる前の値に固定されるので、位相差φeの整数部φe,iはφe,i=0となる。つまり、この場合、φe,i_STP=0となる。
また、位相差算出部40は、リファレンス信号REFの位相Rrの小数部Rr,fを、図7に示すように1/2、3/4、0、1/4、1/2と算出する。
また、小数位相算出部30は、リファレンス信号REFに対して、その直後の発振器出力CKVの小数位相εを、図7に示すように3/4、1/2、1/4、0、3/4と出力する。
【0024】
位相差算出部40は、位相差φeを、リファレンス信号REFの位相Rrの小数部Rr,fと発振器10の小数位相εを用いて、上記式(2)に基づいて算出し、位相差φeの小数部φe,fとして0を出力する。なお、図7において、位相差φeの計算結果が1.0となる場合の整数値1は、オーバーフローとして扱われ無視される。即ち、整数値(整数位相Rv)を用いず、小数値(小数位相ε)のみを用いる演算でも、位相差φeは全ての場合で0である。従って、整数位相算出部20においてカウントアップ動作に係るカウンタを停止しても、周波数ロック動作を維持することができることとなる。
【0025】
よって、デジタルPLL100において、消費電力の大きいカウンタの消費電力を削減することが可能となるため、デジタルPLL100全体の消費電力を削減することが可能となる。
【0026】
[第2の実施の形態]
次に、本発明の第2の実施の形態によるデジタルPLL101を、図8を用いて説明する。図8において、デジタルPLL101は、図1に示した第1の実施の形態によるデジタルPLL100における位相差算出部40に代えて位相差算出部41を、位相差変化量モニタ部50に代えて位相差変化量モニタ部51をそれぞれ備えている。
デジタルPLL101における位相差変化量モニタ部51は、位相差算出部41が出力する位相差変化量Δφeが、入力される構成となっている。
【0027】
図9は位相差算出部41の構成の一例を示す図である。
図9において、演算器411およびフリップフロップ412は、発振器10の小数位相εの差分Δεを算出する。ここで、差分Δεとは、直前の小数位相εからの増加分である。
また、演算器413およびフリップフロップ414は、発振器10の整数位相Rvの差分ΔRvを算出する。ここで、差分ΔRvとは、直前の整数位相Rvからの増加分である。
セレクタ415は、位相差変化量モニタ部51が制御信号STPを出力するまでは(即ちSTP=0である場合)、分周比FCWの整数部FCWiを出力する。つまり、位相差算出部41における演算器416は、分周比FCWが入力される。
そして、演算器416は、下記の式(3)で表される演算を行い、発振器10の出力周波数と分周比FCWとで設定される目標周波数との周波数差を算出し、出力する。このとき、この周波数差は、位相差φeの変化量Δφeと等価である。
Δφe=FCW−ΔRv+Δε ・・・(3)
【0028】
また、演算器417とフリップフロップ418は、アキュムレータを構成し、位相差変化量Δφeを積算して、位相差φeを算出する。
【0029】
一方、位相差変化量モニタ部51が制御信号STPを出力すると(即ちSTP=1である場合)、フリップフロップ414はリセットされ、セレクタ415は、分周比FCWの整数部FCWiに代わりに0を出力する。つまり、位相差算出部41における演算器416は、分周比FCWの小数部FCWfのみが入力される。
また、このとき整数位相算出部20では、カウントアップ動作が停止されている。そのため、演算器416は、下記の式(4)で表される演算を行い、位相差の変化量Δφeを算出し、出力する。
Δφe=FCWf+Δε ・・・(4)
【0030】
ここで、本デジタルPLL101が、フィードバックループ内に発振器10による1つの極のみを持つ「タイプ1」の構成であり、ロック状態での位相差φeが|φe|>1となる値に収束するような場合でも、制御信号STP出力後の、発振器10の出力周波数が分周比FCWで設定される目標周波数に近づいた後の位相差変化量Δφe(即ち周波数差)は1未満のままである。
【0031】
図10は、位相差変化量モニタ部51の構成の一例を示す図である。図10を参照すると、位相差変化量モニタ部51は、図5に示した第1の実施の形態における位相差変化量モニタ部50において、演算器501およびフリップフロップ502を省略した構成となっている。即ち、位相差変化量モニタ部51は、位相差算出部41が算出した位相差変化量Δφeが入力され、絶対値算出部503により絶対値|Δφe|を算出し、比較器504により|Δφe|<1となった時点で制御信号STPを出力する。
【0032】
次に、デジタルPLL101の動作について、図11を用いて説明する。
図11はデジタルPLL101において、発振器10が分周比FCW=2+1/4の場合の、発振器10の発振器出力CKV、リファレンス信号REFおよびリタイミング信号CKRの立ち上がりエッジと、各エッジにおける数値化された位相を含む動作の一例を示している。なお、簡単のため各位相出力の初期値は0とし、周波数はロックしているものとする。
また、位相差変化量モニタ部51は、はじめSTP=0であり、その後STP=1となる制御信号STPを出力するものとする。なお、本デジタルPLL101では、周波数ロック状態ではSTP=1となるが、ここでは簡単のため周波数がロックした状態でSTPが0から1に変化するとして説明する。
【0033】
整数位相算出部20は、演算器201およびフリップフロップ202から構成されるカウンタにより、発振器10の発振器出力CKVをクロックとして1ずつカウントアップし、リタイミング信号CKRの立ち上がりエッジごとに発振器の整数位相Rvを、3、5、7、9、12と出力する(図7参照)。
また、小数位相算出部30は、リファレンス信号REFに対して、その直後の発振器出力CKVの小数位相εを、図11に示すように3/4、1/2、1/4、0、3/4と出力する。
位相差算出部41において、演算器411およびフリップフロップ412は、発振器10の小数位相εの差分Δεを、図11に示すように3/4、−1/4、−1/4、−1/4、3/4と算出し、演算器416に出力する。また、演算器413およびフリップフロップ414は、発振器10の整数位相Rvの差分ΔRvを、図11に示すように3、2、2、2、3と算出し、演算器416に出力する。また、セレクタ415は、分周比FCWの整数部FCWiを出力するので、演算器416には、分周比FCW(=2+1/4)が入力される。
そして、演算器416は、整数位相Rvの差分ΔRvおよび小数位相εの差分Δεを用いて、上記式(3)に基づいて、位相差変化量Δφe(即ち周波数差)を算出する。この場合、周波数はロックした状態であり、位相差算出部41は、図11に示すように位相差変化量Δφeとして0を出力する。
【0034】
次に、位相差変化量モニタ部51が制御信号STPを出力する場合について説明する。整数位相算出部20は、入力される制御信号STPがSTP=1となるため、カウンタ動作を停止し、出力である整数位相Rvとして0を出力する。
また、小数位相算出部30は、リファレンス信号REFに対して、その直後の発振器出力CKVの小数位相εを、図11に示すように1/2、1/4、0、3/4と出力する。
位相差算出部41において、演算器411およびフリップフロップ412は、発振器10の小数位相εの差分Δεを、図11に示すように−1/4、−1/4、−1/4、3/4と算出し、演算器416に出力する。また、発振器10の整数位相Rvは0であるので、演算器416には、整数位相Rvの差分ΔRvとして、0が入力される。また、セレクタ415は、0を出力するので、演算器416には、分周比FCW(=2+1/4)の小数部FCWf(この場合は1/4)が入力される。
【0035】
そして、演算器416は、分周比FCW(=2+1/4)の小数部FCWfおよび小数位相εの差分Δεを用いて、上記式(4)に基づいて、位相差変化量Δφeの小数部Δφe,fとして0を出力する。なお、図11において位相差変化量Δφeの計算結果が1.0となる場合の整数値1はオーバーフローとして扱われ無視される。即ち、整数値(整数位相Rv)を用いず、小数値(小数位相εの差分Δε)のみを用いる演算でも、位相差変化量Δφe(即ち周波数差)は全ての場合で0である。従って、整数位相算出部20においてカウントアップ動作に係るカウンタを停止しても周波数ロック動作を維持することができる。
【0036】
よって、デジタルPLL101において消費電力の大きいカウンタの消費電力を削減することが可能となるため、デジタルPLL101全体の消費電力を削減することが可能となる。
さらに、デジタルPLL101における位相差算出部41は、周波数差と等価である位相差変化量Δφeを積算することにより位相差φeを算出しているため、本デジタルPLL101が、フィードバックループ内に発振器10により1つの極のみを持つ「タイプ1」の構成であり、ロック状態での位相差φeが|φe|>1となる値に収束するような場合でも、整数位相算出部20の動作を停止可能とできる。
【0037】
以上、本発明の実施の形態について説明したが、本発明のデジタルPLLは、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
【符号の説明】
【0038】
100,101…PLL、
10…発振器、20…整数位相算出部、30…小数位相算出部、
40,41…位相差算出部、50,51…位相差変化量モニタ部、60…発振器制御部、
201,401,403,406,411,413,416,417,501…演算器、
202,203,302,402,405,407,412,414,418,502…フリップフロップ、
301…遅延セル、303…信号処理部、404,415…セレクタ、503…絶対値算出部、504…比較器、601…デジタルループフィルタ、602…入力信号生成部

【特許請求の範囲】
【請求項1】
発振器と、
前記発振器の出力信号の位相の整数位相をデジタル値で算出する整数位相算出部と、
前記発振器の出力信号の位相の小数位相をデジタル値で算出する小数位相算出部と、
前記整数位相および前記小数位相に基づいて、前記発振器出力の位相と基準信号位相との位相差を算出する位相差算出部と、
前記位相差の変化量をモニタする位相差変化量モニタ部と、を有し、前記位相差に基づき前記発振器の周波数を制御するデジタルPLLであって、
前記位相差の変化量が前記発振器の1周期分の位相未満となった場合、前記位相差変化量モニタ部が出力する制御信号により、前記整数位相算出部の動作を停止することを特徴とするデジタルPLL。
【請求項2】
デジタルループフィルタをさらに有し、
前記デジタルループフィルタには前記位相差が入力され、
前記発振器は、デジタル値で周波数が制御されるDCOで構成され、前記デジタルループフィルタが出力するデジタル制御信号により、周波数が制御されることを特徴とする請求項1に記載のデジタルPLL。
【請求項3】
デジタルループフィルタをさらに有し、
前記デジタルループフィルタには前記位相差が入力され、
前記発振器は、アナログ値で周波数が制御されるVCOで構成され、前記デジタルループフィルタの出力に基づいてデジタルアナログ変換されたアナログ制御信号により、周波数が制御されることを特徴とする請求項1に記載のデジタルPLL。
【請求項4】
前記位相差算出部は、前記基準信号位相を、発振器の出力周波数を設定する分周比を積算することにより算出し、前記位相差を算出することを特徴とする請求項1から3に記載のデジタルPLL。
【請求項5】
前記位相差算出部は、前記位相差の整数部を、前記位相差変化量モニタ部が出力する制御信号に基づいて、前記制御信号が入力される前の値に固定し、位相差の小数値のみを更新することを特徴とする請求項4に記載のデジタルPLL。
【請求項6】
前記位相差算出部は、前記整数位相および前記小数位相の変化量を算出した後、前記発振器の出力周波数を設定する分周比との差から得られる周波数差を算出し、前記周波数差を前記位相差変化量モニタ部に出力するとともに、前記周波数差を積算することにより、前記位相差を算出することを特徴とする請求項1から3に記載のデジタルPLL。
【請求項7】
前記位相差算出部は、前記位相差変化量モニタ部が出力する制御信号に基づいて、前記分周比のうち小数部のみが入力され、前記分周比の整数部の代わりに0が入力されることを特徴とする請求項6に記載のデジタルPLL。

【図1】
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【図2】
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【図3】
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【図4】
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【図5】
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【図6】
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【図7】
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【図8】
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【図9】
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【図10】
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【図11】
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【公開番号】特開2011−229028(P2011−229028A)
【公開日】平成23年11月10日(2011.11.10)
【国際特許分類】
【出願番号】特願2010−98210(P2010−98210)
【出願日】平成22年4月21日(2010.4.21)
【出願人】(000004237)日本電気株式会社 (19,215)
【Fターム(参考)】