半導体集積回路
【課題】回路規模を増大させることなく、高速テストを実施することが可能な半導体集積回路を提供する。
【解決手段】本発明にかかる半導体集積回路は、複数のメモリセルによって構成されるメモリセル部２２と、メモリセルへのデータの書き込み及び読み出しを制御する制御部と、クロックＣＬＫに応じて制御部へ入力されるパルス信号を生成するパルス信号生成部と、を備える。そして、パルス信号生成部は、ワンショットパルス生成回路２０を有する。ワンショットパルス生成回路２０は、通常動作モード時には、クロックＣＬＫに同期したワンショットパルス信号をパルス信号として生成し、高速動作モード時には、クロックＣＬＫ及びパルス信号に同期した連続したワンショットパルス信号をパルス信号として生成する。
【解決手段】本発明にかかる半導体集積回路は、複数のメモリセルによって構成されるメモリセル部２２と、メモリセルへのデータの書き込み及び読み出しを制御する制御部と、クロックＣＬＫに応じて制御部へ入力されるパルス信号を生成するパルス信号生成部と、を備える。そして、パルス信号生成部は、ワンショットパルス生成回路２０を有する。ワンショットパルス生成回路２０は、通常動作モード時には、クロックＣＬＫに同期したワンショットパルス信号をパルス信号として生成し、高速動作モード時には、クロックＣＬＫ及びパルス信号に同期した連続したワンショットパルス信号をパルス信号として生成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速クロックを生成することが可能な半導体集積回路に関する。
【背景技術】
【０００２】
近年、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等のメモリの故障を検出するためのメモリテストの必要性が増加している。特に、より高品質なメモリテストとして、メモリを高速動作させた場合におけるメモリテスト（以下、単に高速メモリテストと称す）の必要性が増加している。また、コスト削減のため、高速テスターを用いずに、低速テスターを用いてメモリテストを実施することが要求されている。
【０００３】
このような要求に対する解決策として、高速メモリテストを実施可能な半導体装置（半導体集積回路）及びそのテスト方法が特許文献１に開示されている。この半導体装置は、ワード線を選択する行デコーダと、ビット線対を選択する列セレクタと、のうちいずれか一方を外部入力クロックよりも高速に動作させる。そして、従来の半導体装置は、指定されたメモリセルを連続アクセスすることによりメモリテストを実施する。ここで、従来の半導体装置は、当該メモリセルにデータ保持不良（故障）が発生しているか否かを、外部入力クロック信号のクロックに対応させたパターン数を用いて判定する。このとき、外部入力クロック信号のクロックに対応させたパターン数は、実際にメモリテストしたテストパターン数よりも少ない。このように、従来の半導体装置は、当該半導体装置の内部にて高速クロックを生成する。そのため、従来の半導体装置は、低速テスターを用いて高速メモリテストを実施することができる。そのほか、特許文献２〜４にも、高速メモリテストを実施可能な半導体集積回路が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−２２０１４号公報
【特許文献２】特開２００２−１９６０４６号公報
【特許文献３】特許第３０６１９８８号公報
【特許文献４】特許第４１１５６７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ここで特許文献１に記載の半導体集積回路は、列セレクタ及び行デコーダのうちいずれか一方に対して高速クロックを出力する逓倍回路を備える。また、特許文献２〜４に記載の半導体集積回路においても、特許文献１の場合と同様に、高速クロックを生成するために、ＶＣＯを有するクロック生成回路及びＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）のいずれかを備える。
【０００６】
したがって、従来技術の半導体集積回路では、回路規模が増大するという問題があった。また、１チップ上に複数のメモリが搭載されている場合、従来技術の半導体集積回路では、各メモリに対してそれぞれ逓倍回路の設定が必要となる。そのため、メモリテストの複雑化に応じてテストコストが増加するという問題があった。
【課題を解決するための手段】
【０００７】
本発明にかかる半導体集積回路は、複数のメモリセルによって構成されるメモリセル部と、メモリセルへのデータの書き込み及び読み出しを制御する制御部と、外部クロックに応じて前記制御部へ入力されるパルス信号を生成するパルス信号生成部と、を備え、前記パルス信号生成部は、ワンショットパルス生成回路を有し、当該ワンショットパルス生成回路は、通常動作モード時には、前記外部クロックに同期したワンショットパルス信号をパルス信号として生成し、高速動作モード時には、前記外部クロック及び前記パルス信号に同期した連続したワンショットパルス信号をパルス信号として生成する。
【０００８】
上述のような回路構成により、回路規模を増大させることなく、高速クロックを生成することが可能である。
【発明の効果】
【０００９】
本発明により、回路規模を増大させることなく、高速クロックを生成することが可能な半導体集積回路を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施の形態１にかかる半導体集積回路及びその周辺回路を示す図である。
【図２】本発明の実施の形態１にかかる半導体集積回路及びその周辺回路の動作を示すタイミングチャートである。
【図３】本発明の実施の形態１にかかる半導体集積回路を示す図である。
【図４】本発明の実施の形態１にかかる半導体集積回路を示す図である。
【図５】本発明の実施の形態１にかかる半導体集積回路の通常動作モード時におけるタイミングチャートである。
【図６】本発明の実施の形態１にかかる半導体集積回路の高速動作モード時におけるタイミングチャートである。
【図７】本発明の実施の形態２にかかる半導体集積回路及びその周辺回路を示す図である。
【図８】本発明の実施の形態２にかかる半導体集積回路及びその周辺回路の動作を示すタイミングチャートである。
【図９】本発明の実施の形態２にかかる半導体集積回路及びその周辺回路の動作を示すタイミングチャートである。
【図１０】従来技術の半導体集積回路である。
【発明を実施するための形態】
【００１１】
以下では、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。説明の明確化のため、必要に応じて重複説明は省略される。
【００１２】
実施の形態１
図１に本発明の実施の形態１にかかるメモリ（半導体集積回路）１０及びその周辺回路を示す。図１に示す回路は、メモリ１０と、パターン生成回路１１と、比較回路１２と、遅延制御回路１３と、を備える。
【００１３】
パターン生成回路１１において、外部クロックＥＸＣＬＫと、モード切替信号ＣＫＧＥＮと、テスト切替信号ＢＩＳＴＭと、が入力される。外部クロックＥＸＣＬＫは、外部から供給されるクロック信号である。モード切替信号ＣＫＧＥＮは、メモリ１０を高速動作させるモード（以下、単に高速動作モードと称す）と、メモリ１０を通常動作させるモード（以下、単に通常動作モードと称す）と、のうちいずれかのモードに切り替えるための信号である。テスト切替ＢＩＳＴＭは、例えば、メモリ１０のテスト内容を切り替えるための信号である。なお、モード切替信号ＣＫＧＥＮは、メモリ１０及び比較回路１２にも入力される。
【００１４】
パターン生成回路１１は、ＳＴＡＲＴ信号と、ＭＯＤＥ信号と、ＡＤＤＲＥＳＳ信号と、ＤＡＴＡ信号と、をメモリ１０に対して出力する。なお、ＳＴＡＲＴ信号は、メモリ１０のクロック信号として用いられる。ＭＯＤＥ信号は、メモリ１０において、データの読み出し動作をするモード（以下、単にリードモードと称す）と、データの書き込み動作をするモード（以下、単にライトモードと称す）と、のうちいずれかモードに切り替えるための信号である。ＡＤＤＲＥＳＳ信号は、メモリ１０に含まれるメモリセル群（後述）のうち、データの読み出し又は書き込み対象となるメモリセルを選択するための信号である。ＤＡＴＡ信号は、ＡＤＤＲＥＳＳ信号によって選択されたメモリセルに書き込むためのデータである。なお、パターン生成回路１１は、さらに期待値データを比較回路１２に対して出力する。
【００１５】
メモリ１０は、内部クロックＣＬＫＳを、遅延制御回路１３を介してパターン生成回路１１と比較回路１２と後段の外部回路（不図示）とに対して出力する。遅延制御回路１３は、制御信号ＣＣＮＴに基づいて内部クロックＣＬＫＳに付加する遅延値を調整する。パターン生成回路１１及び比較回路１２は、遅延調整された内部クロックＣＬＫＳに同期して動作する。それにより、メモリ１０、パターン生成回路１１及び比較回路１２は、それぞれ同一タイミングで変化する内部クロックＣＬＫＳに同期して正常に動作することが可能となる。
【００１６】
なお、通常動作モードでは、内部クロックＣＬＫＳは、外部クロックＥＸＣＬＫと同一周期のパルスを形成する。一方、高速動作モードでは、内部クロックＣＬＫＳは、外部クロックＥＸＣＬＫの一周期内に複数のパルスを形成する。
【００１７】
また、メモリ１０は、リードモードにおいて、読み出しデータを比較回路１２に対して出力する。メモリテストを実施する場合には、比較回路１２は、メモリ１０からの読み出しデータと、パターン生成回路１１からの期待値データと、を比較する。そして、比較回路１２は、両データが一致する場合には正常動作であると判定し、判定結果を出力する。一方、比較回路１２は、両データが一致しない場合には異常動作であると判定し、判定結果を出力する。通常動作の場合には、比較回路１２は、例えば、メモリ１０からの読み出しデータをそのまま出力する。
【００１８】
メモリ１０に対して高速メモリテストを実施した場合の例を図２のタイミングチャートを用いて説明する。なお、本実施の形態では、モード切替信号ＣＫＧＥＮがロウレベルの場合、通常動作モードを示す。一方、モード切替信号ＣＫＧＥＮがハイレベルの場合、高速動作モードを示す。図１に示す回路は、図２に示すように、まず通常動作モードにて初期設定を行う。その後、高速動作モードにてメモリ１０に対してデータの書き込み又は読み出し動作を行う。その後、通常動作モードにてメモリ１０から読み出されたデータと期待値データとを比較する。
【００１９】
図２に示すように、パターン生成回路１１は、モード切替信号ＣＫＧＥＮがロウレベルの場合には、外部クロックＥＸＣＬＫに同期したＳＴＡＲＴ信号を生成する。一方、パターン生成回路１１は、モード切替信号ＣＫＧＥＮがハイレベルの場合には、一度外部クロックＥＸＣＬＫに同期してＳＴＡＲＴ信号を立ち上げた後は、モード切替信号ＣＫＧＥＮがロウレベルに切り替わるまで、ＳＴＡＲＴ信号をハイレベルに維持する。この期間中、メモリ１０は、複数のパルスによって形成される内部クロックＣＬＫＳを生成する。
【００２０】
このように、本実施の形態にかかるメモリ１０は、メモリ１０の内部にて生成されるクロックによって高速動作が可能である。そのため、本実施の形態にかかるメモリ１０では、低速テスターを用いて高速メモリテストを実施することが可能である。
【００２１】
次に、本実施の形態にかかるメモリ１０の詳細について、図３を用いて説明する。メモリ１０は、パルス信号生成回路３６と、メモリセル部２２と、行デコーダ２３と、列セレクタ２４と、入出力回路２５と、セレクタ２６と、ＡＮＤ論理ゲート(以下、単にＡＮＤと称す)２７と、を備える。また、パルス信号生成回路３６は、ワンショットパルス生成回路２０と、タイミング調整回路２１と、を有する。なお、行デコーダ２３と、列セレクタ２４と、入出力回路２５と、によりメモリセルへのデータの書き込み及び読み出しを制御する制御部を構成する。また、制御部とメモリセル部２２とにより内部回路を構成する。また、パルス信号生成回路３６と、セレクタ２６と、ＡＮＤ２７とによりパルス信号生成部を構成する。
【００２２】
まず、メモリ１０の回路構成について説明する。クロック入力端子ＣＬＫは、セレクタ２６の一方の入力端子と、ＡＮＤ２７の一方の入力端子と、に接続される。ＡＮＤ２７の他方の入力端子は、タイミング調整回路２１の出力端子に接続される。ＡＮＤ２７の出力端子は、セレクタ２６の他方の入力端子に接続される。セレクタ２６の出力端子は、クロック出力端子ＣＬＫＳ及びワンショットパルス生成回路２０の一方の入力端子に接続される。モード切替端子ＣＫＧＥＮは、セレクタ２６の切替制御端子に接続される。
【００２３】
なお、クロック入力端子ＣＬＫには、パターン生成回路１１からのＳＴＡＲＴ信号が供給される。モード切替端子ＣＫＧＥＮには、パターン生成回路１１からのモード切替信号ＣＫＧＥＮが供給される。ＡＤＤＲＥＳＳ端子には、パターン生成回路１１からのＡＤＤＲＥＳＳ信号が供給される。ＭＯＤＥ端子には、パターン生成回路１１からのＭＯＤＥ信号が供給される。クロック出力端子ＣＬＫＳは、内部クロックＣＬＫＳを出力する端子であって、遅延制御回路１３に接続される。
【００２４】
ワンショットパルス生成回路２０の出力端子は、タイミング調整回路２１と、行デコーダ２３と、列セレクタ２４と、入出力回路２５と、のそれぞれのクロック入力端子に接続される。タイミング調整回路２１の出力端子は、ＡＮＤ２７の他方の入力端子に加え、さらにワンショットパルス生成回路２０の他方の入力端子に接続される。
【００２５】
メモリセル部２２は、記憶素子であるメモリセルが行列状に複数配置して構成される。メモリセル部２２と行デコーダ２３との間には、行方向（図３の紙面の横方向）に並列に複数のワード線が配線される。メモリセル部２２と列セレクタ２４との間には、列方向（図３の紙面の縦方向）に並列に複数のビット線対が配線される。また、列セレクタ２４と、データ出力端子Ｑ及びデータ入力端子ＤＡＴＡとは、入出力回路２５を介して互いに接続されている。
【００２６】
なお、図示していないが、ＡＤＤＲＥＳＳ端子は、行デコーダ２３及び列セレクタ２４に接続される。ＭＯＤＥ端子は、例えば、入出力回路２５に接続される。また、データ入力端子ＤＡＴＡには、パターン生成回路１１（図１）からのＤＡＴＡ信号が供給される。データ出力端子Ｑは、読み出しデータを出力する端子であって、比較回路１２（図１）に接続される。
【００２７】
次に、図３に示す回路の動作について説明する。
【００２８】
セレクタ２６は、モード切替信号ＣＫＧＥＮに基づいて、ＳＴＡＲＴ信号（ＣＬＫ端子に供給される信号）と、ＳＴＡＲＴ信号及びフィードバック信号（パルス信号に遅延を与えた信号）ＦＢの論理積と、のうちいずれか一方を選択し、ワンショットパルス生成回路２０及びクロック出力端子ＣＬＫＳに対して出力する。より具体的には、セレクタ２６は、通常動作モードの場合にＳＴＡＲＴ信号を出力する。また、セレクタ２６は、高速動作モードの場合にＳＴＡＲＴ信号及びフィードバック信号ＦＢの論理積を出力する。なお、以下の説明では、セレクタ２６が出力する信号を、内部クロックＣＬＫＳと称す。
【００２９】
ワンショットパルス生成回路２０は、内部クロックＣＬＫＳに同期したワンショットパルス信号（パルス信号）ＩＣＬＫを生成する。より具体的には、ワンショットパルス生成回路２０は、通常動作モードの場合には、ＳＴＡＲＴ信号に同期したワンショットパルス信号ＩＣＬＫを生成する。また、ワンショットパルス生成回路２０は、高速動作モードの場合には、ＳＴＡＲＴ信号及びフィードバック信号ＦＢに同期した連続したワンショットパルス信号ＩＣＬＫを生成する。そして、ワンショットパルス生成回路２０は、ワンショットパルス信号ＩＣＬＫを、タイミング調整回路２１と、行デコーダ２３と、列セレクタ２４と、入出力回路２５と、に対して出力する。
【００３０】
タイミング調整回路２１は、ワンショットパルス信号ＩＣＬＫに基づいてフィードバック信号ＦＢを生成する。
【００３１】
制御部とメモリセル部２２からなる内部回路は、ワンショットパルス信号ＩＣＬＫに同期して動作する。より具体的には、内部回路は、通常動作モードの場合には、ＳＴＡＲＴ信号と同じ周波数のワンショットパルス信号ＩＣＬＫに同期して動作する。また、内部回路は、高速動作モードの場合には、高速周波数のワンショットパルス信号ＩＣＬＫに同期して動作する。
【００３２】
なお、メモリ１０では、ＭＯＤＥ信号よってリードモード及びライトモードのうちいずれか一方のモードに切り替えられる。また、メモリ１０では、メモリセル部２２を構成するメモリセルのうち、データの読み出し又は書き込み対象となるメモリセルがＡＤＤＲＥＳＳ信号によって選択される。
【００３３】
より具体的には、行デコーダ２３は、ＡＤＤＲＥＳＳ信号に基づいて複数のワード線のうちいずれかのワード線を選択する。列セレクタ２４は、ＡＤＤＲＥＳＳ信号に基づいて複数のビット線対のうちいずれかのビット線対を選択する。それにより、メモリセル部２２に配置された複数のメモリセルのうち、データの読み出し又は書き込み対象となるメモリセルが選択される。
【００３４】
メモリセル部２２は、リードモードにおいて、選択されたメモリセルから読み出されたデータを、列セレクタ２４及び入出力回路２５を介して、データ出力端子Ｑに向けて出力する。一方、メモリセル部２２は、ライトモードにおいて、データ入力端子ＤＡＴＡからの書き込みデータを入出力回路２５及び列セレクタ２４を介して、選択されたメモリセルに対して入力する。
【００３５】
それにより、リードモードでは、選択されたメモリセルに記憶されているデータがデータ出力端子Ｑから読み出される。一方、ライトモードでは、選択されたメモリセルに対してデータ入力端子ＤＡＴＡからの書き込みデータが書き込まれる。なお、行デコーダ２３、列セレクタ２４及び入出力回路２５は、ワンショットパルス信号ＩＣＬＫに同期して動作する。
【００３６】
図４は、図３に示すメモリ１０の回路構成をさらに詳細に示した図である。タイミング調整回路２１は、パルス幅調整回路３０と、動作完了信号生成回路３１と、ＮＡＮＤ論理ゲート（以下、単にＮＡＮＤと称す）３２と、を有する。ワンショットパルス生成回路２０は、ラッチ回路３３と、ＡＮＤ３４と、インバータ（以下、単にＩＮＶと称す）３５と、を有する。ラッチ回路３３は、例えばＲＳラッチ回路（セットリセットフリップフロップ）である。
【００３７】
セレクタ２６の出力端子は、ワンショットパルス生成回路２０の一方の入力端子を介して、ＩＮＶ３５の入力端子及びＡＮＤ３４の一方の入力端子に接続される。ＩＮＶ３５の出力端子は、ＡＮＤ３４の他方の入力端子に接続される。ＡＮＤ３４の出力端子は、ラッチ回路３３のＳ端子（セット端子）に接続される。ラッチ回路３３の端子Ｑ（出力端子）は、ワンショットパルス生成回路２０の出力端子を介して、タイミング調整回路２１と、行デコーダ２３と、列セレクタ２４と、入出力回路２５と、のそれぞれのクロック入力端子に接続される。また、ラッチ回路３３の端子Ｑは、ワンショットパルス生成回路２０の出力端子及びタイミング調整回路２１の入力端子を介して、パルス幅調整回路３０の入力端子と、動作完了信号生成回路３１の入力端子と、に接続される。パルス幅調整回路３０の出力端子は、ＮＡＮＤ３２の一方の入力端子に接続される。動作完了信号生成回路３１の出力端子は、ＮＡＮＤ３２の他方の入力端子に接続される。ＮＡＮＤ３２の出力端子は、タイミング調整回路２１の出力端子を介して、ＡＮＤ２７の他方の入力端子に接続されるとともに、さらにワンショットパルス生成回路２０の他方の入力端子を介して、ラッチ回路３３のＲ端子（リセット端子）に接続される。
【００３８】
ラッチ回路３３のＲ端子には、フィードバック信号ＦＢの反転信号が入力される。ラッチ回路３３のＳ端子（セット端子）には、内部クロックＣＬＫＳの立ち上がりエッジに同期したパルス信号が入力される。そして、ラッチ回路３３は、ワンショットパルス信号ＩＣＬＫをＱ端子から出力する。パルス幅調整回路３０は、ワンショットパルス信号ＩＣＬＫに基づいてパルス幅調整信号を生成する。動作完了信号生成回路３１は、ワンショットパルス信号ＩＣＬＫに基づいて動作完了信号を生成する。ＮＡＮＤ３２は、パルス幅調整信号と動作完了信号とを入力して、フィードバック信号ＦＢを出力する。その他の回路構成は、図３に示す回路と同様であるため、説明を省略する。
【００３９】
ここで、ワンショットパルス信号ＩＣＬＫの検出エッジと、それに基づいて生成されるパルス幅調整信号の検出エッジと、の間の経過時間は、ワンショットパルス信号ＩＣＬＫが内部回路にアクセスするために必要な時間（アクセス時間）に相当する。
【００４０】
つまり、パルス幅調整回路３０は、例えば、内部回路のレプリカを備えることによりアクセス時間を検出し、パルス幅調整信号を生成する。あるいはパルス幅調整回路３０は、内部回路から検出されるアクセス時間を受けてパルス幅調整信号を生成する。あるいはパルス幅調整回路３０は、予め設定された所定のアクセス時間経過後、パルス幅調整信号を生成する。このパルス幅調整信号により、ワンショットパルス信号ＩＣＬＫのパルス幅が調整される。
【００４１】
また、高速動作モードにおいて、ワンショットパルス信号ＩＣＬＫの検出エッジから、次のサイクルの検出エッジまでの時間は、内部回路の動作開始から動作完了までの時間に相当する。言い換えると、高速動作モードにおいて、ワンショットパルス信号ＩＣＬＫの検出エッジと、それに基づいて生成される動作完了信号の検出エッジと、の間の経過時間は、内部回路の動作開始から動作完了までの時間に相当する。
【００４２】
なお、内部回路の動作開始とは、例えば、ワンショットパルス信号ＩＣＬＫが立ち上がった時刻をいう。また、内部回路の動作完了とは、例えば、当該ワンショットパルス信号ＩＣＬＫに基づいて、選択されたメモリセルからデータが読み出された時刻をいう。換言すると、当該ワンショットパルス信号ＩＣＬＫに基づいて動作した制御部によるメモリセルへのデータの書き込み及び読み出しが完了した時刻をいう。
【００４３】
つまり、動作完了信号生成回路３１は、例えば、内部回路のレプリカを備えることにより内部回路の動作完了時刻を検出し、動作完了信号を生成する。あるいは動作完了信号生成回路３１は、内部回路から検出される動作完了時刻を受けて動作完了信号を生成する。あるいは動作完了信号生成回路３１は、予め設定された所定の時間経過後、動作完了信号を生成する。この動作完了信号により、高速動作モードにおけるワンショットパルス信号ＩＣＬＫの周波数が決定される。なお、タイミング調整回路２１では、ＮＡＮＤ３２がパルス幅調整信号と動作完了信号と基づいたフィードバック信号ＦＢを生成する。
【００４４】
通常動作モードの場合、ラッチ回路３３のＲ端子には、フィードバック信号ＦＢの反転信号が入力される。また、ラッチ回路３３のＳ端子には、ＳＴＡＲＴ信号が内部クロックＣＬＫＳとして入力される。一方、高速動作モードの場合、ラッチ回路３３のＲ端子には、フィードバック信号ＦＢの反転信号が入力される。また、ラッチ回路３３のＳ端子には、フィードバック信号ＦＢ及びＳＴＡＲＴ信号の論理積が内部クロックＣＬＫＳとして入力される。
【００４５】
ワンショットパルス生成回路２０及びタイミング調整回路２１の動作について図５及び図６を用いてさらに詳細に説明する。図５は、ワンショットパルス生成回路２０及びタイミング調整回路２１の通常動作モード時におけるタイミングチャートである。図６は、ワンショットパルス生成回路２０及びタイミング調整回路２１の高速動作モード時におけるタイミングチャートである。
【００４６】
まず、ワンショットパルス生成回路２０及びタイミング調整回路２１の通常動作モード時における動作について図５を用いて説明する。なお、以下の説明では、ＳＴＡＲＴ信号（ＣＬＫ端子に供給される信号）をクロックＣＬＫと称す。また、ワンショットパルス信号ＩＣＬＫの初期状態はロウレベルであって、フィードバック信号ＦＢの初期状態はハイレベルである場合を例に説明する。
【００４７】
セレクタ２６は、クロックＣＬＫを選択して内部クロックＣＬＫＳとして出力する。そのため、クロックＣＬＫが立ち上がると、内部クロックＣＬＫＳも立ち上がる。ワンショットパルス生成回路２０は、内部クロックＣＬＫＳの立ち上がりに同期してワンショットパルス信号ＩＣＬＫを立ち上げる（時刻Ｔ０）。
【００４８】
タイミング調整回路２１は、時刻Ｔ０において、ワンショットパルス信号ＩＣＬＫの立ち上がりエッジを検出した後、内部回路のアクセス時間に相当する時間の経過後、フィードバック信号ＦＢを立ち下げる（時刻Ｔａ）。ワンショットパルス生成回路２０は、時刻Ｔａにおけるフィードバック信号ＦＢの立ち下がりに同期して、ワンショットパルス信号ＩＣＬＫを立ち下げる（時刻Ｔｂ）。その後、タイミング調整回路２１は、時刻Ｔｂにおけるワンショットパルス信号ＩＣＬＫの立ち下がりを受けて、フィードバック信号ＦＢを立ち上げる（時刻Ｔｃ）。なお、タイミング調整回路２１は、時刻Ｔ０にてワンショットパルス信号ＩＣＬＫが立ち上がってから、内部回路の動作開始から動作完了までに相当する時間の経過後、時刻Ｔｃにてフィードバック信号ＦＢを立ち上げている。
【００４９】
つまり、時刻Ｔｃから次のクロックＣＬＫの立ち上がり（時刻Ｔ２）までの間、フィードバック信号ＦＢ及びワンショットパルス信号ＩＣＬＫは、いずれも初期状態を示す。このように、ワンショットパルス生成回路２０は、クロックＣＬＫの立ち上がりに同期したワンショットパルス信号ＩＣＬＫを生成する。つまり、ワンショットパルス生成回路２０は、クロックＣＬＫと同じ周波数のワンショットパルス信号ＩＣＬＫを生成する。
【００５０】
なお、時刻Ｔ０〜Ｔ１の期間が、内部回路の動作開始から動作完了までに要する時間である。つまり、時刻Ｔ０〜Ｔ１の時間が、内部回路の最高動作周期を示す。したがって、ワンショットパルス信号ＩＣＬＫの１周期当たりの時間が時刻Ｔ０〜Ｔ１の時間となるように調整することにより、メモリテストに要する時間を短縮することができる。同時に、より高品質なメモリテストとしての、高速メモリテストの実施が可能となる。
【００５１】
なお、図１０に示す従来技術の回路の場合も、図５に示す動作と同様の動作を示す。図１０に示す回路は、図３に示す回路と比較して、セレクタ２６及びＡＮＤ２７を有しない。つまり、図１０に示す回路は、クロックＣＬＫの立ち上がりエッジに同期したパルス信号のみがワンショットパルス生成回路２０に入力される。その他の回路構成については、図４に示す回路と同様であるため説明を省略する。
【００５２】
次に、ワンショットパルス生成回路２０及びタイミング調整回路２１の高速動作モード時における動作について図６を用いて説明する。なお、以下の説明では、ＳＴＡＲＴ信号（ＣＬＫ端子に供給される信号）をクロックＣＬＫと称す。また、ワンショットパルス信号ＩＣＬＫの初期状態はロウレベルであって、フィードバック信号ＦＢの初期状態はハイレベルである場合を例に説明する。
【００５３】
セレクタ２６は、クロックＣＬＫ及びフィードバック信号ＦＢの論理積を選択して内部クロックＣＬＫＳとして出力する。なお、クロックＣＬＫは、高速のモードの場合、一度立ち上がった後はモードが切り替わるまでハイレベルの状態を維持する。したがって、セレクタ２６は、クロックＣＬＫの立ち上がりエッジと、フィードバック信号ＦＢの立ち上がりエッジ（動作完了信号の検出エッジに相当）と、を検出エッジ（立ち上がりエッジ）とする内部クロックＣＬＫＳを出力する。
【００５４】
ワンショットパルス生成回路２０は、時刻Ｔ０において、内部クロックＣＬＫＳの立ち上がりに同期してワンショットパルス信号ＩＣＬＫを立ち上げる。なお、時刻Ｔ０における内部クロックＣＬＫＳの立ち上がりは、クロックＣＬＫの立ち上がりによるものである。
【００５５】
タイミング調整回路２１は、時刻Ｔ０において、ワンショットパルス信号ＩＣＬＫの立ち上がりエッジを検出した後、内部回路のアクセス時間に相当する時間の経過後、フィードバック信号ＦＢを立ち下げる（時刻Ｔａ）。それにより、内部クロックＣＬＫＳは立ち下がる（時刻Ｔｂ）。さらに、ワンショットパルス生成回路２０は、時刻Ｔａにおけるフィードバック信号ＦＢの立ち下がりに同期して、ワンショットパルス信号ＩＣＬＫを立ち下げる（時刻Ｔｂ）。その後、タイミング調整回路２１は、時刻Ｔｂにおけるワンショットパルス信号ＩＣＬＫの立ち下がりを受けて、フィードバック信号ＦＢを立ち上げる（時刻Ｔｃ）。なお、タイミング調整回路２１は、時刻Ｔ０にてワンショットパルス信号ＩＣＬＫが立ち上がってから、内部回路の動作開始から動作完了までに相当する時間の経過後、時刻Ｔｃにてフィードバック信号ＦＢを立ち上げている。
【００５６】
なお、高速動作モードでは、前述のようにクロックＣＬＫはハイレベルの状態を維持する。そのため、ワンショットパルス生成回路２０は、時刻Ｔｃにおいて、フィードバック信号ＦＢが立ち上がると、それに同期してワンショットパルス信号ＩＣＬＫを立ち上げる（時刻Ｔ１）。
【００５７】
タイミング調整回路２１は、時刻Ｔ１において、ワンショットパルス信号ＩＣＬＫの立ち上がりエッジを検出した後、内部回路のアクセス時間に相当する時間の経過後、フィードバック信号ＦＢを立ち下げる（時刻Ｔｄ）。それにより、内部クロックＣＬＫＳは立ち下がる（時刻Ｔｅ）。さらに、ワンショットパルス生成回路２０は、時刻Ｔｄにおけるフィードバック信号ＦＢの立ち下がりに同期して、ワンショットパルス信号ＩＣＬＫを立ち下げる（時刻Ｔｅ）。その後、タイミング調整回路２１は、時刻Ｔｅにおけるワンショットパルス信号ＩＣＬＫの立ち下がりを受けて、フィードバック信号ＦＢを立ち上げる（時刻Ｔｆ）。なお、タイミング調整回路２１は、時刻Ｔ１にてワンショットパルス信号ＩＣＬＫが立ち上がってから、内部回路の動作開始から動作完了までに相当する時間の経過後、時刻Ｔｆにてフィードバック信号ＦＢを立ち上げている。クロックＣＬＫがハイレベルの間、このような動作が繰り返される。
【００５８】
このように、ワンショットパルス生成回路２０は、高速動作モードにおいて、クロックＣＬＫの立ち上がりエッジと、フィードバック信号ＦＢの立ち上がりエッジ（動作完了信号の検出エッジに相当）と、に同期したワンショットパルス信号ＩＣＬＫを生成する。
【００５９】
なお、時刻Ｔ０〜Ｔ１の期間が、内部回路の動作開始から動作完了までに要する時間である。つまり、時刻Ｔ０〜Ｔ１の時間が、内部回路の最高動作周期を示す。ここで、ワンショットパルス生成回路２０は、上述のようにタイミング調整回路２１からの動作完了信号に同期したワンショットパルス信号ＩＣＬＫを生成する。したがって、ワンショットパルス生成回路２０は、内部回路の最高動作周期に相当する周期のワンショットパルス信号ＩＣＬＫを生成することができる。
【００６０】
このような回路構成により、本実施の形態にかかる半導体集積回路（メモリ１０）は、高速動作モードの場合において、内部回路の高速動作周期に相当する周期のワンショットパルス信号ＩＣＬＫを自動的に生成することができる。それにより、本実施の形態にかかる半導体集積回路は、ワンショットパルス信号ＩＣＬＫの検出エッジ（例えば、立ち上がりエッジ）毎に、データの読み出し又は書き込み対象となるメモリセルを選択し、当該メモリセルに対してデータの読み出し又は書き込みを行うことができる。したがって、本実施の形態にかかる半導体集積回路は、メモリテストに要する時間を短縮することができる。同時に、本実施の形態にかかる半導体集積回路は、より高品質なメモリテストとしての高速メモリテストを実施することができる。
【００６１】
なお、図３に示すようなパルス信号生成回路３６は、半導体記憶装置に一般的に設けられている。つまり、本実施の形態にかかる半導体集積回路は、従来から備わっている回路を用いて、高速なワンショットパルス信号ＩＣＬＫを生成することができる。そのため、本実施の形態にかかる半導体集積回路は、ＰＬＬ等の大規模回路を用いる必要がなく、回路規模の増大を抑制することができる。
【００６２】
実施の形態２
図７に本発明の実施の形態２にかかるメモリ（半導体集積回路）１０及びその周辺回路を示す。図７に示す回路は、図１に示す回路と比較して、遅延制御回路１３の代わりに遅延制御回路１４を備える。また、図７に示す回路ではパターン生成回路１１がメモリ１０に対してさらにＮＯＰ信号を出力する。なお、ＮＯＰ信号は、メモリ１０をＮＯＰモードにするか否かを切り替えるための信号である。遅延制御回路１３は、入力された信号に遅延値を付加して出力する機能に加え、分周機能も有する。
【００６３】
ＮＯＰモードでは、メモリ１０はデータの読み出し又は書き込み動作を行わず、ワンショットパルス生成回路２０においてワンショットパルス信号ＩＣＬＫの生成のみを行う。同時に、メモリ１０はワンショットパルス信号ＩＣＬＫと同一周波数の内部クロックＣＬＫＳを生成する。メモリ１０は、内部クロックＣＬＫＳを、遅延制御回路１４を介してパターン生成回路１１及び比較回路１２に対して出力する。
【００６４】
これにより、図７に示す回路は、メモリ１０内部に設けられた周辺回路（不図示）、パターン生成回路１１及び比較回路１２に対して、高速動作の確認を行うことができる。つまり、本実施の形態にかかるメモリ１０は、メモリ１０内部に設けられた周辺回路、パターン生成回路１１及び比較回路１２に対して、高速動作の確認を行うためのワンショットパルス信号ＩＣＬＫを生成することができる。本実施の形態にかかるワンショットパルス生成回路２０は、実施の形態１の場合と同様に、ＮＯＰモードにおいて、通常動作モード及び高速動作モードのそれぞれに応じたワンショットパルス信号ＩＣＬＫを生成する。その他の回路構成については、実施の形態１の場合と同様であるため、説明を省略する。
【００６５】
図８は、遅延制御回路１４の動作を示すタイミングチャートである。なお、図８では、遅延制御回路１４の遅延値制御機能について説明する。上述のように、遅延制御回路１４は、内部クロックＣＬＫＳに遅延値を付加して、パターン生成回路１１及び比較回路１２に対して出力する。
【００６６】
仮に、遅延制御回路１４が内部クロックＣＬＫＳに遅延値を付加しない場合、図８に示すように、パターン生成回路１１及び比較回路１２に入力される内部クロックＣＬＫＳ（Ｓ１）の検出エッジと、メモリ１０における内部クロックＣＬＫＳ（Ｓ０）の検出エッジと、の間にずれが生じる。一方、遅延制御回路１４が内部クロックＣＬＫＳに遅延値を付加した場合、図８に示すように、パターン生成回路１１及び比較回路１２に入力される内部クロックＣＬＫＳ（Ｓ２）の検出エッジと、メモリ１０における内部クロックＣＬＫＳ（Ｓ０）の検出エッジと、が一致する。それにより、メモリ１０、パターン生成回路１１及び比較回路１２は、それぞれ同一タイミングで変化する内部クロックＣＬＫＳに同期して正常に動作することが可能となる。これは、図１に示す遅延制御回路１３の場合でも同様である。
【００６７】
図９は、図７における遅延制御回路１４の動作を示すタイミングチャートである。なお、図９では、遅延制御回路１４の分周機能について説明する。また、図９では、メモリ１０に設けられた周辺回路、パターン生成回路１１及び比較回路１２に対して高速動作の確認を行う場合について説明する。ここで、内部クロックＣＬＫＳの動作周波数が、要求されている動作周波数よりも大きい場合がある。この場合、遅延制御回路１４は、要求されている動作周波数まで内部クロックＣＬＫＳを分周する。
【００６８】
図９に示すように、メモリ１０における内部クロックＣＬＫＳ（Ｓ０）の動作周波数が２００ＭＨｚ、要求された内部クロックＣＬＫＳ（Ｓ１）の動作周波数が５０ＭＨｚである場合について説明する。この場合、遅延制御回路１４は、メモリ１０における内部クロックＣＬＫＳ（Ｓ０）を４分周する（Ｓ２）。
【００６９】
パターン生成回路１１及び比較回路１２に入力される内部クロックＣＬＫＳに要求される動作周波数は、例えば、ａｔ−ｓｐｅｅｄ時の動作周波数に相当する。それにより、パターン生成回路１１は、ａｔ−ｓｐｅｅｄ時の動作周波数に応じて変化するテストパターンを生成することができる。
【００７０】
以上のように、上記実施の形態にかかる半導体集積回路は、ＰＬＬのような逓倍回路を用いることなく、従来から備わっている回路（パルス信号生成回路３６）を用いて高速なワンショットパルス信号ＩＣＬＫを生成することができる。そのため、上記実施の形態にかかる半導体集積回路は、回路規模を増大させることなく高速メモリテストを実施することが可能である。さらに、上記実施の形態にかかる半導体集積回路は、内部回路の動作周波数に基づいてワンショットパルス信号ＩＣＬＫの周波数を制御するため、当該ワンショットパルス信号ＩＣＬＫを内部回路の最高動作周波数に自動的に調整することが可能である。
【００７１】
これにより、上記実施の形態にかかる半導体集積回路は、低速テスターを用いて高品質のメモリテストを実施することが可能となる。つまり、上記実施の形態にかかる半導体集積回路では、高速テスター装置や高速インターフェースを準備する必要がないため、コストを削減することができる。
【００７２】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。上記実施の形態では、ワンショットパルス生成回路２０がＲＳラッチ回路である場合を例に説明したが、これに限られない。内部クロックＣＬＫＳに基づいてワンショットパルス信号ＩＣＬＫを生成可能な回路構成であれば、適宜変更可能である。
【符号の説明】
【００７３】
１０ メモリ
１１ パターン生成回路
１２ 比較回路
１３ 遅延制御回路
１４ 遅延制御回路
２０ ワンショットパルス生成回路
２１ タイミング調整回路
２２ メモリセル部
２３ 行デコーダ
２４ 列セレクタ
２５ 入出力回路
２６ セレクタ
２７ ＡＮＤ
３０ パルス幅調整回路
３１ 動作完了信号生成回路
３２ ＮＡＮＤ
３３ ラッチ回路
３４ ＡＮＤ
３５ インバータ（ＩＮＶ）
３６ パルス信号生成回路
ＣＬＫ クロック
ＣＬＫＳ 内部クロック
ＦＢ フィードバック信号
ＩＣＬＫ ワンショットパルス信号
【技術分野】
【０００１】
本発明は、高速クロックを生成することが可能な半導体集積回路に関する。
【背景技術】
【０００２】
近年、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等のメモリの故障を検出するためのメモリテストの必要性が増加している。特に、より高品質なメモリテストとして、メモリを高速動作させた場合におけるメモリテスト（以下、単に高速メモリテストと称す）の必要性が増加している。また、コスト削減のため、高速テスターを用いずに、低速テスターを用いてメモリテストを実施することが要求されている。
【０００３】
このような要求に対する解決策として、高速メモリテストを実施可能な半導体装置（半導体集積回路）及びそのテスト方法が特許文献１に開示されている。この半導体装置は、ワード線を選択する行デコーダと、ビット線対を選択する列セレクタと、のうちいずれか一方を外部入力クロックよりも高速に動作させる。そして、従来の半導体装置は、指定されたメモリセルを連続アクセスすることによりメモリテストを実施する。ここで、従来の半導体装置は、当該メモリセルにデータ保持不良（故障）が発生しているか否かを、外部入力クロック信号のクロックに対応させたパターン数を用いて判定する。このとき、外部入力クロック信号のクロックに対応させたパターン数は、実際にメモリテストしたテストパターン数よりも少ない。このように、従来の半導体装置は、当該半導体装置の内部にて高速クロックを生成する。そのため、従来の半導体装置は、低速テスターを用いて高速メモリテストを実施することができる。そのほか、特許文献２〜４にも、高速メモリテストを実施可能な半導体集積回路が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−２２０１４号公報
【特許文献２】特開２００２−１９６０４６号公報
【特許文献３】特許第３０６１９８８号公報
【特許文献４】特許第４１１５６７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ここで特許文献１に記載の半導体集積回路は、列セレクタ及び行デコーダのうちいずれか一方に対して高速クロックを出力する逓倍回路を備える。また、特許文献２〜４に記載の半導体集積回路においても、特許文献１の場合と同様に、高速クロックを生成するために、ＶＣＯを有するクロック生成回路及びＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）のいずれかを備える。
【０００６】
したがって、従来技術の半導体集積回路では、回路規模が増大するという問題があった。また、１チップ上に複数のメモリが搭載されている場合、従来技術の半導体集積回路では、各メモリに対してそれぞれ逓倍回路の設定が必要となる。そのため、メモリテストの複雑化に応じてテストコストが増加するという問題があった。
【課題を解決するための手段】
【０００７】
本発明にかかる半導体集積回路は、複数のメモリセルによって構成されるメモリセル部と、メモリセルへのデータの書き込み及び読み出しを制御する制御部と、外部クロックに応じて前記制御部へ入力されるパルス信号を生成するパルス信号生成部と、を備え、前記パルス信号生成部は、ワンショットパルス生成回路を有し、当該ワンショットパルス生成回路は、通常動作モード時には、前記外部クロックに同期したワンショットパルス信号をパルス信号として生成し、高速動作モード時には、前記外部クロック及び前記パルス信号に同期した連続したワンショットパルス信号をパルス信号として生成する。
【０００８】
上述のような回路構成により、回路規模を増大させることなく、高速クロックを生成することが可能である。
【発明の効果】
【０００９】
本発明により、回路規模を増大させることなく、高速クロックを生成することが可能な半導体集積回路を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施の形態１にかかる半導体集積回路及びその周辺回路を示す図である。
【図２】本発明の実施の形態１にかかる半導体集積回路及びその周辺回路の動作を示すタイミングチャートである。
【図３】本発明の実施の形態１にかかる半導体集積回路を示す図である。
【図４】本発明の実施の形態１にかかる半導体集積回路を示す図である。
【図５】本発明の実施の形態１にかかる半導体集積回路の通常動作モード時におけるタイミングチャートである。
【図６】本発明の実施の形態１にかかる半導体集積回路の高速動作モード時におけるタイミングチャートである。
【図７】本発明の実施の形態２にかかる半導体集積回路及びその周辺回路を示す図である。
【図８】本発明の実施の形態２にかかる半導体集積回路及びその周辺回路の動作を示すタイミングチャートである。
【図９】本発明の実施の形態２にかかる半導体集積回路及びその周辺回路の動作を示すタイミングチャートである。
【図１０】従来技術の半導体集積回路である。
【発明を実施するための形態】
【００１１】
以下では、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。説明の明確化のため、必要に応じて重複説明は省略される。
【００１２】
実施の形態１
図１に本発明の実施の形態１にかかるメモリ（半導体集積回路）１０及びその周辺回路を示す。図１に示す回路は、メモリ１０と、パターン生成回路１１と、比較回路１２と、遅延制御回路１３と、を備える。
【００１３】
パターン生成回路１１において、外部クロックＥＸＣＬＫと、モード切替信号ＣＫＧＥＮと、テスト切替信号ＢＩＳＴＭと、が入力される。外部クロックＥＸＣＬＫは、外部から供給されるクロック信号である。モード切替信号ＣＫＧＥＮは、メモリ１０を高速動作させるモード（以下、単に高速動作モードと称す）と、メモリ１０を通常動作させるモード（以下、単に通常動作モードと称す）と、のうちいずれかのモードに切り替えるための信号である。テスト切替ＢＩＳＴＭは、例えば、メモリ１０のテスト内容を切り替えるための信号である。なお、モード切替信号ＣＫＧＥＮは、メモリ１０及び比較回路１２にも入力される。
【００１４】
パターン生成回路１１は、ＳＴＡＲＴ信号と、ＭＯＤＥ信号と、ＡＤＤＲＥＳＳ信号と、ＤＡＴＡ信号と、をメモリ１０に対して出力する。なお、ＳＴＡＲＴ信号は、メモリ１０のクロック信号として用いられる。ＭＯＤＥ信号は、メモリ１０において、データの読み出し動作をするモード（以下、単にリードモードと称す）と、データの書き込み動作をするモード（以下、単にライトモードと称す）と、のうちいずれかモードに切り替えるための信号である。ＡＤＤＲＥＳＳ信号は、メモリ１０に含まれるメモリセル群（後述）のうち、データの読み出し又は書き込み対象となるメモリセルを選択するための信号である。ＤＡＴＡ信号は、ＡＤＤＲＥＳＳ信号によって選択されたメモリセルに書き込むためのデータである。なお、パターン生成回路１１は、さらに期待値データを比較回路１２に対して出力する。
【００１５】
メモリ１０は、内部クロックＣＬＫＳを、遅延制御回路１３を介してパターン生成回路１１と比較回路１２と後段の外部回路（不図示）とに対して出力する。遅延制御回路１３は、制御信号ＣＣＮＴに基づいて内部クロックＣＬＫＳに付加する遅延値を調整する。パターン生成回路１１及び比較回路１２は、遅延調整された内部クロックＣＬＫＳに同期して動作する。それにより、メモリ１０、パターン生成回路１１及び比較回路１２は、それぞれ同一タイミングで変化する内部クロックＣＬＫＳに同期して正常に動作することが可能となる。
【００１６】
なお、通常動作モードでは、内部クロックＣＬＫＳは、外部クロックＥＸＣＬＫと同一周期のパルスを形成する。一方、高速動作モードでは、内部クロックＣＬＫＳは、外部クロックＥＸＣＬＫの一周期内に複数のパルスを形成する。
【００１７】
また、メモリ１０は、リードモードにおいて、読み出しデータを比較回路１２に対して出力する。メモリテストを実施する場合には、比較回路１２は、メモリ１０からの読み出しデータと、パターン生成回路１１からの期待値データと、を比較する。そして、比較回路１２は、両データが一致する場合には正常動作であると判定し、判定結果を出力する。一方、比較回路１２は、両データが一致しない場合には異常動作であると判定し、判定結果を出力する。通常動作の場合には、比較回路１２は、例えば、メモリ１０からの読み出しデータをそのまま出力する。
【００１８】
メモリ１０に対して高速メモリテストを実施した場合の例を図２のタイミングチャートを用いて説明する。なお、本実施の形態では、モード切替信号ＣＫＧＥＮがロウレベルの場合、通常動作モードを示す。一方、モード切替信号ＣＫＧＥＮがハイレベルの場合、高速動作モードを示す。図１に示す回路は、図２に示すように、まず通常動作モードにて初期設定を行う。その後、高速動作モードにてメモリ１０に対してデータの書き込み又は読み出し動作を行う。その後、通常動作モードにてメモリ１０から読み出されたデータと期待値データとを比較する。
【００１９】
図２に示すように、パターン生成回路１１は、モード切替信号ＣＫＧＥＮがロウレベルの場合には、外部クロックＥＸＣＬＫに同期したＳＴＡＲＴ信号を生成する。一方、パターン生成回路１１は、モード切替信号ＣＫＧＥＮがハイレベルの場合には、一度外部クロックＥＸＣＬＫに同期してＳＴＡＲＴ信号を立ち上げた後は、モード切替信号ＣＫＧＥＮがロウレベルに切り替わるまで、ＳＴＡＲＴ信号をハイレベルに維持する。この期間中、メモリ１０は、複数のパルスによって形成される内部クロックＣＬＫＳを生成する。
【００２０】
このように、本実施の形態にかかるメモリ１０は、メモリ１０の内部にて生成されるクロックによって高速動作が可能である。そのため、本実施の形態にかかるメモリ１０では、低速テスターを用いて高速メモリテストを実施することが可能である。
【００２１】
次に、本実施の形態にかかるメモリ１０の詳細について、図３を用いて説明する。メモリ１０は、パルス信号生成回路３６と、メモリセル部２２と、行デコーダ２３と、列セレクタ２４と、入出力回路２５と、セレクタ２６と、ＡＮＤ論理ゲート(以下、単にＡＮＤと称す)２７と、を備える。また、パルス信号生成回路３６は、ワンショットパルス生成回路２０と、タイミング調整回路２１と、を有する。なお、行デコーダ２３と、列セレクタ２４と、入出力回路２５と、によりメモリセルへのデータの書き込み及び読み出しを制御する制御部を構成する。また、制御部とメモリセル部２２とにより内部回路を構成する。また、パルス信号生成回路３６と、セレクタ２６と、ＡＮＤ２７とによりパルス信号生成部を構成する。
【００２２】
まず、メモリ１０の回路構成について説明する。クロック入力端子ＣＬＫは、セレクタ２６の一方の入力端子と、ＡＮＤ２７の一方の入力端子と、に接続される。ＡＮＤ２７の他方の入力端子は、タイミング調整回路２１の出力端子に接続される。ＡＮＤ２７の出力端子は、セレクタ２６の他方の入力端子に接続される。セレクタ２６の出力端子は、クロック出力端子ＣＬＫＳ及びワンショットパルス生成回路２０の一方の入力端子に接続される。モード切替端子ＣＫＧＥＮは、セレクタ２６の切替制御端子に接続される。
【００２３】
なお、クロック入力端子ＣＬＫには、パターン生成回路１１からのＳＴＡＲＴ信号が供給される。モード切替端子ＣＫＧＥＮには、パターン生成回路１１からのモード切替信号ＣＫＧＥＮが供給される。ＡＤＤＲＥＳＳ端子には、パターン生成回路１１からのＡＤＤＲＥＳＳ信号が供給される。ＭＯＤＥ端子には、パターン生成回路１１からのＭＯＤＥ信号が供給される。クロック出力端子ＣＬＫＳは、内部クロックＣＬＫＳを出力する端子であって、遅延制御回路１３に接続される。
【００２４】
ワンショットパルス生成回路２０の出力端子は、タイミング調整回路２１と、行デコーダ２３と、列セレクタ２４と、入出力回路２５と、のそれぞれのクロック入力端子に接続される。タイミング調整回路２１の出力端子は、ＡＮＤ２７の他方の入力端子に加え、さらにワンショットパルス生成回路２０の他方の入力端子に接続される。
【００２５】
メモリセル部２２は、記憶素子であるメモリセルが行列状に複数配置して構成される。メモリセル部２２と行デコーダ２３との間には、行方向（図３の紙面の横方向）に並列に複数のワード線が配線される。メモリセル部２２と列セレクタ２４との間には、列方向（図３の紙面の縦方向）に並列に複数のビット線対が配線される。また、列セレクタ２４と、データ出力端子Ｑ及びデータ入力端子ＤＡＴＡとは、入出力回路２５を介して互いに接続されている。
【００２６】
なお、図示していないが、ＡＤＤＲＥＳＳ端子は、行デコーダ２３及び列セレクタ２４に接続される。ＭＯＤＥ端子は、例えば、入出力回路２５に接続される。また、データ入力端子ＤＡＴＡには、パターン生成回路１１（図１）からのＤＡＴＡ信号が供給される。データ出力端子Ｑは、読み出しデータを出力する端子であって、比較回路１２（図１）に接続される。
【００２７】
次に、図３に示す回路の動作について説明する。
【００２８】
セレクタ２６は、モード切替信号ＣＫＧＥＮに基づいて、ＳＴＡＲＴ信号（ＣＬＫ端子に供給される信号）と、ＳＴＡＲＴ信号及びフィードバック信号（パルス信号に遅延を与えた信号）ＦＢの論理積と、のうちいずれか一方を選択し、ワンショットパルス生成回路２０及びクロック出力端子ＣＬＫＳに対して出力する。より具体的には、セレクタ２６は、通常動作モードの場合にＳＴＡＲＴ信号を出力する。また、セレクタ２６は、高速動作モードの場合にＳＴＡＲＴ信号及びフィードバック信号ＦＢの論理積を出力する。なお、以下の説明では、セレクタ２６が出力する信号を、内部クロックＣＬＫＳと称す。
【００２９】
ワンショットパルス生成回路２０は、内部クロックＣＬＫＳに同期したワンショットパルス信号（パルス信号）ＩＣＬＫを生成する。より具体的には、ワンショットパルス生成回路２０は、通常動作モードの場合には、ＳＴＡＲＴ信号に同期したワンショットパルス信号ＩＣＬＫを生成する。また、ワンショットパルス生成回路２０は、高速動作モードの場合には、ＳＴＡＲＴ信号及びフィードバック信号ＦＢに同期した連続したワンショットパルス信号ＩＣＬＫを生成する。そして、ワンショットパルス生成回路２０は、ワンショットパルス信号ＩＣＬＫを、タイミング調整回路２１と、行デコーダ２３と、列セレクタ２４と、入出力回路２５と、に対して出力する。
【００３０】
タイミング調整回路２１は、ワンショットパルス信号ＩＣＬＫに基づいてフィードバック信号ＦＢを生成する。
【００３１】
制御部とメモリセル部２２からなる内部回路は、ワンショットパルス信号ＩＣＬＫに同期して動作する。より具体的には、内部回路は、通常動作モードの場合には、ＳＴＡＲＴ信号と同じ周波数のワンショットパルス信号ＩＣＬＫに同期して動作する。また、内部回路は、高速動作モードの場合には、高速周波数のワンショットパルス信号ＩＣＬＫに同期して動作する。
【００３２】
なお、メモリ１０では、ＭＯＤＥ信号よってリードモード及びライトモードのうちいずれか一方のモードに切り替えられる。また、メモリ１０では、メモリセル部２２を構成するメモリセルのうち、データの読み出し又は書き込み対象となるメモリセルがＡＤＤＲＥＳＳ信号によって選択される。
【００３３】
より具体的には、行デコーダ２３は、ＡＤＤＲＥＳＳ信号に基づいて複数のワード線のうちいずれかのワード線を選択する。列セレクタ２４は、ＡＤＤＲＥＳＳ信号に基づいて複数のビット線対のうちいずれかのビット線対を選択する。それにより、メモリセル部２２に配置された複数のメモリセルのうち、データの読み出し又は書き込み対象となるメモリセルが選択される。
【００３４】
メモリセル部２２は、リードモードにおいて、選択されたメモリセルから読み出されたデータを、列セレクタ２４及び入出力回路２５を介して、データ出力端子Ｑに向けて出力する。一方、メモリセル部２２は、ライトモードにおいて、データ入力端子ＤＡＴＡからの書き込みデータを入出力回路２５及び列セレクタ２４を介して、選択されたメモリセルに対して入力する。
【００３５】
それにより、リードモードでは、選択されたメモリセルに記憶されているデータがデータ出力端子Ｑから読み出される。一方、ライトモードでは、選択されたメモリセルに対してデータ入力端子ＤＡＴＡからの書き込みデータが書き込まれる。なお、行デコーダ２３、列セレクタ２４及び入出力回路２５は、ワンショットパルス信号ＩＣＬＫに同期して動作する。
【００３６】
図４は、図３に示すメモリ１０の回路構成をさらに詳細に示した図である。タイミング調整回路２１は、パルス幅調整回路３０と、動作完了信号生成回路３１と、ＮＡＮＤ論理ゲート（以下、単にＮＡＮＤと称す）３２と、を有する。ワンショットパルス生成回路２０は、ラッチ回路３３と、ＡＮＤ３４と、インバータ（以下、単にＩＮＶと称す）３５と、を有する。ラッチ回路３３は、例えばＲＳラッチ回路（セットリセットフリップフロップ）である。
【００３７】
セレクタ２６の出力端子は、ワンショットパルス生成回路２０の一方の入力端子を介して、ＩＮＶ３５の入力端子及びＡＮＤ３４の一方の入力端子に接続される。ＩＮＶ３５の出力端子は、ＡＮＤ３４の他方の入力端子に接続される。ＡＮＤ３４の出力端子は、ラッチ回路３３のＳ端子（セット端子）に接続される。ラッチ回路３３の端子Ｑ（出力端子）は、ワンショットパルス生成回路２０の出力端子を介して、タイミング調整回路２１と、行デコーダ２３と、列セレクタ２４と、入出力回路２５と、のそれぞれのクロック入力端子に接続される。また、ラッチ回路３３の端子Ｑは、ワンショットパルス生成回路２０の出力端子及びタイミング調整回路２１の入力端子を介して、パルス幅調整回路３０の入力端子と、動作完了信号生成回路３１の入力端子と、に接続される。パルス幅調整回路３０の出力端子は、ＮＡＮＤ３２の一方の入力端子に接続される。動作完了信号生成回路３１の出力端子は、ＮＡＮＤ３２の他方の入力端子に接続される。ＮＡＮＤ３２の出力端子は、タイミング調整回路２１の出力端子を介して、ＡＮＤ２７の他方の入力端子に接続されるとともに、さらにワンショットパルス生成回路２０の他方の入力端子を介して、ラッチ回路３３のＲ端子（リセット端子）に接続される。
【００３８】
ラッチ回路３３のＲ端子には、フィードバック信号ＦＢの反転信号が入力される。ラッチ回路３３のＳ端子（セット端子）には、内部クロックＣＬＫＳの立ち上がりエッジに同期したパルス信号が入力される。そして、ラッチ回路３３は、ワンショットパルス信号ＩＣＬＫをＱ端子から出力する。パルス幅調整回路３０は、ワンショットパルス信号ＩＣＬＫに基づいてパルス幅調整信号を生成する。動作完了信号生成回路３１は、ワンショットパルス信号ＩＣＬＫに基づいて動作完了信号を生成する。ＮＡＮＤ３２は、パルス幅調整信号と動作完了信号とを入力して、フィードバック信号ＦＢを出力する。その他の回路構成は、図３に示す回路と同様であるため、説明を省略する。
【００３９】
ここで、ワンショットパルス信号ＩＣＬＫの検出エッジと、それに基づいて生成されるパルス幅調整信号の検出エッジと、の間の経過時間は、ワンショットパルス信号ＩＣＬＫが内部回路にアクセスするために必要な時間（アクセス時間）に相当する。
【００４０】
つまり、パルス幅調整回路３０は、例えば、内部回路のレプリカを備えることによりアクセス時間を検出し、パルス幅調整信号を生成する。あるいはパルス幅調整回路３０は、内部回路から検出されるアクセス時間を受けてパルス幅調整信号を生成する。あるいはパルス幅調整回路３０は、予め設定された所定のアクセス時間経過後、パルス幅調整信号を生成する。このパルス幅調整信号により、ワンショットパルス信号ＩＣＬＫのパルス幅が調整される。
【００４１】
また、高速動作モードにおいて、ワンショットパルス信号ＩＣＬＫの検出エッジから、次のサイクルの検出エッジまでの時間は、内部回路の動作開始から動作完了までの時間に相当する。言い換えると、高速動作モードにおいて、ワンショットパルス信号ＩＣＬＫの検出エッジと、それに基づいて生成される動作完了信号の検出エッジと、の間の経過時間は、内部回路の動作開始から動作完了までの時間に相当する。
【００４２】
なお、内部回路の動作開始とは、例えば、ワンショットパルス信号ＩＣＬＫが立ち上がった時刻をいう。また、内部回路の動作完了とは、例えば、当該ワンショットパルス信号ＩＣＬＫに基づいて、選択されたメモリセルからデータが読み出された時刻をいう。換言すると、当該ワンショットパルス信号ＩＣＬＫに基づいて動作した制御部によるメモリセルへのデータの書き込み及び読み出しが完了した時刻をいう。
【００４３】
つまり、動作完了信号生成回路３１は、例えば、内部回路のレプリカを備えることにより内部回路の動作完了時刻を検出し、動作完了信号を生成する。あるいは動作完了信号生成回路３１は、内部回路から検出される動作完了時刻を受けて動作完了信号を生成する。あるいは動作完了信号生成回路３１は、予め設定された所定の時間経過後、動作完了信号を生成する。この動作完了信号により、高速動作モードにおけるワンショットパルス信号ＩＣＬＫの周波数が決定される。なお、タイミング調整回路２１では、ＮＡＮＤ３２がパルス幅調整信号と動作完了信号と基づいたフィードバック信号ＦＢを生成する。
【００４４】
通常動作モードの場合、ラッチ回路３３のＲ端子には、フィードバック信号ＦＢの反転信号が入力される。また、ラッチ回路３３のＳ端子には、ＳＴＡＲＴ信号が内部クロックＣＬＫＳとして入力される。一方、高速動作モードの場合、ラッチ回路３３のＲ端子には、フィードバック信号ＦＢの反転信号が入力される。また、ラッチ回路３３のＳ端子には、フィードバック信号ＦＢ及びＳＴＡＲＴ信号の論理積が内部クロックＣＬＫＳとして入力される。
【００４５】
ワンショットパルス生成回路２０及びタイミング調整回路２１の動作について図５及び図６を用いてさらに詳細に説明する。図５は、ワンショットパルス生成回路２０及びタイミング調整回路２１の通常動作モード時におけるタイミングチャートである。図６は、ワンショットパルス生成回路２０及びタイミング調整回路２１の高速動作モード時におけるタイミングチャートである。
【００４６】
まず、ワンショットパルス生成回路２０及びタイミング調整回路２１の通常動作モード時における動作について図５を用いて説明する。なお、以下の説明では、ＳＴＡＲＴ信号（ＣＬＫ端子に供給される信号）をクロックＣＬＫと称す。また、ワンショットパルス信号ＩＣＬＫの初期状態はロウレベルであって、フィードバック信号ＦＢの初期状態はハイレベルである場合を例に説明する。
【００４７】
セレクタ２６は、クロックＣＬＫを選択して内部クロックＣＬＫＳとして出力する。そのため、クロックＣＬＫが立ち上がると、内部クロックＣＬＫＳも立ち上がる。ワンショットパルス生成回路２０は、内部クロックＣＬＫＳの立ち上がりに同期してワンショットパルス信号ＩＣＬＫを立ち上げる（時刻Ｔ０）。
【００４８】
タイミング調整回路２１は、時刻Ｔ０において、ワンショットパルス信号ＩＣＬＫの立ち上がりエッジを検出した後、内部回路のアクセス時間に相当する時間の経過後、フィードバック信号ＦＢを立ち下げる（時刻Ｔａ）。ワンショットパルス生成回路２０は、時刻Ｔａにおけるフィードバック信号ＦＢの立ち下がりに同期して、ワンショットパルス信号ＩＣＬＫを立ち下げる（時刻Ｔｂ）。その後、タイミング調整回路２１は、時刻Ｔｂにおけるワンショットパルス信号ＩＣＬＫの立ち下がりを受けて、フィードバック信号ＦＢを立ち上げる（時刻Ｔｃ）。なお、タイミング調整回路２１は、時刻Ｔ０にてワンショットパルス信号ＩＣＬＫが立ち上がってから、内部回路の動作開始から動作完了までに相当する時間の経過後、時刻Ｔｃにてフィードバック信号ＦＢを立ち上げている。
【００４９】
つまり、時刻Ｔｃから次のクロックＣＬＫの立ち上がり（時刻Ｔ２）までの間、フィードバック信号ＦＢ及びワンショットパルス信号ＩＣＬＫは、いずれも初期状態を示す。このように、ワンショットパルス生成回路２０は、クロックＣＬＫの立ち上がりに同期したワンショットパルス信号ＩＣＬＫを生成する。つまり、ワンショットパルス生成回路２０は、クロックＣＬＫと同じ周波数のワンショットパルス信号ＩＣＬＫを生成する。
【００５０】
なお、時刻Ｔ０〜Ｔ１の期間が、内部回路の動作開始から動作完了までに要する時間である。つまり、時刻Ｔ０〜Ｔ１の時間が、内部回路の最高動作周期を示す。したがって、ワンショットパルス信号ＩＣＬＫの１周期当たりの時間が時刻Ｔ０〜Ｔ１の時間となるように調整することにより、メモリテストに要する時間を短縮することができる。同時に、より高品質なメモリテストとしての、高速メモリテストの実施が可能となる。
【００５１】
なお、図１０に示す従来技術の回路の場合も、図５に示す動作と同様の動作を示す。図１０に示す回路は、図３に示す回路と比較して、セレクタ２６及びＡＮＤ２７を有しない。つまり、図１０に示す回路は、クロックＣＬＫの立ち上がりエッジに同期したパルス信号のみがワンショットパルス生成回路２０に入力される。その他の回路構成については、図４に示す回路と同様であるため説明を省略する。
【００５２】
次に、ワンショットパルス生成回路２０及びタイミング調整回路２１の高速動作モード時における動作について図６を用いて説明する。なお、以下の説明では、ＳＴＡＲＴ信号（ＣＬＫ端子に供給される信号）をクロックＣＬＫと称す。また、ワンショットパルス信号ＩＣＬＫの初期状態はロウレベルであって、フィードバック信号ＦＢの初期状態はハイレベルである場合を例に説明する。
【００５３】
セレクタ２６は、クロックＣＬＫ及びフィードバック信号ＦＢの論理積を選択して内部クロックＣＬＫＳとして出力する。なお、クロックＣＬＫは、高速のモードの場合、一度立ち上がった後はモードが切り替わるまでハイレベルの状態を維持する。したがって、セレクタ２６は、クロックＣＬＫの立ち上がりエッジと、フィードバック信号ＦＢの立ち上がりエッジ（動作完了信号の検出エッジに相当）と、を検出エッジ（立ち上がりエッジ）とする内部クロックＣＬＫＳを出力する。
【００５４】
ワンショットパルス生成回路２０は、時刻Ｔ０において、内部クロックＣＬＫＳの立ち上がりに同期してワンショットパルス信号ＩＣＬＫを立ち上げる。なお、時刻Ｔ０における内部クロックＣＬＫＳの立ち上がりは、クロックＣＬＫの立ち上がりによるものである。
【００５５】
タイミング調整回路２１は、時刻Ｔ０において、ワンショットパルス信号ＩＣＬＫの立ち上がりエッジを検出した後、内部回路のアクセス時間に相当する時間の経過後、フィードバック信号ＦＢを立ち下げる（時刻Ｔａ）。それにより、内部クロックＣＬＫＳは立ち下がる（時刻Ｔｂ）。さらに、ワンショットパルス生成回路２０は、時刻Ｔａにおけるフィードバック信号ＦＢの立ち下がりに同期して、ワンショットパルス信号ＩＣＬＫを立ち下げる（時刻Ｔｂ）。その後、タイミング調整回路２１は、時刻Ｔｂにおけるワンショットパルス信号ＩＣＬＫの立ち下がりを受けて、フィードバック信号ＦＢを立ち上げる（時刻Ｔｃ）。なお、タイミング調整回路２１は、時刻Ｔ０にてワンショットパルス信号ＩＣＬＫが立ち上がってから、内部回路の動作開始から動作完了までに相当する時間の経過後、時刻Ｔｃにてフィードバック信号ＦＢを立ち上げている。
【００５６】
なお、高速動作モードでは、前述のようにクロックＣＬＫはハイレベルの状態を維持する。そのため、ワンショットパルス生成回路２０は、時刻Ｔｃにおいて、フィードバック信号ＦＢが立ち上がると、それに同期してワンショットパルス信号ＩＣＬＫを立ち上げる（時刻Ｔ１）。
【００５７】
タイミング調整回路２１は、時刻Ｔ１において、ワンショットパルス信号ＩＣＬＫの立ち上がりエッジを検出した後、内部回路のアクセス時間に相当する時間の経過後、フィードバック信号ＦＢを立ち下げる（時刻Ｔｄ）。それにより、内部クロックＣＬＫＳは立ち下がる（時刻Ｔｅ）。さらに、ワンショットパルス生成回路２０は、時刻Ｔｄにおけるフィードバック信号ＦＢの立ち下がりに同期して、ワンショットパルス信号ＩＣＬＫを立ち下げる（時刻Ｔｅ）。その後、タイミング調整回路２１は、時刻Ｔｅにおけるワンショットパルス信号ＩＣＬＫの立ち下がりを受けて、フィードバック信号ＦＢを立ち上げる（時刻Ｔｆ）。なお、タイミング調整回路２１は、時刻Ｔ１にてワンショットパルス信号ＩＣＬＫが立ち上がってから、内部回路の動作開始から動作完了までに相当する時間の経過後、時刻Ｔｆにてフィードバック信号ＦＢを立ち上げている。クロックＣＬＫがハイレベルの間、このような動作が繰り返される。
【００５８】
このように、ワンショットパルス生成回路２０は、高速動作モードにおいて、クロックＣＬＫの立ち上がりエッジと、フィードバック信号ＦＢの立ち上がりエッジ（動作完了信号の検出エッジに相当）と、に同期したワンショットパルス信号ＩＣＬＫを生成する。
【００５９】
なお、時刻Ｔ０〜Ｔ１の期間が、内部回路の動作開始から動作完了までに要する時間である。つまり、時刻Ｔ０〜Ｔ１の時間が、内部回路の最高動作周期を示す。ここで、ワンショットパルス生成回路２０は、上述のようにタイミング調整回路２１からの動作完了信号に同期したワンショットパルス信号ＩＣＬＫを生成する。したがって、ワンショットパルス生成回路２０は、内部回路の最高動作周期に相当する周期のワンショットパルス信号ＩＣＬＫを生成することができる。
【００６０】
このような回路構成により、本実施の形態にかかる半導体集積回路（メモリ１０）は、高速動作モードの場合において、内部回路の高速動作周期に相当する周期のワンショットパルス信号ＩＣＬＫを自動的に生成することができる。それにより、本実施の形態にかかる半導体集積回路は、ワンショットパルス信号ＩＣＬＫの検出エッジ（例えば、立ち上がりエッジ）毎に、データの読み出し又は書き込み対象となるメモリセルを選択し、当該メモリセルに対してデータの読み出し又は書き込みを行うことができる。したがって、本実施の形態にかかる半導体集積回路は、メモリテストに要する時間を短縮することができる。同時に、本実施の形態にかかる半導体集積回路は、より高品質なメモリテストとしての高速メモリテストを実施することができる。
【００６１】
なお、図３に示すようなパルス信号生成回路３６は、半導体記憶装置に一般的に設けられている。つまり、本実施の形態にかかる半導体集積回路は、従来から備わっている回路を用いて、高速なワンショットパルス信号ＩＣＬＫを生成することができる。そのため、本実施の形態にかかる半導体集積回路は、ＰＬＬ等の大規模回路を用いる必要がなく、回路規模の増大を抑制することができる。
【００６２】
実施の形態２
図７に本発明の実施の形態２にかかるメモリ（半導体集積回路）１０及びその周辺回路を示す。図７に示す回路は、図１に示す回路と比較して、遅延制御回路１３の代わりに遅延制御回路１４を備える。また、図７に示す回路ではパターン生成回路１１がメモリ１０に対してさらにＮＯＰ信号を出力する。なお、ＮＯＰ信号は、メモリ１０をＮＯＰモードにするか否かを切り替えるための信号である。遅延制御回路１３は、入力された信号に遅延値を付加して出力する機能に加え、分周機能も有する。
【００６３】
ＮＯＰモードでは、メモリ１０はデータの読み出し又は書き込み動作を行わず、ワンショットパルス生成回路２０においてワンショットパルス信号ＩＣＬＫの生成のみを行う。同時に、メモリ１０はワンショットパルス信号ＩＣＬＫと同一周波数の内部クロックＣＬＫＳを生成する。メモリ１０は、内部クロックＣＬＫＳを、遅延制御回路１４を介してパターン生成回路１１及び比較回路１２に対して出力する。
【００６４】
これにより、図７に示す回路は、メモリ１０内部に設けられた周辺回路（不図示）、パターン生成回路１１及び比較回路１２に対して、高速動作の確認を行うことができる。つまり、本実施の形態にかかるメモリ１０は、メモリ１０内部に設けられた周辺回路、パターン生成回路１１及び比較回路１２に対して、高速動作の確認を行うためのワンショットパルス信号ＩＣＬＫを生成することができる。本実施の形態にかかるワンショットパルス生成回路２０は、実施の形態１の場合と同様に、ＮＯＰモードにおいて、通常動作モード及び高速動作モードのそれぞれに応じたワンショットパルス信号ＩＣＬＫを生成する。その他の回路構成については、実施の形態１の場合と同様であるため、説明を省略する。
【００６５】
図８は、遅延制御回路１４の動作を示すタイミングチャートである。なお、図８では、遅延制御回路１４の遅延値制御機能について説明する。上述のように、遅延制御回路１４は、内部クロックＣＬＫＳに遅延値を付加して、パターン生成回路１１及び比較回路１２に対して出力する。
【００６６】
仮に、遅延制御回路１４が内部クロックＣＬＫＳに遅延値を付加しない場合、図８に示すように、パターン生成回路１１及び比較回路１２に入力される内部クロックＣＬＫＳ（Ｓ１）の検出エッジと、メモリ１０における内部クロックＣＬＫＳ（Ｓ０）の検出エッジと、の間にずれが生じる。一方、遅延制御回路１４が内部クロックＣＬＫＳに遅延値を付加した場合、図８に示すように、パターン生成回路１１及び比較回路１２に入力される内部クロックＣＬＫＳ（Ｓ２）の検出エッジと、メモリ１０における内部クロックＣＬＫＳ（Ｓ０）の検出エッジと、が一致する。それにより、メモリ１０、パターン生成回路１１及び比較回路１２は、それぞれ同一タイミングで変化する内部クロックＣＬＫＳに同期して正常に動作することが可能となる。これは、図１に示す遅延制御回路１３の場合でも同様である。
【００６７】
図９は、図７における遅延制御回路１４の動作を示すタイミングチャートである。なお、図９では、遅延制御回路１４の分周機能について説明する。また、図９では、メモリ１０に設けられた周辺回路、パターン生成回路１１及び比較回路１２に対して高速動作の確認を行う場合について説明する。ここで、内部クロックＣＬＫＳの動作周波数が、要求されている動作周波数よりも大きい場合がある。この場合、遅延制御回路１４は、要求されている動作周波数まで内部クロックＣＬＫＳを分周する。
【００６８】
図９に示すように、メモリ１０における内部クロックＣＬＫＳ（Ｓ０）の動作周波数が２００ＭＨｚ、要求された内部クロックＣＬＫＳ（Ｓ１）の動作周波数が５０ＭＨｚである場合について説明する。この場合、遅延制御回路１４は、メモリ１０における内部クロックＣＬＫＳ（Ｓ０）を４分周する（Ｓ２）。
【００６９】
パターン生成回路１１及び比較回路１２に入力される内部クロックＣＬＫＳに要求される動作周波数は、例えば、ａｔ−ｓｐｅｅｄ時の動作周波数に相当する。それにより、パターン生成回路１１は、ａｔ−ｓｐｅｅｄ時の動作周波数に応じて変化するテストパターンを生成することができる。
【００７０】
以上のように、上記実施の形態にかかる半導体集積回路は、ＰＬＬのような逓倍回路を用いることなく、従来から備わっている回路（パルス信号生成回路３６）を用いて高速なワンショットパルス信号ＩＣＬＫを生成することができる。そのため、上記実施の形態にかかる半導体集積回路は、回路規模を増大させることなく高速メモリテストを実施することが可能である。さらに、上記実施の形態にかかる半導体集積回路は、内部回路の動作周波数に基づいてワンショットパルス信号ＩＣＬＫの周波数を制御するため、当該ワンショットパルス信号ＩＣＬＫを内部回路の最高動作周波数に自動的に調整することが可能である。
【００７１】
これにより、上記実施の形態にかかる半導体集積回路は、低速テスターを用いて高品質のメモリテストを実施することが可能となる。つまり、上記実施の形態にかかる半導体集積回路では、高速テスター装置や高速インターフェースを準備する必要がないため、コストを削減することができる。
【００７２】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。上記実施の形態では、ワンショットパルス生成回路２０がＲＳラッチ回路である場合を例に説明したが、これに限られない。内部クロックＣＬＫＳに基づいてワンショットパルス信号ＩＣＬＫを生成可能な回路構成であれば、適宜変更可能である。
【符号の説明】
【００７３】
１０ メモリ
１１ パターン生成回路
１２ 比較回路
１３ 遅延制御回路
１４ 遅延制御回路
２０ ワンショットパルス生成回路
２１ タイミング調整回路
２２ メモリセル部
２３ 行デコーダ
２４ 列セレクタ
２５ 入出力回路
２６ セレクタ
２７ ＡＮＤ
３０ パルス幅調整回路
３１ 動作完了信号生成回路
３２ ＮＡＮＤ
３３ ラッチ回路
３４ ＡＮＤ
３５ インバータ（ＩＮＶ）
３６ パルス信号生成回路
ＣＬＫ クロック
ＣＬＫＳ 内部クロック
ＦＢ フィードバック信号
ＩＣＬＫ ワンショットパルス信号
【特許請求の範囲】
【請求項１】
複数のメモリセルによって構成されるメモリセル部と、
メモリセルへのデータの書き込み及び読み出しを制御する制御部と、
外部クロックに応じて前記制御部へ入力されるパルス信号を生成するパルス信号生成部と、を備え、
前記パルス信号生成部は、ワンショットパルス生成回路を有し、
当該ワンショットパルス生成回路は、
通常動作モード時には、前記外部クロックに基づいてワンショットパルス信号をパルス信号として生成し、高速動作モード時には、前記外部クロック及び前記パルス信号に基づいて連続したワンショットパルス信号をパルス信号として生成する半導体集積回路。
【請求項２】
前記ワンショットパルス生成回路は、
セットリセットフリップフロップ回路を有し、
前記通常動作モード時には、当該セットリセットフリップフロップ回路において、セット入力端子に前記外部クロックに応じた信号が入力され、リセット入力端子に当該セットリセットフリップフロップ回路の出力信号に遅延を与えた信号が入力されることにより、前記ワンショットパルス信号を生成し、
前記高速動作モード時には、当該セットリセットフリップフロップ回路のセット入力端子に、前記セットリセットフリップフロップ回路の出力信号に遅延を与えた信号がさらに入力されることにより、前記連続したワンショットパルス信号を生成することを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記パルス信号生成部は、
前記パルス信号に遅延を与えて前記ワンショットパルス生成回路に対して出力するタイミング調整回路をさらに備えた請求項１又は２に記載の半導体集積回路。
【請求項４】
前記タイミング調整回路は、
前記パルス信号に基づいて動作した前記制御部による前記メモリセルへのデータの書き込み及び読み出しのいずれかが完了したことを検出し、当該パルス信号に遅延を与えた信号として前記ワンショットパルス生成回路に対して出力することを特徴とする請求項３に記載の半導体集積回路。
【請求項５】
パルス信号生成部は、
前記外部クロックと、前記外部クロック及び前記パルス信号との論理積と、のうち、いずれか一方を外部からのモード選択信号に基づいて選択し、前記ワンショットパルス生成回路に対して出力するセレクタ回路をさらに備えた請求項１〜４のいずれか一項に記載の半導体集積回路。
【請求項１】
複数のメモリセルによって構成されるメモリセル部と、
メモリセルへのデータの書き込み及び読み出しを制御する制御部と、
外部クロックに応じて前記制御部へ入力されるパルス信号を生成するパルス信号生成部と、を備え、
前記パルス信号生成部は、ワンショットパルス生成回路を有し、
当該ワンショットパルス生成回路は、
通常動作モード時には、前記外部クロックに基づいてワンショットパルス信号をパルス信号として生成し、高速動作モード時には、前記外部クロック及び前記パルス信号に基づいて連続したワンショットパルス信号をパルス信号として生成する半導体集積回路。
【請求項２】
前記ワンショットパルス生成回路は、
セットリセットフリップフロップ回路を有し、
前記通常動作モード時には、当該セットリセットフリップフロップ回路において、セット入力端子に前記外部クロックに応じた信号が入力され、リセット入力端子に当該セットリセットフリップフロップ回路の出力信号に遅延を与えた信号が入力されることにより、前記ワンショットパルス信号を生成し、
前記高速動作モード時には、当該セットリセットフリップフロップ回路のセット入力端子に、前記セットリセットフリップフロップ回路の出力信号に遅延を与えた信号がさらに入力されることにより、前記連続したワンショットパルス信号を生成することを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記パルス信号生成部は、
前記パルス信号に遅延を与えて前記ワンショットパルス生成回路に対して出力するタイミング調整回路をさらに備えた請求項１又は２に記載の半導体集積回路。
【請求項４】
前記タイミング調整回路は、
前記パルス信号に基づいて動作した前記制御部による前記メモリセルへのデータの書き込み及び読み出しのいずれかが完了したことを検出し、当該パルス信号に遅延を与えた信号として前記ワンショットパルス生成回路に対して出力することを特徴とする請求項３に記載の半導体集積回路。
【請求項５】
パルス信号生成部は、
前記外部クロックと、前記外部クロック及び前記パルス信号との論理積と、のうち、いずれか一方を外部からのモード選択信号に基づいて選択し、前記ワンショットパルス生成回路に対して出力するセレクタ回路をさらに備えた請求項１〜４のいずれか一項に記載の半導体集積回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１１−２２９０８５（Ｐ２０１１−２２９０８５Ａ）
【公開日】平成２３年１１月１０日（２０１１．１１．１０）
【国際特許分類】
【出願番号】特願２０１０−９９１０８（Ｐ２０１０−９９１０８）
【出願日】平成２２年４月２２日（２０１０．４．２２）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２３年１１月１０日（２０１１．１１．１０）
【国際特許分類】
【出願日】平成２２年４月２２日（２０１０．４．２２）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
[ Back to top ]