デジタル位相比較器およびこれを備えたデジタルＰＬＬ回路
【課題】デジタル位相比較器におけるスタートアップ時のキャリブレーションを不要とする。
【解決手段】基準信号を遅延させて遅延基準信号として出力し、遅延量に相当する時間差を有する遅延量信号を出力する手段と、遅延基準信号と発振器出力信号との時間差をデジタル値に変換し第１のデジタル値として出力する手段と、第１の時間量子化器で発生した時間残差を検出し、時間残差に応じた時間差を有する時間残差信号を出力する手段と、基準信号の状態に応じて時間残差信号を出力するか遅延量信号を出力するかを切り替える手段と、時間残差信号の時間差をデジタル値に変換して第２のデジタル値として出力し、遅延量信号の時間差をデジタル値に変換して第３のデジタル値として出力する手段と、第２のデジタル値および前記第３のデジタル値を用いて第１のデジタル値を補正することで小数位相を算出する手段と、を有する。
【解決手段】基準信号を遅延させて遅延基準信号として出力し、遅延量に相当する時間差を有する遅延量信号を出力する手段と、遅延基準信号と発振器出力信号との時間差をデジタル値に変換し第１のデジタル値として出力する手段と、第１の時間量子化器で発生した時間残差を検出し、時間残差に応じた時間差を有する時間残差信号を出力する手段と、基準信号の状態に応じて時間残差信号を出力するか遅延量信号を出力するかを切り替える手段と、時間残差信号の時間差をデジタル値に変換して第２のデジタル値として出力し、遅延量信号の時間差をデジタル値に変換して第３のデジタル値として出力する手段と、第２のデジタル値および前記第３のデジタル値を用いて第１のデジタル値を補正することで小数位相を算出する手段と、を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル位相比較器およびデジタルＰＬＬ回路に関し、特に位相差を検出してデジタル信号に変換するデジタル位相比較器、および、かかるデジタル位相比較器を備え、デジタルドメインで発振器を制御するデジタルＰＬＬ回路に関する。
【背景技術】
【０００２】
近年、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路をデジタル構成としたデジタルＰＬＬ回路の研究開発が進められている。デジタルＰＬＬ回路においては、位相差情報がデジタル値で出力され、検出された位相差情報を元にした制御信号がデジタルループフィルタを介して発振器に入力されることで、周波数の制御が行われる。
【０００３】
デジタルＰＬＬにおける位相比較動作においては、カウンタにより発振器の位相を直接カウントすると同時に、時間デジタル変換器（ＴＤＣ：Ｔｉｍｅ−ｔｏ−Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）を用いて発振器の１周期未満の位相を検出する。カウンタの出力は発振器の位相の整数部に相当するため、１ＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）が発振器の１周期分の位相を表す。また、ＴＤＣの出力は、カウンタの１ＬＳＢ未満である発振器の位相の小数部を表す。発振器の位相は、これらの２つの出力を用いてデジタル値化される。
【０００４】
周波数設定信号として、従来のアナログ方式ＰＬＬ回路と同様に、所望の発振器周波数に対する基準信号の周波数の比である分周比が入力される。分周比を基準信号サイクル毎に積算することで所望の発振器位相に変換され、この値とカウンタおよびＴＤＣにより得られた発振器位相との差分をとることにより、位相差情報が得られる。
【０００５】
図１４は、デジタル位相比較器の一例として、時間デジタル変換器（ＴＤＣ）の構成を示す図である。図１４を参照すると、ＴＤＣは、縦列接続されたインバータ等で構成された遅延セル列１０１とサンプリングラッチ群１０２とを備えている。遅延セル列１０１は複数の遅延セル１０３０〜１０３Ｎを含み、サンプリングラッチ群１０２は複数のラッチ回路１０５１〜１０５Ｎを含む。
【０００６】
ＴＤＣは、インバータの遅延時間により決定される時間分解能で、発振器の小数位相をデジタル数値化する。このとき、ＰＬＬのループ帯域内（インバンド）の位相ノイズは、ＴＤＣの時間分解能によって決定される。図１４のような構成のＴＤＣにおいて時間分解能を向上させてインバンド位相ノイズを改善するには、より遅延の大きい遅延セル列が必要とされるが、消費電力の増大を招くという問題がある。
【０００７】
かかる問題に対し、非特許文献１において、２段階の時間デジタル変換を行うことで消費電力の増加を抑えつつ時間分解能を向上させる構成が記載されている。
【０００８】
また、非特許文献２において、インバータの遅延時間のばらつきに起因した時間分解能のばらつきが発生するとＴＤＣの線形性が劣化し、非線形性により位相差出力に周期的なずれが発生し、ＰＬＬ出力にスプリアスが生じることが記載されている。
【先行技術文献】
【非特許文献】
【０００９】
【非特許文献１】Ｔａｋａｓｈｉ Ｔｏｋａｉｒｉｎ， Ｍｉｔｓｕｊｉ Ｏｋａｄａ， Ｍａｓａｋｉ Ｋｉｔｓｕｎｅｚｕｋａ， Ｔａｄａｓｈｉ Ｍａｅｄａ， Ｍｕｎｅｏ Ｆｕｋａｉｓｈｉ， “Ａ ２．１−ｔｏ−２．８ＧＨｚ Ａｌｌ−Ｄｉｇｉｔａｌ Ｆｒｅｑｕｅｎｃｙ Ｓｙｎｔｈｅｓｉｚｅｒ ｗｉｔｈ ａ Ｔｉｍｅ−Ｗｉｎｄｏｗｅｄ ＴＤＣ，” ＩＥＥＥ ＩＳＳＣＣ Ｄｉｇ． Ｔｅｃｈ． Ｐａｐｅｒｓ， ｐｐ． ４７０−４７１， Ｆｅｂ． ２０１０．
【非特許文献２】Ｃｏｌｉｎ Ｗｅｌｔｉｎ−Ｗｕ， Ｅｎｒｉｃｏ Ｔｅｍｐｏｒｉｔｉ， Ｄａｎｉｅｌｅ Ｂａｌｄｉ， Ｍａｒｃｏ Ｃｕｓｍａｉ， Ｆｒａｎｃｅｓｃｏ Ｓｖｅｌｔｏ， “Ａ ３．５ＧＨｚ Ｗｉｄｅｂａｎｄ ＡＤＰＬＬ ｗｉｔｈ Ｆｒａｃｔｉｏｎａｌ Ｓｐｕｒ Ｓｕｐｐｒｅｓｓｉｏｎ Ｔｈｒｏｕｇｈ ＴＤＣ Ｄｉｔｈｅｒｉｎｇ ａｎｄ Ｆｅｅｄｆｏｒｗａｒｄ Ｃｏｍｐｅｎｓａｔｉｏｎ，” ＩＥＥＥ ＩＳＳＣＣ Ｄｉｇ． Ｔｅｃｈ． Ｐａｐｅｒｓ， ｐｐ． ４６８−４６９， Ｆｅｂ． ２０１０．
【発明の概要】
【発明が解決しようとする課題】
【００１０】
以下の分析は、本発明者によってなされたものである。
【００１１】
非特許文献２に記載された構成によると、基準信号入力の遅延量をランダムに制御することにより、非線形性に起因した周期性をランダム化してスプリアスを低減する。しかし、基準信号の遅延量をランダム化すると、位相差算出時の誤差が増加し、位相ノイズのフロアレベルの増加を招く。そこで、非特許文献２では、ＰＬＬのスタートアップ時に、あらかじめ各遅延量に対するＴＤＣで算出される位相差算出時の誤差をルックアップテーブルに格納し、遅延量の制御信号に応じて位相差算出時の誤差を補正することで、位相ノイズのフロアレベルの劣化を防いでいる。
【００１２】
しかしながら、非特許文献２に記載された構成によると、スタートアップ時にルックアップテーブルへ遅延量を格納している。かかる構成によると、長時間のキャリブレーションを要するという問題がある。
【００１３】
そこで、スタートアップ時のキャリブレーションが不要なデジタル位相比較器を提供することが課題となる。
【課題を解決するための手段】
【００１４】
本発明の一視点に係るデジタル位相比較器は、
遅延制御信号に基づいて遅延量をランダムに調整しつつ基準信号を遅延させて遅延基準信号として出力するとともに、該遅延量に相当する時間差を有する第１および第２の遅延量信号を出力する遅延調整部と、
前記遅延基準信号と発振器出力信号との時間差をデジタル値に変換し、第１のデジタル値として出力する第１の時間量子化器と、
前記第１の時間量子化器で発生した時間残差を検出し、該時間残差に応じた時間差を有する第１および第２の時間残差信号を出力する時間残差検出部と、
前記基準信号の状態に応じて、前記第１および第２の時間残差信号を出力するか、または、前記第１および第２の遅延量信号を出力するかを切り替える選択部と、
前記第１および第２の時間残差信号の時間差をデジタル値に変換して第２のデジタル値として出力するとともに、前記第１および第２の遅延量信号の時間差をデジタル値に変換して第３のデジタル値として出力する第２の時間量子化器と、
前記第３のデジタル値を保持するとともに、前記遅延制御信号に応じて出力する遅延量格納部と、
前記第２のデジタル値および前記第３のデジタル値を用いて、前記第１のデジタル値を補正することにより小数位相を算出する小数位相計算部と、を備えている。
【発明の効果】
【００１５】
本発明に係るデジタル位相比較器によると、スタートアップ時のキャリブレーションが不要となる。
【図面の簡単な説明】
【００１６】
【図１】第１の実施形態に係るデジタル位相比較器の構成を示すブロック図である。
【図２】第１の実施形態に係るデジタル位相比較器における遅延調整部の構成を示す図である。
【図３】第１の実施形態に係るデジタル位相比較器における第１時間量子化器の構成を示す図である。
【図４】第１の実施形態に係るデジタル位相比較器における時間残差検出部の構成を示す図である。
【図５】第１の実施形態に係るデジタル位相比較器における選択部の構成を示す図である。
【図６】第１の実施形態に係るデジタル位相比較器における第２時間量子化器の構成を示す図である。
【図７】第１の実施形態に係るデジタル位相比較器の動作を示すタイミングチャートである。
【図８】非線形性があった場合のデジタル位相比較器出力および位相差出力を示す図である。
【図９】第１の実施形態に係るデジタル位相比較器出力および位相差出力を示す図である。
【図１０】第２の実施形態に係るデジタル位相比較器における選択部の構成を示す図である。
【図１１】第２の実施形態に係るデジタル位相比較器の動作を示すタイミングチャートである。
【図１２】第３の実施形態の遅延調整部の構成を示す図である。
【図１３】第４の実施形態に係るデジタルＰＬＬの構成を示すブロック図である。
【図１４】従来のデジタル位相比較器（ＴＤＣ）の構成を示す図である。
【発明を実施するための形態】
【００１７】
はじめに、本発明の概要について説明する。なお、この概要に付記した図面参照符号は、専ら理解を助けるための例示であり、本発明を図示の態様に限定することを意図するものではない。
【００１８】
図１を参照すると、デジタル位相比較器は、遅延制御信号に基づいて遅延量をランダムに調整しつつ基準信号を遅延させて遅延基準信号として出力するとともに、該遅延量に相当する時間差を有する第１および第２の遅延量信号を出力する遅延調整部（１１）と、遅延基準信号と発振器出力信号との時間差をデジタル値に変換し、第１のデジタル値として出力する第１の時間量子化器（１２）と、第１の時間量子化器（１２）で発生した時間残差を検出し、該時間残差に応じた時間差を有する第１および第２の時間残差信号を出力する時間残差検出部（１３）と、基準信号の状態に応じて、第１および第２の時間残差信号を出力するか、または、第１および第２の遅延量信号を出力するかを切り替える選択部（１５）と、第１および第２の時間残差信号の時間差をデジタル値に変換して第２のデジタル値として出力するとともに、第１および第２の遅延量信号の時間差をデジタル値に変換して第３のデジタル値として出力する第２の時間量子化器（１６）と、第３のデジタル値を保持するとともに、遅延制御信号に応じて出力する遅延量格納部（１７）と、第２のデジタル値および第３のデジタル値を用いて、第１のデジタル値を補正することにより小数位相を算出する小数位相計算部（１８）と、を備えている。
【００１９】
図２を参照すると、遅延調整部（１１）は、基準信号を順次遅延させる遅延セル列（４１）と、遅延制御信号に基づいて、基準信号を順次遅延させた信号のうちの１つを遅延基準信号として選択するセレクタ（４２）と、を備えていてもよい。
【００２０】
図３を参照すると、第１時間量子化器（１２）は、遅延基準信号を順次遅延させるインバータ列（４７）と、遅延基準信号を順次遅延させた信号を用いて、発信器出力信号をサンプリングするサンプリングラッチ群（４８）と、を備えていてもよい。
【００２１】
図４を参照すると、時間残差検出部（１３）は、発信器出力信号で遅延基準信号をサンプリングすることにより、第１の時間残差信号を求める発信器エッジ抽出部（５３）と、第１のデジタル値に対して所定の論理演算を施すことにより第２の時間残差信号を求めるサンプリングクロックエッジ抽出部（５５）と、を備えていてもよい。
【００２２】
図５を参照すると、選択部（１５）は、基準信号の状態に応じて、第１の時間残差信号または第１の遅延量信号を出力する第１のセレクタ（６７）と、基準信号の状態に応じて、第２の時間残差信号または第２の遅延量信号を出力する第２のセレクタ（６８）と、を備えていてもよい。
【００２３】
図６を参照すると、第２の時間量子化器（１６）は、第１のセレクタ（６７）から出力された信号を順次遅延させる第１のインバータ列（７１）と、第２のセレクタ（６８）から出力された信号を順次遅延させる第２のインバータ列（７２）と、第２のインバータ列（７２）で遅延された信号で第１のインバータ列（７１）で遅延された信号をサンプリングする第１および第２のサンプリングラッチ群（７３、７５）と、を備えていてもよい。
【００２４】
図１０を参照すると、選択部（３１）は、第１の時間量子化器の時間分解能に相当する時間差を有する第１および第２の分解能信号を求め、基準信号の状態に応じて、第１および第２の時間残差信号を出力するか、または、第１の分解能信号と第１の遅延量信号との間の排他的論理和、および、第２の分解能信号と第２の遅延量信号との間の排他的論理和を出力するかを切り替えるようにしてもよい。
【００２５】
図１２を参照すると、第１および第２の遅延量信号の間の遅延量は、遅延調整部（３２）における遅延セル１段分の遅延量であってもよい。
【００２６】
図１３を参照すると、デジタルＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路は、上記のデジタル位相比較器を備えていることが好ましい。
【００２７】
（実施形態１）
第１の実施形態に係るデジタル位相比較器について、図面を参照して説明する。図１は、本実施形態のデジタル位相比較器の構成を示すブロック図である。図１を参照すると、デジタル位相比較器は、遅延調整部１１、第１時間量子化器１２、時間残差検出部１３、選択部１５、第２時間量子化器１６、遅延量格納部１７、および、小数位相計算部１８を備えている。
【００２８】
遅延調整部１１は、基準信号を受信し、基準信号を遅延させるとともに、遅延量に応じた時間差を有する２つの信号を出力する。遅延調整部１１は、基準信号の遅延量を遅延制御信号に基づいて切り替える。
【００２９】
第１時間量子化器１２は、遅延された基準信号（遅延基準信号）と発振器出力信号との時間差をデジタル値に変換する。
【００３０】
時間残差検出部１３は、第１時間量子化器１２における時間残差を検出し、時間残差に応じた時間差を持つ２つの信号を出力する。
【００３１】
選択部１５は、基準信号の状態に基づき、時間残差検出部１３で得られた第１時間量子化器１２における時間残差を表す信号を出力するか、遅延調整部１１から得られた遅延量に応じた時間差を持つ信号を出力するかを切り替える。
【００３２】
第２時間量子化器１６は、選択部１５から出力された２つの信号の時間差をデジタル値に変換する。
【００３３】
遅延量格納部１７は、第２時間量子化器１６により得られた遅延制御信号に対応した基準信号の遅延量を格納するとともに、遅延制御信号に対応した遅延量を出力する。
【００３４】
小数位相計算部１８は、第１時間量子化器１２および第２時間量子化器１６ならびに遅延量格納部１７の出力を用いて発振器の小数位相を計算する。より具体的には、小数位相計算部１８は、第１時間量子化器１２により得られた発振器出力信号と遅延基準信号との時間差を、第２時間量子化器１６により得られた時間残差と、遅延量格納部１７により得られた遅延制御信号に対応した基準信号の遅延量を用いて補正し、小数位相を算出する。
【００３５】
図２は、遅延調整部１１の構成を一例として示す図である。図２を参照すると、遅延調整部１１は、遅延セル列４１、セレクタ４２、および、インバータ４５、４６を備えている。遅延セル列４１は、複数の遅延セル４３１〜４３Ｎを含む。
【００３６】
遅延セル列４１は、基準信号を順次遅延させる。セレクタ４２は、遅延制御信号に基づいて信号を選択し、選択した信号を遅延基準信号として出力する。また、遅延調整部１１は、インバータ４５を介して基準信号から得られた第１遅延量信号と、インバータ４６を介して遅延基準信号から得られた第２遅延量信号とを、これらの時間差が遅延量信号に相当する２つの信号として出力する。
【００３７】
図３は、第１時間量子化器１２の構成の一例を示す図である。図３を参照すると、第１時間量子化器１２は、インバータ列４７およびサンプリングラッチ群４８を備えている。インバータ列４７は、複数のインバータ５１１〜５１Ｎを含み、サンプリングラッチ群４８は、複数のラッチ回路５２１〜５２Ｎを含む。
【００３８】
サンプリングラッチ群４８は、遅延調整部１１から出力された遅延基準信号をインバータ列４７により順次遅延した信号で、発振器出力信号をサンプルする。第１時間量子化器１２によると、インバータ列４７の時間分解能で時間デジタル変換が行われる。
【００３９】
図４は、時間残差検出部１３の構成の一例を示す図である。図４を参照すると、時間残差検出部１３は、発振器エッジ抽出部５３、サンプリングクロックエッジ抽出部５５、および、ＸＯＲ回路５６、５７を備えている。発振器エッジ抽出部５３は、ラッチ回路５８、６１を備えている。サンプリングクロックエッジ抽出部５５は、ＡＮＤ回路６２１〜６２Ｎ、６３１〜６３Ｎ、および、ＯＲ回路６５、６６を備えている。
【００４０】
発振器エッジ抽出部５３は、発振器出力信号で遅延基準信号をサンプリングすることにより、第１時間残差信号を求める。サンプリングクロックエッジ抽出部５５は、第１時間量子化器１２の出力に対して所定の論理演算を行うことにより第２時間残差信号を求める。時間残差検出部１３によると、第１時間残差信号および第２時間残差信号の時間差が、第１時間量子化器１２における時間残差を持つ２つの信号として出力される。
【００４１】
図５は、選択部１５の構成の一例を示す図である。図５を参照すると、選択部１５は、セレクタ６７、６８を備えている。
【００４２】
基準信号がハイレベルの場合には、セレクタ６７、６８は、それぞれ、時間残差検出部１３から出力された第１時間残差信号および第２時間残差信号を、第１選択部出力信号および第２選択部出力信号として出力する。一方、基準信号がローレベルの場合には、セレクタ６７、６８は、それぞれ、遅延調整部１１から出力された第１遅延量信号および第２遅延量信号を、第１選択部出力信号および第２選択部出力信号として出力する。
【００４３】
図６は、第２時間量子化器１６の構成の一例を示す図である。図６を参照すると、第２時間量子化器１６は、第１インバータ列７１、第２インバータ列７２、第１サンプリングラッチ群７３、および、第２サンプリングラッチ群７５を備えている。第１インバータ列７１は複数のインバータ７６０〜７６Ｎを含み、第２インバータ列７２は複数のインバータ７７０〜７７Ｎを含む。第１サンプリングラッチ群７３は複数のラッチ回路７８１〜７８Ｎを含み、第２サンプリングラッチ群７５は複数のラッチ回路８１１〜８１Ｎを含む。
【００４４】
第１インバータ列７１は第１選択部出力信号を順次遅延させ、第２インバータ列７２は、第２選択部出力信号を順次遅延させる。第１サンプリングラッチ群７３および第２サンプリングラッチ群７５は、それぞれ、第１インバータ列７１で遅延された第１選択部出力信号を、第２インバータ列７２で遅延された第２選択部出力信号でサンプリングする。これにより、時間デジタル変換が行われる。第１サンプリングラッチ群７３は立ち上がりエッジで動作し、第２サンプリングラッチ群７５は立ち下がりエッジで動作する。また、第１インバータ列７１の遅延時間よりも第２インバータ列７２の遅延時間が小さくなるように設定する。このとき、第２時間量子化器１６の時間分解能は、第１インバータ列７１および第２インバータ列７２の遅延時間差となる。
【００４５】
図７は、本実施形態１のデジタル位相比較器のタイミングチャートを示す。図７を参照すると、第１時間量子化器１２および第２時間量子化器１６は、基準信号がハイレベルとなる期間に、それぞれ発振器と基準信号との時間差および時間残差を出力する。一方、基準信号がローレベルとなる期間に、第２時間量子化器１６における第１サンプリングラッチ群７３から遅延調整部１１における遅延量が出力され、遅延量が遅延量格納部１７に格納される。
【００４６】
小数位相計算部１８は、第１時間量子化器１２により得られた発振器出力信号と遅延された基準信号との時間差を、第２時間量子化器１６により得られた時間残差と、遅延量格納部１７により得られた遅延制御信号に対応した基準信号の遅延量を用いて補正し、小数位相を算出する。
【００４７】
図８は、非線形性がある場合における、ＴＤＣ出力および算出される位相差を一例として示す。図８を参照すると、ＴＤＣの動作に対して、非線形性が周期的に現れることにより、出力される位相差に周期的な誤差が生じる。この周期的な誤差がＰＬＬ出力周波数の周期的な変動となるため、スプリアスが発生する。
【００４８】
図９は、本実施形態のデジタル位相比較器における、ＴＤＣ出力および算出される位相差を一例として示す。図９を参照すると、基準信号の遅延量をランダムに制御することにより、ＴＤＣ出力および位相差出力に現れる周期性が低減される。一方、遅延量補正前の位相差出力はランダムな変動による位相差出力誤差が発生しており、これが位相ノイズのフロアレベル増加を招く。
【００４９】
これに対し、遅延量補正を行うことで位相差の誤差が低減されるため、位相ノイズフロアレベルの劣化が抑制される。このとき、基準信号の状態に応じて、第２時間量子化器１６で遅延量を検出することにより、小数位相を算出しながら、補正すべき遅延調整部１１の遅延量も算出することができる。したがって、本実施形態のデジタル位相比較器によると、スタートアップ時のキャリブレーションが不要となる。
【００５０】
すなわち、本実施形態のデジタル位相比較器によると、遅延調整部１１は、第１時間量子化器１２に入力される基準信号の遅延量をランダムに調整するとともに、遅延調整部１１での遅延量に相当する時間差を持つ２つの信号を抽出する。また、選択部１５は、基準信号の状態（ステート）により、第２時間量子化器１６への入力信号を、第１時間量子化器１２における時間残差とするか、または、遅延調整部１１における遅延量とするかを切り替える。また、小数位相計算部１８は、時間残差の補正を行うとともに遅延量格納部１７に格納された遅延量分の補正も行う。
【００５１】
このとき、デジタル位相比較器において小数位相を算出しながら、補正すべき遅延調整部１１の遅延量も算出することが可能になり、スタートアップ時のキャリブレーションが不要となる。
【００５２】
（実施形態２）
第２の実施形態に係るデジタル位相比較器について、図面を参照して説明する。本実施形態におけるデジタル位相比較器は、第１の実施形態における選択部１５を選択部３１に置き換えた構成となっている。図１０は、本実施形態における選択部３１の構成を示す。図１０を参照すると、選択部３１は、インバータ８２〜８４、ラッチ回路８５、８６、ＸＯＲ回路８７、８８、および、セレクタ９１、９２を備えている。
【００５３】
インバータ８２、８３、および、ラッチ回路８５、８６は、第１時間量子化器１２の時間分解能に相当する時間差を持つ第１分解能信号および第２分解能信号を算出する。ＸＯＲ回路８７は遅延調整部１１から出力された第１遅延量信号と第１分解能信号との間で排他的論理和演算を行い、ＸＯＲ回路８７は遅延調整部１１から出力された第２遅延量信号と第２分解能信号との間で排他的論理和演算を行うことにより、シングルショットのパルスを発生させる。このとき、２つのシングルショットパルスの立ち上がりエッジの時間差が遅延量信号となり、立ち下がりエッジの時間差が分解能信号となる。
【００５４】
本実施形態によると、第１時間量子化器１２の時間分解能を、第２時間量子化器１６で算出し、時間分解能の比を用いて第１および第２のデジタル数値化結果を正規化することが可能になる。したがって、第１時間量子化器１２および第２時間量子化器１６におけるインバータ列の遅延時間の設計精度への要求が緩和される。
【００５５】
図１１は、本実施形態のデジタル位相比較器のタイミングチャートである。図１１を参照すると、第１時間量子化器１２および第２時間量子化器１６は、基準信号がハイレベルとなる期間に、それぞれ発振器出力信号と基準信号との時間差および時間残差を出力する。一方、基準信号がローレベルとなる期間に、第２時間量子化器１６における第１サンプリングラッチ群７３から遅延調整部１１における遅延量が出力され、遅延量が遅延量格納部１７に格納される。第２サンプリングラッチ群７５からは時間分解能比に対応したデジタル数値化結果が出力される。
【００５６】
小数位相計算部１８は、第１時間量子化器１２により得られた発振器出力信号と遅延された基準信号との時間差を、第２時間量子化器１６により得られた時間残差と、時間分解能比と、遅延量格納部１７により得られた遅延制御信号に対応した基準信号の遅延量を用いて補正し、小数位相を算出する。
【００５７】
（実施形態３）
第３の実施形態に係るデジタル位相比較器について、図面を参照して説明する。本実施形態におけるデジタル位相比較器は、第１または第２の実施形態における遅延調整部１１を遅延調整部３２に置き換えた構成となっている。図１２は、本実施形態における遅延調整部３２の構成を示す。図１２を参照すると、遅延調整部３２は、遅延セル列９３、セレクタ９４、９５、および、インバータ９６、９７を備えている。遅延セル列９３は、複数の遅延セル９８１〜９８Ｎを含む。
【００５８】
遅延量信号を持つ２つの信号として、基準信号と遅延基準信号の代わりに、遅延制御信号に応じて各遅延セル１段分の時間差を持つ２つの信号を出力する。これにより、第２時間量子化器１６に入力される遅延量信号の時間差が小さくなるため、第２時間量子化器１６のインバータ列７１、７２およびサンプリングラッチ群７３、７５の段数を削減することができ、回路面積および消費電力の低減が可能となる。このとき、遅延量格納部１７から出力される遅延量としては、得られた遅延セル１段分の時間差に対応した遅延量に、遅延制御信号に対応した遅延セルの段数を掛け合わせた値が出力される。
【００５９】
（実施形態４）
第４の実施形態に係るデジタルＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）について、図面を参照して説明する。図１３は、本実施形態のデジタルＰＬＬの構成を示すブロック図である。図１３を参照すると、デジタルＰＬＬは、デジタル位相比較器２１、位相差算出部２２、発振器制御部２３、発振器２５、および、整数位相算出部２６を備えている。
【００６０】
ここで、デジタル位相比較器２１として、上記第１ないし第３の実施形態に係るデジタル位相比較器を採用することができる。
【００６１】
なお、上記の非特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００６２】
１１ 遅延調整部
１２ 第１時間量子化器
１３ 時間残差検出部
１５ 選択部
１６ 第２時間量子化器
１７ 遅延量格納部
１８ 小数位相計算部
２１ デジタル位相比較器
２２ 位相差算出部
２３ 発振器制御部
２５ 発振器
２６ 整数位相算出部
３１ 選択部
３２ 遅延量調整部
４１ 遅延セル列
４２ セレクタ
４３１〜４３Ｎ 遅延セル
４５、４６ インバータ
４７ インバータ列
４８ サンプリングラッチ群
５１１〜５１Ｎ インバータ
５２１〜５２Ｎ ラッチ回路
５３ 発振器エッジ抽出部
５５ サンプリングクロックエッジ抽出部
５６、５７ ＸＯＲ（排他的論理和）回路
５８、６１ ラッチ回路
６２１〜６２Ｎ、６３１〜６３Ｎ ＡＮＤ（論理積）回路
６５、６６ ＯＲ（論理和）回路
６７、６８ セレクタ
７１ 第１インバータ列
７２ 第２インバータ列
７３ 第１サンプリングラッチ群
７５ 第２サンプリングラッチ群
７６０〜７６Ｎ、７７０〜７７Ｎ インバータ
７８１〜７８Ｎ、８１１〜８１Ｎ ラッチ回路
８２〜８４ インバータ
８５、８６ ラッチ回路
８７、８８ ＸＯＲ回路
９１、９２ セレクタ
９３ 遅延セル列
９４、９５ セレクタ
９６、９７ インバータ
９８１〜９８Ｎ 遅延セル
１０１ 遅延セル列
１０２ サンプリングラッチ群
１０３０〜１０３Ｎ 遅延セル
１０５１〜１０５Ｎ ラッチ回路
【技術分野】
【０００１】
本発明は、デジタル位相比較器およびデジタルＰＬＬ回路に関し、特に位相差を検出してデジタル信号に変換するデジタル位相比較器、および、かかるデジタル位相比較器を備え、デジタルドメインで発振器を制御するデジタルＰＬＬ回路に関する。
【背景技術】
【０００２】
近年、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路をデジタル構成としたデジタルＰＬＬ回路の研究開発が進められている。デジタルＰＬＬ回路においては、位相差情報がデジタル値で出力され、検出された位相差情報を元にした制御信号がデジタルループフィルタを介して発振器に入力されることで、周波数の制御が行われる。
【０００３】
デジタルＰＬＬにおける位相比較動作においては、カウンタにより発振器の位相を直接カウントすると同時に、時間デジタル変換器（ＴＤＣ：Ｔｉｍｅ−ｔｏ−Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）を用いて発振器の１周期未満の位相を検出する。カウンタの出力は発振器の位相の整数部に相当するため、１ＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）が発振器の１周期分の位相を表す。また、ＴＤＣの出力は、カウンタの１ＬＳＢ未満である発振器の位相の小数部を表す。発振器の位相は、これらの２つの出力を用いてデジタル値化される。
【０００４】
周波数設定信号として、従来のアナログ方式ＰＬＬ回路と同様に、所望の発振器周波数に対する基準信号の周波数の比である分周比が入力される。分周比を基準信号サイクル毎に積算することで所望の発振器位相に変換され、この値とカウンタおよびＴＤＣにより得られた発振器位相との差分をとることにより、位相差情報が得られる。
【０００５】
図１４は、デジタル位相比較器の一例として、時間デジタル変換器（ＴＤＣ）の構成を示す図である。図１４を参照すると、ＴＤＣは、縦列接続されたインバータ等で構成された遅延セル列１０１とサンプリングラッチ群１０２とを備えている。遅延セル列１０１は複数の遅延セル１０３０〜１０３Ｎを含み、サンプリングラッチ群１０２は複数のラッチ回路１０５１〜１０５Ｎを含む。
【０００６】
ＴＤＣは、インバータの遅延時間により決定される時間分解能で、発振器の小数位相をデジタル数値化する。このとき、ＰＬＬのループ帯域内（インバンド）の位相ノイズは、ＴＤＣの時間分解能によって決定される。図１４のような構成のＴＤＣにおいて時間分解能を向上させてインバンド位相ノイズを改善するには、より遅延の大きい遅延セル列が必要とされるが、消費電力の増大を招くという問題がある。
【０００７】
かかる問題に対し、非特許文献１において、２段階の時間デジタル変換を行うことで消費電力の増加を抑えつつ時間分解能を向上させる構成が記載されている。
【０００８】
また、非特許文献２において、インバータの遅延時間のばらつきに起因した時間分解能のばらつきが発生するとＴＤＣの線形性が劣化し、非線形性により位相差出力に周期的なずれが発生し、ＰＬＬ出力にスプリアスが生じることが記載されている。
【先行技術文献】
【非特許文献】
【０００９】
【非特許文献１】Ｔａｋａｓｈｉ Ｔｏｋａｉｒｉｎ， Ｍｉｔｓｕｊｉ Ｏｋａｄａ， Ｍａｓａｋｉ Ｋｉｔｓｕｎｅｚｕｋａ， Ｔａｄａｓｈｉ Ｍａｅｄａ， Ｍｕｎｅｏ Ｆｕｋａｉｓｈｉ， “Ａ ２．１−ｔｏ−２．８ＧＨｚ Ａｌｌ−Ｄｉｇｉｔａｌ Ｆｒｅｑｕｅｎｃｙ Ｓｙｎｔｈｅｓｉｚｅｒ ｗｉｔｈ ａ Ｔｉｍｅ−Ｗｉｎｄｏｗｅｄ ＴＤＣ，” ＩＥＥＥ ＩＳＳＣＣ Ｄｉｇ． Ｔｅｃｈ． Ｐａｐｅｒｓ， ｐｐ． ４７０−４７１， Ｆｅｂ． ２０１０．
【非特許文献２】Ｃｏｌｉｎ Ｗｅｌｔｉｎ−Ｗｕ， Ｅｎｒｉｃｏ Ｔｅｍｐｏｒｉｔｉ， Ｄａｎｉｅｌｅ Ｂａｌｄｉ， Ｍａｒｃｏ Ｃｕｓｍａｉ， Ｆｒａｎｃｅｓｃｏ Ｓｖｅｌｔｏ， “Ａ ３．５ＧＨｚ Ｗｉｄｅｂａｎｄ ＡＤＰＬＬ ｗｉｔｈ Ｆｒａｃｔｉｏｎａｌ Ｓｐｕｒ Ｓｕｐｐｒｅｓｓｉｏｎ Ｔｈｒｏｕｇｈ ＴＤＣ Ｄｉｔｈｅｒｉｎｇ ａｎｄ Ｆｅｅｄｆｏｒｗａｒｄ Ｃｏｍｐｅｎｓａｔｉｏｎ，” ＩＥＥＥ ＩＳＳＣＣ Ｄｉｇ． Ｔｅｃｈ． Ｐａｐｅｒｓ， ｐｐ． ４６８−４６９， Ｆｅｂ． ２０１０．
【発明の概要】
【発明が解決しようとする課題】
【００１０】
以下の分析は、本発明者によってなされたものである。
【００１１】
非特許文献２に記載された構成によると、基準信号入力の遅延量をランダムに制御することにより、非線形性に起因した周期性をランダム化してスプリアスを低減する。しかし、基準信号の遅延量をランダム化すると、位相差算出時の誤差が増加し、位相ノイズのフロアレベルの増加を招く。そこで、非特許文献２では、ＰＬＬのスタートアップ時に、あらかじめ各遅延量に対するＴＤＣで算出される位相差算出時の誤差をルックアップテーブルに格納し、遅延量の制御信号に応じて位相差算出時の誤差を補正することで、位相ノイズのフロアレベルの劣化を防いでいる。
【００１２】
しかしながら、非特許文献２に記載された構成によると、スタートアップ時にルックアップテーブルへ遅延量を格納している。かかる構成によると、長時間のキャリブレーションを要するという問題がある。
【００１３】
そこで、スタートアップ時のキャリブレーションが不要なデジタル位相比較器を提供することが課題となる。
【課題を解決するための手段】
【００１４】
本発明の一視点に係るデジタル位相比較器は、
遅延制御信号に基づいて遅延量をランダムに調整しつつ基準信号を遅延させて遅延基準信号として出力するとともに、該遅延量に相当する時間差を有する第１および第２の遅延量信号を出力する遅延調整部と、
前記遅延基準信号と発振器出力信号との時間差をデジタル値に変換し、第１のデジタル値として出力する第１の時間量子化器と、
前記第１の時間量子化器で発生した時間残差を検出し、該時間残差に応じた時間差を有する第１および第２の時間残差信号を出力する時間残差検出部と、
前記基準信号の状態に応じて、前記第１および第２の時間残差信号を出力するか、または、前記第１および第２の遅延量信号を出力するかを切り替える選択部と、
前記第１および第２の時間残差信号の時間差をデジタル値に変換して第２のデジタル値として出力するとともに、前記第１および第２の遅延量信号の時間差をデジタル値に変換して第３のデジタル値として出力する第２の時間量子化器と、
前記第３のデジタル値を保持するとともに、前記遅延制御信号に応じて出力する遅延量格納部と、
前記第２のデジタル値および前記第３のデジタル値を用いて、前記第１のデジタル値を補正することにより小数位相を算出する小数位相計算部と、を備えている。
【発明の効果】
【００１５】
本発明に係るデジタル位相比較器によると、スタートアップ時のキャリブレーションが不要となる。
【図面の簡単な説明】
【００１６】
【図１】第１の実施形態に係るデジタル位相比較器の構成を示すブロック図である。
【図２】第１の実施形態に係るデジタル位相比較器における遅延調整部の構成を示す図である。
【図３】第１の実施形態に係るデジタル位相比較器における第１時間量子化器の構成を示す図である。
【図４】第１の実施形態に係るデジタル位相比較器における時間残差検出部の構成を示す図である。
【図５】第１の実施形態に係るデジタル位相比較器における選択部の構成を示す図である。
【図６】第１の実施形態に係るデジタル位相比較器における第２時間量子化器の構成を示す図である。
【図７】第１の実施形態に係るデジタル位相比較器の動作を示すタイミングチャートである。
【図８】非線形性があった場合のデジタル位相比較器出力および位相差出力を示す図である。
【図９】第１の実施形態に係るデジタル位相比較器出力および位相差出力を示す図である。
【図１０】第２の実施形態に係るデジタル位相比較器における選択部の構成を示す図である。
【図１１】第２の実施形態に係るデジタル位相比較器の動作を示すタイミングチャートである。
【図１２】第３の実施形態の遅延調整部の構成を示す図である。
【図１３】第４の実施形態に係るデジタルＰＬＬの構成を示すブロック図である。
【図１４】従来のデジタル位相比較器（ＴＤＣ）の構成を示す図である。
【発明を実施するための形態】
【００１７】
はじめに、本発明の概要について説明する。なお、この概要に付記した図面参照符号は、専ら理解を助けるための例示であり、本発明を図示の態様に限定することを意図するものではない。
【００１８】
図１を参照すると、デジタル位相比較器は、遅延制御信号に基づいて遅延量をランダムに調整しつつ基準信号を遅延させて遅延基準信号として出力するとともに、該遅延量に相当する時間差を有する第１および第２の遅延量信号を出力する遅延調整部（１１）と、遅延基準信号と発振器出力信号との時間差をデジタル値に変換し、第１のデジタル値として出力する第１の時間量子化器（１２）と、第１の時間量子化器（１２）で発生した時間残差を検出し、該時間残差に応じた時間差を有する第１および第２の時間残差信号を出力する時間残差検出部（１３）と、基準信号の状態に応じて、第１および第２の時間残差信号を出力するか、または、第１および第２の遅延量信号を出力するかを切り替える選択部（１５）と、第１および第２の時間残差信号の時間差をデジタル値に変換して第２のデジタル値として出力するとともに、第１および第２の遅延量信号の時間差をデジタル値に変換して第３のデジタル値として出力する第２の時間量子化器（１６）と、第３のデジタル値を保持するとともに、遅延制御信号に応じて出力する遅延量格納部（１７）と、第２のデジタル値および第３のデジタル値を用いて、第１のデジタル値を補正することにより小数位相を算出する小数位相計算部（１８）と、を備えている。
【００１９】
図２を参照すると、遅延調整部（１１）は、基準信号を順次遅延させる遅延セル列（４１）と、遅延制御信号に基づいて、基準信号を順次遅延させた信号のうちの１つを遅延基準信号として選択するセレクタ（４２）と、を備えていてもよい。
【００２０】
図３を参照すると、第１時間量子化器（１２）は、遅延基準信号を順次遅延させるインバータ列（４７）と、遅延基準信号を順次遅延させた信号を用いて、発信器出力信号をサンプリングするサンプリングラッチ群（４８）と、を備えていてもよい。
【００２１】
図４を参照すると、時間残差検出部（１３）は、発信器出力信号で遅延基準信号をサンプリングすることにより、第１の時間残差信号を求める発信器エッジ抽出部（５３）と、第１のデジタル値に対して所定の論理演算を施すことにより第２の時間残差信号を求めるサンプリングクロックエッジ抽出部（５５）と、を備えていてもよい。
【００２２】
図５を参照すると、選択部（１５）は、基準信号の状態に応じて、第１の時間残差信号または第１の遅延量信号を出力する第１のセレクタ（６７）と、基準信号の状態に応じて、第２の時間残差信号または第２の遅延量信号を出力する第２のセレクタ（６８）と、を備えていてもよい。
【００２３】
図６を参照すると、第２の時間量子化器（１６）は、第１のセレクタ（６７）から出力された信号を順次遅延させる第１のインバータ列（７１）と、第２のセレクタ（６８）から出力された信号を順次遅延させる第２のインバータ列（７２）と、第２のインバータ列（７２）で遅延された信号で第１のインバータ列（７１）で遅延された信号をサンプリングする第１および第２のサンプリングラッチ群（７３、７５）と、を備えていてもよい。
【００２４】
図１０を参照すると、選択部（３１）は、第１の時間量子化器の時間分解能に相当する時間差を有する第１および第２の分解能信号を求め、基準信号の状態に応じて、第１および第２の時間残差信号を出力するか、または、第１の分解能信号と第１の遅延量信号との間の排他的論理和、および、第２の分解能信号と第２の遅延量信号との間の排他的論理和を出力するかを切り替えるようにしてもよい。
【００２５】
図１２を参照すると、第１および第２の遅延量信号の間の遅延量は、遅延調整部（３２）における遅延セル１段分の遅延量であってもよい。
【００２６】
図１３を参照すると、デジタルＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路は、上記のデジタル位相比較器を備えていることが好ましい。
【００２７】
（実施形態１）
第１の実施形態に係るデジタル位相比較器について、図面を参照して説明する。図１は、本実施形態のデジタル位相比較器の構成を示すブロック図である。図１を参照すると、デジタル位相比較器は、遅延調整部１１、第１時間量子化器１２、時間残差検出部１３、選択部１５、第２時間量子化器１６、遅延量格納部１７、および、小数位相計算部１８を備えている。
【００２８】
遅延調整部１１は、基準信号を受信し、基準信号を遅延させるとともに、遅延量に応じた時間差を有する２つの信号を出力する。遅延調整部１１は、基準信号の遅延量を遅延制御信号に基づいて切り替える。
【００２９】
第１時間量子化器１２は、遅延された基準信号（遅延基準信号）と発振器出力信号との時間差をデジタル値に変換する。
【００３０】
時間残差検出部１３は、第１時間量子化器１２における時間残差を検出し、時間残差に応じた時間差を持つ２つの信号を出力する。
【００３１】
選択部１５は、基準信号の状態に基づき、時間残差検出部１３で得られた第１時間量子化器１２における時間残差を表す信号を出力するか、遅延調整部１１から得られた遅延量に応じた時間差を持つ信号を出力するかを切り替える。
【００３２】
第２時間量子化器１６は、選択部１５から出力された２つの信号の時間差をデジタル値に変換する。
【００３３】
遅延量格納部１７は、第２時間量子化器１６により得られた遅延制御信号に対応した基準信号の遅延量を格納するとともに、遅延制御信号に対応した遅延量を出力する。
【００３４】
小数位相計算部１８は、第１時間量子化器１２および第２時間量子化器１６ならびに遅延量格納部１７の出力を用いて発振器の小数位相を計算する。より具体的には、小数位相計算部１８は、第１時間量子化器１２により得られた発振器出力信号と遅延基準信号との時間差を、第２時間量子化器１６により得られた時間残差と、遅延量格納部１７により得られた遅延制御信号に対応した基準信号の遅延量を用いて補正し、小数位相を算出する。
【００３５】
図２は、遅延調整部１１の構成を一例として示す図である。図２を参照すると、遅延調整部１１は、遅延セル列４１、セレクタ４２、および、インバータ４５、４６を備えている。遅延セル列４１は、複数の遅延セル４３１〜４３Ｎを含む。
【００３６】
遅延セル列４１は、基準信号を順次遅延させる。セレクタ４２は、遅延制御信号に基づいて信号を選択し、選択した信号を遅延基準信号として出力する。また、遅延調整部１１は、インバータ４５を介して基準信号から得られた第１遅延量信号と、インバータ４６を介して遅延基準信号から得られた第２遅延量信号とを、これらの時間差が遅延量信号に相当する２つの信号として出力する。
【００３７】
図３は、第１時間量子化器１２の構成の一例を示す図である。図３を参照すると、第１時間量子化器１２は、インバータ列４７およびサンプリングラッチ群４８を備えている。インバータ列４７は、複数のインバータ５１１〜５１Ｎを含み、サンプリングラッチ群４８は、複数のラッチ回路５２１〜５２Ｎを含む。
【００３８】
サンプリングラッチ群４８は、遅延調整部１１から出力された遅延基準信号をインバータ列４７により順次遅延した信号で、発振器出力信号をサンプルする。第１時間量子化器１２によると、インバータ列４７の時間分解能で時間デジタル変換が行われる。
【００３９】
図４は、時間残差検出部１３の構成の一例を示す図である。図４を参照すると、時間残差検出部１３は、発振器エッジ抽出部５３、サンプリングクロックエッジ抽出部５５、および、ＸＯＲ回路５６、５７を備えている。発振器エッジ抽出部５３は、ラッチ回路５８、６１を備えている。サンプリングクロックエッジ抽出部５５は、ＡＮＤ回路６２１〜６２Ｎ、６３１〜６３Ｎ、および、ＯＲ回路６５、６６を備えている。
【００４０】
発振器エッジ抽出部５３は、発振器出力信号で遅延基準信号をサンプリングすることにより、第１時間残差信号を求める。サンプリングクロックエッジ抽出部５５は、第１時間量子化器１２の出力に対して所定の論理演算を行うことにより第２時間残差信号を求める。時間残差検出部１３によると、第１時間残差信号および第２時間残差信号の時間差が、第１時間量子化器１２における時間残差を持つ２つの信号として出力される。
【００４１】
図５は、選択部１５の構成の一例を示す図である。図５を参照すると、選択部１５は、セレクタ６７、６８を備えている。
【００４２】
基準信号がハイレベルの場合には、セレクタ６７、６８は、それぞれ、時間残差検出部１３から出力された第１時間残差信号および第２時間残差信号を、第１選択部出力信号および第２選択部出力信号として出力する。一方、基準信号がローレベルの場合には、セレクタ６７、６８は、それぞれ、遅延調整部１１から出力された第１遅延量信号および第２遅延量信号を、第１選択部出力信号および第２選択部出力信号として出力する。
【００４３】
図６は、第２時間量子化器１６の構成の一例を示す図である。図６を参照すると、第２時間量子化器１６は、第１インバータ列７１、第２インバータ列７２、第１サンプリングラッチ群７３、および、第２サンプリングラッチ群７５を備えている。第１インバータ列７１は複数のインバータ７６０〜７６Ｎを含み、第２インバータ列７２は複数のインバータ７７０〜７７Ｎを含む。第１サンプリングラッチ群７３は複数のラッチ回路７８１〜７８Ｎを含み、第２サンプリングラッチ群７５は複数のラッチ回路８１１〜８１Ｎを含む。
【００４４】
第１インバータ列７１は第１選択部出力信号を順次遅延させ、第２インバータ列７２は、第２選択部出力信号を順次遅延させる。第１サンプリングラッチ群７３および第２サンプリングラッチ群７５は、それぞれ、第１インバータ列７１で遅延された第１選択部出力信号を、第２インバータ列７２で遅延された第２選択部出力信号でサンプリングする。これにより、時間デジタル変換が行われる。第１サンプリングラッチ群７３は立ち上がりエッジで動作し、第２サンプリングラッチ群７５は立ち下がりエッジで動作する。また、第１インバータ列７１の遅延時間よりも第２インバータ列７２の遅延時間が小さくなるように設定する。このとき、第２時間量子化器１６の時間分解能は、第１インバータ列７１および第２インバータ列７２の遅延時間差となる。
【００４５】
図７は、本実施形態１のデジタル位相比較器のタイミングチャートを示す。図７を参照すると、第１時間量子化器１２および第２時間量子化器１６は、基準信号がハイレベルとなる期間に、それぞれ発振器と基準信号との時間差および時間残差を出力する。一方、基準信号がローレベルとなる期間に、第２時間量子化器１６における第１サンプリングラッチ群７３から遅延調整部１１における遅延量が出力され、遅延量が遅延量格納部１７に格納される。
【００４６】
小数位相計算部１８は、第１時間量子化器１２により得られた発振器出力信号と遅延された基準信号との時間差を、第２時間量子化器１６により得られた時間残差と、遅延量格納部１７により得られた遅延制御信号に対応した基準信号の遅延量を用いて補正し、小数位相を算出する。
【００４７】
図８は、非線形性がある場合における、ＴＤＣ出力および算出される位相差を一例として示す。図８を参照すると、ＴＤＣの動作に対して、非線形性が周期的に現れることにより、出力される位相差に周期的な誤差が生じる。この周期的な誤差がＰＬＬ出力周波数の周期的な変動となるため、スプリアスが発生する。
【００４８】
図９は、本実施形態のデジタル位相比較器における、ＴＤＣ出力および算出される位相差を一例として示す。図９を参照すると、基準信号の遅延量をランダムに制御することにより、ＴＤＣ出力および位相差出力に現れる周期性が低減される。一方、遅延量補正前の位相差出力はランダムな変動による位相差出力誤差が発生しており、これが位相ノイズのフロアレベル増加を招く。
【００４９】
これに対し、遅延量補正を行うことで位相差の誤差が低減されるため、位相ノイズフロアレベルの劣化が抑制される。このとき、基準信号の状態に応じて、第２時間量子化器１６で遅延量を検出することにより、小数位相を算出しながら、補正すべき遅延調整部１１の遅延量も算出することができる。したがって、本実施形態のデジタル位相比較器によると、スタートアップ時のキャリブレーションが不要となる。
【００５０】
すなわち、本実施形態のデジタル位相比較器によると、遅延調整部１１は、第１時間量子化器１２に入力される基準信号の遅延量をランダムに調整するとともに、遅延調整部１１での遅延量に相当する時間差を持つ２つの信号を抽出する。また、選択部１５は、基準信号の状態（ステート）により、第２時間量子化器１６への入力信号を、第１時間量子化器１２における時間残差とするか、または、遅延調整部１１における遅延量とするかを切り替える。また、小数位相計算部１８は、時間残差の補正を行うとともに遅延量格納部１７に格納された遅延量分の補正も行う。
【００５１】
このとき、デジタル位相比較器において小数位相を算出しながら、補正すべき遅延調整部１１の遅延量も算出することが可能になり、スタートアップ時のキャリブレーションが不要となる。
【００５２】
（実施形態２）
第２の実施形態に係るデジタル位相比較器について、図面を参照して説明する。本実施形態におけるデジタル位相比較器は、第１の実施形態における選択部１５を選択部３１に置き換えた構成となっている。図１０は、本実施形態における選択部３１の構成を示す。図１０を参照すると、選択部３１は、インバータ８２〜８４、ラッチ回路８５、８６、ＸＯＲ回路８７、８８、および、セレクタ９１、９２を備えている。
【００５３】
インバータ８２、８３、および、ラッチ回路８５、８６は、第１時間量子化器１２の時間分解能に相当する時間差を持つ第１分解能信号および第２分解能信号を算出する。ＸＯＲ回路８７は遅延調整部１１から出力された第１遅延量信号と第１分解能信号との間で排他的論理和演算を行い、ＸＯＲ回路８７は遅延調整部１１から出力された第２遅延量信号と第２分解能信号との間で排他的論理和演算を行うことにより、シングルショットのパルスを発生させる。このとき、２つのシングルショットパルスの立ち上がりエッジの時間差が遅延量信号となり、立ち下がりエッジの時間差が分解能信号となる。
【００５４】
本実施形態によると、第１時間量子化器１２の時間分解能を、第２時間量子化器１６で算出し、時間分解能の比を用いて第１および第２のデジタル数値化結果を正規化することが可能になる。したがって、第１時間量子化器１２および第２時間量子化器１６におけるインバータ列の遅延時間の設計精度への要求が緩和される。
【００５５】
図１１は、本実施形態のデジタル位相比較器のタイミングチャートである。図１１を参照すると、第１時間量子化器１２および第２時間量子化器１６は、基準信号がハイレベルとなる期間に、それぞれ発振器出力信号と基準信号との時間差および時間残差を出力する。一方、基準信号がローレベルとなる期間に、第２時間量子化器１６における第１サンプリングラッチ群７３から遅延調整部１１における遅延量が出力され、遅延量が遅延量格納部１７に格納される。第２サンプリングラッチ群７５からは時間分解能比に対応したデジタル数値化結果が出力される。
【００５６】
小数位相計算部１８は、第１時間量子化器１２により得られた発振器出力信号と遅延された基準信号との時間差を、第２時間量子化器１６により得られた時間残差と、時間分解能比と、遅延量格納部１７により得られた遅延制御信号に対応した基準信号の遅延量を用いて補正し、小数位相を算出する。
【００５７】
（実施形態３）
第３の実施形態に係るデジタル位相比較器について、図面を参照して説明する。本実施形態におけるデジタル位相比較器は、第１または第２の実施形態における遅延調整部１１を遅延調整部３２に置き換えた構成となっている。図１２は、本実施形態における遅延調整部３２の構成を示す。図１２を参照すると、遅延調整部３２は、遅延セル列９３、セレクタ９４、９５、および、インバータ９６、９７を備えている。遅延セル列９３は、複数の遅延セル９８１〜９８Ｎを含む。
【００５８】
遅延量信号を持つ２つの信号として、基準信号と遅延基準信号の代わりに、遅延制御信号に応じて各遅延セル１段分の時間差を持つ２つの信号を出力する。これにより、第２時間量子化器１６に入力される遅延量信号の時間差が小さくなるため、第２時間量子化器１６のインバータ列７１、７２およびサンプリングラッチ群７３、７５の段数を削減することができ、回路面積および消費電力の低減が可能となる。このとき、遅延量格納部１７から出力される遅延量としては、得られた遅延セル１段分の時間差に対応した遅延量に、遅延制御信号に対応した遅延セルの段数を掛け合わせた値が出力される。
【００５９】
（実施形態４）
第４の実施形態に係るデジタルＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）について、図面を参照して説明する。図１３は、本実施形態のデジタルＰＬＬの構成を示すブロック図である。図１３を参照すると、デジタルＰＬＬは、デジタル位相比較器２１、位相差算出部２２、発振器制御部２３、発振器２５、および、整数位相算出部２６を備えている。
【００６０】
ここで、デジタル位相比較器２１として、上記第１ないし第３の実施形態に係るデジタル位相比較器を採用することができる。
【００６１】
なお、上記の非特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００６２】
１１ 遅延調整部
１２ 第１時間量子化器
１３ 時間残差検出部
１５ 選択部
１６ 第２時間量子化器
１７ 遅延量格納部
１８ 小数位相計算部
２１ デジタル位相比較器
２２ 位相差算出部
２３ 発振器制御部
２５ 発振器
２６ 整数位相算出部
３１ 選択部
３２ 遅延量調整部
４１ 遅延セル列
４２ セレクタ
４３１〜４３Ｎ 遅延セル
４５、４６ インバータ
４７ インバータ列
４８ サンプリングラッチ群
５１１〜５１Ｎ インバータ
５２１〜５２Ｎ ラッチ回路
５３ 発振器エッジ抽出部
５５ サンプリングクロックエッジ抽出部
５６、５７ ＸＯＲ（排他的論理和）回路
５８、６１ ラッチ回路
６２１〜６２Ｎ、６３１〜６３Ｎ ＡＮＤ（論理積）回路
６５、６６ ＯＲ（論理和）回路
６７、６８ セレクタ
７１ 第１インバータ列
７２ 第２インバータ列
７３ 第１サンプリングラッチ群
７５ 第２サンプリングラッチ群
７６０〜７６Ｎ、７７０〜７７Ｎ インバータ
７８１〜７８Ｎ、８１１〜８１Ｎ ラッチ回路
８２〜８４ インバータ
８５、８６ ラッチ回路
８７、８８ ＸＯＲ回路
９１、９２ セレクタ
９３ 遅延セル列
９４、９５ セレクタ
９６、９７ インバータ
９８１〜９８Ｎ 遅延セル
１０１ 遅延セル列
１０２ サンプリングラッチ群
１０３０〜１０３Ｎ 遅延セル
１０５１〜１０５Ｎ ラッチ回路
【特許請求の範囲】
【請求項１】
遅延制御信号に基づいて遅延量をランダムに調整しつつ基準信号を遅延させて遅延基準信号として出力するとともに、該遅延量に相当する時間差を有する第１および第２の遅延量信号を出力する遅延調整部と、
前記遅延基準信号と発振器出力信号との時間差をデジタル値に変換し、第１のデジタル値として出力する第１の時間量子化器と、
前記第１の時間量子化器で発生した時間残差を検出し、該時間残差に応じた時間差を有する第１および第２の時間残差信号を出力する時間残差検出部と、
前記基準信号の状態に応じて、前記第１および第２の時間残差信号を出力するか、または、前記第１および第２の遅延量信号を出力するかを切り替える選択部と、
前記第１および第２の時間残差信号の時間差をデジタル値に変換して第２のデジタル値として出力するとともに、前記第１および第２の遅延量信号の時間差をデジタル値に変換して第３のデジタル値として出力する第２の時間量子化器と、
前記第３のデジタル値を保持するとともに、前記遅延制御信号に応じて出力する遅延量格納部と、
前記第２のデジタル値および前記第３のデジタル値を用いて、前記第１のデジタル値を補正することにより小数位相を算出する小数位相計算部と、を備えていることを特徴とするデジタル位相比較器。
【請求項２】
前記遅延調整部は、前記基準信号を順次遅延させる遅延セル列と、
前記遅延制御信号に基づいて、前記基準信号を順次遅延させた信号のうちの１つを前記遅延基準信号として選択するセレクタと、を備えていることを特徴とする、請求項１に記載のデジタル位相比較器。
【請求項３】
前記第１時間量子化器は、前記遅延基準信号を順次遅延させるインバータ列と、
前記遅延基準信号を順次遅延させた信号を用いて、前記発信器出力信号をサンプリングするサンプリングラッチ群と、を備えていることを特徴とする、請求項１または２に記載のデジタル位相比較器。
【請求項４】
前記時間残差検出部は、前記発信器出力信号で前記遅延基準信号をサンプリングすることにより、前記第１の時間残差信号を求める発信器エッジ抽出部と、
前記第１のデジタル値に対して所定の論理演算を施すことにより前記第２の時間残差信号を求めるサンプリングクロックエッジ抽出部と、を備えていることを特徴とする、請求項１ないし３のいずれか１項に記載のデジタル位相比較器。
【請求項５】
前記選択部は、前記基準信号の状態に応じて、前記第１の時間残差信号または前記第１の遅延量信号を出力する第１のセレクタと、
前記基準信号の状態に応じて、前記第２の時間残差信号または前記第２の遅延量信号を出力する第２のセレクタと、を備えていることを特徴とする、請求項１ないし４のいずれか１項に記載のデジタル位相比較器。
【請求項６】
前記第２の時間量子化器は、前記第１のセレクタから出力された信号を順次遅延させる第１のインバータ列と、
前記第２のセレクタから出力された信号を順次遅延させる第２のインバータ列と、
前記第２のインバータ列で遅延された信号で前記第１のインバータ列で遅延された信号をサンプリングする第１および第２のサンプリングラッチ群と、を備えていることを特徴とする、請求項５に記載のデジタル位相比較器。
【請求項７】
前記選択部は、前記第１の時間量子化器の時間分解能に相当する時間差を有する第１および第２の分解能信号を求め、前記基準信号の状態に応じて、前記第１および第２の時間残差信号を出力するか、または、該第１の分解能信号と前記第１の遅延量信号との間の排他的論理和、および、該第２の分解能信号と前記第２の遅延量信号との間の排他的論理和を出力するかを切り替えることを特徴とする、請求項１ないし６のいずれか１項に記載のデジタル位相比較器。
【請求項８】
前記第１および第２の遅延量信号の間の遅延量は、前記遅延調整部における遅延セル１段分の遅延量であることを特徴とする、請求項１ないし７のいずれか１項に記載のデジタル位相比較器。
【請求項９】
請求項１ないし８のいずれか１項に記載のデジタル位相比較器を備えていることを特徴とするデジタルＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路。
【請求項１】
遅延制御信号に基づいて遅延量をランダムに調整しつつ基準信号を遅延させて遅延基準信号として出力するとともに、該遅延量に相当する時間差を有する第１および第２の遅延量信号を出力する遅延調整部と、
前記遅延基準信号と発振器出力信号との時間差をデジタル値に変換し、第１のデジタル値として出力する第１の時間量子化器と、
前記第１の時間量子化器で発生した時間残差を検出し、該時間残差に応じた時間差を有する第１および第２の時間残差信号を出力する時間残差検出部と、
前記基準信号の状態に応じて、前記第１および第２の時間残差信号を出力するか、または、前記第１および第２の遅延量信号を出力するかを切り替える選択部と、
前記第１および第２の時間残差信号の時間差をデジタル値に変換して第２のデジタル値として出力するとともに、前記第１および第２の遅延量信号の時間差をデジタル値に変換して第３のデジタル値として出力する第２の時間量子化器と、
前記第３のデジタル値を保持するとともに、前記遅延制御信号に応じて出力する遅延量格納部と、
前記第２のデジタル値および前記第３のデジタル値を用いて、前記第１のデジタル値を補正することにより小数位相を算出する小数位相計算部と、を備えていることを特徴とするデジタル位相比較器。
【請求項２】
前記遅延調整部は、前記基準信号を順次遅延させる遅延セル列と、
前記遅延制御信号に基づいて、前記基準信号を順次遅延させた信号のうちの１つを前記遅延基準信号として選択するセレクタと、を備えていることを特徴とする、請求項１に記載のデジタル位相比較器。
【請求項３】
前記第１時間量子化器は、前記遅延基準信号を順次遅延させるインバータ列と、
前記遅延基準信号を順次遅延させた信号を用いて、前記発信器出力信号をサンプリングするサンプリングラッチ群と、を備えていることを特徴とする、請求項１または２に記載のデジタル位相比較器。
【請求項４】
前記時間残差検出部は、前記発信器出力信号で前記遅延基準信号をサンプリングすることにより、前記第１の時間残差信号を求める発信器エッジ抽出部と、
前記第１のデジタル値に対して所定の論理演算を施すことにより前記第２の時間残差信号を求めるサンプリングクロックエッジ抽出部と、を備えていることを特徴とする、請求項１ないし３のいずれか１項に記載のデジタル位相比較器。
【請求項５】
前記選択部は、前記基準信号の状態に応じて、前記第１の時間残差信号または前記第１の遅延量信号を出力する第１のセレクタと、
前記基準信号の状態に応じて、前記第２の時間残差信号または前記第２の遅延量信号を出力する第２のセレクタと、を備えていることを特徴とする、請求項１ないし４のいずれか１項に記載のデジタル位相比較器。
【請求項６】
前記第２の時間量子化器は、前記第１のセレクタから出力された信号を順次遅延させる第１のインバータ列と、
前記第２のセレクタから出力された信号を順次遅延させる第２のインバータ列と、
前記第２のインバータ列で遅延された信号で前記第１のインバータ列で遅延された信号をサンプリングする第１および第２のサンプリングラッチ群と、を備えていることを特徴とする、請求項５に記載のデジタル位相比較器。
【請求項７】
前記選択部は、前記第１の時間量子化器の時間分解能に相当する時間差を有する第１および第２の分解能信号を求め、前記基準信号の状態に応じて、前記第１および第２の時間残差信号を出力するか、または、該第１の分解能信号と前記第１の遅延量信号との間の排他的論理和、および、該第２の分解能信号と前記第２の遅延量信号との間の排他的論理和を出力するかを切り替えることを特徴とする、請求項１ないし６のいずれか１項に記載のデジタル位相比較器。
【請求項８】
前記第１および第２の遅延量信号の間の遅延量は、前記遅延調整部における遅延セル１段分の遅延量であることを特徴とする、請求項１ないし７のいずれか１項に記載のデジタル位相比較器。
【請求項９】
請求項１ないし８のいずれか１項に記載のデジタル位相比較器を備えていることを特徴とするデジタルＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２０１２−１０９８２４（Ｐ２０１２−１０９８２４Ａ）
【公開日】平成２４年６月７日（２０１２．６．７）
【国際特許分類】
【出願番号】特願２０１０−２５７４５４（Ｐ２０１０−２５７４５４）
【出願日】平成２２年１１月１８日（２０１０．１１．１８）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年６月７日（２０１２．６．７）
【国際特許分類】
【出願日】平成２２年１１月１８日（２０１０．１１．１８）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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