【課題】 集積回路のある領域のクロックが別の領域のクロックと同相になるように調整する。
【解決手段】 本発明にかかる直角位相クロックを生成する方法および装置は、直角位相クロック発生装置が、受け取った基準クロックの２倍の周波数を有する２倍クロックを提供するクロック発生器を含む。２倍クロックの半分の周波数を有するアライメント信号を提供するように分周器回路が結合される。アライメント信号に従って、リカバリ回路が、２倍クロックから第１のクロックと第２のクロックを回復させる。第１と第２のクロックは、実質的に９０°の位相差を有する。 （もっと読む）

【課題】複数のメモリ素子のための信号バッファリングおよびリタイミング回路を提供する。
【解決手段】複数のメモリ素子のための信号バッファリングおよびリタイミング（ＳＢＲ）回路である。ＰＬＬをベースとするクロック発生器によって、受け取ったホスト・クロック信号から１組の位相シフト・クロック信号セットが生成される。複数の位相選択器の各々によって、前記１組の位相シフト・クロック信号セットからサブセットの連続クロック信号が個々に選択される。個々のサブセットの連続クロック信号が、異なる組の１つまたは複数のバーニヤに印加され、個々のバーニヤによって、複数の連続クロック信号の中から１つのクロック信号が個々に選択される。ＳＢＲ回路は、スキューおよび遅延に関連する比較的厳格な信号タイミング要求事項を満足するように設計することができる。 （もっと読む）

通信（例えばＣＤＭＡ）システムにおける送信を処理することを含む（が、それに限定されない）デジタル信号プロセッサの設計及び利用の技術を開示する。クロックマルチプレクサを駆動する第１のクロック入力から第２のクロック入力への切換えにおいて起こるグリッチを低減する。クロックマルチプレクサは、第１のクロック入力を受信し、クロック出力を提供し、第１のクロック出力における低フェーズ入力レベルに応答してクロック出力における低フェーズ出力レベルを判定する。限定された期間、低フェーズ出力レベルは、第１のクロック入力信号のフェーズレベルに関わらず維持される。クロックマルチプレクサは、第２のクロック入力を受信し、第２のクロック入力信号における低フェーズ入力レベルを判定する。第２のクロック入力に応答してクロック出力を提供することへの切換えは、第２のクロック入力信号における低フェーズ入力レベルの間に起こる。その後、クロックマルチプレクサの出力は第２のクロック信号のフェーズレベルに従う。
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【課題】位相が異なるクロックを非同期の切替信号に基づき切り替えても出力クロックに、切り替え時の短パルスが発生しないクロック切替回路を提供すること。
【解決手段】クロック切替回路１は、外部クロックＣＬＫＴ、ＣＬＫＢが入力されそれぞれＰＬＬ回路２、３と、ＰＬＬ回路３の出力ＰＬＢかＰＬＬ回路２の出力ＰＬＴの反転信号を選択出力するマルチプレクサ１４と、ＣＬＫＢ、ＰＬＢとは非同期のＬｏｃｋ判定信号１２ａに基づきマルチプレクサ１４を切り替え制御するクロック制御回路１３とを有する。クロック制御回路１３は、Ｌｏｃｋ判定信号１２ａが入力されるとＰＬＢの位相を所定値オフセットさせたオフセットクロックＰＬＱＢに同期してマルチプレクサ１４の出力を切り替えさせる。 （もっと読む）

【課題】 簡単な回路構成で電源変動に起因するジッタによる評価を十分に行なうことができる半導体集積回路を提供する。
【解決手段】 ジッタ発生回路１０で周期的にもしくは突発的に電源ノイズを発生して、ＰＬＬ回路１＿１から出力されるクロック信号にジッタを付与して、経路切替回路１＿３および第２の信号伝送回路１＿４を経由して論理回路１＿５におけるジッタ増大の定量的な評価を行なう。 （もっと読む）

【課題】 ジッタの低減化が図られたクロック供給回路を提供。
【解決手段】 第１の周波数の第１のクロックで動作する第１の回路ブロック１０と、第１のクロックを２逓倍して第２の周波数の第２のクロックを生成する逓倍回路３０と、第２の周波数と同一の第３のクロックで動作する第２の回路ブロック２０と、第２のクロックと第２の回路ブロック２０を経由した第４のクロックの２つのクロックの周波数と位相が一致するようその周波数が制御された第５のクロックを生成するＰＬＬ回路４０と、第５のクロックを遅延させる遅延回路６０からの遅延クロックで動作するモニタ回路２３と、第２のクロックとモニタ回路２３を経由した第６のクロックとの位相の早遅に応じて第２の回路ブロック２０の第１の周波数に同期したジッタを打ち消すようあらかじめジッタが印加された第３のクロックを生成して第２の回路ブロック２０に供給するジッタキャンセル回路５０とを備えた。 （もっと読む）

【課題】スプレッドスペクトラムクロッキングに使われる遅延された高周波クロック信号を発生させるための方法、回路、及びシステムを提供する。
【解決手段】スプレッドスペクトラムクロック信号を発生させる方法は、同期システムのためのスプレッドスペクトラムクロック信号を提供するために選択される複数の遅延された高周波クロック信号を提供するために高周波クロック信号を遅延させる段階を含む。 （もっと読む）

状態マシン回路を使用して、多重入力クロック信号のそれぞれのクロック信号を選択し、そのような入力クロック信号に応答して、合成クロック信号を生成するクロック合成回路へ供給する、多重化回路を制御することができる。
状態マシン回路の構成は、例えば、合成クロック信号が、スペクトル拡散クロック信号、および／または入力クロック信号のそれぞれの名目周波数よりも大きい名目周波数を有するクロック信号、となるようにすることができる。
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【課題】入力される電圧信号のレベルが回路の動作電源電圧より上昇した場合でも、正確な符号化動作を行うことができるパルス位相差符号化回路を提供する。
【解決手段】Ａ／Ｄ変換回路１１を構成するパルス位相差符号化回路１３において、カウンタ２のカウント値をデータラッチ回路４にラッチさせるタイミング信号を生成するため、符号化周期信号ＰＢに所定の遅延時間Ｔ12を付与する遅延回路１２を、電圧入力端子に与えられる電圧信号Ｖinのレベルが上昇するのに応じて遅延時間が短縮されるように構成する。具体的には、遅延回路１２を、リングディレイライン１を構成するＮＯＴゲートと同じＮＯＴゲートを、リングディレイライン１を構成する直列段数の１／２となる段数で直列接続して構成し、それらのＮＯＴゲートを、Ａ／Ｄ変換対象となる入力電圧Ｖinを電源として動作させる。 （もっと読む）

【課題】差動抵抗ラダーの駆動源から最大遅延を受ける中央ノードの遅延量を低減するＡＤＣを提供する。
【解決手段】差動アナログデジタルコンバータ（ＡＤＣ）は、第１及び第２の抵抗ラダーレッグ、第１及び第２の増幅器、並びに複数の比較器を備える。各抵抗ラダーレッグは、中間ノードに接続する第１の端部及び電流源に接続する第２の端部を有する二つの抵抗を含む。第１の増幅器は、入力信号の第１の相に基づく電圧を第１の抵抗ラダーレッグの中間ノードに印加する。第２の増幅器は、入力信号の第２の相に基づく電圧を第２の抵抗ラダーレッグの中間ノードに印加する。複数の比較器は各々、第１及び第２の入力を有し、第１の入力は第１の抵抗ラダーレッグの二つの抵抗のうち一方に接続し、第２の入力は第２の抵抗ラダーレッグの二つの抵抗のうち一方に接続する。 （もっと読む）

【課題】好適なロックロスを検出しクロック信号のスイッチオーバーを実行する回路を提供すること。
【解決手段】１局面では、実施形態はクロックロスセンスおよびスイッチオーバーの回路と、クロックスイッチオーバーが１次信号のロスと追加のスイッチコマンドシグナリングとに応答する方法を提供する。別の局面では、実施形態は、クロックロスセンス回路と、カウンタおよびリセット信号を用いて１次クロック信号および２次クロック信号を比較する方法とを提供する。１つの局面においては、１次クロック信号のロスを素早く簡単に決定するためにカウンタおよびエッジセンサを使用するクロックロスセンス回路を提供する。また、別の局面では、本発明による実施形態は、クロックロス信号および追加のスイッチコマンド信号の双方に応答するクロックスイッチオーバー回路を提供する。 （もっと読む）

【課題】偶数番目、奇数番目のデータのデューティの変動等に個別に対応し補正可能な、クロックアンドデータリカバリ回路の提供。
【解決手段】互いに位相が９０度ごと離間した４相のクロック信号を生成する４相生成回路１０と、位相が１８０度離間した２つのクロックを入力して位相を補間し、前記補間した信号、及び、前記補間した信号と逆相の信号を出力する第１及び第２のインタポレータ３０_１及び３０_２と、前記第１、第２のインタポレータからの４相のクロックを入力し、第１及び第２インタポレータ３０_１及び３０_２から出力される４相のクロック信号はそのままバッファリングして出力し、第１及び第２のインタポレータ３０_１及び３０_２からの４相のクロック信号のうち、位相が相隣る２つのクロック信号を補間してなる４相のクロックを生成する４相８相変換回路８０とを備える。 （もっと読む）

高速シリアルトランシーバ回路をテストするためのテスタである。このテスタはジッタ生成器を含み、このジッタ生成器は、急速に変化する位相選択用信号を使用し、２つ以上の互いに異なる位相のクロック信号から選択し、位相変調した信号を生成する。この位相選択用信号は低い周波数の成分および高い周波数の成分を含むよう設計する。前記位相変調した信号は位相フィルタへの入力であり、この位相フィルタは所望でない高い周波数の成分をフィルタする。前記位相フィルタのフィルタ処理出力は、データ送信シリアライザへの入力であり、このデータ送信シリアライザは、前記トランシーバ回路への入力のため、ロースピードパラレルワードを高速のジッタ付与テストパターンへシリアライズする。
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【課題】 ディレイラインによるＰＬＬ技術を用いた周波数逓倍回路におけるＥＭＩノイズを抑制する。
【解決手段】 本発明の周波数逓倍回路は、電圧制御遅延回路（Ｄｅｌａｙ）と、Ｎ個のＤｅｌａｙにＣＬＫが入力され、ＣＬＫを位相遅延させてＤＥＬＣＬＫを生成するディレイライン１１ａと、位相ロック状態において所定の電圧をＧＮＶ０に出力する遅延制御回路１２ａと、Ｎ個のＤｅｌａｙにＣＬＫが入力され、当該Ｄｅｌａｙの各出力から異なる位相遅延量を持つＮ個の出力クロック信号（ＯＵＴｎ）を生成するディレイライン１１ｂと、ＧＮＶ０および複数の異なる基準電圧Ｓｎに基づいて、ディレイライン１１ｂの位相遅延量を電圧制御する遅延制御回路１２ｂと、ＯＵＴｎを論理演算し、周波数がＣＬＫの略Ｎ／２倍であるＣＬＫＯＵＴを生成する論理回路１４を有する。 （もっと読む）

本発明におけるシステム開発目的は、発止させるパルス列の位相をグリッチやスプリアスパルスやデューティサイクルのスプリアス的変化なしで任意に変化させられるようにすることにある。この目的を達成すべく、本ゲート済周期波形発生システムにおいては、可調位相周期波形を発生させる発生器と、この周期波形の位相に基づき遅延イネーブル信号を提供するデバイスと、遅延イネーブル信号及び可調位相周期波形に基づきゲート済周期波形を発生させる論理素子と、を設け、遅延イネーブル信号によりゲート済周期波形をその不要変化なしで発止可能としている。
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回路装置(100)、特にサブクロックまたはサブピクセルの正確な位相測定及び位相発生用の位相ロックループ、並びにこれに対応する方法を、クロック乗算器位相ロックループを時間−ディジタル変換器の後方に設けず、アナログ遅延線も信号除算器ユニットも、ディジタルランプ発振器または離散時間発振器とディジタル−時間変換器との間に設けず、ディジタル環境におけるノイズ及び接地バウンスの影響を受け易いアナログ回路がより少ない方法でさらに発展させるために、少なくとも１つの位相測定ユニット(10)；少なくとも１つの位相検出器ユニット(30)の少なくとも１つの出力信号(delta_phi)を供給される少なくとも１つのループフィルタユニット(40, 40’)；ループフィルタユニット(40, 40’)少なくとも１つの出力信号、特に少なくとも１つの増分(inc)を供給される少なくとも１つのディジタルランプ発振器ユニットまたは離散時間発振器ユニット(50, 50’)を設け、ディジタルランプ発振器ユニットまたは離散時間発振器ユニット(50, 50’)の少なくとも１つのレジスタユニット(54, 54’)の状態信号(dto_status)は位相検出器ユニット(30)に入力信号として供給され、さらに、少なくとも１つのディジタルランプ発振器ユニットまたは離散時間発振器ユニット(50, 50’)の少なくとも１つの出力信号(dto_co)を供給されて少なくとも１つの出力信号(ho1, ho2)発生する少なくとも１つのディジタル−時間変換器ユニット(60, 62, 60’, 62’)を設けることを提案する。
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【課題】 クロックスキューを低減し、動作マージンを十分に確保することが可能な半導体集積回路を提供する。
【解決手段】 遅延回路８による遅延時間ＤＬ１とクロックツリー１１による遅延時間ＤＬ１１との和が、遅延回路９による遅延時間ＤＬ２とクロックツリー１２による遅延時間ＤＬ１２との和と等しくなるように、遅延回路８，９の遅延時間ＤＬ１，ＤＬ２が調整される。このように、予め任意に遅延時間をプログラムすることができるプログラマブル遅延回路８，９を設けたことによって、機能ブロック３，４に供給される内部電源電圧Ｖ１，Ｖ２の差が大きい場合でも、機能ブロック３，４間のクロックスキューを低減することができる。したがって、低消費電力の半導体集積回路において、クロックスキューを低減することができ、動作マージンを十分に確保することが可能になる。 （もっと読む）

【課題】内部の機能切替における必要なクロックの切替にかかる煩雑さを解消し、外部から内部の機能切替の命令のみで精密なクロック設定を実現する半導体集積装置を提供する。
【解決手段】外部から入力される内部機能の切替の命令１００の内容を判別し、特定の機能ブロック１１８に対して必要なクロックの周波数を判別するクロック周波数判定回路１１４と、切り替え前後の周波数の関係により、機能切り替えとクロック切り替えのタイミングを制御し、切り替えの状態を表す機能切替・クロック切替完了フラグ１１０を外部に出力するクロック切替制御回路１１３とを備えることにより、クロック切り替えの制御を外部から行う必要がなくなるようにした。 （もっと読む）

【課題】 ８ビットのデジタル値を得るためには基本構成要素を７段カスケード接続しなければならないためセトリングに時間がかかり、高速化が困難であったという課題を解決する。
【解決手段】 比較器、±４ＬＳＢの検出範囲を有するウインドウ・コンパレータ、Ｄ／Ａ変換器、減算器からなる基本構成要素を４段カスケード接続する。これらの基本構成要素の出力を４つのウインドウ・コンパレータを有し、これらのウインドウ・コンパレータの出力を前記基本構成要素中のウインドウ・コンパレータの出力で選択する３個のマルチプレクサに入力して、これらマルチプレクサ内のウインドウ・コンパレータの検出範囲をそれぞれ±３ＬＳＢ、±２ＬＳＢ、±１ＬＳＢに設定する。高速化が可能でかつ構成が簡単になる。 （もっと読む）

【課題】電圧比較部の入力部にオフセット電圧、オフセット電流、バイアス電流、それらのドリフトが存在したとしてもそれらの影響を受けないで入力電圧の大きさを判定する。
【解決手段】入力電圧（Ｖin）分圧した分圧入力電圧（Ｖ１）と基準電圧（Ｖｓ）を分圧して分圧基準電圧（Ｖ２）をマルチプレクサ（７）に入力する。マルチプレクサの出力側にＡ／Ｄ変換器（８）を設け、その出力を演算回路（９）に入力する。演算回路（９）はマルチプレクサに入力選択信号（ＳＥＬ）を出力して入力の切り換えを行なわせ、分圧入力電圧と分圧基準電圧とをＡ／Ｄ変換した値をＡ／Ｄ変換器から取り込む。取り込んだ二つの電圧の大小関係をディジタル演算により判定することにより入力電圧と入力換算しきい値電圧との大小関係を出力する。 （もっと読む）