位相ロックループ回路装置及びこれを利用したクロック信号発生方法
回路装置(100)、特にサブクロックまたはサブピクセルの正確な位相測定及び位相発生用の位相ロックループ、並びにこれに対応する方法を、クロック乗算器位相ロックループを時間−ディジタル変換器の後方に設けず、アナログ遅延線も信号除算器ユニットも、ディジタルランプ発振器または離散時間発振器とディジタル−時間変換器との間に設けず、ディジタル環境におけるノイズ及び接地バウンスの影響を受け易いアナログ回路がより少ない方法でさらに発展させるために、少なくとも１つの位相測定ユニット(10)；少なくとも１つの位相検出器ユニット(30)の少なくとも１つの出力信号(delta_phi)を供給される少なくとも１つのループフィルタユニット(40, 40’)；ループフィルタユニット(40, 40’)少なくとも１つの出力信号、特に少なくとも１つの増分(inc)を供給される少なくとも１つのディジタルランプ発振器ユニットまたは離散時間発振器ユニット(50, 50’)を設け、ディジタルランプ発振器ユニットまたは離散時間発振器ユニット(50, 50’)の少なくとも１つのレジスタユニット(54, 54’)の状態信号(dto_status)は位相検出器ユニット(30)に入力信号として供給され、さらに、少なくとも１つのディジタルランプ発振器ユニットまたは離散時間発振器ユニット(50, 50’)の少なくとも１つの出力信号(dto_co)を供給されて少なくとも１つの出力信号(ho1, ho2)発生する少なくとも１つのディジタル−時間変換器ユニット(60, 62, 60’, 62’)を設けることを提案する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路装置、特にサブクロック（副クロック）またはサブピクセル（副画素）の正確な位相測定及び位相発生用の位相ロックループ（位相同期ループ）、並びにこれに対応する方法に関するものである。
【背景技術】
【０００２】
ディジタル回路には、アナログ−ディジタル変換器（ＡＤＣ）内のディジタルコアまたはサンプル−ホールドゲートにおけるラッチユニット、特にフリップフロップ（ＦＦ）をトリガするためのクロック信号を発生する必要性が存在する。多くの場合には、このクロックは水晶発振器から導出すれば十分である。
【０００３】
クロックが入力信号と特定の周波数関係または位相関係を有する必要のある場合には、クロック発生を制御しなければならない。このことは、周波数ロックループ（ＦＬＬ）、位相ロックループ（ＰＬＬ）、または遅延ロックループ（ＤＬＬ）の応用領域である。
【０００４】
こうした制御ループへの取り組みは、アナログ領域またはディジタル領域において行うことができる。アナログ領域では、ループの時定数は過度に長くすることはできない、というのは、この場合には、ノイズ、漏洩、及び他の影響が性能を悪化させるからである。
【０００５】
ディジタルの取り組みの場合には、アナログインタフェースも存在し、このアナログインタフェースは労力及びリスクを最小化するように設計しなければならない。
【０００６】
過去には、２、３の異なる取り組みがあり、その１つでは、カスケード型位相ロックループ（ＰＬＬ）システムを用いる。低速で調整可能な外側ループがディジタル領域の一部をなす。内側ループはアナログであり、外側ループの出力信号にロックされる。内側ループは、ディジタル部分とアナログ環境とのインタフェースとして作用し、一般にサブクロックの分解能、ビデオ処理の場合にはサブピクセルの分解能に、位相の分解能の増強をもたらす。
【０００７】
ここでの欠点は、アナログ部分が非常に大規模かつ特化されることにあり、このことは他のプロセスに、大きな労力を伴って転移し得るだけである。カスケード型位相ロックループ（ＰＬＬ）システムの使用のさらなる欠点はアナログ部分の性能、特に直線性（リニアリティ）、及びプロセス依存性並びに温度依存性に関するものである。
【０００８】
【特許文献１】欧州特許出願公開第0619653号明細書
【特許文献２】欧州特許出願公開第0899879号明細書
【０００９】
この取り組みは、ディジタル位相ロックループを参照した従来技術文献である欧州特許出願公開第0619653号、及びリングオシレータを参照した従来技術文献である欧州特許出願公開第0899879号に記載されている。この実現では、200ピコ秒〜１ナノ秒のジッタ値が達成されている。不都合なことに、ジッタ振幅は、入力周波数、動作点、温度、及びＰＬＬのプロセスに依存し、上記マージン内で予測可能ではない。
【００１０】
従来技術の設計ではさらなるステップが行われ、ここでは、サブピクセル分解能に対する分解能増強及びアナログ位相発生用にリングオシレータを使用せず、代わりに遅延線を使用している。この遅延線は、時間−ディジタル変換器（ＴＤＣ：Time-to-Digital Converter）及びディジタル−時間変換器（ＤＴＣ：Digital-to-Time Converter）用の基準として使用する。
【００１１】
時間−ディジタル変換器は、遅延線の入力クロックである基準クロックのエッジに対する入力基準エッジの位相を測定する回路である。時間−ディジタル変換器の出力はディジタルワード（語）である。
【００１２】
ディジタル−時間変換器は、その正反対を行う回路であり、即ち、ディジタル−時間変換器は入力におけるディジタルワードに対するアナログ出力位相を発生する。ディジタル−時間変換器は遅延線の出力位相の１つを選択するだけである。
【００１３】
ピクチャ・インプルーブド・コンバインド・ネットワーク（ＰＩＣＮＩＣ：Picture Improved Combined Network：画像改善結合ネットワーク）及びその後継者において実現されるリングオシレータに比べて、この遅延線は、温度依存性、プロセス依存性、及び直線性についての問題がより少ないという利点を有する。直線性についての問題はまだ存在する、というのは、ここでは64段の遅延線を使用し、64段を位置合わせすることは非常に困難であるからである。さらに、最終段と最初の段との間のステップは直線性の問題を生じさせる。
【００１４】
遅延線用の基準クロックは、サブピクセルの分解能よりずっと低いジッタを有しなければならない。ディジタル回路においてこのことを達成することは、接地バウンス問題により非常に困難である。ここでも、遅延線は専用アナログブロックであり、従って１つのプロセスから他のプロセスへの転移は前記と同じ問題を生じさせる。さらに、クロック乗算器ＰＬＬを遅延線の前に設けて、遅延線への入力周波数を十分高い周波数で提供する。これも、ジッタに寄与し得るアナログブロックである。
【００１５】
ディジタルクロック合成のための新たな取り組みは、Ultimate One-Chip-TV 5（UDC-5、部内表現：Progressive Picasso（プログレッシブ・ピカソ）またはProPic）プロジェクトにおいて用いられ、そのループの制御、並びにサブピクセル分解能を生成する方法は完全に異なる。この方法では、クロック乗算器位相ロックループ内のリングオシレータの２つの位相を用いて、要求されるサブピクセル分解能を直接達成し、従ってディジタル位相ロックループ内の遅延線及びリングオシレータは、もはや必要でない。
【００１６】
その代わりに、クロック乗算器ＰＬＬは非常に高い周波数で動作して上記分解能を達成し、このことは、ディジタルＰＬＬを他のプロセスに合わせてスケーリング（拡大縮小）するためのより大きなフレキシビリティ（柔軟性）を提供する。さらに、この取り組みはシステム内のアナログ部分を大幅に除去し、ディジタル−時間変換器用の入力を発生するための信号除算器はもはや存在しない。こうした信号除算器は複雑であり、サイクル時間を要し、これはいわゆる離散時間発振器（ディスクリート・タイムオシレータ）またはオシロスコープ・ディジタル時間発振器（タイムオシレータ）（ＤＴＯ：Digital Time Oscillator）に置き換えられている。
【００１７】
１つの欠点は、特定種類の従来技術のシステムは３つの位相用に構築され、３は２のべき乗ではないことである。３つの位相の選定は、この数の位相を提供するアナログＰＬＬの利用可能性に関係する。いずれにせよ、この原理は任意数、好適には２のべき乗の数、例えば４（＝２2）または８（＝２3）個の位相を以って適用することができ、従って、位相ワードを再スケーリングすることによって生成される丸め誤差が回避され、このことはＰＬＬの周波数を低減する。より高い分解能を得るために、このシステムは６位相でも使用することができる。
【００１８】
【特許文献３】米国特許出願公開第2002/0033737号明細書
【００１９】
このこととは別に、従来技術文献である米国特許出願公開第2002/0033737号は、ディジタル制御発振器の同調（チューニング）入力を時間ディザ処理するシステム及び方法を参照している。完全にディジタル制御の発振器（ＤＣＯ：Digitally Controlled Oscillator）の同調入力時間ディザ処理するこの技術は、シグマ−デルタ変調された遅延制御に応答するシフトレジスタ及び乗算器を具えて、ディジタル制御発振器が発生するスプリアス（不要波）トーンを最小化する。
【００２０】
従来技術文献である米国特許出願公開第2002/0033737号におけるシフトレジスタは、ＤＣＯの出力信号によって提供される分周した高周波基準信号によってクロック供給される。上記乗算器は、再クロック供給されＤＣＯの出力信号に同期された周波数基準信号によってクロック供給される。従って上記乗算器は、遅延制御に応答して時間ディザ処理されて、スイッチングによって発生する摂動を最小化する。
【００２１】
【特許文献４】国際公開第99/13579号パンフレット
【００２２】
従来技術文献である国際公開第99/13579号は、時間分解能を増加させたディジタルＰＬＬ回路を開示している。ディジタルＰＬＬ回路は、外部同期信号及び第１フィードバック信号を受信して位相差信号を生成する位相検出器を具えている。この位相差信号の値は、同期信号と第１フィードバック信号との位相差である。
【００２３】
従来技術文献である国際公開第99/13579号による回路は、上記位相検出器の下流に接続され、上記位相差に応じたｎビット幅のディジタル出力信号を生成するディジタル時間発振器（ＤＴＯ）、このＤＴＯの出力信号を第１フィードバック信号として位相検出器に搬送するフィードバック装置、及び上記ＤＴＯの出力に接続され、訂正信号用の出力を有する復号化装置も具えている。この訂正信号は、２つの走査値の位相関係の尺度を表し、そして第２フィードバック信号のビットの少なくとも部分集合から導出される。
【００２４】
従来技術文献である国際公開第99/13579号のディジタルＰＬＬ回路は、テレビジョンにおける水平同期を再生するために特に有用である。
【００２５】
【特許文献５】米国特許第6133900号明細書
【００２６】
従来技術文献である米国特許第6133900号は、マルチシンク（多重同期）モニタにおいて、表示されたＯＳＤデータのサイズを、水平同期信号の周波数にかかわらず一定に維持することのできるＯＳＤ装置を参照している。ＯＳＤクロック発生回路は、水平同期信号のレベル遷移点によって位相ロックされたＯＳＤクロック信号を発生すべく発振するように制御されるＰＬＬ回路を具えている。
【００２７】
従来技術文献である米国特許第6133900号によるＯＳＤ装置を、水平同期信号を変更することのできるマルチシンクモニタにおいて使用する際には、ＯＳＤデータは同じサイズで、水平同期信号の周波数の変更に影響されずに表示することができる。
【００２８】
【特許文献６】米国特許第6133900号明細書
【００２９】
従来技術文献である米国特許第6133900号は、ディジタル位相ロックループ制御を開示している。すべてディジタル構成要素で実現される位相ロックループは、確率論的な方法を用いて、位相位置及び相対速度の誤差を検出する。
【００３０】
履歴回路及び調整−輝度選択回路を用いて、位相及び周波数の適切な訂正が行われる。この履歴回路は、位相比較器から受信した一連のバイナリ（”０”または”１”）の結果の連続記録を保存する。収集した履歴成分は、発振器における、位相オフセット（”０”または”１”）が同じままで連続した周期数、及び位相オフセットのカウント数が１を超えなかった周期数を含む。
【発明の開示】
【発明が解決しようとする課題】
【００３１】
上述した欠点及び短所に始まり、以上で説明した実施例を考慮すれば、本発明の目的は、技術分野に記載した種類の回路装置、並びに技術分野に記載した種類の方法を、次のようにさらに進展させることにある：
時間−ディジタル変換器の後方にクロック乗算器位相ロックループを設けることがなく、
アナログ遅延線も信号除算ユニットも、ディジタルランプ発振器または離散時間発振器とディジタル−時間変換器との間に設けることがなく、ディジタル環境におけるノイズ及び接地バウンスの影響を受け易いアナログ回路がより少ないようにする。
【課題を解決するための手段】
【００３２】
本発明の目的は、請求項１に記載の特徴を具えた回路装置によって、並びに請求項８に記載の方法によって達成される。本発明の有利な好適例及び目的に合わせた改良は、それぞれの従属請求項に開示されている。
【００３３】
本発明は基本的に、サブクロック及び／またはサブピクセルの正確な位相測定及び位相発生用の回路並びに方法に基づく。この新たな種類のサブクロック及び／またはサブピクセルの正確な位相測定及び位相発生方法及び回路は、ディジタルクロック合成、及び／またはディジタルビデオプロセッサの表示部用の同期信号のような基準信号の完全ディジタル発生に用いることができる。
【００３４】
この原理は、クロックまたは基準信号を入力信号の周波数または位相から導出するすべての応用に用いることができ、従って、このことはこうした問題を解決するための一般的な取り組みとして見ることができる。
【００３５】
この目的のために、ギガヘルツ（GHz）レンジ（範囲）のディジタルクロック回路を使用し、この回路では、クロック信号は入力信号の位相から導出し、この回路は完全にディジタル化されている。この回路は、ディジタル−時間変換器（ＤＴＣ）の後方にクロック乗算器ＰＬＬがなく、そして離散時間発振器（ＤＴＯ：Discrete Time Oscillator）とディジタル−時間変換器との間に信号除算器がないことが好ましい。この解決法の利点は、ディジタル環境においてノイズ及び接地バウンスの影響を受け易いアナログ回路がより少ないということにある。
【００３６】
この種のクロック発生は、入力信号に依存するか、あるいは依存しない任意のクロック信号を発生するために用いることができる。オシロスコープまたはディジタル時間発振器（ＤＴＯ）の出力周波数は、ＤＴＯの周波数ｆDTOを次式：
ｆDTO＝ｆxtal・inc／dto_max
により制御する増分incによって決まる。従って、増分incと、離散時間発振器またはオシロスコープ・ディジタル時間発振器の最大内容（コンテント）または最大値dto_maxとの合理的な比率を実現することができる。
【００３７】
増分incをクロックからクロックへと変化させれば、より高周波数へのディザ処理も可能である。仮想クロックグリッドの周波数が可能な最小ジッタを決定する。
【００３８】
本発明の好適例によれば、離散時間発振器またはオシロスコープ離散時間発振器（ＤＴＯ）の異なる実現を提供することができ、このことは、異なる出力信号を同じソース（信号源）から、アナログクロック乗算器位相ロックループを用いずにより少ない労力で導出する自由度が多数存在することを示す。
【００３９】
本発明の特に進歩的な改良によれば、新たなディジタル−時間変換器／時間−ディジタル変換器の方法をディジタルロックループに適用する必要はなく、このＤＴＣ／ＴＤＣの方法は直接的な周波数合成にも用いることができる。この場合には、他のあらゆるシステムへのインタフェースを、離散時間発振器またはオシロスコープ離散時間発振器（ＤＴＯ）の増分incとすることができ、あるいは直接、ＤＴＯの位相画像とすることもできる。この位相画像は例えばソフトウェアによって生成することもできる。
【００４０】
本発明の教示による新たな方法の利点は次のように要約することができる：
出力信号は、ナノ秒のレンジ（範囲）及び／またはピコ秒のレンジの高分解能を有する固定クロックグリッド上で利用可能である。
従来技術のシステムにおけるように、ディジタル−時間変換器の後方にクロック乗算器位相ロックループを必要としない。
アナログ遅延線が存在しない。
オシロスコープ／ディジタル時間発振器とディジタル−時間変換器との間に信号除算器が存在しない。
新しいシリコンプロセス技術、特に簡易プロセスのシュリンクへの設計の移行が容易である。
【００４１】
一般に、本発明は、ディジタルクロック合成及び／または、ディジタルビデオプロセッサ表示部用のライン同期信号のような基準信号の完全ディジタル発生に応用することができる。本発明の教示による原理は、クロック信号または基準信号を入力信号の周波数または位相から導出するすべての応用、例えば液晶表示テレビジョン（ＬＣＤＴＶ）のように、汎用プロセッサの特徴が関係する動き推定等のプラットフォームを含むテレビジョンのような半導体オーディオ／ビデオの規格の分野に用いることができる。
【００４２】
最後に、本発明は特に、サブクロック及び／またはサブピクセルの正確な位相測定及び位相発生用の、特にディジタルクロック合成用及び／または少なくとも１つのディジタルビデオプロセッサユニットの表示部用のライン同期信号のような基準信号の完全ディジタル発生用の、少なくとも１つの上述した回路装置の使用、及び／または上述した方法の使用に関するものである。
【００４３】
既に上述したように、本発明の教示を有利な様式に具体化並びに改良するいくつかの選択肢が存在する。この目的のために、請求項１及び請求項８にそれぞれ従属する請求項を参照し、本発明のさらなる改良、特徴、及び利点を、以下に、図面を参照した好適な実施例により詳細に説明する。
【発明を実施するための最良の形態】
【００４４】
図１〜図２２では、対応する部分に同じ参照番号を用いる。
【００４５】
図１〜図２２により、新たな種類のサブクロックまたはサブピクセルの正確な位相測定兼位相発生回路１００を開示する。この回路装置１００は、ディジタルクロック合成及び／またはディジタルビデオプロセッサの表示部用のライン同期信号のような基準信号の完全ディジタル発生に用いることができる。回路１００に割り当てられた方法または原理は、クロックまたは基準信号を入力信号haの周波数または位相から導出するすべての応用に用いることができる。
【００４６】
不要な繰り返しを避けるために、本発明の実施例、特徴、及び利点に関する以下の記述は、（特に断わりがなければ）次のものに関係する：
本発明による位相測定兼位相発生回路装置１００の実施例（図１参照）；並びに次のものの具体例：
時間−ディジタル変換器２０（図８、９参照：サンプル−ホールド段のない第１具体例）または２０’（図１０、１１、１２参照：サンプル−ホールド段ssのある第２具体例）；
フィルタ４０（図２参照：比例（Ｐ）制御を有する第１具体例）または４０’（図３参照：比例積分（ＰＩ）制御を有する第２具体例）；
ディジタルランプ発振器または離散時間発振器５０（図４、５参照：フライバック値または最大内容（コンテント）または最大値dto_maxの制御なしの第１具体例；図２０参照：加算器ユニットのパイプライン化なし、分割なしの具体例；図２１参照：加算器ユニットのパイプライン化あり、分割なしの具体例；図２２参照：加算器ユニット５０２、５０４のパイプライン化なし、分割ありの具体例）または５０’（図６、７参照：フライバック値または最大内容または最大値dto_maxの制御ありの第２具体例）；及び・または、
ディジタル−時間変換器６０、６２（図１３、１４参照：サンプル−ホールド段なしの第１具体例）または６０’（図１５、１６参照：サンプル−ホールド段ssありの第２具体例）。
すべての実施例及び具体例は本発明の方法により動作する。
【００４７】
ディジタル位相ロックループ（ＰＬＬ）１００の一般的なディジタル位相ロックループ構造は図１に見ることができ、位相検出器３０、ループフィルタＦ(s)（参照番号４０または４０’）、及びディジタルランプ発振器または離散時間発振器５０または５０’がディジタルＰＬＬ１００の要素として設けられている。
【００４８】
離散時間発振器５０は図４の第１具体例に示すアキュミュレータである。加算器５２によって、離散時間発振器５０の増分incがＤＴＯレジスタ５４の内容dto_regに加算される。従って、離散時間発振器５０のdto_statusは離散時間発振器５０の増分incを積分したものであり、出力dto_statusは図５から得られるランプ信号であり、図５には、この離散時間発振器の第１具体例５０のＤＴＯ原理を示す。
【００４９】
等価なアナログランプ発振器のサンプルのみが利用可能である。これらの値を補間すれば、その結果は理想的なランプ信号となる。信号dto_coは離散時間発振器５０のキャリー出力信号であり、レジスタ５４のオーバーフローが発生すれば、１クロックサイクルにつき１だけ増加する。
【００５０】
図６に、ディジタルランプ発振器または離散時間発振器の第２具体例５０’を示す。加算器５２’によって、離散時間発振器５０’の増分incがＤＴＯレジスタ５４’の内容dto_regに加算される。従って、離散時間発振器５０’のdto_statusは離散時間発振器５０’の増分incを積分したものであり、出力dto_statusは図７から得られるランプ信号であり、図７は、この離散時間発振器の第２具体例５０’のＤＴＯ原理を示す。
【００５１】
増分incを変更すること（図４、５の離散時間発振器の第１具体例５０参照）の代案として、この第２具体例では、離散時間発振器５０’も、フライバック振幅を変化させることによって調整することもでき、このことは例えばＤＯＰ偏向プロセッサ（処理回路）において用いられる。
【００５２】
この目的のために、ＤＴＯ５０’の最大内容または最大値またはフライバック値dto_maxを制御する（位相計算がより複雑になるという影響をもたらす）。増分incは固定値であり、制御レジスタから取得することができる。離散時間発振器５０’の第２具体例の第１実現i1（図６、７参照）は、比較器５６’を用いることによって、離散時間発振器５０’の最大値dto_maxと離散時間発振器５０’の状態値dto_statusとの関係をチェックする。
【００５３】
状態値dto_statusが最大値dto_maxより大きい場合には、減算器５８’を用いることによって、この最大値dto_maxを状態値dto_statusから減算し、この減算は図７のタイミング図を生じさせる。
【００５４】
離散時間発振器５０’の第２具体例の第１実現i1（図６、７参照）の場合には、三角形は０とdto_max+incとの間で変化し得る。離散時間発振器５０’の第２具体例の第２実現i2（図６、７参照）の場合には、三角波の三角形は-incとdto_maxとの間の間隔を占める。
【００５５】
（特定のワード長を有するレジスタ５４、５４’の状態値を示す）状態信号dto_statusによって、図１の位相検出器３０は、入力信号haの基準エッジ後に（いわゆるエッジ検出）、離散時間発振器５０または５０’の状態値をサンプリングする。
【００５６】
位相検出器３０の出力delta_phiは、ＰＬＬ１００の入力信号とＰＬＬ１００の出力信号との位相差である。この位相差delta_phiはフィルタユニット４０、４０’に供給され、これらのフィルタユニットは適用領域に応じてあらゆる種類のフィルタ、例えば比例（Ｐ）フィルタ４０（図２参照）、比例積分（ＰＩ）フィルタ４０’（図３参照）、比例積分微分（ＰＩＤ）フィルタ、等とすることができる。
【００５７】
ループが単純なフィルタ４０のみで作製されている場合には、比例（Ｐ）ゲインのみを扱い、従って位相誤差は０に安定せず、こうした比例のみのループフィルタ４０は回路装置１００の設計の明示的部分ではないものとして考えることができる。
【００５８】
より詳細には、図２の概略図は、こうした比例制御を有するループフィルタ４０を示し、特に、図２のループフィルタユニット４０は、位相検出器３０の出力信号delta_phiに比例係数または比例率Ｋpを乗算する比例要素４２を具えている。
【００５９】
図３の略図では、ループフィルタ４０’は変更した様式で表され、即ち比例積分（ＰＩ）制御を有し、ここでは、比例積分コントローラがその制御モードの意味で最適を表すことを考慮に入れる。
【００６０】
比例（Ｐ）コントローラと積分（Ｉ）コントローラとを組み合わせれば、その結果は、コントローラの比例部分により制御変数の変化に迅速に反応することができ、そして、コントローラの積分（Ｉ）部分により、かつその比例によっても、その操作変数を連続的に変化させることができるコントローラとなる。比例制御（ＰＩ）コントローラは、制御偏差は非常に小さいか消失さえもするが、制御偏差は自動的に０ではないように設計することができる。
【００６１】
図３に示すように、ループフィルタ４０’は、位相検出器３０の出力信号delta_phiに比例係数または比例率Ｋpを乗算する比例要素４２’を有する。この比例要素４２’の前で、ループフィルタ４０’の経路は分岐し、即ち：
比例経路４０ｐ’（図３の上側の経路）と、
積分経路４０ｉ’（図３の下側の経路）とに分岐する。
【００６２】
積分経路４０ｉ’は、位相検出器３０の出力信号delta_phiに積分係数または積分率Ｋiを乗算する積分要素４４’を具えている。
【００６３】
比例要素４２’及び積分要素４４’の配置は、ループフィルタ４０’が設定要求、即ち減衰係数（ダンピングファクタ）と減衰時定数とを別個に調整することができるという要求を満足するように設計する
【００６４】
積分要素４４’の出力信号４４ｏ’を積分するために、構成要素４６’、４８ｂ’で構成される積分器を設け、より詳細には、積分要素４４’の出力信号４４ｏ’を積分器４６’、４８ｂ’のフィードバック出力信号４６ｏ’に加算するための第２加算器４８ｂ’を具えている。この関係では、積分器４６’、４８ｂ’は本質的に、フィードバック遅延要素４６’（→記号ｚ-1）によって形成される。
【００６５】
【特許文献７】米国特許第6320574号明細書
【００６６】
従来技術文献である米国特許第6320574号による手順とは異なり、本発明では、比例経路４０ｐ’と積分経路４０ｉ’とを分離して配置することが有利であり、さもなければ（米国特許第6320574号参照）、結合またはロックオン特性は、結合またはロックオンが行われるそれぞれの方向の関数として変化し、この方向は、基準周波数よりも高い周波数によって、あるいは基準周波数よりも低い周波数によって与えることができる。
【００６７】
図３の概略図からさらにわかるように、比例経路４０ｐ’の出力信号４２ｏ’と積分経路４０ｉ’の出力信号４６ｏ’とを、これら２つの経路４０ｐ’、４０ｉ’の下流に接続された第１加算器４８ａ’において加算する。
【００６８】
「背景及び従来技術」の所で上述したテレビジョン（ＴＶ）応用は、ＰＩ制御特性（＝比例＋積分）を利用することが多く、このことは二次位相ロックループ（ＰＬＬ）を生じさせる。
【００６９】
他の場合（周波数ロックループ（ＦＬＬ））には、増分inc用の周波数制御回路のみが存在し得る。このことは自由に決めることができる。
【００７０】
ループフィルタ４０または４０’の出力は、離散時間発振器５０（図４参照）の周波数ｆDTOを、式ｆDTO＝ｆxtal・inc／dto_maxに従って制御する増分incである。従って、増分incと離散時間発振器５０（図４参照）の最大内容または最大値dto_maxとの合理的な比率を実現することができる。
【００７１】
制御目的のためには、ＤＴＯ５０または５０’の尖鋭度が重要である。離散時間発振器の第１具体例５０（図４、５参照）では、尖鋭度は∂ｆDTO／∂inc＝ｆxtal／dto_maxであり、離散時間発振器の第２具体例５０’の両実現i1、i2（図６、７参照）では、尖鋭度は∂ｆDTO／∂inc＝ｆxtal・inc／dto_max2である
【００７２】
従って、離散時間発振器の第２具体例５０’（図６、７参照）を離散時間発振器の第１具体例５０（図４、５参照）と比較した周波数分解能の比率はdto_max／incである。従って、離散時間発振器の第２具体例５０’（図６、７参照）は、inc＜dto_maxであればより大きな分解能を生じさせる。このことは上述した実現i1、i2について真である。
【００７３】
既知の解決法では、出力クロックの精度は限られている、というのは、その立上りエッジ及び立下りエッジはシステムクロックの立上りエッジ及び立下りエッジと一致するからである。分解能をサブクロックまたはサブピクセルの精度まで増強するために、ディジタル位相ロックループ１００は、位相測定を改善するための時間−ディジタル変換器２０（図８、９参照：サンプル−ホールド段なしの第１具体例）、２０’（図１５、１６参照：サンプル−ホールド段ありの第２具体例）を具えている。
【００７４】
異なる出力周波数または異なる出力位相を有する出力信号毎に、追加的なディジタル−時間変換器６０、６２（図１３、１４参照：サンプル−ホールド段なしの第１具体例）、６０’、６２’（図１５、１６参照：サンプル−ホールド段ありの第２具体例）が実現される。
【００７５】
各ディジタル−時間変換器６０、６２または６０’、６２’は、出力信号ho1、ho2を送り届け、これらの位相は位相ロックループ１００の入力信号haにロックされる。ディジタル−時間変換器６０、６２または６０’、６２’の入力信号dto_coを同じ離散時間発振器５０または５０’から導出する場合には、これらの出力信号ho1、ho2は固定の位相関係を有する。
【００７６】
本発明による時間−ディジタル変換器２０または２０’及びディジタル−時間変換器６０、６２または６０’、６２’はアナログ遅延線を利用しない。
【００７７】
ディジタル−時間変換器６０、６２または６０’、６２’の実現のために、離散時間発振器５０または５０’をいわゆるオシロスコープＤＴＯに拡張する（以下の図２０、２１を参照した詳細な説明参照）。
【００７８】
図８に、“Ultimate One-Chip-TV 5（ＵＯＣ−ＴＶ５：究極のワンチップＴＶ５）”プロジェクトにおける時間−ディジタル変換器２０の原理を示す。この場合には、クロック乗算器位相ロックループから出る３つのクロック位相phi_a、phi_b、phi_cが存在し、３つのシフトレジスタ２２ａ、２２ｂ、２２ｃに供給される。この関係では、クロック乗算器の入力は安定した基準クロック信号、例えば水晶発振器から供給することが好ましい。
【００７９】
他のあらゆるクロック位相数、例えば６または２nが存在し得る。このことはタイミング関係及び分解能を変化させるが、原理は変化させない。
【００８０】
図８の場合、即ち３つのクロック位相phi_a、phi_b、phi_cの場合には、クロック位相phi_a−phi_b、phi_b−phi_c、及びphi_c−phi_a間には120度のスキューが存在する。入力信号haは各シフトレジスタ２２ａ、２２ｂ、２２ｃの入力に供給される。各シフトレジスタ２２ａ、２２ｂ、２２ｃの最初３つのラッチユニットはフリップフロップ（ＦＦ）として実現して準安定を回避し、これは２つのラッチユニット、特に２つのフリップフロップ、あるいは４つ以上のラッチユニット、特に４つ以上のフリップフロップとすることもできる。
【００８１】
ラッチユニット、特にフリップフロップの実数とは無関係に、時間−ディジタル変換器２０の設計の最も敏感な部分は、各チェーン（連鎖）２２ａ、２２ｂ、２２ｃ内の第１フリップフロップであることを理解しなければならない。これらの第１フリップフロップは、知覚されるジッタへの大幅な寄与を回避するために非常に慎重に、即ち非常に正確な設計（参照符号vad）で設置及びレイアウト（配置）しなければならない。
【００８２】
実際の位相測定は、各シフトレジスタ２２ａ、２２ｂ、２２ｃの次の６つのラッチユニットで行い、これら６つのラッチユニットの各々は、段s1, s2, s3, s4, s5, s6に対応するフリップフロップ、即ち、
第１段s1に対応する第４フリップフロップ；
第２段s2に対応する第５フリップフロップ；
第３段s3に対応する第６フリップフロップ；
第４段s4に対応する第７フリップフロップ；
第５段s5に対応する第８フリップフロップ；
第６段s6に対応する第９フリップフロップ；
【００８３】
６つのフリップフロップの選定は、クロック位相phi_a／phi_b／phi_cと位相ロックループ１００のシステムクロックclk_sysとの周波数比に関係し、これらはＵＯＣ−５では６つであるが、一般的な場合には任意の数とすることができる。
【００８４】
回路装置１００においてゆとりあるタイミングを持つために、第１シフトレジスタ・チェーン２２ａを第３のクロック位相phi_cでリサンプリングする。このレジスタ２２ａの出力は、他のシフトレジスタ・チェーン２２ｂ、２２ｃの位相と共に、入力信号haのエッジの、位相ロックループ１００のシステムクロックclk_sysの次のエッジまでの距離（この場合には、第２クロック位相であるクロック位相phi_bを６で除算した値）を正しい順序で、温度計表示で与える。
【００８５】
このコードを３つのシフトレジスタ・チェーン２２ａ、２２ｂ、２２ｃ内に、clk_sys領域に同期して取得するために、このコードを、第２リサンプル段rs2における第１クロック位相phi_aによってリサンプリングし、そして第３リサンプル段rs3における第３クロック位相phi_cによって再びリサンプリングする。このことはゆとりあるタイミングで行われ、即ち、フリップフロップのセットアップ時間はphi_a期間／phi_b期間／phi_c期間、例えばphi_a→phi_bの遷移の３分の１の代わりに３分の２にすることができる。
【００８６】
この場合には、位相ロックループ１００のシステムクロックclk_sysは、第２クロック位相phi_bを６で除算することによって発生され、深いクロックツリーはスキュー及び不確定性を共に生じさせる。このことをなくすために、並びに回路のタイミングを改善するために、３つのリサンプル段rs1、rs2、rs3が実現されている。スキューも不確定性も存在しなければ、これら３つのリサンプル段rs1、rs2、rs3は省略することができる。
【００８７】
時間−ディジタル変換器２０の出力に、タリー（計数）デコーダとして具体化されたデコーダ２４を設けて、温度計コードをバイナリ（２進数）に変換し、このことはルックアップテーブル（早見表）によって行うことができる、というのは、特定数の事象（イベント）のみを考慮すればよいからである。
【００８８】
入力信号haの立上りエッジが第１クロック位相phi_aのエッジの直前に発生する場合には、第１シフトレジスタ２２ａの第１フリップフロップは、第１フリップフロップにおけるセットアップ時間に食い込まなければ”１”をサンプリングする。そして、第２シフトレジスタ・チェーン２２ｂの第１フリップフロップが”１”をサンプリングし、そして第３シフトレジスタ・チェーン２２ｃの第１フリップフロップが”１”をサンプリングする。各クロック位相phi_a、phi_b、phi_cのすべての立上りエッジにより、”１”はチェーン２２ａ、２２ｂ、２２ｃにおける次のフリップフロップに達する。
【００８９】
位相が、例えば第１リサンプリングレジスタ内で第２クロック位相phi_bによってc6, b6, a6, c5, b5, a5,...のように順序付けられる場合には（図８参照）、３つのシフトレジスタ・チェーンの出力２２ａ、２２ｂ、２２ｃの出力は温度計コードまたはタリーコードである。
【００９０】
【表１】
【００９１】
入力信号haがシステムクロックclk_sysのパルスより長い場合には、すべての”Ｘ”が”１”であり、従ってコードは真の温度計コードである。システムクロックclk_sysのパルスがより短い任意の長さを有する場合にも、この原理を用いることができる、というのは、先行する”１”のみが重要だからである。
【００９２】
原則的に、他のすべての位相をシステムクロックclk_sys用の基準として考えることができ、このことは１つのリサンプリング段（クロック位相phi_c）または２つのリサンプリング段（クロック位相phi_a）を節減することができる。また、順序は重要ではなく、ビットの任意の順序が一意的な位相ワードを与える。
【００９３】
図８ではタリーコード（タリーデコーダ２４）を用いている、というのは、タリーコードはより解釈し易いからである。しかし、タリーデコーダユニット２４の代案も存在する、というのは、タリーコードは、位相検出器３０の入力として使用される数値表現についてのものだからである。一般に、任意のビットの順序及び数字表現を用いることができる（”０”は”１”と交換することができ、その逆も可能である）。
【００９４】
例示のために、図９に示す時間−ディジタル変換器２０のタイミング図に例を見出すことができる。
【００９５】
入力信号haの立上りエッジが第１クロック位相phi_aの直前に発生し、かつ、フリップフロップのセットアップ時間及びホールド時間に食い込まない最初のエッジである場合には、第１シフトレジスタ・チェーン２２ａ内の第１フリップフロップはまずこの信号をサンプリングする。この信号は次のフリップフロップを通って波及し、第１段s1における第１シフトレジスタ・チェーン２２ａの第１フリップフロップに入る。第１段s1における次のフリップフロップとして、第２クロック位相phi_bでトリガされるフリップフロップがこの信号をサンプリングし、等々である。
【００９６】
換言すれば、”１”は３つのシフトレジスタ・チェーン２２ａ、２２ｂ、２２ｃのすべてを通って波及する。サンプリング点spにおいて３つのシフトレジスタ・チェーン２２ａ、２２ｂ、２２ｃ内に見出すことのできる”１”の数は、入力信号haの立上りエッジとシステムクロックclk_sysの次の立上りエッジとの間の距離に依存する。
【００９７】
さらに、この場合には、システムクロックclk_sysを発生する第２クロック位相phi_bのエッジも”１”に寄与しているか否かを見極めるためには、第２クロック位相phi_bとシステムクロックclk_sysとのタイミングも考慮に入れなければならない。
【００９８】
タリーデコーダユニット２４により、タリーコードをバイナリ数に変換する。ここでは、段の数が２nでない場合には段の数を考慮に入れる。従って、例えば時間−ディジタル変換器２０の出力信号tdc_out用のルックアップテーブル中で、計算tdc_out＝２n・（”１”の数）／（段の数）を行うことができる。
【００９９】
一般に、精度は副相（サブフェーズ）の数及びクロック周波数によって決まる。出力ビットの数が、あり得るすべての副相をコード化するのに十分であれば、追加的な丸め誤差は発生しない。しかし、時間−ディジタル変換器２０の出力信号tdc_outを再スケーリングするに当たり丸めを導入すれば、丸め誤差は一般に存在し得る。適切な方策は、仮想的な分解能を改善するのに十分なビット数でワードを実現することである。従って、こうした丸め誤差の影響は：
時間−ディジタル変換器２０の出力信号tdc_out用の十分な数のビットによって、及び／または、
時間−ディジタル変換器２０を、２nの段数に設計することによって低減することができる。
【０１００】
この値を用いて（図１において、位相検出器３０の出力delta_phiまでトレースバックする（遡る）ことのできる）位相ワードを訂正することができる前に、時間−ディジタル変換器２０の出力tdc_outを位相検出器３０にとって有用な表現に変換し、そしてループフィルタ４０または４０’によってフィルタ処理して、離散時間発振器５０または５０’用の増分値incを導出することができる。
【０１０１】
時間−ディジタル変換器２０の出力tdc_outは、ディジタルランプ発振器または離散時間発振器５０または５０’の増分incに合わせて再スケーリングしなければならないことが好ましい。この値を用いて２つのクロックサイクル間を補間する。
【０１０２】
このことを行うために、このモジュールが入力信号haの位相を：
次のクロックサイクル（＝早い値）のエッジに対して測定するか、または、
直前のクロックサイクル（＝遅い値）に対して測定するかを考慮に入れなければならない。
そして再スケーリングした値は：
離散時間発振器５０または５０’の状態（基準数dto_status）から減算するか（早い値）、または、
この状態に加算する（遅い値）。
【０１０３】
時間−ディジタル変換器２０の出力値tdc_outの再スケーリングは、式phi_subpixel＝inc・tdc_out／２nに従って行うことができ、この関係では、項２n中のｎはphi_pixelの幅に相当する。
【０１０４】
図８では、時間−ディジタル変換器２０のすべての構成要素によって規定されるいわゆるハンド・レイアウト領域は、タリーデコーダ２４及び立上りエッジ検出器２６とは別に、遅延のマッチング（整合）及び負荷のマッチングに対して非常に正確にレイアウトする必要がある。
【０１０５】
時間−ディジタル変換器２０の立上りエッジ検出器２６は、ライン／水平同期の事象を見出すユニットの好例であり、いくつかの様式で実現することができる。１つの例は、通常の立上りエッジ検出器によるものである。第２の選択肢、即ち、立上りエッジ検出器２６の異なる実現は、タリーコードデコーダ２４のタリーコードから立上りエッジをデコード（復号化）することであり、タリーコードまたはタリーデコーダ２４の出力が０から他の値に変化すれば、このことはエッジ検出にも用いることができ、この場合には、直接的な立上りエッジ検出器２６の方が面積をとらない。
【０１０６】
最も敏感な部分は、各シフトレジスタ２２ａ、２２ｂ、２２ｃの入力段における第１フリップフロップであり、図８では非常に正確な設計（参照符号vad）としてマークしてある。レイアウトが非対称であれば、このことは近くされるジッタを増加させる。
【０１０７】
図１０に、“Ultimate One-Chip-TV 5（ＵＯＣ−ＴＶ５：究極のワンチップＴＶ５）”プロジェクトにおける時間−ディジタル変換器の、サンプル−ホールド段を有する代案の実現２０’を示す。
【０１０８】
また、この場合には、クロック乗算器位相ロックループからの３つのクロック位相を時間−ディジタル変換器２０’に供給し、システムクロックclk_sysの周期をサブクロック間隔に分割した他の任意のクロック位相数、例えば６つまたは２n個のクロック位相が存在し得る。
【０１０９】
位相数を増加させることは、時間−ディジタル変換器２０’のタイミングを緩和するが、位相間のタイミング・オフセットによるジッタを加え得る。原理は変化しない。また、この場合には、クロック位相phi_a−phi_b、クロック位相phi_b−phi_c、クロック位相phi_c−phi_aの間に120度のスキューが存在する。
【０１１０】
時間−ディジタル変換器２０’は次の４つの段を具えている：
入力段is；
シフト段ss；
サンプル−ホールド段shs；及び、
出力段os。
【０１１１】
入力段isは、それぞれ第１クロック位相phi_a、第２クロック位相phi_b、第３クロック位相phi_c上で動作するシフトレジスタ・チェーン２２ａ’、２２ｂ’、２２ｃ’のそれぞれの一部である３つのシフトレジスタを含む。入力段isは、準安定を回避するために付け加えられている。入力シフトレジスタは２つのラッチユニット分、特に２つのフリップフロップ（ＦＦ）分の長さ、あるいは４つ以上のラッチユニット分、特に４つ以上のフリップフロップ分の長さを有することもできる。
【０１１２】
位相測定はシフト段ssにおいて行われる。このシフト段ssは、それぞれ第１クロック位相phi_a、第２クロック位相phi_b、第３クロック位相phi_c上で動作するシフトレジスタ・チェーン２２ａ’、２２ｂ’、２２ｃ’のそれぞれの一部である３つのシフトレジスタ・チェーン２２ａ’、２２ｂ’、２２ｃ’の第２部分を含む。
【０１１３】
時間−ディジタル変換器２０’の入力信号haの立上りエッジが、第３クロック位相phi_cの直前で発生する場合には、シフトレジスタ・チェーン２２ｃ’の第１フリップフロップ、即ち、第３クロック位相phi_cによってクロック動作するレジスタは、第１フリップフロップにおけるセットアップ時間の要求に食い込まなければ”１”をサンプリングする。
【０１１４】
そして、第１シフトレジスタ・チェーン２２ａ’の第１フリップフロップは”１”をサンプリングし、そして第２シフトレジスタ・チェーン２２ｂ’の第１フリップフロップは”１”をサンプリングする。各クロック位相のすべての立上りエッジにより、”１”は当該チェーン２２ａ’、２２ｂ’、２２ｃ’の次のフリップフロップに達する
【０１１５】
システムクロック出力信号clk_sys_outの立上りエッジ後に、サンプル信号sample_a／sample_b／sample_cは、クロック位相phi_a／phi_b／phi_cの期間中ハイ（高）であり（サンプル信号sample_a／sample_b／sample_cの発生については図１２参照）、シフトレジスタ・チェーン２２ａ’、２２ｂ’、２２ｃ’の内容はサンプル−ホールド段shsにコピーされる。サンプル−ホールド段shsは、すべてのクロック領域間の安全な区分を保証する。このサンプル−ホールド段shsの出力は、システムクロック出力信号clk_sys_outの１周期中に一定のままである。
【０１１６】
今度は、出力段osが、サンプル−ホールド段shsからのデータを、システムクロック出力信号clk_sys_outの次の立上りエッジで安全にコピーする。
【０１１７】
出力段osの18ビット値は、入力信号haのエッジの、システムクロック出力信号clk_sys_out（この場合には、第２クロック位相phi_bを除算器ユニットdivによって６で除算したもの）の次のエッジまでの距離を温度計表示で表現する。温度計表示は解釈し易いので用いることができるが、他の表示、例えばビット順序も用いることができる。出力値が一意的であることが重要である。
【０１１８】
図１１に、サンプル−ホールド段shsを有する時間−ディジタル変換器２０’のタイミング図を示す。時間−ディジタル変換器２０’の出力に、温度計コードをバイナリ数に変換するタリーデコーダ（明瞭さのため図１０には図示せず）を設ける。このことは、
特定数の事象（イベント）のみを考慮すればよいので、ルックアップテーブルによって行うか、あるいは、
温度計コード中の“１”または”０”の数をカウントする加算器によって行うことができる。
【０１１９】
図１３によって、ディジタル−時間変換器６０、６２の動作をハンド・レイアウト領域で説明する。ディジタル−時間変換器６０、６２は、クロック位相phi_a、phi_b、phi_c毎に１つの、３つのシフトレジスタ・チェーン６４ａ、６４ｂ、６４ｃも具えている。
【０１２０】
各シフトレジスタ・チェーン６４ａ、６４ｂ、６４ｃ内の（クロック位相phi_aに関する）最初２つのフリップフロップ、または最初３つのフリップフロップは異なるクロック領域によってトリガされて、ディジタル−時間変換器６０、６２にも供給される位相ワードをクロック領域clk_sysから所望の位相領域に変換する。
【０１２１】
クロック位相phi_a／phi_b／phi_cはシステムクロックclk_sysの間隔を副間隔（サブインターバル）（図１３の好例では18個の副間隔）に分割する。副間隔の数は：
クロックサイクルまたはクロック位相phi_a、phi_b、phi_cの数、及び、
システムクロックclk_sysと副相との周波数関係
に依存する。
【０１２２】
位相ワード中の各”１”は、ディジタル−時間変換器６０、６２の出力信号clk_outが、関係する時間間隔中にハイであるべきことを示し、逆に、位相ワード中の各”０”は、ディジタル−時間変換器６０、６２の出力信号clk_outが、関係する時間間隔中にローであるべきことを示す。
【０１２３】
この関係では、設計によって”１”を”０”より支配的にすることができる。この場合には、”１”は、”１”を含むレジスタをトリガするクロックの１クロック周期中アクティブである。”１”が”０”に変わった場合にのみに出力は変化することができる。
【０１２４】
位相ワードは例えばルックアップテーブルから、あるいはディジタルランプ発振器または離散時間発振器５０または５０’から導出することができ、あるいはまた、位相ワードは、特定パターンを記憶したメモリーから取得するか、あるいは完全に異なる方法で計算することもできる。
【０１２５】
位相ワードはシステムクロックclk_sysのクロックサイクル毎に発生される。位相ワードは、１クロックサイクルphi_a、phi_b、phi_cにおいて関連するシフトレジスタ６４ａ、６４ｂ、６４ｃにロードされる。
【０１２６】
この理由により、立上りエッジ検出器６６（ライン／水平同期の事象を見つけるユニットの好例である）をシステムクロックclk_sysに適用する。立上りエッジ検出器６６の出力は18個のＡＮＤ（論理積）ゲート６８に供給され、ＡＮＤゲート６８は、最大でも１クロックサイクルphi_b中に出力が”０”でないことを保証する。ＡＮＤゲートの出力６８は、シフトレジスタ・チェーン６４ａ、６４ｂ、６４ｃ内の第１レジスタに供給される。
【０１２７】
図１３に示すように、各レジスタは６ビットで構成される。これらは、関連するチェーン６４ａ、６４ｂ、６４ｃの１つのクロック位相間隔を表現するビットであり、一緒にすれば18ビットが存在する。
【０１２８】
図１３中のリサンプリングブロックによってリサンプリングを行い、
非常に正確な設計の領域（図１３の参照符号vadを参照）を規定するラインにおいてワードが利用可能であることを保証し、
ここでも、クロックサイクルphi_a、phi_b、phi_cが、１ギガヘルツの範囲の周波数において120度のスキューを有するものと仮定すれば、タイミング違反を回避する。
【０１２９】
ここでビットが”０”でなければ、次のサブクロックのエッジで、関連するシフトレジスタ・チェーン６４ａ、６４ｂ、６４ｃ内のフリップフロップが同時にロードされる、というのは、チェーン６４ａ、６４ｂ、６４ｃ内のフリップフロップは、第１フリップフロップ（図１３の参照符号fiFF）を除いてＯＲ（論理和）ゲートを介して接続されているからである。
【０１３０】
ＯＲゲートの一方の入力が”１”であれば、他方の入力とは無関係にその出力も”１”である。従って、ＯＲゲートのロード入力がロードサイクル後に再び０に戻れば（このことは18個のＡＮＤゲート６８によって保証される）、シフトレジスタ・チェーン６４ａ、６４ｂ、６４ｃは再びシフトモードに戻る。
【０１３１】
シフトモードでは、各シフトレジスタ・チェーン６４ａ、６４ｂ、６４ｃ内の第１フリップフロップfiFFが”０”を取得し、従って各シフトレジスタは段階的に空になり、レジスタ中の”１”は、３つのチェーン６４ａ、６４ｂ、６４ｃの出力を組み合わせるＯＲゲートの出力を決定する。
【０１３２】
図１４に、ディジタル−時間変換器６０、６２の動作を、ディジタル−時間変換器６０、６２におけるタイミングの例によって示す。図１３では、チェーン内の最終フリップフロップ（＝各チェーン内のFF1、図１３中の参照符号laFF）を制御する位相ワードの最下位ビット（ＬＳＢ）が左側にあり、位相ワードの最上位ビット（ＭＳＢ）が右側にある（図１３において、フリップフロップ／ラッチの後に連続する線は同じビットを意味する）。
【０１３３】
記号表示a2（図１３参照）を有するフリップフロップは出力信号を発生するものと仮定する。このフリップフロップについては、左のビットから数えて４番目のビットが役割を果たす。従って、ディジタル−時間変換器６０、６２は信号”000000000000100000”を受信する。
【０１３４】
この信号は、第１シフトレジスタ・チェーン６４ａ用の入力をサンプリングするレジスタaa1（図１４参照）でリサンプリングされ、第１クロックサイクルphi_aでクロック同期される。第１クロックサイクルphi_aと第２クロックサイクルphi_bとの間のスキューは240度であるので、このリサンプリング及びクロック同期は、クロックサイクルphi_a／phi_b／phi_cのクロック周期の３分の２の後に発生する。この信号はシフトレジスタaa2（図１４参照）においてクロックサイクルphi_aで再びリサンプリングされる。
【０１３５】
その後に、内容（コンテント）は、第１シフトレジスタ・チェーン内の異なるフリップフロップ用に分割される。クロックサイクルphi_aの次のアクティブエッジで、フリップフロップa2（図１４参照）の”１”は、最終フリップフロップ（図１３の参照符号laFF参照）達するまで、残りのチェーンを通って波及する。フリップフロップa1の出力が”１”であれば、出力ＯＲゲートの出力も”１”を得る。
【０１３６】
１つのＯＲゲートは、フリップフロップ間に実現すべき最少数のゲートである。このことが、サブクロックまたはサブピクセルの正確な位相測定兼位相発生を回路１００全体をどれだけ速くすることができるかを決める。
【０１３７】
ＯＲゲートの代わりに、他のゲート、例えばＮＡＮＤ（否定積）ゲートも使用することができる。この場合には、”１”ではなく代わりに”０”をロードすることが考えられ、このことによって、本発明の回路１００をずっと高速にすることができる。この構成では、出力における最大クロック周波数は、クロックサイクルphi_a／phi_b／phi_cの半分にすることができる。
【０１３８】
原則的に、この方法で、ナイキスト基準に反することなしに、クロックサイクルphi_a／phi_b／phi_cの周波数の1.5倍に達することができる。このことは、”１”だけではなく”０”も出力を決定する場合に達成することができる。このことを行うために、例えば出力ゲートを３入力ＸＯＲ（排他的論理和）ゲートにすることができる。位相ワードの発生もこのことを考慮に入れなければならない。
【０１３９】
この場合には、達成される周波数は十分高く、クロックサイクルphi_a／phi_b／phi_cは737.28メガヘルツの周波数（1.356ナノ秒の周期Ｔ＝１／ｆに相当する）で構成され、システムクロックclk_sysは1.2288メガヘルツの周波数で構成される。
【０１４０】
実現すべき分解能は450ピコ秒、即ち３つの位相を伴う1.35ナノ秒の３分の１である。６位相では225ピコ秒が可能である。回路１００がタイミングを取り直さなければならない最小スキューは0.9ナノ秒であり、位相ロックループ（ＰＬＬ）１００のレイアウト、マージン及びノイズの制御ために、この値からいくらかのマージンを減算しなければならない。
【０１４１】
図１３のディジタル−時間変換器６０、６２の領域全体は非常に正確にレイアウトしなければならない（参照符号vadを付けた非常に正確な設計）。レイアウト内のあらゆる非対称性が、ディジタル−時間変換器６０、６２の出力信号clk_outのジッタを増加させる。図１３中の最も敏感な部分にマーク付けする。これらのフリップフロップ及びＯＲゲート自体のトリガ及び出力が、ディジタル−時間変換器６０、６２のジッタ性能を決定する。
【０１４２】
図１５に、サンプル−ホールド段を、特にサンプル−ホールド・フリップフロップを有するディジタル−時間変換器６０’、６２’の代案の実現を示す。
【０１４３】
ディジタル−時間変換器６０’、６２’は次の３つの段を具えている：
入力段is；
シフト段ss；及び、
出力段os。
【０１４４】
入力段isは、ディジタルランプ発振器または離散時間発振器５０または５０’からのデータを引き継ぎ、これらのデータをシステムクロック出力信号clk_sys_outの１周期中安定に保つ。システムクロック出力信号clk_sys_outのこの周期中に、これらのデータを安全にシフト段ssにロードすることができる（サンプル−ホールド・フリップフロップを有するディジタル−時間変換器６０’、６２’を二次元グラフィック表現、即ちタイミング図の形式で概略的に示す図１６参照）。
【０１４５】
シフト段ssは、次の３つのシフトレジスタを含む：
第１シフトレジスタ・チェーン６４ａ’を構成し、第１クロックサイクルphi_aによってクロック動作するシフトレジスタ；
第２シフトレジスタ・チェーン６４ｂ’を構成し、第２クロックサイクルphi_bによってクロック動作するシフトレジスタ；及び、
第３シフトレジスタ・チェーン６４ｃ’を構成し、第３クロックサイクルphi_cによってクロック動作するシフトレジスタ。
【０１４６】
データが転送される瞬時は、サンプル信号sample_a、sample_b、sample_c（図１２参照）によって決まる。サンプル信号sample_a、sample_b、sample_cは同じサンプル信号にすることができる、というのは、これらの信号は、サンプル−ホールド段を有する時間−ディジタル変換器２０’に使用されるからである。
【０１４７】
第１サンプル信号sample_aがハイである際に、ビットshiftin<15, 12, 9, 6, 3, 0>は第１シフトレジスタ・チェーン６４ａ’のシフトレジスタにロードされ、第２サンプル信号sample_bは、shiftin<16, 13, 10, 7, 4, 1>を第２シフトレジスタ・チェーン６４ｂ’のシフトレジスタにロードし、第３サンプル信号sample_cは、shiftin<17, 14, 11, 8, 5, 2>を第３シフトレジスタ・チェーン６４ｃ’のシフトレジスタにロードする。
【０１４８】
各クロックのすべての立上りエッジで、データはそれぞれのシフトレジスタ・チェーン６４ａ’、６４ｂ’、６４ｃ’内の次のフリップフロップに達する。第１フリップフロップの入力は明確に規定されていなければならない。図１５の場合には、これらの入力はタイオフ（連絡）セルに接続されているが、テスト信号入力から導出することもできる。
【０１４９】
各シフトレジスタ・チェーン６４ａ’、６４ｂ’、６４ｃ’内の第１フリップフロップはデータ入力時に”０”を獲得しており、シフトレジスタは段階毎に空になり、レジスタ内の”１”が、３つのシフトレジスタ・チェーン６４ａ’、６４ｂ’、６４ｃ’の出力を組み合わせるＮＡＮＤゲート６８’の出力を決定する。
【０１５０】
図１５の場合には、出力は反転入力を有するＮＡＮＤゲート６８’によって構成され、このＮＡＮＤゲート６８’はＯＲゲートとして動作する。本発明のサブクロックまたはサブピクセルの正確な位相測定兼位相発生回路１００を反転論理で構成し、”１”ではなく”０”をロードすることもできる。この場合には、ＮＡＮＤゲート６８’の入力を反転することはもはや必要なく、段is、ss、osには”０”の代わりに”１”を置く。
【０１５１】
ディジタル位相ロックループ（ＰＬＬ）１００内のＤＴＯ（＝図２０のディジタルランプ発振器または離散時間発振器５０ｃ）は、いわゆるオシロスコープＤＴＯ（＝図２０のオシロスコープ・ディジタルランプ発振器またはオシロスコープ離散時間発振器）に拡張することができる。
【０１５２】
通常のＤＴＯ５０ｃは位相情報を位相検出器３０に送り届け、図２０に示すように、オシロスコープＤＴＯ５０の左上部分に見出すことができる。オシロスコープＤＴＯの右の部分は、サブクロック位相のビットイメージ（図２０参照、参照符号bi）を、最終のdto_statusをディジタル−時間変換器６０、６２に入力される始点として計算する。
【０１５３】
このビットイメージbiは、この場合にはクロックサイクルphi_a／phi_b／phi_cの３倍または６倍、あるいはシステムクロックclk_sysの周波数の18倍のクロック周波数を有する仮想クロックグリッドに関係する出力信号のレベルを表現する。一般に、上記仮想クロックグリッドの周波数は、ディジタル−時間変換器６０、６２内の段の数とシステムクロック周波数との積である。
【０１５４】
オシロスコープ・ディジタルランプ発振器またはオシロスコープ離散時間発振器５０は：
増分incをＰＬＬ１００のループフィルタ４０または４０’から取得するか、あるいは、
クロックシンセサイザ（合成器）の場合には、他のソースからの増分を取得する。
【０１５５】
図２０では、増分incは仮想クロックの周波数レベルに関係する。従って、通常のＤＴＯ５０ｃについては、増分incに18を乗算して、ＤＴＯ５０ｃの周波数出力レベルに合った値を持たせる必要がある。
【０１５６】
通常のＤＴＯ５０ｃがオシロスコープＤＴＯ５０の初段または最終段である場合には、通常のＤＴＯ５０ｃとオシロスコープＤＴＯ５０とを併合することができる。通常のＤＴＯ５０ｃがオシロスコープＤＴＯ５０の最終段である後者の場合には、増分の乗算は必要ない。
【０１５７】
ディジタルランプ発振器または離散時間発振器５０を、ビットイメージbiの計算の開始点として考える。この状態に、仮想クロック周波数レベル上の増分incを順次加算する。
【０１５８】
従って、
１番目の加算器の後の状態は、システムクロックclk_sysの最後のアクティブエッジ後の、位相１の仮想クロックサイクルの状態を表す、
２番目の加算器の後の状態は、システムクロック（clk_sys）の最後のアクティブエッジ後の、位相２の仮想クロックサイクルの状態を表す、
等々である。
【０１５９】
17番目の加算器の後の状態は、システムクロックclk_sysの次のアクティブエッジ前の位相１の仮想クロックサイクルの状態を表す。18番目の加算器は、通常のＤＴＯ５０ｃが次のシステムクロックサイクルで有すると同じ結果を与える。
【０１６０】
従って、図２０において行われるように、通常のＤＴＯ５０ｃの出力を17番目の加算器への入力として取得するか、あるいは、オシロスコープ・ディジタルランプ発振器またはオシロスコープ離散時間発振器５０用に18個の加算器を持つかの自由度が存在する。タイミング上の理由で、後者の実現が利点を有し得る。
【０１６１】
オシロスコープ加算器のオーバーフロービットobは、システムクロックclk_sysのエッジにおける、仮想クロックグリッドレベル上の出力のレベルを表す。これらのオーバーフロービットobはレジスタ内に収集され、ディジタル−時間変換器６０、６２に供給される。このことは出力周波数が非常に高い場合に有利であり、例えば、出力周波数がクロックサイクルphi_a／phi_b／phi_cの周波数の半分におよそ等しい場合に有利である。
【０１６２】
この場合には、デューティサイクルはいずれにせよ約50%±10%である。デューティサイクルが重要ではなく、そして１つのサブクロック間隔のみ０である必要がある場合には、この周波数の約２倍に達することができる。
【０１６３】
オーバーフローの代わりに周波数が大幅に低い場合には、最上位ビットmsbを取得することができる。この場合にも、出力信号は約50%である。オーバーフロービットobを取得する場合には、出力パルスを発生するシフトレジスタに依存して、出力パルスは１クロックサイクルphi_a／phi_b／phi_cの長さで構成される。
【０１６４】
原則的に、通常のＤＴＯ５０ｃのみが最大限のビットサイズを有する必要がある。オシロスコープＤＴＯ５０のオシロスコープ部分用の加算器は、伝搬される丸め誤差及び出力におけるジッタの要求に応じて、より小さい幅を持つことができる。
【０１６５】
オシロスコープＤＴＯ５０がより少ないビットを有する場合には、クロックが忘れられる恐れがある。通常のＤＴＯ５０とオシロスコープＤＴＯ５０の（仮想的な）18段とが、パイプライン化（以下参照）によって生じるいくらかのレイテンシ（待ち時間）後に同じ内容（コンテント）を有しない場合には、このことは常にある。
【０１６６】
しかし、ＤＴＯ５０ｃの50ビットの幅が仮定され、そしてオシロスコープＤＴＯ５０がなおも30ビットで構成される場合には、１クロックサイクル内に結果を得ることはほとんど不可能である、というのは、通常のプロセスはこのことを可能にせず、従ってパイプライン化を導入する必要があり、このことを図２１に示し、ここではパイプライン化を有するオシロスコープＤＴＯ５０ｃを示す。
【０１６７】
図２１では、すべてのフリップフロップがシステムクロックclk_sysでクロック動作する。増分incは各加算器間のフリップフロップで遅延される。従って、最終段では前のフリップフロップによるビットイメージの計算が継続されている間に、新たな増分が各段を通って伝搬される
【０１６８】
オーバーフロービットob及び／または最上位ビットmsbはフリップフロップ内に収集され、その数は段毎に増加する、というのは、生成されるオーバーフロービットobの数も増加するからである。
【０１６９】
各段の間にパイプライン化が存在しなければならないか否かはプロセスに依存する。各第２段または各第３段どうしの間にパイプライン化された段が存在することも可能である。パイプライン化された段の数は原理を変化させない。
【０１７０】
パイプライン化により、ディジタル位相ロックループ１００内では位相ワードに対する出力信号の位相シフトが存在する。このことは：
ループフィルタ４０または４０’に供給される位相ワードに定数を加算するか、この位相ワードから定数を減算することによって、出力の一定のレイテンシにより位相ワードを訂正することによるか、あるいは、
ディジタルランプ発振器または離散時間発振器５０のオシロスコープ部分に使用するdto_statusから定数を減算するか、dto_statusに定数を加算することによるか
のいずれかによって補償することができる。
【０１７１】
図１では、２つのディジタル−時間変換器６０、６２または６０’、６２’が、同じディジタルランプ発振器または離散時間発振器５０または５０’から導出した２つの異なるクロック信号を送り届けているように表している。このことは、ＤＴＯ５０または５０’のオシロスコープ部分中の加算器が、異なるオーバーフローを有するＬＳＢ（最下位ビット）部分５０２及びＭＳＢ（最上位ビット）部分５０４に分割されている場合に可能である。
【０１７２】
原則的に、この方法により、ディジタルランプ発振器または離散時間発振器５０（上記の式ｆDTO＝ｆxtal・inc／dto_max及び尖鋭度∂ｆDTO／∂inc＝ｆxtal／dto_max参照）または５０’（上記尖鋭度∂ｆDTO／∂dto_max＝ｆxtal・inc／dto_max2参照）の増分incとの関係を有する、図１におけるディジタル−時間変換器６０、６２または６０’、６２’の出力信号ho1とho2との周波数の任意の合理的な比率を実現することができる。
【０１７３】
加算器が３つ以上の部分に分割されている場合には、３つ以上のオーバーフロービットobまたは最上位ビットmsb、従って３つ以上の出力信号ho1, ho2, ho3,...,honを１つのＤＴＯ５０または５０’によってサポートすることができる（従って、２つの出力ho1、ho2は最小の要求ではなく、１つ、２つ、３つ、...ｎ個の出力ho1, ho2, ho3,...,hon用にも本発明を採用することができる）。
【０１７４】
出力信号ho1、ho2は、同じ増分incによって上式ｆDTO＝ｆxtal・inc／dto_maxから発生することのできない周波数で構成される場合には、増分incを他の周波数に合わせてスケーリングし、別なオシロスコープ・ディジタルランプ発振器またはオシロスコープ離散時間発振器５０または５０’を使用することができる。
【０１７５】
また、この場合には、入力信号haと固定の周波数関係を有するクロックを発生する。入力周波数と出力周波数との間に整数比が存在しなければ、その位相は、入力信号haのエッジから入力信号haのエッジまで固定のパターンで変化する。
【０１７６】
周波数分解能が十分高くない場合には、ＤＴＯ５０または５０’の増分incを調整することができる。従って、同じビット幅で、より高い分解能が可能である。
【０１７７】
クロック信号用に、オシロスコープＤＴＯ５０または５０’の出力（ＬＳＢ部分５０２のオーバーフロービットobLSB）は通常、直接取得する。その後にサンプリングされる基準信号は通常、安全なサンプリング用には短すぎる。従って、オシロスコープＤＴＯ５０または５０’の出力は何らかの手段によって長くすることができる。
【０１７８】
１つの単純な方法は、位相ワード中の”１”を見つけ、そして、システムクロックサイクルclk_sysが特定数に達するか、あるいは、ディジタル−時間変換器６０、６２または６０’、６２’によって発生される基準クロックサイクルが特定数に達するまで、出力信号の先行エッジ後の時間間隔を表す”０”を”１”に置き換えることであり、このことは既に、クロックＤＴＣの位相ワードから計算することができる。
【０１７９】
このことは図１４にも示す。a6、b6またはc6（図１３参照）の出力が”１”である限り、ＯＲゲートの出力は”１”である。第１シフトレジスタ・チェーン６４ａ内に単一の”１”のみが存在する場合には、クロックサイクルphi_a、phi_bまたはphi_cに対して出力は”１”である。
【０１８０】
第２シフトレジスタ・チェーン６４ｂ内または第３シフトレジスタ・チェーン６４ｃ内の隣接セル内に２番目の”１”が存在する場合には、当該チェーンが再び空になるまで出力は”１”に保たれる。このことを用いて特定のデューティサイクル条件を生成することができる。
【０１８１】
この場合には、オシロスコープＤＴＯ５０または５０’の出力を要求に合わせて修正しなければならない。このことはルックアップテーブルによって、あるいは単に出力のビット位置をいくつかシフトし、シフトしたワード及びシフトしていないワードを順序付けすることによって行うことができる。
【０１８２】
図１４には別な例があり、信号値をかっこ内に示し、破線の信号は、信号を延長して、例えば異なるクロック領域におけるより低いクロック周波数でのリサンプリングを可能にする方法を示す。このことを達成するために、位相ワードを、その高次のビットのすべてにおいて変化させ、これらのビットも”１”に設定されている。
【０１８３】
次のシステムクロックclk_sysで、”１”のみを含む位相ワードが生成される。従って、３つのシフトレジスタ・チェーン６４ａ、６４ｂ、６４ｃは決して空にはならない。このことはパルスが十分長くなるまで継続することができる。
【０１８４】
例えば、第２ディジタル−時間変換器によって発生される第２信号に比べて特定長の出力パルスが要求される場合には、例えば、この第２ディジタル−時間変換器に供給される位相ワード中の”１”をカウントすることができる。
【０１８５】
信号の開始位置から、見出された最終の有効パルスまでのすべてのビットが”１”に設定されている：
【０１８６】
【表２】
【０１８７】
この例では、出力信号が始まり、この出力信号の立上りエッジで、第２ディジタル−時間変換器６２または６２’が、
第１ディジタル−時間変換器６０または６０’の１つの信号の立上りエッジで始動し、
第１ディジタル−時間変換器６０または６０’の他の信号の立下りエッジで終了する。
【０１８８】
第１ＤＴＣ６０、６０’において、第２ＤＴＣ６２、６２’の位相ワード中の最初の”１”と最後の”１”との間に常に同数の”１”が存在する場合には、第２ＤＴＣ６２、６２’の出力パルスは第１ＤＴＣ６０、６０’の出力のクロックサイクル数と同じクロックサイクル数だけ継続する。さらに、ＤＴＣ６０、６０’の出力とＤＴＣ６２、６２’の出力との間に特定の位相条件を実現することができる。
【０１８９】
50%のデューティサイクルを生成する他の方法は、図２０のオシロスコープ・ディジタルランプ発振器またはオシロスコープ離散時間発振器５０に関して既に上述している。ＭＳＢを採る場合には、出力信号は50%のデューティサイクルで構成される。このことはサブＤＴＯについても有効である。ここでもＤＴＯ５０のＭＳＢ部分はオーバーフロービットobを得る。
【０１９０】
既に前述したように、１つおきの数の位相、例えば４つの位相、６つの位相、あるいは８つの位相を用いることができる。位相数の増加と共に、同じ分解能に達するための周波数は減少するが、位相計算の労力、例えば時間−ディジタル変換器２０または２０’の出力あるいは位相ワードのための労力の増加を伴う。
【０１９１】
達成可能な分解能に関しては、過去には、ジッタ振幅のピーク−ピークは、ディジタルシステムで、動作点、温度、プロセス拡散、等に依存して200ピコ秒〜１ナノ秒の範囲で達成していた。
【０１９２】
図１〜図２２に示す現在のサブクロックまたはサブピクセルの正確な位相測定兼位相発生回路１００では、好適に選定した周波数は、システムクロックclk_sysについては122.88MHzであり、クロックサイクルphi_a、phi_b、phi_cについては737.28MHzである。
【０１９３】
時間−ディジタル変換器２０または２０’及びディジタル−時間変換器６０、６２または６０’、６２’が18段（クロック位相phi_a, phi_b, phi_c当たり６段）であることにより、仮想クロックグリッドの周波数は2.21ギガヘルツである。このことは約450ピコ秒の分解能を与える。
【０１９４】
より高い分解能が可能である。この場合には、最大出力周波数は３つの位相の使用のみによって制約される。３相クロックの反転を含む６つのクロック位相を用いる場合には、約230ピコ秒の分解能に達することができる。このことは、ピクチャ・インプルーブド・コンバインド・ネットワークの位相ロックループ（ＰＩＣＮＩＣ−ＰＬＬ）の場合には最良の場合のオーダーである。
【０１９５】
さらに、３相クロック及び／またはシステムクロックclc_sysは1.1ギガヘルツまで増加させることができる。これは現在の３相クロック乗算器位相ロックループの限界である。
【０１９６】
従って、現在の方法及び現在のプロセスでは原則的に150ピコ秒の分解能が可能である。しかい、レイアウトによる制約が存在し、このことは、レイアウトが３つの位相間の300ピコ秒のスキューに対処することができなければならないことを意味する。
【０１９７】
この出力周波数を持つための１つの解決法は、２つのディジタル−時間変換器６０、６２または６０’、６２’を有することであり、
これらのディジタル−時間変換器の一方はクロックの立上りエッジを発生するために使用し、
これらのディジタル−時間変換器の他方はクロックの立下りエッジを発生するために使用する。
【０１９８】
このことは、
図１のディジタル−時間変換器６０、６２または６０’、６２’の２つの出力をＸＯＲゲートに供給し、
図１のディジタル−時間変換器６０、６２または６０’、６２’の入力が同一周波数であるが、適切なクロックサイクル数、例えば１サブクロックサイクルだけ互いにシフトされている場合に、容易に達成することができる。
【０１９９】
そして、ＸＯＲゲートの出力は仮想クロック周波数の半分で行うことができる。
【０２００】
他の可能性は、３入力ＸＯＲゲートを持つことである。２つのクロック位相において、シフトレジスタ内の同じ位置に”１”が存在する場合には、同じ位置において、ＸＯＲゲートの入力に達する第１クロック位相は出力を”１”に設定し、第２クロック位相は出力を再び”０”に設定する。
【０２０１】
このことは、位相ワードを１つまたはそれ以上の位置だけ左側にシフトし、これをシフトしていない元のものとビット単位でＯＲ（論理和）をとることによって行うことができる。必要であれば、デューティサイクルに空間的な注意を払わなければならない。
【０２０２】
ＸＯＲゲートの代わりに、２つのディジタル−時間変換器６０、６２または６０’、６２’によって制御されるラッチを用いることもでき：
これらのディジタル−時間変換器の一方はラッチをセットするために用いることができ、
これらのディジタル−時間変換器の他方はラッチを再びリセットするために用いることができる。
【０２０３】
ディジタル−時間変換器６０、６２または６０’、６２’の位相イメージ間の位相シフトが信号の出力タイミングを決定する。
【０２０４】
別な解決法は、４つ以上のクロック位相を持つことである。従って、これらの多重クロック位相の周波数を保つことは、より低い周波数範囲になり得るが、これらのクロック位相間のスキューはより小さくなる。このことを行うことによって、時間−ディジタル変換器２０または２０’及びディジタル−時間変換器６０、６２または６０’、６２’のための労力は増加するが、タイミングの制約を緩和してより高い分解能値が可能である。
【０２０５】
本発明の方法（１つのディジタル−時間変換器及び出力におけるＯＲゲートまたはＮＡＮＤゲート）では、副相の周波数の半分より小さい周波数のみ発生することができる。
【０２０６】
出力信号をラッチによって、あるいはＸＯＲゲートで発生し、これにより立上りエッジと立下りエッジの発生とを別個に制御することができれば、副相の数×副相の周波数の半分の積以下の周波数を発生することが可能である。
【０２０７】
上述した解決法とは別に、本発明は、回路システム１００の限界周波数をサブクロックグリッド周波数まで増加させるための実現可能な解決法も含む。
【０２０８】
サブクロック周波数の半分のオーダーの最大出力周波数は、ディジタル−時間変換器６０、６２または６０’、６２’を、その出力が３サブクロック間隔分の持続時間は有しないが、１サブクロック間隔分の持続時間を有するように変更すれば、達成することができ、図１７、１８、１９には、サブクロック周波数の半分を出力周波数として得るためのこうした代案の実現を示す。
【０２０９】
チェーン６４ａまたは６４ａ’内の最終フリップフロップ（参照符号laFF）の内容（コンテント）は、第１クロック位相phi_aの１つの間隔中に”１”であり、従って、通常、最大可能な周波数はｆphi_a／２である。出力を他の位相と組み合わせれば、より高い周波数も可能である。
【０２１０】
図１７に示すように、第１シフトレジスタ・チェーン６４ａまたは６４ａ’の出力を、第１ＡＮＤゲート６８ａまたは６８ａ’によって第３クロック位相phi_cと論理結合する（ＡＮＤをとる）第１の場合ｃ１には（図１９も参照）、出力がハイの期間は第１クロック位相phi_aの間隔の６分の１である。従って：
第２シフトレジスタ・チェーン６４ｂまたは６４ｂ’の出力は、第２ＡＮＤゲート６８ｂまたは６８ｂ’によって第１クロック位相phi_aと論理結合し（ＡＮＤをとり）、出力がハイの期間は第２クロック位相phi_bの間隔の６分の１であり；そして、
第３シフトレジスタ・チェーン６４ｃまたは６４ｃ’の出力は、第３ＡＮＤゲート６８ｃまたは６８ｃ’によって第２クロック位相phi_bと論理結合し（ＡＮＤをとり）、出力の高い周期は第３クロック位相phi_bの間隔の６分の１であり；
従って、すべてのシフトレジスタ・チェーン６４ａ、６４ｂ、６４ｃまたは６４ａ’、６４ｂ’、６４ｃ’を短くしてより高い周波数に達することができる。
【０２１１】
要約すれば、図１７の第１の場合には概ね、チェーン６４ａ、６４ｂ、６４ｃまたは６４ａ’、６４ｂ’、６４ｃ’の１クロック位相の出力は、先行するクロックエッジまたはクロック信号phi_c、phi_a、phi_bとの論理積（ＡＮＤ）をとられる。ＯＲゲート７２または７２’には、ＡＮＤゲート６８ａ、６８ｂ、６８ｃまたは６８ａ’、６８ｂ’、６８ｃ’のそれぞれの出力信号７０ａ、７０ｂ、７０ｃまたは７０ａ’、７０ｂ’、７０ｃ’が供給され、このＯＲゲート７２または７２’から、ディジタル−時間変換器６０、６２または６０’、６２’の出力信号clk_outが生じる。
【０２１２】
図１８に示すように、出力がハイの期間が図１７の第１の場合の２倍であることを意図した第２の場合には（図１９も参照）、各チェーン６４ａ、６４ｂ、６４ｃまたは６４ａ’、６４ｂ’、６４ｃ’の出力は、後続するクロックエッジまたはクロック信号phi_b、phi_c、phi_aの反転信号との論理積（ＡＮＤ）をとることができ、より詳細には：
第１シフトレジスタ・チェーン６４ａまたは６４ａ’の出力を、第１ＡＮＤゲート６８ａまたは６８ａ’によって、反転した第２クロック位相phi_bと論理結合し（ＡＮＤをとり）、出力がハイの期間は第１クロック位相phi_aの間隔の３分の１であり；
第２シフトレジスタ・チェーン６４ｂまたは６４ｂ’の出力を、第２ＡＮＤゲート６８ｂまたは６８ｂ’によって、反転した第３クロック位相phi_cと論理結合し（ＡＮＤをとり）、出力がハイの期間は第２クロック位相phi_bの間隔の３分の１であり；
第３シフトレジスタ・チェーン６４ｃまたは６４ｃ’の出力を、第３ＡＮＤゲート６８ｃまたは６８ｃ’によって、反転した第１クロック位相phi_aと論理結合し（ＡＮＤをとり）、出力がハイの期間は第３クロック位相phi_cの間隔の３分の１である。
従って、すべてのシフトレジスタ・チェーン６４ａ、６４ｂ、６４ｃまたは６４ａ’、６４ｂ’、６４ｃ’を短くしてより高い周波数に達することができる。
【０２１３】
要約すれば、図１８の第２の場合には概ね、チェーン６４ａ、６４ｂ、６４ｃまたは６４ａ’、６４ｂ’、６４ｃ’の１クロック位相の出力は、後続するクロックエッジまたはクロック信号phi_b、phi_c、phi_aの反転信号との論理積（ＡＮＤ）をとられる。ＯＲゲート７２または７２’には、ＡＮＤゲート６８ａ、６８ｂ、６８ｃまたは６８ａ’、６８ｂ’、６８ｃ’のそれぞれの出力信号７０ａ、７０ｂ、７０ｃまたは７０ａ’、７０ｂ’、７０ｃ’が供給され、このＯＲゲート７２または７２’から、ディジタル−時間変換器６０、６２または６０’、６２’の出力信号clk_outが生じる。
【０２１４】
結局、図１〜図２２に示す本発明のサブクロックまたはサブピクセルの正確な位相測定兼位相発生回路１００の利点は、ディジタル環境内に存在するアナログ回路がより少なく、即ち、ノイズ及び接地バウンスの影響をより受けにくいことにある。
【０２１５】
この種のクロック発生を用いて、入力基準信号に依存した、あるいは依存しない任意のクロック信号を発生することができる。出力周波数は式ｆDTO＝ｆxtal・inc／dto_maxによって決まる。従って、増分incと離散時間発振器またはオシロスコープ・ディジタル時間発振器５０の最大内容または最大値dto_maxとの任意の合理的な比率を実現することができる。
【０２１６】
増分incをクロック毎に変化させれば、高分解能にする「ディザ」も可能である。仮想クロックグリッドの周波数が可能な最小ジッタを決める。
【０２１７】
以上で例示したように、次のものの異なる実現を示してきた：
時間−ディジタル変換器２０（図８、９参照：サンプル−ホールド段なしの第１具体例）または２０’（図１０、１１、１２参照：サンプル−ホールド段ssありの第２具体例）；
フィルタ４０（図２参照：比例（Ｐ）制御を有する第１具体例）または４０’（比例積分（ＰＩ）制御を有する第２具体例）；
ディジタルランプ発振器または離散時間発振器５０（図４、５参照：フライバック値または最大内容または最大値dto_maxの制御なしの第１具体例；図２０も参照：パイプライン化なし、加算器ユニットの分割なしの具体例；図２１も参照：パイプライン化あり、加算器ユニットの分割なしの具体例；図２２も参照：パイプライン化なし、加算器ユニット５０２、５０４の分割ありの具体例；）または５０’（図６、７参照：フライバック値または最大内容または最大値dto_maxの制御ありの第２具体例）；及び／または、
ディジタル−時間変換器６０、６２（図１３、１４参照：サンプル−ホールド段なしの第１具体例）または６０’、６２’（図１５、１６参照：サンプル−ホールド段ありの第２具体例）；
の異なる実現を示してきた。このことは、回路ＴＤＣ２０または２０’、及びＤＴＣ６０、６２または６０’、６２’の原理は、異なるタイミング制約を有する異なる方法で実現することができることを示している。
【０２１８】
同じソース（信号源）から異なる出力信号を、アナログクロック乗算器位相ロックループを用いずに、より少ない追加的労力で導出する多くの自由度も存在する。
【０２１９】
１００ 回路装置、特にサブクロックまたはサブピクセルの正確な位相測定兼位相発生回路
１０ 位相測定ユニット
２０ 位相測定ユニット１０の時間−ディジタル変換器ユニット
２０’ サンプル−ホールド段を有する時間−ディジタル変換器ユニット
２２ａ 時間−ディジタル変換器ユニット２０の第１シフトレジスタユニット、特に第１シフトレジスタ・チェーン
２２ａ’ 時間−ディジタル変換器ユニット２０’の第１シフトレジスタユニット、特に第１シフトレジスタ・チェーン
２２ｂ 時間−ディジタル変換器ユニット２０の第２シフトレジスタユニット、特に第２シフトレジスタ・チェーン
２２ｂ’ 時間−ディジタル変換器ユニット２０’の第２シフトレジスタユニット、特に第２シフトレジスタ・チェーン
２２ｃ 時間−ディジタル変換器ユニット２０の第３シフトレジスタユニット、特に第１シフトレジスタ・チェーン
２２ｃ’ 時間−ディジタル変換器ユニット２０’の第３シフトレジスタユニット、特に第３シフトレジスタ・チェーン
２４ 時間−ディジタル変換器ユニット２０、２０’のデコーダユニット、特にタリーデコーダユニット
２６ 時間−ディジタル変換器ユニット２０の立上りエッジ検出器ユニット
３０ 位相測定ユニット１０の位相検出器ユニット
４０ 比例（Ｐ）制御を有するフィルタユニット、特にループフィルタユニット
４０’ 比例積分（ＰＩ）制御を有するフィルタユニット、特にループフィルタユニット
４０ｉ’ ループフィルタユニット４０’の積分経路
４０ｐ’ ループフィルタユニット４０’の比例経路
４２ ループフィルタユニット４０の比例要素
４２’ ループフィルタユニット４０’の比例要素
４２ｏ’ 比例経路４０ｐ’、特に比例要素４２’の出力信号
４４’ループフィルタユニット４０’の積分要素
４４ｏ’ 積分要素４４’の出力信号
４６ｏ’ 積分器モジュール４６’、４８ｂ’の遅延要素、特にフィードバック遅延要素
４８ａ’ 特に、比例経路４０ｐ’の出力信号４２ｏ’を積分経路４０ｉ’の出力信号４６ｏ’に加算するための第１加算器ユニット
４８ｂ’ 特に、積分要素４４’の出力信号４４ｏ’を積分経路４０ｉ’の出力信号４６ｏ’に加算するための第２加算器ユニット
５０ ディジタルランプ発振器または離散時間発振器、特にオシロスコープ・ディジタルランプ発振器ユニットまたはオシロスコープ離散時間発振器ユニット
５０’ フライバック値または最大内容（コンテント）または最大値dto_maxの制御を有する、ディジタルランプ発振器または離散時間発振器、特にオシロスコープ・ディジタルランプ発振器ユニットまたはオシロスコープ離散時間発振器ユニット
５０ｃ 通常のディジタルランプ発振器ユニットまたは通常の離散時間発振器ユニット
５２ ディジタルランプ発振器ユニットまたは離散時間発振器ユニット５０の加算器ユニット
５２’ ディジタルランプ発振器ユニットまたは離散時間発振器ユニット５０’の加算器ユニット
５４ ディジタルランプ発振器ユニットまたは離散時間発振器ユニット５０のレジスタユニット
５４’ ディジタルランプ発振器ユニットまたは離散時間発振器ユニット５０’のレジスタユニット
５６’ ディジタルランプ発振器ユニットまたは離散時間発振器ユニット５０’の比較器ユニット
５８’ ディジタルランプ発振器ユニットまたは離散時間発振器ユニット５０’の減算器ユニット
５０２ ディジタルランプ発振器ユニットまたは離散時間発振器ユニット５０または５０’の加算器のＬＳＢ（最下位ビット）部分
５０４ ディジタルランプ発振器ユニットまたは離散時間発振器ユニット５０または５０’の加算器のＭＳＢ（最上位ビット）部分
６０ 第１ディジタル−時間変換器ユニット
６０’ サンプル−ホールド段ssを有する第１ディジタル−時間変換器ユニット
６２ 第１ディジタル−時間変換器ユニット
６２’ サンプル−ホールド段ssを有する第１ディジタル−時間変換器ユニット
６４ａ ディジタル−時間変換器ユニット６０、６２の第１レジスタユニット、特に第１シフトレジスタ・チェーン
６４ａ’ ディジタル−時間変換器ユニット６０’、６２’の第１レジスタユニット、特に第１シフトレジスタ・チェーン
６４ｂ ディジタル−時間変換器ユニット６０、６２の第２レジスタユニット、特に第２シフトレジスタ・チェーン
６４ｂ’ ディジタル−時間変換器ユニット６０’、６２’の第２レジスタユニット、特に第２シフトレジスタ・チェーン
６４ｃ ディジタル−時間変換器ユニット６０、６２の第３レジスタユニット、特に第２シフトレジスタ・チェーン
６４ｃ’ ディジタル−時間変換器ユニット６０’、６２’の第３レジスタユニット、特に第３シフトレジスタ・チェーン
６６ ディジタル−時間変換器ユニット６０、６２の立上りエッジ検出器
６８ ディジタル−時間変換器ユニット６０、６２のＡＮＤゲート
６８’ ディジタル−時間変換器ユニット６０’、６２’のＮＡＮＤゲート
６８ａ ディジタル−時間変換器ユニット６０、６２の第１ＡＮＤゲート
６８ａ’ ディジタル−時間変換器ユニット６０’、６２’の第１ＡＮＤゲート
６８ｂ ディジタル−時間変換器ユニット６０、６２の第２ＡＮＤゲート
６８ｂ’ ディジタル−時間変換器ユニット６０’、６２’の第２ＡＮＤゲート
６８ｃ ディジタル−時間変換器ユニット６０、６２の第３ＡＮＤゲート
６８ｃ’ ディジタル−時間変換器ユニット６０’、６２’の第３ＡＮＤゲート
７０ａ 第１ＡＮＤゲート６８ａの出力信号
７０ａ’ 第１ＡＮＤゲート６８ａ’の出力信号
７０ｂ 第２ＡＮＤゲート６８ｂの出力信号
７０ｂ’ 第２ＡＮＤゲート６８ｂ’の出力信号
７０ｃ 第３ＡＮＤゲート６８ｃの出力信号
７０ｃ’ 第３ＡＮＤゲート６８ｃ’の出力信号
７２ ディジタル−時間変換器６０、６２のＯＲゲート
７２’ ディジタル−時間変換器６０’、６２’のＯＲゲート
bi サブクロック位相のビットイメージ
c1 第１の場合
c2 第２の場合
clk_out ディジタル−時間変換器６０、６２、６０’、６２’の出力信号
clk_sys 回路装置１００のシステムクロック
clk_sys_out システムクロック出力信号
delta_phi 位相検出器３０の出力
div 除算器ユニット
dto_co ディジタルランプ発振器ユニットまたは離散時間発振器ユニット５０、５０’のキャリー出力信号
dto_max ディジタルランプ発振器ユニットまたは離散時間発振器ユニット５０、５０’のフライバック値または最大内容または最大値
dto_reg レジスタユニット５４、５４’の内容または値
dto_status ディジタルランプ発振器ユニットまたは離散時間発振器ユニット５０、５０’の出力信号、特にレジスタユニット５４、５４’の状態信号
ｆ 周波数（＝１／周期Ｔ）
ｆclk クロック信号の周波数
ｆDTO ディジタルランプ発振器ユニットまたは離散時間発振器ユニット５０、５０’の周波数
fiFF 第１ラッチユニット、特に第１フリップフロップ
ha 位相測定ユニット１０、特に時間−ディジタル変換器２０の入力信号
ho1 第１出力信号、特に第１ディジタル−時間変換器６０、６０’の出力信号
ho2 第２出力信号、特に第２ディジタル−時間変換器６２、６２’の出力信号
i1 第１の実現
i2 第２の実現
inc 増分＝ループフィルタ４０、４０’の出力信号
is 入力段
Ｋi 積分要素４４’の積分係数または積分率
Ｋp 比例要素４２’の比例係数または比例率
laFF 最終ラッチユニット、特に最終フリップフロップ
lcpi ライン及びクロック位相情報
msb ディジタルランプ発振器ユニットまたは離散時間発振器ユニット５０、５０’の最上位ビット（ＭＳＢ）
ob ディジタルランプ発振器ユニットまたは離散時間発振器ユニット５０、５０’のオーバーフロービット
obLSB ディジタルランプ発振器ユニットまたは離散時間発振器ユニット５０、５０’の加算器ユニットの最下位ビット（ＬＳＢ）部分５０２のオーバーフロービット
obMSB ディジタルランプ発振器ユニットまたは離散時間発振器ユニット５０、５０’の加算器ユニットの最上位ビット（ＭＳＢ）部分５０２のオーバーフロービット
os 出力段
phase_word 位相ワード
phiclk クロック信号の位相
phi_a 第１クロックサイクルまたは第１クロック位相
phi_b 第２クロックサイクルまたは第２クロック位相
phi_c 第３クロックサイクルまたは第３クロック位相
re システムクロックclk_sysの立上りエッジ
rs1 第１リサンプル段または第１リサンプリング段
rs2 第２リサンプル段または第２リサンプリング段
rs3 第３リサンプル段または第３リサンプリング段
s1 第１段
s2 第２段
s3 第３段
s4 第４段
s5 第５段
s6 第６段
sample_a 第１サンプル信号
sample_b 第２サンプル信号
sample_c 第３サンプル信号
shs サンプル−ホールド段
sp サンプリング点
ss シフト段
t 時刻
Ｔ 周期（＝１／周波数ｆ）
tdc_out 時間−ディジタル変換器２０の出力信号または出力値
vad 非常に正確な設計
【図面の簡単な説明】
【０２２０】
【図１】本発明の方法により動作する、本発明によるディジタル位相ロックループ構造の実施例の概略図である。
【図２】図１のディジタル位相ロックループ構造に含まれるループフィルタユニットの第１具体例を示す概略図であり、比例（Ｐ）制御を具えている。
【図３】図１のディジタル位相ロックループ構造に含まれるループフィルタユニットの第２具体例を示す概略図であり、比例積分（ＰＩ）制御を具えている。
【図４】図１のディジタル位相ロックループ構造に含まれるディジタルランプ発振器ユニットまたは離散時間発振器ユニットの第１具体例の概略図である。
【図５】図４のディジタルランプ発振器ユニットまたは離散時間発振器ユニット機能的ＤＴＯ原理を二次元の図式表現（時刻ｔの関数としての、離散時間発振器ユニットのレジスタユニットの特性、特に増加）で概略的に示す図である。
【図６】図１のディジタル位相ロックループ構造に含まれるディジタルランプ発振器ユニットまたは離散時間発振器ユニットの第２具体例の概略図である。
【図７】図６のディジタルランプ発振器ユニットまたは離散時間発振器ユニット機能的ＤＴＯ原理を二次元グラフィック表現（時刻ｔの関数としての、離散時間発振器ユニットのレジスタユニットの特性、特に増加）で概略的に示す図である。
【図８】図１のディジタル位相ロックループ構造に含まれる時間−ディジタル変換器ユニットの第１具体例の概略図である。
【図９】図８の時間−ディジタル変換器ユニットの機能原理を二次元グラフィック表現で概略的に示す図である。
【図１０】図１のディジタル位相ロックループ構造に含まれる時間−ディジタル変換器ユニットの第２具体例の概略図である。
【図１１】図１０の時間−ディジタル変換器ユニットの機能原理を二次元グラフィック表現（時刻ｔの関数としてのタイミング図）で概略的に示す図である。
【図１２】図１０の時間−ディジタル変換器ユニットにおけるサンプル信号の発生の機能原理を二次元グラフィック表現（時刻ｔの関数としてのタイミング図）で概略的に示す図である。
【図１３】図１のディジタル位相ロックループ構造に含まれるディジタル−時間変換器ユニットの第１具体例の概略図である。
【図１４】図１３のディジタル−時間変換器ユニットの機能原理を二次元グラフィック表現（時刻ｔの関数としてのタイミング図）で概略的に示す図である。
【図１５】図１のディジタル位相ロックループ構造に含まれるディジタル−時間変換器ユニットの第２具体例の概略図である。
【図１６】図１５のディジタル−時間変換器ユニットの機能原理を二次元グラフィック表現（時刻ｔの関数としてのタイミング図）で概略的に示す図である。
【図１７】図１のディジタル位相ロックループ構造に含まれるディジタル−時間変換器ユニットの出力部第１具体例の概略図である。
【図１８】図１のディジタル位相ロックループ構造に含まれるディジタル−時間変換器ユニットの出力部第２具体例の概略図である。
【図１９】図１７、１８のディジタル−時間変換器ユニットの機能原理を二次元グラフィック表現（時刻ｔの関数としてのタイミング図）で概略的に示す図である。
【図２０】図１のディジタル位相ロックループ構造に含まれるオシロスコープ・ディジタルランプ発振器ユニットまたはオシロスコープ・離散時間発振器ユニットの第１具体例の概略図である。
【図２１】図１のディジタル位相ロックループ構造に含まれるオシロスコープ・ディジタルランプ発振器ユニットまたはオシロスコープ・離散時間発振器ユニットの第２具体例の概略図である。
【図２２】図１のディジタル位相ロックループ構造に含まれるオシロスコープ・ディジタルランプ発振器ユニットまたはオシロスコープ・離散時間発振器ユニットの一部の第３具体例の概略図である。
【技術分野】
【０００１】
本発明は、回路装置、特にサブクロック（副クロック）またはサブピクセル（副画素）の正確な位相測定及び位相発生用の位相ロックループ（位相同期ループ）、並びにこれに対応する方法に関するものである。
【背景技術】
【０００２】
ディジタル回路には、アナログ−ディジタル変換器（ＡＤＣ）内のディジタルコアまたはサンプル−ホールドゲートにおけるラッチユニット、特にフリップフロップ（ＦＦ）をトリガするためのクロック信号を発生する必要性が存在する。多くの場合には、このクロックは水晶発振器から導出すれば十分である。
【０００３】
クロックが入力信号と特定の周波数関係または位相関係を有する必要のある場合には、クロック発生を制御しなければならない。このことは、周波数ロックループ（ＦＬＬ）、位相ロックループ（ＰＬＬ）、または遅延ロックループ（ＤＬＬ）の応用領域である。
【０００４】
こうした制御ループへの取り組みは、アナログ領域またはディジタル領域において行うことができる。アナログ領域では、ループの時定数は過度に長くすることはできない、というのは、この場合には、ノイズ、漏洩、及び他の影響が性能を悪化させるからである。
【０００５】
ディジタルの取り組みの場合には、アナログインタフェースも存在し、このアナログインタフェースは労力及びリスクを最小化するように設計しなければならない。
【０００６】
過去には、２、３の異なる取り組みがあり、その１つでは、カスケード型位相ロックループ（ＰＬＬ）システムを用いる。低速で調整可能な外側ループがディジタル領域の一部をなす。内側ループはアナログであり、外側ループの出力信号にロックされる。内側ループは、ディジタル部分とアナログ環境とのインタフェースとして作用し、一般にサブクロックの分解能、ビデオ処理の場合にはサブピクセルの分解能に、位相の分解能の増強をもたらす。
【０００７】
ここでの欠点は、アナログ部分が非常に大規模かつ特化されることにあり、このことは他のプロセスに、大きな労力を伴って転移し得るだけである。カスケード型位相ロックループ（ＰＬＬ）システムの使用のさらなる欠点はアナログ部分の性能、特に直線性（リニアリティ）、及びプロセス依存性並びに温度依存性に関するものである。
【０００８】
【特許文献１】欧州特許出願公開第0619653号明細書
【特許文献２】欧州特許出願公開第0899879号明細書
【０００９】
この取り組みは、ディジタル位相ロックループを参照した従来技術文献である欧州特許出願公開第0619653号、及びリングオシレータを参照した従来技術文献である欧州特許出願公開第0899879号に記載されている。この実現では、200ピコ秒〜１ナノ秒のジッタ値が達成されている。不都合なことに、ジッタ振幅は、入力周波数、動作点、温度、及びＰＬＬのプロセスに依存し、上記マージン内で予測可能ではない。
【００１０】
従来技術の設計ではさらなるステップが行われ、ここでは、サブピクセル分解能に対する分解能増強及びアナログ位相発生用にリングオシレータを使用せず、代わりに遅延線を使用している。この遅延線は、時間−ディジタル変換器（ＴＤＣ：Time-to-Digital Converter）及びディジタル−時間変換器（ＤＴＣ：Digital-to-Time Converter）用の基準として使用する。
【００１１】
時間−ディジタル変換器は、遅延線の入力クロックである基準クロックのエッジに対する入力基準エッジの位相を測定する回路である。時間−ディジタル変換器の出力はディジタルワード（語）である。
【００１２】
ディジタル−時間変換器は、その正反対を行う回路であり、即ち、ディジタル−時間変換器は入力におけるディジタルワードに対するアナログ出力位相を発生する。ディジタル−時間変換器は遅延線の出力位相の１つを選択するだけである。
【００１３】
ピクチャ・インプルーブド・コンバインド・ネットワーク（ＰＩＣＮＩＣ：Picture Improved Combined Network：画像改善結合ネットワーク）及びその後継者において実現されるリングオシレータに比べて、この遅延線は、温度依存性、プロセス依存性、及び直線性についての問題がより少ないという利点を有する。直線性についての問題はまだ存在する、というのは、ここでは64段の遅延線を使用し、64段を位置合わせすることは非常に困難であるからである。さらに、最終段と最初の段との間のステップは直線性の問題を生じさせる。
【００１４】
遅延線用の基準クロックは、サブピクセルの分解能よりずっと低いジッタを有しなければならない。ディジタル回路においてこのことを達成することは、接地バウンス問題により非常に困難である。ここでも、遅延線は専用アナログブロックであり、従って１つのプロセスから他のプロセスへの転移は前記と同じ問題を生じさせる。さらに、クロック乗算器ＰＬＬを遅延線の前に設けて、遅延線への入力周波数を十分高い周波数で提供する。これも、ジッタに寄与し得るアナログブロックである。
【００１５】
ディジタルクロック合成のための新たな取り組みは、Ultimate One-Chip-TV 5（UDC-5、部内表現：Progressive Picasso（プログレッシブ・ピカソ）またはProPic）プロジェクトにおいて用いられ、そのループの制御、並びにサブピクセル分解能を生成する方法は完全に異なる。この方法では、クロック乗算器位相ロックループ内のリングオシレータの２つの位相を用いて、要求されるサブピクセル分解能を直接達成し、従ってディジタル位相ロックループ内の遅延線及びリングオシレータは、もはや必要でない。
【００１６】
その代わりに、クロック乗算器ＰＬＬは非常に高い周波数で動作して上記分解能を達成し、このことは、ディジタルＰＬＬを他のプロセスに合わせてスケーリング（拡大縮小）するためのより大きなフレキシビリティ（柔軟性）を提供する。さらに、この取り組みはシステム内のアナログ部分を大幅に除去し、ディジタル−時間変換器用の入力を発生するための信号除算器はもはや存在しない。こうした信号除算器は複雑であり、サイクル時間を要し、これはいわゆる離散時間発振器（ディスクリート・タイムオシレータ）またはオシロスコープ・ディジタル時間発振器（タイムオシレータ）（ＤＴＯ：Digital Time Oscillator）に置き換えられている。
【００１７】
１つの欠点は、特定種類の従来技術のシステムは３つの位相用に構築され、３は２のべき乗ではないことである。３つの位相の選定は、この数の位相を提供するアナログＰＬＬの利用可能性に関係する。いずれにせよ、この原理は任意数、好適には２のべき乗の数、例えば４（＝２2）または８（＝２3）個の位相を以って適用することができ、従って、位相ワードを再スケーリングすることによって生成される丸め誤差が回避され、このことはＰＬＬの周波数を低減する。より高い分解能を得るために、このシステムは６位相でも使用することができる。
【００１８】
【特許文献３】米国特許出願公開第2002/0033737号明細書
【００１９】
このこととは別に、従来技術文献である米国特許出願公開第2002/0033737号は、ディジタル制御発振器の同調（チューニング）入力を時間ディザ処理するシステム及び方法を参照している。完全にディジタル制御の発振器（ＤＣＯ：Digitally Controlled Oscillator）の同調入力時間ディザ処理するこの技術は、シグマ−デルタ変調された遅延制御に応答するシフトレジスタ及び乗算器を具えて、ディジタル制御発振器が発生するスプリアス（不要波）トーンを最小化する。
【００２０】
従来技術文献である米国特許出願公開第2002/0033737号におけるシフトレジスタは、ＤＣＯの出力信号によって提供される分周した高周波基準信号によってクロック供給される。上記乗算器は、再クロック供給されＤＣＯの出力信号に同期された周波数基準信号によってクロック供給される。従って上記乗算器は、遅延制御に応答して時間ディザ処理されて、スイッチングによって発生する摂動を最小化する。
【００２１】
【特許文献４】国際公開第99/13579号パンフレット
【００２２】
従来技術文献である国際公開第99/13579号は、時間分解能を増加させたディジタルＰＬＬ回路を開示している。ディジタルＰＬＬ回路は、外部同期信号及び第１フィードバック信号を受信して位相差信号を生成する位相検出器を具えている。この位相差信号の値は、同期信号と第１フィードバック信号との位相差である。
【００２３】
従来技術文献である国際公開第99/13579号による回路は、上記位相検出器の下流に接続され、上記位相差に応じたｎビット幅のディジタル出力信号を生成するディジタル時間発振器（ＤＴＯ）、このＤＴＯの出力信号を第１フィードバック信号として位相検出器に搬送するフィードバック装置、及び上記ＤＴＯの出力に接続され、訂正信号用の出力を有する復号化装置も具えている。この訂正信号は、２つの走査値の位相関係の尺度を表し、そして第２フィードバック信号のビットの少なくとも部分集合から導出される。
【００２４】
従来技術文献である国際公開第99/13579号のディジタルＰＬＬ回路は、テレビジョンにおける水平同期を再生するために特に有用である。
【００２５】
【特許文献５】米国特許第6133900号明細書
【００２６】
従来技術文献である米国特許第6133900号は、マルチシンク（多重同期）モニタにおいて、表示されたＯＳＤデータのサイズを、水平同期信号の周波数にかかわらず一定に維持することのできるＯＳＤ装置を参照している。ＯＳＤクロック発生回路は、水平同期信号のレベル遷移点によって位相ロックされたＯＳＤクロック信号を発生すべく発振するように制御されるＰＬＬ回路を具えている。
【００２７】
従来技術文献である米国特許第6133900号によるＯＳＤ装置を、水平同期信号を変更することのできるマルチシンクモニタにおいて使用する際には、ＯＳＤデータは同じサイズで、水平同期信号の周波数の変更に影響されずに表示することができる。
【００２８】
【特許文献６】米国特許第6133900号明細書
【００２９】
従来技術文献である米国特許第6133900号は、ディジタル位相ロックループ制御を開示している。すべてディジタル構成要素で実現される位相ロックループは、確率論的な方法を用いて、位相位置及び相対速度の誤差を検出する。
【００３０】
履歴回路及び調整−輝度選択回路を用いて、位相及び周波数の適切な訂正が行われる。この履歴回路は、位相比較器から受信した一連のバイナリ（”０”または”１”）の結果の連続記録を保存する。収集した履歴成分は、発振器における、位相オフセット（”０”または”１”）が同じままで連続した周期数、及び位相オフセットのカウント数が１を超えなかった周期数を含む。
【発明の開示】
【発明が解決しようとする課題】
【００３１】
上述した欠点及び短所に始まり、以上で説明した実施例を考慮すれば、本発明の目的は、技術分野に記載した種類の回路装置、並びに技術分野に記載した種類の方法を、次のようにさらに進展させることにある：
時間−ディジタル変換器の後方にクロック乗算器位相ロックループを設けることがなく、
アナログ遅延線も信号除算ユニットも、ディジタルランプ発振器または離散時間発振器とディジタル−時間変換器との間に設けることがなく、ディジタル環境におけるノイズ及び接地バウンスの影響を受け易いアナログ回路がより少ないようにする。
【課題を解決するための手段】
【００３２】
本発明の目的は、請求項１に記載の特徴を具えた回路装置によって、並びに請求項８に記載の方法によって達成される。本発明の有利な好適例及び目的に合わせた改良は、それぞれの従属請求項に開示されている。
【００３３】
本発明は基本的に、サブクロック及び／またはサブピクセルの正確な位相測定及び位相発生用の回路並びに方法に基づく。この新たな種類のサブクロック及び／またはサブピクセルの正確な位相測定及び位相発生方法及び回路は、ディジタルクロック合成、及び／またはディジタルビデオプロセッサの表示部用の同期信号のような基準信号の完全ディジタル発生に用いることができる。
【００３４】
この原理は、クロックまたは基準信号を入力信号の周波数または位相から導出するすべての応用に用いることができ、従って、このことはこうした問題を解決するための一般的な取り組みとして見ることができる。
【００３５】
この目的のために、ギガヘルツ（GHz）レンジ（範囲）のディジタルクロック回路を使用し、この回路では、クロック信号は入力信号の位相から導出し、この回路は完全にディジタル化されている。この回路は、ディジタル−時間変換器（ＤＴＣ）の後方にクロック乗算器ＰＬＬがなく、そして離散時間発振器（ＤＴＯ：Discrete Time Oscillator）とディジタル−時間変換器との間に信号除算器がないことが好ましい。この解決法の利点は、ディジタル環境においてノイズ及び接地バウンスの影響を受け易いアナログ回路がより少ないということにある。
【００３６】
この種のクロック発生は、入力信号に依存するか、あるいは依存しない任意のクロック信号を発生するために用いることができる。オシロスコープまたはディジタル時間発振器（ＤＴＯ）の出力周波数は、ＤＴＯの周波数ｆDTOを次式：
ｆDTO＝ｆxtal・inc／dto_max
により制御する増分incによって決まる。従って、増分incと、離散時間発振器またはオシロスコープ・ディジタル時間発振器の最大内容（コンテント）または最大値dto_maxとの合理的な比率を実現することができる。
【００３７】
増分incをクロックからクロックへと変化させれば、より高周波数へのディザ処理も可能である。仮想クロックグリッドの周波数が可能な最小ジッタを決定する。
【００３８】
本発明の好適例によれば、離散時間発振器またはオシロスコープ離散時間発振器（ＤＴＯ）の異なる実現を提供することができ、このことは、異なる出力信号を同じソース（信号源）から、アナログクロック乗算器位相ロックループを用いずにより少ない労力で導出する自由度が多数存在することを示す。
【００３９】
本発明の特に進歩的な改良によれば、新たなディジタル−時間変換器／時間−ディジタル変換器の方法をディジタルロックループに適用する必要はなく、このＤＴＣ／ＴＤＣの方法は直接的な周波数合成にも用いることができる。この場合には、他のあらゆるシステムへのインタフェースを、離散時間発振器またはオシロスコープ離散時間発振器（ＤＴＯ）の増分incとすることができ、あるいは直接、ＤＴＯの位相画像とすることもできる。この位相画像は例えばソフトウェアによって生成することもできる。
【００４０】
本発明の教示による新たな方法の利点は次のように要約することができる：
出力信号は、ナノ秒のレンジ（範囲）及び／またはピコ秒のレンジの高分解能を有する固定クロックグリッド上で利用可能である。
従来技術のシステムにおけるように、ディジタル−時間変換器の後方にクロック乗算器位相ロックループを必要としない。
アナログ遅延線が存在しない。
オシロスコープ／ディジタル時間発振器とディジタル−時間変換器との間に信号除算器が存在しない。
新しいシリコンプロセス技術、特に簡易プロセスのシュリンクへの設計の移行が容易である。
【００４１】
一般に、本発明は、ディジタルクロック合成及び／または、ディジタルビデオプロセッサ表示部用のライン同期信号のような基準信号の完全ディジタル発生に応用することができる。本発明の教示による原理は、クロック信号または基準信号を入力信号の周波数または位相から導出するすべての応用、例えば液晶表示テレビジョン（ＬＣＤＴＶ）のように、汎用プロセッサの特徴が関係する動き推定等のプラットフォームを含むテレビジョンのような半導体オーディオ／ビデオの規格の分野に用いることができる。
【００４２】
最後に、本発明は特に、サブクロック及び／またはサブピクセルの正確な位相測定及び位相発生用の、特にディジタルクロック合成用及び／または少なくとも１つのディジタルビデオプロセッサユニットの表示部用のライン同期信号のような基準信号の完全ディジタル発生用の、少なくとも１つの上述した回路装置の使用、及び／または上述した方法の使用に関するものである。
【００４３】
既に上述したように、本発明の教示を有利な様式に具体化並びに改良するいくつかの選択肢が存在する。この目的のために、請求項１及び請求項８にそれぞれ従属する請求項を参照し、本発明のさらなる改良、特徴、及び利点を、以下に、図面を参照した好適な実施例により詳細に説明する。
【発明を実施するための最良の形態】
【００４４】
図１〜図２２では、対応する部分に同じ参照番号を用いる。
【００４５】
図１〜図２２により、新たな種類のサブクロックまたはサブピクセルの正確な位相測定兼位相発生回路１００を開示する。この回路装置１００は、ディジタルクロック合成及び／またはディジタルビデオプロセッサの表示部用のライン同期信号のような基準信号の完全ディジタル発生に用いることができる。回路１００に割り当てられた方法または原理は、クロックまたは基準信号を入力信号haの周波数または位相から導出するすべての応用に用いることができる。
【００４６】
不要な繰り返しを避けるために、本発明の実施例、特徴、及び利点に関する以下の記述は、（特に断わりがなければ）次のものに関係する：
本発明による位相測定兼位相発生回路装置１００の実施例（図１参照）；並びに次のものの具体例：
時間−ディジタル変換器２０（図８、９参照：サンプル−ホールド段のない第１具体例）または２０’（図１０、１１、１２参照：サンプル−ホールド段ssのある第２具体例）；
フィルタ４０（図２参照：比例（Ｐ）制御を有する第１具体例）または４０’（図３参照：比例積分（ＰＩ）制御を有する第２具体例）；
ディジタルランプ発振器または離散時間発振器５０（図４、５参照：フライバック値または最大内容（コンテント）または最大値dto_maxの制御なしの第１具体例；図２０参照：加算器ユニットのパイプライン化なし、分割なしの具体例；図２１参照：加算器ユニットのパイプライン化あり、分割なしの具体例；図２２参照：加算器ユニット５０２、５０４のパイプライン化なし、分割ありの具体例）または５０’（図６、７参照：フライバック値または最大内容または最大値dto_maxの制御ありの第２具体例）；及び・または、
ディジタル−時間変換器６０、６２（図１３、１４参照：サンプル−ホールド段なしの第１具体例）または６０’（図１５、１６参照：サンプル−ホールド段ssありの第２具体例）。
すべての実施例及び具体例は本発明の方法により動作する。
【００４７】
ディジタル位相ロックループ（ＰＬＬ）１００の一般的なディジタル位相ロックループ構造は図１に見ることができ、位相検出器３０、ループフィルタＦ(s)（参照番号４０または４０’）、及びディジタルランプ発振器または離散時間発振器５０または５０’がディジタルＰＬＬ１００の要素として設けられている。
【００４８】
離散時間発振器５０は図４の第１具体例に示すアキュミュレータである。加算器５２によって、離散時間発振器５０の増分incがＤＴＯレジスタ５４の内容dto_regに加算される。従って、離散時間発振器５０のdto_statusは離散時間発振器５０の増分incを積分したものであり、出力dto_statusは図５から得られるランプ信号であり、図５には、この離散時間発振器の第１具体例５０のＤＴＯ原理を示す。
【００４９】
等価なアナログランプ発振器のサンプルのみが利用可能である。これらの値を補間すれば、その結果は理想的なランプ信号となる。信号dto_coは離散時間発振器５０のキャリー出力信号であり、レジスタ５４のオーバーフローが発生すれば、１クロックサイクルにつき１だけ増加する。
【００５０】
図６に、ディジタルランプ発振器または離散時間発振器の第２具体例５０’を示す。加算器５２’によって、離散時間発振器５０’の増分incがＤＴＯレジスタ５４’の内容dto_regに加算される。従って、離散時間発振器５０’のdto_statusは離散時間発振器５０’の増分incを積分したものであり、出力dto_statusは図７から得られるランプ信号であり、図７は、この離散時間発振器の第２具体例５０’のＤＴＯ原理を示す。
【００５１】
増分incを変更すること（図４、５の離散時間発振器の第１具体例５０参照）の代案として、この第２具体例では、離散時間発振器５０’も、フライバック振幅を変化させることによって調整することもでき、このことは例えばＤＯＰ偏向プロセッサ（処理回路）において用いられる。
【００５２】
この目的のために、ＤＴＯ５０’の最大内容または最大値またはフライバック値dto_maxを制御する（位相計算がより複雑になるという影響をもたらす）。増分incは固定値であり、制御レジスタから取得することができる。離散時間発振器５０’の第２具体例の第１実現i1（図６、７参照）は、比較器５６’を用いることによって、離散時間発振器５０’の最大値dto_maxと離散時間発振器５０’の状態値dto_statusとの関係をチェックする。
【００５３】
状態値dto_statusが最大値dto_maxより大きい場合には、減算器５８’を用いることによって、この最大値dto_maxを状態値dto_statusから減算し、この減算は図７のタイミング図を生じさせる。
【００５４】
離散時間発振器５０’の第２具体例の第１実現i1（図６、７参照）の場合には、三角形は０とdto_max+incとの間で変化し得る。離散時間発振器５０’の第２具体例の第２実現i2（図６、７参照）の場合には、三角波の三角形は-incとdto_maxとの間の間隔を占める。
【００５５】
（特定のワード長を有するレジスタ５４、５４’の状態値を示す）状態信号dto_statusによって、図１の位相検出器３０は、入力信号haの基準エッジ後に（いわゆるエッジ検出）、離散時間発振器５０または５０’の状態値をサンプリングする。
【００５６】
位相検出器３０の出力delta_phiは、ＰＬＬ１００の入力信号とＰＬＬ１００の出力信号との位相差である。この位相差delta_phiはフィルタユニット４０、４０’に供給され、これらのフィルタユニットは適用領域に応じてあらゆる種類のフィルタ、例えば比例（Ｐ）フィルタ４０（図２参照）、比例積分（ＰＩ）フィルタ４０’（図３参照）、比例積分微分（ＰＩＤ）フィルタ、等とすることができる。
【００５７】
ループが単純なフィルタ４０のみで作製されている場合には、比例（Ｐ）ゲインのみを扱い、従って位相誤差は０に安定せず、こうした比例のみのループフィルタ４０は回路装置１００の設計の明示的部分ではないものとして考えることができる。
【００５８】
より詳細には、図２の概略図は、こうした比例制御を有するループフィルタ４０を示し、特に、図２のループフィルタユニット４０は、位相検出器３０の出力信号delta_phiに比例係数または比例率Ｋpを乗算する比例要素４２を具えている。
【００５９】
図３の略図では、ループフィルタ４０’は変更した様式で表され、即ち比例積分（ＰＩ）制御を有し、ここでは、比例積分コントローラがその制御モードの意味で最適を表すことを考慮に入れる。
【００６０】
比例（Ｐ）コントローラと積分（Ｉ）コントローラとを組み合わせれば、その結果は、コントローラの比例部分により制御変数の変化に迅速に反応することができ、そして、コントローラの積分（Ｉ）部分により、かつその比例によっても、その操作変数を連続的に変化させることができるコントローラとなる。比例制御（ＰＩ）コントローラは、制御偏差は非常に小さいか消失さえもするが、制御偏差は自動的に０ではないように設計することができる。
【００６１】
図３に示すように、ループフィルタ４０’は、位相検出器３０の出力信号delta_phiに比例係数または比例率Ｋpを乗算する比例要素４２’を有する。この比例要素４２’の前で、ループフィルタ４０’の経路は分岐し、即ち：
比例経路４０ｐ’（図３の上側の経路）と、
積分経路４０ｉ’（図３の下側の経路）とに分岐する。
【００６２】
積分経路４０ｉ’は、位相検出器３０の出力信号delta_phiに積分係数または積分率Ｋiを乗算する積分要素４４’を具えている。
【００６３】
比例要素４２’及び積分要素４４’の配置は、ループフィルタ４０’が設定要求、即ち減衰係数（ダンピングファクタ）と減衰時定数とを別個に調整することができるという要求を満足するように設計する
【００６４】
積分要素４４’の出力信号４４ｏ’を積分するために、構成要素４６’、４８ｂ’で構成される積分器を設け、より詳細には、積分要素４４’の出力信号４４ｏ’を積分器４６’、４８ｂ’のフィードバック出力信号４６ｏ’に加算するための第２加算器４８ｂ’を具えている。この関係では、積分器４６’、４８ｂ’は本質的に、フィードバック遅延要素４６’（→記号ｚ-1）によって形成される。
【００６５】
【特許文献７】米国特許第6320574号明細書
【００６６】
従来技術文献である米国特許第6320574号による手順とは異なり、本発明では、比例経路４０ｐ’と積分経路４０ｉ’とを分離して配置することが有利であり、さもなければ（米国特許第6320574号参照）、結合またはロックオン特性は、結合またはロックオンが行われるそれぞれの方向の関数として変化し、この方向は、基準周波数よりも高い周波数によって、あるいは基準周波数よりも低い周波数によって与えることができる。
【００６７】
図３の概略図からさらにわかるように、比例経路４０ｐ’の出力信号４２ｏ’と積分経路４０ｉ’の出力信号４６ｏ’とを、これら２つの経路４０ｐ’、４０ｉ’の下流に接続された第１加算器４８ａ’において加算する。
【００６８】
「背景及び従来技術」の所で上述したテレビジョン（ＴＶ）応用は、ＰＩ制御特性（＝比例＋積分）を利用することが多く、このことは二次位相ロックループ（ＰＬＬ）を生じさせる。
【００６９】
他の場合（周波数ロックループ（ＦＬＬ））には、増分inc用の周波数制御回路のみが存在し得る。このことは自由に決めることができる。
【００７０】
ループフィルタ４０または４０’の出力は、離散時間発振器５０（図４参照）の周波数ｆDTOを、式ｆDTO＝ｆxtal・inc／dto_maxに従って制御する増分incである。従って、増分incと離散時間発振器５０（図４参照）の最大内容または最大値dto_maxとの合理的な比率を実現することができる。
【００７１】
制御目的のためには、ＤＴＯ５０または５０’の尖鋭度が重要である。離散時間発振器の第１具体例５０（図４、５参照）では、尖鋭度は∂ｆDTO／∂inc＝ｆxtal／dto_maxであり、離散時間発振器の第２具体例５０’の両実現i1、i2（図６、７参照）では、尖鋭度は∂ｆDTO／∂inc＝ｆxtal・inc／dto_max2である
【００７２】
従って、離散時間発振器の第２具体例５０’（図６、７参照）を離散時間発振器の第１具体例５０（図４、５参照）と比較した周波数分解能の比率はdto_max／incである。従って、離散時間発振器の第２具体例５０’（図６、７参照）は、inc＜dto_maxであればより大きな分解能を生じさせる。このことは上述した実現i1、i2について真である。
【００７３】
既知の解決法では、出力クロックの精度は限られている、というのは、その立上りエッジ及び立下りエッジはシステムクロックの立上りエッジ及び立下りエッジと一致するからである。分解能をサブクロックまたはサブピクセルの精度まで増強するために、ディジタル位相ロックループ１００は、位相測定を改善するための時間−ディジタル変換器２０（図８、９参照：サンプル−ホールド段なしの第１具体例）、２０’（図１５、１６参照：サンプル−ホールド段ありの第２具体例）を具えている。
【００７４】
異なる出力周波数または異なる出力位相を有する出力信号毎に、追加的なディジタル−時間変換器６０、６２（図１３、１４参照：サンプル−ホールド段なしの第１具体例）、６０’、６２’（図１５、１６参照：サンプル−ホールド段ありの第２具体例）が実現される。
【００７５】
各ディジタル−時間変換器６０、６２または６０’、６２’は、出力信号ho1、ho2を送り届け、これらの位相は位相ロックループ１００の入力信号haにロックされる。ディジタル−時間変換器６０、６２または６０’、６２’の入力信号dto_coを同じ離散時間発振器５０または５０’から導出する場合には、これらの出力信号ho1、ho2は固定の位相関係を有する。
【００７６】
本発明による時間−ディジタル変換器２０または２０’及びディジタル−時間変換器６０、６２または６０’、６２’はアナログ遅延線を利用しない。
【００７７】
ディジタル−時間変換器６０、６２または６０’、６２’の実現のために、離散時間発振器５０または５０’をいわゆるオシロスコープＤＴＯに拡張する（以下の図２０、２１を参照した詳細な説明参照）。
【００７８】
図８に、“Ultimate One-Chip-TV 5（ＵＯＣ−ＴＶ５：究極のワンチップＴＶ５）”プロジェクトにおける時間−ディジタル変換器２０の原理を示す。この場合には、クロック乗算器位相ロックループから出る３つのクロック位相phi_a、phi_b、phi_cが存在し、３つのシフトレジスタ２２ａ、２２ｂ、２２ｃに供給される。この関係では、クロック乗算器の入力は安定した基準クロック信号、例えば水晶発振器から供給することが好ましい。
【００７９】
他のあらゆるクロック位相数、例えば６または２nが存在し得る。このことはタイミング関係及び分解能を変化させるが、原理は変化させない。
【００８０】
図８の場合、即ち３つのクロック位相phi_a、phi_b、phi_cの場合には、クロック位相phi_a−phi_b、phi_b−phi_c、及びphi_c−phi_a間には120度のスキューが存在する。入力信号haは各シフトレジスタ２２ａ、２２ｂ、２２ｃの入力に供給される。各シフトレジスタ２２ａ、２２ｂ、２２ｃの最初３つのラッチユニットはフリップフロップ（ＦＦ）として実現して準安定を回避し、これは２つのラッチユニット、特に２つのフリップフロップ、あるいは４つ以上のラッチユニット、特に４つ以上のフリップフロップとすることもできる。
【００８１】
ラッチユニット、特にフリップフロップの実数とは無関係に、時間−ディジタル変換器２０の設計の最も敏感な部分は、各チェーン（連鎖）２２ａ、２２ｂ、２２ｃ内の第１フリップフロップであることを理解しなければならない。これらの第１フリップフロップは、知覚されるジッタへの大幅な寄与を回避するために非常に慎重に、即ち非常に正確な設計（参照符号vad）で設置及びレイアウト（配置）しなければならない。
【００８２】
実際の位相測定は、各シフトレジスタ２２ａ、２２ｂ、２２ｃの次の６つのラッチユニットで行い、これら６つのラッチユニットの各々は、段s1, s2, s3, s4, s5, s6に対応するフリップフロップ、即ち、
第１段s1に対応する第４フリップフロップ；
第２段s2に対応する第５フリップフロップ；
第３段s3に対応する第６フリップフロップ；
第４段s4に対応する第７フリップフロップ；
第５段s5に対応する第８フリップフロップ；
第６段s6に対応する第９フリップフロップ；
【００８３】
６つのフリップフロップの選定は、クロック位相phi_a／phi_b／phi_cと位相ロックループ１００のシステムクロックclk_sysとの周波数比に関係し、これらはＵＯＣ−５では６つであるが、一般的な場合には任意の数とすることができる。
【００８４】
回路装置１００においてゆとりあるタイミングを持つために、第１シフトレジスタ・チェーン２２ａを第３のクロック位相phi_cでリサンプリングする。このレジスタ２２ａの出力は、他のシフトレジスタ・チェーン２２ｂ、２２ｃの位相と共に、入力信号haのエッジの、位相ロックループ１００のシステムクロックclk_sysの次のエッジまでの距離（この場合には、第２クロック位相であるクロック位相phi_bを６で除算した値）を正しい順序で、温度計表示で与える。
【００８５】
このコードを３つのシフトレジスタ・チェーン２２ａ、２２ｂ、２２ｃ内に、clk_sys領域に同期して取得するために、このコードを、第２リサンプル段rs2における第１クロック位相phi_aによってリサンプリングし、そして第３リサンプル段rs3における第３クロック位相phi_cによって再びリサンプリングする。このことはゆとりあるタイミングで行われ、即ち、フリップフロップのセットアップ時間はphi_a期間／phi_b期間／phi_c期間、例えばphi_a→phi_bの遷移の３分の１の代わりに３分の２にすることができる。
【００８６】
この場合には、位相ロックループ１００のシステムクロックclk_sysは、第２クロック位相phi_bを６で除算することによって発生され、深いクロックツリーはスキュー及び不確定性を共に生じさせる。このことをなくすために、並びに回路のタイミングを改善するために、３つのリサンプル段rs1、rs2、rs3が実現されている。スキューも不確定性も存在しなければ、これら３つのリサンプル段rs1、rs2、rs3は省略することができる。
【００８７】
時間−ディジタル変換器２０の出力に、タリー（計数）デコーダとして具体化されたデコーダ２４を設けて、温度計コードをバイナリ（２進数）に変換し、このことはルックアップテーブル（早見表）によって行うことができる、というのは、特定数の事象（イベント）のみを考慮すればよいからである。
【００８８】
入力信号haの立上りエッジが第１クロック位相phi_aのエッジの直前に発生する場合には、第１シフトレジスタ２２ａの第１フリップフロップは、第１フリップフロップにおけるセットアップ時間に食い込まなければ”１”をサンプリングする。そして、第２シフトレジスタ・チェーン２２ｂの第１フリップフロップが”１”をサンプリングし、そして第３シフトレジスタ・チェーン２２ｃの第１フリップフロップが”１”をサンプリングする。各クロック位相phi_a、phi_b、phi_cのすべての立上りエッジにより、”１”はチェーン２２ａ、２２ｂ、２２ｃにおける次のフリップフロップに達する。
【００８９】
位相が、例えば第１リサンプリングレジスタ内で第２クロック位相phi_bによってc6, b6, a6, c5, b5, a5,...のように順序付けられる場合には（図８参照）、３つのシフトレジスタ・チェーンの出力２２ａ、２２ｂ、２２ｃの出力は温度計コードまたはタリーコードである。
【００９０】
【表１】
【００９１】
入力信号haがシステムクロックclk_sysのパルスより長い場合には、すべての”Ｘ”が”１”であり、従ってコードは真の温度計コードである。システムクロックclk_sysのパルスがより短い任意の長さを有する場合にも、この原理を用いることができる、というのは、先行する”１”のみが重要だからである。
【００９２】
原則的に、他のすべての位相をシステムクロックclk_sys用の基準として考えることができ、このことは１つのリサンプリング段（クロック位相phi_c）または２つのリサンプリング段（クロック位相phi_a）を節減することができる。また、順序は重要ではなく、ビットの任意の順序が一意的な位相ワードを与える。
【００９３】
図８ではタリーコード（タリーデコーダ２４）を用いている、というのは、タリーコードはより解釈し易いからである。しかし、タリーデコーダユニット２４の代案も存在する、というのは、タリーコードは、位相検出器３０の入力として使用される数値表現についてのものだからである。一般に、任意のビットの順序及び数字表現を用いることができる（”０”は”１”と交換することができ、その逆も可能である）。
【００９４】
例示のために、図９に示す時間−ディジタル変換器２０のタイミング図に例を見出すことができる。
【００９５】
入力信号haの立上りエッジが第１クロック位相phi_aの直前に発生し、かつ、フリップフロップのセットアップ時間及びホールド時間に食い込まない最初のエッジである場合には、第１シフトレジスタ・チェーン２２ａ内の第１フリップフロップはまずこの信号をサンプリングする。この信号は次のフリップフロップを通って波及し、第１段s1における第１シフトレジスタ・チェーン２２ａの第１フリップフロップに入る。第１段s1における次のフリップフロップとして、第２クロック位相phi_bでトリガされるフリップフロップがこの信号をサンプリングし、等々である。
【００９６】
換言すれば、”１”は３つのシフトレジスタ・チェーン２２ａ、２２ｂ、２２ｃのすべてを通って波及する。サンプリング点spにおいて３つのシフトレジスタ・チェーン２２ａ、２２ｂ、２２ｃ内に見出すことのできる”１”の数は、入力信号haの立上りエッジとシステムクロックclk_sysの次の立上りエッジとの間の距離に依存する。
【００９７】
さらに、この場合には、システムクロックclk_sysを発生する第２クロック位相phi_bのエッジも”１”に寄与しているか否かを見極めるためには、第２クロック位相phi_bとシステムクロックclk_sysとのタイミングも考慮に入れなければならない。
【００９８】
タリーデコーダユニット２４により、タリーコードをバイナリ数に変換する。ここでは、段の数が２nでない場合には段の数を考慮に入れる。従って、例えば時間−ディジタル変換器２０の出力信号tdc_out用のルックアップテーブル中で、計算tdc_out＝２n・（”１”の数）／（段の数）を行うことができる。
【００９９】
一般に、精度は副相（サブフェーズ）の数及びクロック周波数によって決まる。出力ビットの数が、あり得るすべての副相をコード化するのに十分であれば、追加的な丸め誤差は発生しない。しかし、時間−ディジタル変換器２０の出力信号tdc_outを再スケーリングするに当たり丸めを導入すれば、丸め誤差は一般に存在し得る。適切な方策は、仮想的な分解能を改善するのに十分なビット数でワードを実現することである。従って、こうした丸め誤差の影響は：
時間−ディジタル変換器２０の出力信号tdc_out用の十分な数のビットによって、及び／または、
時間−ディジタル変換器２０を、２nの段数に設計することによって低減することができる。
【０１００】
この値を用いて（図１において、位相検出器３０の出力delta_phiまでトレースバックする（遡る）ことのできる）位相ワードを訂正することができる前に、時間−ディジタル変換器２０の出力tdc_outを位相検出器３０にとって有用な表現に変換し、そしてループフィルタ４０または４０’によってフィルタ処理して、離散時間発振器５０または５０’用の増分値incを導出することができる。
【０１０１】
時間−ディジタル変換器２０の出力tdc_outは、ディジタルランプ発振器または離散時間発振器５０または５０’の増分incに合わせて再スケーリングしなければならないことが好ましい。この値を用いて２つのクロックサイクル間を補間する。
【０１０２】
このことを行うために、このモジュールが入力信号haの位相を：
次のクロックサイクル（＝早い値）のエッジに対して測定するか、または、
直前のクロックサイクル（＝遅い値）に対して測定するかを考慮に入れなければならない。
そして再スケーリングした値は：
離散時間発振器５０または５０’の状態（基準数dto_status）から減算するか（早い値）、または、
この状態に加算する（遅い値）。
【０１０３】
時間−ディジタル変換器２０の出力値tdc_outの再スケーリングは、式phi_subpixel＝inc・tdc_out／２nに従って行うことができ、この関係では、項２n中のｎはphi_pixelの幅に相当する。
【０１０４】
図８では、時間−ディジタル変換器２０のすべての構成要素によって規定されるいわゆるハンド・レイアウト領域は、タリーデコーダ２４及び立上りエッジ検出器２６とは別に、遅延のマッチング（整合）及び負荷のマッチングに対して非常に正確にレイアウトする必要がある。
【０１０５】
時間−ディジタル変換器２０の立上りエッジ検出器２６は、ライン／水平同期の事象を見出すユニットの好例であり、いくつかの様式で実現することができる。１つの例は、通常の立上りエッジ検出器によるものである。第２の選択肢、即ち、立上りエッジ検出器２６の異なる実現は、タリーコードデコーダ２４のタリーコードから立上りエッジをデコード（復号化）することであり、タリーコードまたはタリーデコーダ２４の出力が０から他の値に変化すれば、このことはエッジ検出にも用いることができ、この場合には、直接的な立上りエッジ検出器２６の方が面積をとらない。
【０１０６】
最も敏感な部分は、各シフトレジスタ２２ａ、２２ｂ、２２ｃの入力段における第１フリップフロップであり、図８では非常に正確な設計（参照符号vad）としてマークしてある。レイアウトが非対称であれば、このことは近くされるジッタを増加させる。
【０１０７】
図１０に、“Ultimate One-Chip-TV 5（ＵＯＣ−ＴＶ５：究極のワンチップＴＶ５）”プロジェクトにおける時間−ディジタル変換器の、サンプル−ホールド段を有する代案の実現２０’を示す。
【０１０８】
また、この場合には、クロック乗算器位相ロックループからの３つのクロック位相を時間−ディジタル変換器２０’に供給し、システムクロックclk_sysの周期をサブクロック間隔に分割した他の任意のクロック位相数、例えば６つまたは２n個のクロック位相が存在し得る。
【０１０９】
位相数を増加させることは、時間−ディジタル変換器２０’のタイミングを緩和するが、位相間のタイミング・オフセットによるジッタを加え得る。原理は変化しない。また、この場合には、クロック位相phi_a−phi_b、クロック位相phi_b−phi_c、クロック位相phi_c−phi_aの間に120度のスキューが存在する。
【０１１０】
時間−ディジタル変換器２０’は次の４つの段を具えている：
入力段is；
シフト段ss；
サンプル−ホールド段shs；及び、
出力段os。
【０１１１】
入力段isは、それぞれ第１クロック位相phi_a、第２クロック位相phi_b、第３クロック位相phi_c上で動作するシフトレジスタ・チェーン２２ａ’、２２ｂ’、２２ｃ’のそれぞれの一部である３つのシフトレジスタを含む。入力段isは、準安定を回避するために付け加えられている。入力シフトレジスタは２つのラッチユニット分、特に２つのフリップフロップ（ＦＦ）分の長さ、あるいは４つ以上のラッチユニット分、特に４つ以上のフリップフロップ分の長さを有することもできる。
【０１１２】
位相測定はシフト段ssにおいて行われる。このシフト段ssは、それぞれ第１クロック位相phi_a、第２クロック位相phi_b、第３クロック位相phi_c上で動作するシフトレジスタ・チェーン２２ａ’、２２ｂ’、２２ｃ’のそれぞれの一部である３つのシフトレジスタ・チェーン２２ａ’、２２ｂ’、２２ｃ’の第２部分を含む。
【０１１３】
時間−ディジタル変換器２０’の入力信号haの立上りエッジが、第３クロック位相phi_cの直前で発生する場合には、シフトレジスタ・チェーン２２ｃ’の第１フリップフロップ、即ち、第３クロック位相phi_cによってクロック動作するレジスタは、第１フリップフロップにおけるセットアップ時間の要求に食い込まなければ”１”をサンプリングする。
【０１１４】
そして、第１シフトレジスタ・チェーン２２ａ’の第１フリップフロップは”１”をサンプリングし、そして第２シフトレジスタ・チェーン２２ｂ’の第１フリップフロップは”１”をサンプリングする。各クロック位相のすべての立上りエッジにより、”１”は当該チェーン２２ａ’、２２ｂ’、２２ｃ’の次のフリップフロップに達する
【０１１５】
システムクロック出力信号clk_sys_outの立上りエッジ後に、サンプル信号sample_a／sample_b／sample_cは、クロック位相phi_a／phi_b／phi_cの期間中ハイ（高）であり（サンプル信号sample_a／sample_b／sample_cの発生については図１２参照）、シフトレジスタ・チェーン２２ａ’、２２ｂ’、２２ｃ’の内容はサンプル−ホールド段shsにコピーされる。サンプル−ホールド段shsは、すべてのクロック領域間の安全な区分を保証する。このサンプル−ホールド段shsの出力は、システムクロック出力信号clk_sys_outの１周期中に一定のままである。
【０１１６】
今度は、出力段osが、サンプル−ホールド段shsからのデータを、システムクロック出力信号clk_sys_outの次の立上りエッジで安全にコピーする。
【０１１７】
出力段osの18ビット値は、入力信号haのエッジの、システムクロック出力信号clk_sys_out（この場合には、第２クロック位相phi_bを除算器ユニットdivによって６で除算したもの）の次のエッジまでの距離を温度計表示で表現する。温度計表示は解釈し易いので用いることができるが、他の表示、例えばビット順序も用いることができる。出力値が一意的であることが重要である。
【０１１８】
図１１に、サンプル−ホールド段shsを有する時間−ディジタル変換器２０’のタイミング図を示す。時間−ディジタル変換器２０’の出力に、温度計コードをバイナリ数に変換するタリーデコーダ（明瞭さのため図１０には図示せず）を設ける。このことは、
特定数の事象（イベント）のみを考慮すればよいので、ルックアップテーブルによって行うか、あるいは、
温度計コード中の“１”または”０”の数をカウントする加算器によって行うことができる。
【０１１９】
図１３によって、ディジタル−時間変換器６０、６２の動作をハンド・レイアウト領域で説明する。ディジタル−時間変換器６０、６２は、クロック位相phi_a、phi_b、phi_c毎に１つの、３つのシフトレジスタ・チェーン６４ａ、６４ｂ、６４ｃも具えている。
【０１２０】
各シフトレジスタ・チェーン６４ａ、６４ｂ、６４ｃ内の（クロック位相phi_aに関する）最初２つのフリップフロップ、または最初３つのフリップフロップは異なるクロック領域によってトリガされて、ディジタル−時間変換器６０、６２にも供給される位相ワードをクロック領域clk_sysから所望の位相領域に変換する。
【０１２１】
クロック位相phi_a／phi_b／phi_cはシステムクロックclk_sysの間隔を副間隔（サブインターバル）（図１３の好例では18個の副間隔）に分割する。副間隔の数は：
クロックサイクルまたはクロック位相phi_a、phi_b、phi_cの数、及び、
システムクロックclk_sysと副相との周波数関係
に依存する。
【０１２２】
位相ワード中の各”１”は、ディジタル−時間変換器６０、６２の出力信号clk_outが、関係する時間間隔中にハイであるべきことを示し、逆に、位相ワード中の各”０”は、ディジタル−時間変換器６０、６２の出力信号clk_outが、関係する時間間隔中にローであるべきことを示す。
【０１２３】
この関係では、設計によって”１”を”０”より支配的にすることができる。この場合には、”１”は、”１”を含むレジスタをトリガするクロックの１クロック周期中アクティブである。”１”が”０”に変わった場合にのみに出力は変化することができる。
【０１２４】
位相ワードは例えばルックアップテーブルから、あるいはディジタルランプ発振器または離散時間発振器５０または５０’から導出することができ、あるいはまた、位相ワードは、特定パターンを記憶したメモリーから取得するか、あるいは完全に異なる方法で計算することもできる。
【０１２５】
位相ワードはシステムクロックclk_sysのクロックサイクル毎に発生される。位相ワードは、１クロックサイクルphi_a、phi_b、phi_cにおいて関連するシフトレジスタ６４ａ、６４ｂ、６４ｃにロードされる。
【０１２６】
この理由により、立上りエッジ検出器６６（ライン／水平同期の事象を見つけるユニットの好例である）をシステムクロックclk_sysに適用する。立上りエッジ検出器６６の出力は18個のＡＮＤ（論理積）ゲート６８に供給され、ＡＮＤゲート６８は、最大でも１クロックサイクルphi_b中に出力が”０”でないことを保証する。ＡＮＤゲートの出力６８は、シフトレジスタ・チェーン６４ａ、６４ｂ、６４ｃ内の第１レジスタに供給される。
【０１２７】
図１３に示すように、各レジスタは６ビットで構成される。これらは、関連するチェーン６４ａ、６４ｂ、６４ｃの１つのクロック位相間隔を表現するビットであり、一緒にすれば18ビットが存在する。
【０１２８】
図１３中のリサンプリングブロックによってリサンプリングを行い、
非常に正確な設計の領域（図１３の参照符号vadを参照）を規定するラインにおいてワードが利用可能であることを保証し、
ここでも、クロックサイクルphi_a、phi_b、phi_cが、１ギガヘルツの範囲の周波数において120度のスキューを有するものと仮定すれば、タイミング違反を回避する。
【０１２９】
ここでビットが”０”でなければ、次のサブクロックのエッジで、関連するシフトレジスタ・チェーン６４ａ、６４ｂ、６４ｃ内のフリップフロップが同時にロードされる、というのは、チェーン６４ａ、６４ｂ、６４ｃ内のフリップフロップは、第１フリップフロップ（図１３の参照符号fiFF）を除いてＯＲ（論理和）ゲートを介して接続されているからである。
【０１３０】
ＯＲゲートの一方の入力が”１”であれば、他方の入力とは無関係にその出力も”１”である。従って、ＯＲゲートのロード入力がロードサイクル後に再び０に戻れば（このことは18個のＡＮＤゲート６８によって保証される）、シフトレジスタ・チェーン６４ａ、６４ｂ、６４ｃは再びシフトモードに戻る。
【０１３１】
シフトモードでは、各シフトレジスタ・チェーン６４ａ、６４ｂ、６４ｃ内の第１フリップフロップfiFFが”０”を取得し、従って各シフトレジスタは段階的に空になり、レジスタ中の”１”は、３つのチェーン６４ａ、６４ｂ、６４ｃの出力を組み合わせるＯＲゲートの出力を決定する。
【０１３２】
図１４に、ディジタル−時間変換器６０、６２の動作を、ディジタル−時間変換器６０、６２におけるタイミングの例によって示す。図１３では、チェーン内の最終フリップフロップ（＝各チェーン内のFF1、図１３中の参照符号laFF）を制御する位相ワードの最下位ビット（ＬＳＢ）が左側にあり、位相ワードの最上位ビット（ＭＳＢ）が右側にある（図１３において、フリップフロップ／ラッチの後に連続する線は同じビットを意味する）。
【０１３３】
記号表示a2（図１３参照）を有するフリップフロップは出力信号を発生するものと仮定する。このフリップフロップについては、左のビットから数えて４番目のビットが役割を果たす。従って、ディジタル−時間変換器６０、６２は信号”000000000000100000”を受信する。
【０１３４】
この信号は、第１シフトレジスタ・チェーン６４ａ用の入力をサンプリングするレジスタaa1（図１４参照）でリサンプリングされ、第１クロックサイクルphi_aでクロック同期される。第１クロックサイクルphi_aと第２クロックサイクルphi_bとの間のスキューは240度であるので、このリサンプリング及びクロック同期は、クロックサイクルphi_a／phi_b／phi_cのクロック周期の３分の２の後に発生する。この信号はシフトレジスタaa2（図１４参照）においてクロックサイクルphi_aで再びリサンプリングされる。
【０１３５】
その後に、内容（コンテント）は、第１シフトレジスタ・チェーン内の異なるフリップフロップ用に分割される。クロックサイクルphi_aの次のアクティブエッジで、フリップフロップa2（図１４参照）の”１”は、最終フリップフロップ（図１３の参照符号laFF参照）達するまで、残りのチェーンを通って波及する。フリップフロップa1の出力が”１”であれば、出力ＯＲゲートの出力も”１”を得る。
【０１３６】
１つのＯＲゲートは、フリップフロップ間に実現すべき最少数のゲートである。このことが、サブクロックまたはサブピクセルの正確な位相測定兼位相発生を回路１００全体をどれだけ速くすることができるかを決める。
【０１３７】
ＯＲゲートの代わりに、他のゲート、例えばＮＡＮＤ（否定積）ゲートも使用することができる。この場合には、”１”ではなく代わりに”０”をロードすることが考えられ、このことによって、本発明の回路１００をずっと高速にすることができる。この構成では、出力における最大クロック周波数は、クロックサイクルphi_a／phi_b／phi_cの半分にすることができる。
【０１３８】
原則的に、この方法で、ナイキスト基準に反することなしに、クロックサイクルphi_a／phi_b／phi_cの周波数の1.5倍に達することができる。このことは、”１”だけではなく”０”も出力を決定する場合に達成することができる。このことを行うために、例えば出力ゲートを３入力ＸＯＲ（排他的論理和）ゲートにすることができる。位相ワードの発生もこのことを考慮に入れなければならない。
【０１３９】
この場合には、達成される周波数は十分高く、クロックサイクルphi_a／phi_b／phi_cは737.28メガヘルツの周波数（1.356ナノ秒の周期Ｔ＝１／ｆに相当する）で構成され、システムクロックclk_sysは1.2288メガヘルツの周波数で構成される。
【０１４０】
実現すべき分解能は450ピコ秒、即ち３つの位相を伴う1.35ナノ秒の３分の１である。６位相では225ピコ秒が可能である。回路１００がタイミングを取り直さなければならない最小スキューは0.9ナノ秒であり、位相ロックループ（ＰＬＬ）１００のレイアウト、マージン及びノイズの制御ために、この値からいくらかのマージンを減算しなければならない。
【０１４１】
図１３のディジタル−時間変換器６０、６２の領域全体は非常に正確にレイアウトしなければならない（参照符号vadを付けた非常に正確な設計）。レイアウト内のあらゆる非対称性が、ディジタル−時間変換器６０、６２の出力信号clk_outのジッタを増加させる。図１３中の最も敏感な部分にマーク付けする。これらのフリップフロップ及びＯＲゲート自体のトリガ及び出力が、ディジタル−時間変換器６０、６２のジッタ性能を決定する。
【０１４２】
図１５に、サンプル−ホールド段を、特にサンプル−ホールド・フリップフロップを有するディジタル−時間変換器６０’、６２’の代案の実現を示す。
【０１４３】
ディジタル−時間変換器６０’、６２’は次の３つの段を具えている：
入力段is；
シフト段ss；及び、
出力段os。
【０１４４】
入力段isは、ディジタルランプ発振器または離散時間発振器５０または５０’からのデータを引き継ぎ、これらのデータをシステムクロック出力信号clk_sys_outの１周期中安定に保つ。システムクロック出力信号clk_sys_outのこの周期中に、これらのデータを安全にシフト段ssにロードすることができる（サンプル−ホールド・フリップフロップを有するディジタル−時間変換器６０’、６２’を二次元グラフィック表現、即ちタイミング図の形式で概略的に示す図１６参照）。
【０１４５】
シフト段ssは、次の３つのシフトレジスタを含む：
第１シフトレジスタ・チェーン６４ａ’を構成し、第１クロックサイクルphi_aによってクロック動作するシフトレジスタ；
第２シフトレジスタ・チェーン６４ｂ’を構成し、第２クロックサイクルphi_bによってクロック動作するシフトレジスタ；及び、
第３シフトレジスタ・チェーン６４ｃ’を構成し、第３クロックサイクルphi_cによってクロック動作するシフトレジスタ。
【０１４６】
データが転送される瞬時は、サンプル信号sample_a、sample_b、sample_c（図１２参照）によって決まる。サンプル信号sample_a、sample_b、sample_cは同じサンプル信号にすることができる、というのは、これらの信号は、サンプル−ホールド段を有する時間−ディジタル変換器２０’に使用されるからである。
【０１４７】
第１サンプル信号sample_aがハイである際に、ビットshiftin<15, 12, 9, 6, 3, 0>は第１シフトレジスタ・チェーン６４ａ’のシフトレジスタにロードされ、第２サンプル信号sample_bは、shiftin<16, 13, 10, 7, 4, 1>を第２シフトレジスタ・チェーン６４ｂ’のシフトレジスタにロードし、第３サンプル信号sample_cは、shiftin<17, 14, 11, 8, 5, 2>を第３シフトレジスタ・チェーン６４ｃ’のシフトレジスタにロードする。
【０１４８】
各クロックのすべての立上りエッジで、データはそれぞれのシフトレジスタ・チェーン６４ａ’、６４ｂ’、６４ｃ’内の次のフリップフロップに達する。第１フリップフロップの入力は明確に規定されていなければならない。図１５の場合には、これらの入力はタイオフ（連絡）セルに接続されているが、テスト信号入力から導出することもできる。
【０１４９】
各シフトレジスタ・チェーン６４ａ’、６４ｂ’、６４ｃ’内の第１フリップフロップはデータ入力時に”０”を獲得しており、シフトレジスタは段階毎に空になり、レジスタ内の”１”が、３つのシフトレジスタ・チェーン６４ａ’、６４ｂ’、６４ｃ’の出力を組み合わせるＮＡＮＤゲート６８’の出力を決定する。
【０１５０】
図１５の場合には、出力は反転入力を有するＮＡＮＤゲート６８’によって構成され、このＮＡＮＤゲート６８’はＯＲゲートとして動作する。本発明のサブクロックまたはサブピクセルの正確な位相測定兼位相発生回路１００を反転論理で構成し、”１”ではなく”０”をロードすることもできる。この場合には、ＮＡＮＤゲート６８’の入力を反転することはもはや必要なく、段is、ss、osには”０”の代わりに”１”を置く。
【０１５１】
ディジタル位相ロックループ（ＰＬＬ）１００内のＤＴＯ（＝図２０のディジタルランプ発振器または離散時間発振器５０ｃ）は、いわゆるオシロスコープＤＴＯ（＝図２０のオシロスコープ・ディジタルランプ発振器またはオシロスコープ離散時間発振器）に拡張することができる。
【０１５２】
通常のＤＴＯ５０ｃは位相情報を位相検出器３０に送り届け、図２０に示すように、オシロスコープＤＴＯ５０の左上部分に見出すことができる。オシロスコープＤＴＯの右の部分は、サブクロック位相のビットイメージ（図２０参照、参照符号bi）を、最終のdto_statusをディジタル−時間変換器６０、６２に入力される始点として計算する。
【０１５３】
このビットイメージbiは、この場合にはクロックサイクルphi_a／phi_b／phi_cの３倍または６倍、あるいはシステムクロックclk_sysの周波数の18倍のクロック周波数を有する仮想クロックグリッドに関係する出力信号のレベルを表現する。一般に、上記仮想クロックグリッドの周波数は、ディジタル−時間変換器６０、６２内の段の数とシステムクロック周波数との積である。
【０１５４】
オシロスコープ・ディジタルランプ発振器またはオシロスコープ離散時間発振器５０は：
増分incをＰＬＬ１００のループフィルタ４０または４０’から取得するか、あるいは、
クロックシンセサイザ（合成器）の場合には、他のソースからの増分を取得する。
【０１５５】
図２０では、増分incは仮想クロックの周波数レベルに関係する。従って、通常のＤＴＯ５０ｃについては、増分incに18を乗算して、ＤＴＯ５０ｃの周波数出力レベルに合った値を持たせる必要がある。
【０１５６】
通常のＤＴＯ５０ｃがオシロスコープＤＴＯ５０の初段または最終段である場合には、通常のＤＴＯ５０ｃとオシロスコープＤＴＯ５０とを併合することができる。通常のＤＴＯ５０ｃがオシロスコープＤＴＯ５０の最終段である後者の場合には、増分の乗算は必要ない。
【０１５７】
ディジタルランプ発振器または離散時間発振器５０を、ビットイメージbiの計算の開始点として考える。この状態に、仮想クロック周波数レベル上の増分incを順次加算する。
【０１５８】
従って、
１番目の加算器の後の状態は、システムクロックclk_sysの最後のアクティブエッジ後の、位相１の仮想クロックサイクルの状態を表す、
２番目の加算器の後の状態は、システムクロック（clk_sys）の最後のアクティブエッジ後の、位相２の仮想クロックサイクルの状態を表す、
等々である。
【０１５９】
17番目の加算器の後の状態は、システムクロックclk_sysの次のアクティブエッジ前の位相１の仮想クロックサイクルの状態を表す。18番目の加算器は、通常のＤＴＯ５０ｃが次のシステムクロックサイクルで有すると同じ結果を与える。
【０１６０】
従って、図２０において行われるように、通常のＤＴＯ５０ｃの出力を17番目の加算器への入力として取得するか、あるいは、オシロスコープ・ディジタルランプ発振器またはオシロスコープ離散時間発振器５０用に18個の加算器を持つかの自由度が存在する。タイミング上の理由で、後者の実現が利点を有し得る。
【０１６１】
オシロスコープ加算器のオーバーフロービットobは、システムクロックclk_sysのエッジにおける、仮想クロックグリッドレベル上の出力のレベルを表す。これらのオーバーフロービットobはレジスタ内に収集され、ディジタル−時間変換器６０、６２に供給される。このことは出力周波数が非常に高い場合に有利であり、例えば、出力周波数がクロックサイクルphi_a／phi_b／phi_cの周波数の半分におよそ等しい場合に有利である。
【０１６２】
この場合には、デューティサイクルはいずれにせよ約50%±10%である。デューティサイクルが重要ではなく、そして１つのサブクロック間隔のみ０である必要がある場合には、この周波数の約２倍に達することができる。
【０１６３】
オーバーフローの代わりに周波数が大幅に低い場合には、最上位ビットmsbを取得することができる。この場合にも、出力信号は約50%である。オーバーフロービットobを取得する場合には、出力パルスを発生するシフトレジスタに依存して、出力パルスは１クロックサイクルphi_a／phi_b／phi_cの長さで構成される。
【０１６４】
原則的に、通常のＤＴＯ５０ｃのみが最大限のビットサイズを有する必要がある。オシロスコープＤＴＯ５０のオシロスコープ部分用の加算器は、伝搬される丸め誤差及び出力におけるジッタの要求に応じて、より小さい幅を持つことができる。
【０１６５】
オシロスコープＤＴＯ５０がより少ないビットを有する場合には、クロックが忘れられる恐れがある。通常のＤＴＯ５０とオシロスコープＤＴＯ５０の（仮想的な）18段とが、パイプライン化（以下参照）によって生じるいくらかのレイテンシ（待ち時間）後に同じ内容（コンテント）を有しない場合には、このことは常にある。
【０１６６】
しかし、ＤＴＯ５０ｃの50ビットの幅が仮定され、そしてオシロスコープＤＴＯ５０がなおも30ビットで構成される場合には、１クロックサイクル内に結果を得ることはほとんど不可能である、というのは、通常のプロセスはこのことを可能にせず、従ってパイプライン化を導入する必要があり、このことを図２１に示し、ここではパイプライン化を有するオシロスコープＤＴＯ５０ｃを示す。
【０１６７】
図２１では、すべてのフリップフロップがシステムクロックclk_sysでクロック動作する。増分incは各加算器間のフリップフロップで遅延される。従って、最終段では前のフリップフロップによるビットイメージの計算が継続されている間に、新たな増分が各段を通って伝搬される
【０１６８】
オーバーフロービットob及び／または最上位ビットmsbはフリップフロップ内に収集され、その数は段毎に増加する、というのは、生成されるオーバーフロービットobの数も増加するからである。
【０１６９】
各段の間にパイプライン化が存在しなければならないか否かはプロセスに依存する。各第２段または各第３段どうしの間にパイプライン化された段が存在することも可能である。パイプライン化された段の数は原理を変化させない。
【０１７０】
パイプライン化により、ディジタル位相ロックループ１００内では位相ワードに対する出力信号の位相シフトが存在する。このことは：
ループフィルタ４０または４０’に供給される位相ワードに定数を加算するか、この位相ワードから定数を減算することによって、出力の一定のレイテンシにより位相ワードを訂正することによるか、あるいは、
ディジタルランプ発振器または離散時間発振器５０のオシロスコープ部分に使用するdto_statusから定数を減算するか、dto_statusに定数を加算することによるか
のいずれかによって補償することができる。
【０１７１】
図１では、２つのディジタル−時間変換器６０、６２または６０’、６２’が、同じディジタルランプ発振器または離散時間発振器５０または５０’から導出した２つの異なるクロック信号を送り届けているように表している。このことは、ＤＴＯ５０または５０’のオシロスコープ部分中の加算器が、異なるオーバーフローを有するＬＳＢ（最下位ビット）部分５０２及びＭＳＢ（最上位ビット）部分５０４に分割されている場合に可能である。
【０１７２】
原則的に、この方法により、ディジタルランプ発振器または離散時間発振器５０（上記の式ｆDTO＝ｆxtal・inc／dto_max及び尖鋭度∂ｆDTO／∂inc＝ｆxtal／dto_max参照）または５０’（上記尖鋭度∂ｆDTO／∂dto_max＝ｆxtal・inc／dto_max2参照）の増分incとの関係を有する、図１におけるディジタル−時間変換器６０、６２または６０’、６２’の出力信号ho1とho2との周波数の任意の合理的な比率を実現することができる。
【０１７３】
加算器が３つ以上の部分に分割されている場合には、３つ以上のオーバーフロービットobまたは最上位ビットmsb、従って３つ以上の出力信号ho1, ho2, ho3,...,honを１つのＤＴＯ５０または５０’によってサポートすることができる（従って、２つの出力ho1、ho2は最小の要求ではなく、１つ、２つ、３つ、...ｎ個の出力ho1, ho2, ho3,...,hon用にも本発明を採用することができる）。
【０１７４】
出力信号ho1、ho2は、同じ増分incによって上式ｆDTO＝ｆxtal・inc／dto_maxから発生することのできない周波数で構成される場合には、増分incを他の周波数に合わせてスケーリングし、別なオシロスコープ・ディジタルランプ発振器またはオシロスコープ離散時間発振器５０または５０’を使用することができる。
【０１７５】
また、この場合には、入力信号haと固定の周波数関係を有するクロックを発生する。入力周波数と出力周波数との間に整数比が存在しなければ、その位相は、入力信号haのエッジから入力信号haのエッジまで固定のパターンで変化する。
【０１７６】
周波数分解能が十分高くない場合には、ＤＴＯ５０または５０’の増分incを調整することができる。従って、同じビット幅で、より高い分解能が可能である。
【０１７７】
クロック信号用に、オシロスコープＤＴＯ５０または５０’の出力（ＬＳＢ部分５０２のオーバーフロービットobLSB）は通常、直接取得する。その後にサンプリングされる基準信号は通常、安全なサンプリング用には短すぎる。従って、オシロスコープＤＴＯ５０または５０’の出力は何らかの手段によって長くすることができる。
【０１７８】
１つの単純な方法は、位相ワード中の”１”を見つけ、そして、システムクロックサイクルclk_sysが特定数に達するか、あるいは、ディジタル−時間変換器６０、６２または６０’、６２’によって発生される基準クロックサイクルが特定数に達するまで、出力信号の先行エッジ後の時間間隔を表す”０”を”１”に置き換えることであり、このことは既に、クロックＤＴＣの位相ワードから計算することができる。
【０１７９】
このことは図１４にも示す。a6、b6またはc6（図１３参照）の出力が”１”である限り、ＯＲゲートの出力は”１”である。第１シフトレジスタ・チェーン６４ａ内に単一の”１”のみが存在する場合には、クロックサイクルphi_a、phi_bまたはphi_cに対して出力は”１”である。
【０１８０】
第２シフトレジスタ・チェーン６４ｂ内または第３シフトレジスタ・チェーン６４ｃ内の隣接セル内に２番目の”１”が存在する場合には、当該チェーンが再び空になるまで出力は”１”に保たれる。このことを用いて特定のデューティサイクル条件を生成することができる。
【０１８１】
この場合には、オシロスコープＤＴＯ５０または５０’の出力を要求に合わせて修正しなければならない。このことはルックアップテーブルによって、あるいは単に出力のビット位置をいくつかシフトし、シフトしたワード及びシフトしていないワードを順序付けすることによって行うことができる。
【０１８２】
図１４には別な例があり、信号値をかっこ内に示し、破線の信号は、信号を延長して、例えば異なるクロック領域におけるより低いクロック周波数でのリサンプリングを可能にする方法を示す。このことを達成するために、位相ワードを、その高次のビットのすべてにおいて変化させ、これらのビットも”１”に設定されている。
【０１８３】
次のシステムクロックclk_sysで、”１”のみを含む位相ワードが生成される。従って、３つのシフトレジスタ・チェーン６４ａ、６４ｂ、６４ｃは決して空にはならない。このことはパルスが十分長くなるまで継続することができる。
【０１８４】
例えば、第２ディジタル−時間変換器によって発生される第２信号に比べて特定長の出力パルスが要求される場合には、例えば、この第２ディジタル−時間変換器に供給される位相ワード中の”１”をカウントすることができる。
【０１８５】
信号の開始位置から、見出された最終の有効パルスまでのすべてのビットが”１”に設定されている：
【０１８６】
【表２】
【０１８７】
この例では、出力信号が始まり、この出力信号の立上りエッジで、第２ディジタル−時間変換器６２または６２’が、
第１ディジタル−時間変換器６０または６０’の１つの信号の立上りエッジで始動し、
第１ディジタル−時間変換器６０または６０’の他の信号の立下りエッジで終了する。
【０１８８】
第１ＤＴＣ６０、６０’において、第２ＤＴＣ６２、６２’の位相ワード中の最初の”１”と最後の”１”との間に常に同数の”１”が存在する場合には、第２ＤＴＣ６２、６２’の出力パルスは第１ＤＴＣ６０、６０’の出力のクロックサイクル数と同じクロックサイクル数だけ継続する。さらに、ＤＴＣ６０、６０’の出力とＤＴＣ６２、６２’の出力との間に特定の位相条件を実現することができる。
【０１８９】
50%のデューティサイクルを生成する他の方法は、図２０のオシロスコープ・ディジタルランプ発振器またはオシロスコープ離散時間発振器５０に関して既に上述している。ＭＳＢを採る場合には、出力信号は50%のデューティサイクルで構成される。このことはサブＤＴＯについても有効である。ここでもＤＴＯ５０のＭＳＢ部分はオーバーフロービットobを得る。
【０１９０】
既に前述したように、１つおきの数の位相、例えば４つの位相、６つの位相、あるいは８つの位相を用いることができる。位相数の増加と共に、同じ分解能に達するための周波数は減少するが、位相計算の労力、例えば時間−ディジタル変換器２０または２０’の出力あるいは位相ワードのための労力の増加を伴う。
【０１９１】
達成可能な分解能に関しては、過去には、ジッタ振幅のピーク−ピークは、ディジタルシステムで、動作点、温度、プロセス拡散、等に依存して200ピコ秒〜１ナノ秒の範囲で達成していた。
【０１９２】
図１〜図２２に示す現在のサブクロックまたはサブピクセルの正確な位相測定兼位相発生回路１００では、好適に選定した周波数は、システムクロックclk_sysについては122.88MHzであり、クロックサイクルphi_a、phi_b、phi_cについては737.28MHzである。
【０１９３】
時間−ディジタル変換器２０または２０’及びディジタル−時間変換器６０、６２または６０’、６２’が18段（クロック位相phi_a, phi_b, phi_c当たり６段）であることにより、仮想クロックグリッドの周波数は2.21ギガヘルツである。このことは約450ピコ秒の分解能を与える。
【０１９４】
より高い分解能が可能である。この場合には、最大出力周波数は３つの位相の使用のみによって制約される。３相クロックの反転を含む６つのクロック位相を用いる場合には、約230ピコ秒の分解能に達することができる。このことは、ピクチャ・インプルーブド・コンバインド・ネットワークの位相ロックループ（ＰＩＣＮＩＣ−ＰＬＬ）の場合には最良の場合のオーダーである。
【０１９５】
さらに、３相クロック及び／またはシステムクロックclc_sysは1.1ギガヘルツまで増加させることができる。これは現在の３相クロック乗算器位相ロックループの限界である。
【０１９６】
従って、現在の方法及び現在のプロセスでは原則的に150ピコ秒の分解能が可能である。しかい、レイアウトによる制約が存在し、このことは、レイアウトが３つの位相間の300ピコ秒のスキューに対処することができなければならないことを意味する。
【０１９７】
この出力周波数を持つための１つの解決法は、２つのディジタル−時間変換器６０、６２または６０’、６２’を有することであり、
これらのディジタル−時間変換器の一方はクロックの立上りエッジを発生するために使用し、
これらのディジタル−時間変換器の他方はクロックの立下りエッジを発生するために使用する。
【０１９８】
このことは、
図１のディジタル−時間変換器６０、６２または６０’、６２’の２つの出力をＸＯＲゲートに供給し、
図１のディジタル−時間変換器６０、６２または６０’、６２’の入力が同一周波数であるが、適切なクロックサイクル数、例えば１サブクロックサイクルだけ互いにシフトされている場合に、容易に達成することができる。
【０１９９】
そして、ＸＯＲゲートの出力は仮想クロック周波数の半分で行うことができる。
【０２００】
他の可能性は、３入力ＸＯＲゲートを持つことである。２つのクロック位相において、シフトレジスタ内の同じ位置に”１”が存在する場合には、同じ位置において、ＸＯＲゲートの入力に達する第１クロック位相は出力を”１”に設定し、第２クロック位相は出力を再び”０”に設定する。
【０２０１】
このことは、位相ワードを１つまたはそれ以上の位置だけ左側にシフトし、これをシフトしていない元のものとビット単位でＯＲ（論理和）をとることによって行うことができる。必要であれば、デューティサイクルに空間的な注意を払わなければならない。
【０２０２】
ＸＯＲゲートの代わりに、２つのディジタル−時間変換器６０、６２または６０’、６２’によって制御されるラッチを用いることもでき：
これらのディジタル−時間変換器の一方はラッチをセットするために用いることができ、
これらのディジタル−時間変換器の他方はラッチを再びリセットするために用いることができる。
【０２０３】
ディジタル−時間変換器６０、６２または６０’、６２’の位相イメージ間の位相シフトが信号の出力タイミングを決定する。
【０２０４】
別な解決法は、４つ以上のクロック位相を持つことである。従って、これらの多重クロック位相の周波数を保つことは、より低い周波数範囲になり得るが、これらのクロック位相間のスキューはより小さくなる。このことを行うことによって、時間−ディジタル変換器２０または２０’及びディジタル−時間変換器６０、６２または６０’、６２’のための労力は増加するが、タイミングの制約を緩和してより高い分解能値が可能である。
【０２０５】
本発明の方法（１つのディジタル−時間変換器及び出力におけるＯＲゲートまたはＮＡＮＤゲート）では、副相の周波数の半分より小さい周波数のみ発生することができる。
【０２０６】
出力信号をラッチによって、あるいはＸＯＲゲートで発生し、これにより立上りエッジと立下りエッジの発生とを別個に制御することができれば、副相の数×副相の周波数の半分の積以下の周波数を発生することが可能である。
【０２０７】
上述した解決法とは別に、本発明は、回路システム１００の限界周波数をサブクロックグリッド周波数まで増加させるための実現可能な解決法も含む。
【０２０８】
サブクロック周波数の半分のオーダーの最大出力周波数は、ディジタル−時間変換器６０、６２または６０’、６２’を、その出力が３サブクロック間隔分の持続時間は有しないが、１サブクロック間隔分の持続時間を有するように変更すれば、達成することができ、図１７、１８、１９には、サブクロック周波数の半分を出力周波数として得るためのこうした代案の実現を示す。
【０２０９】
チェーン６４ａまたは６４ａ’内の最終フリップフロップ（参照符号laFF）の内容（コンテント）は、第１クロック位相phi_aの１つの間隔中に”１”であり、従って、通常、最大可能な周波数はｆphi_a／２である。出力を他の位相と組み合わせれば、より高い周波数も可能である。
【０２１０】
図１７に示すように、第１シフトレジスタ・チェーン６４ａまたは６４ａ’の出力を、第１ＡＮＤゲート６８ａまたは６８ａ’によって第３クロック位相phi_cと論理結合する（ＡＮＤをとる）第１の場合ｃ１には（図１９も参照）、出力がハイの期間は第１クロック位相phi_aの間隔の６分の１である。従って：
第２シフトレジスタ・チェーン６４ｂまたは６４ｂ’の出力は、第２ＡＮＤゲート６８ｂまたは６８ｂ’によって第１クロック位相phi_aと論理結合し（ＡＮＤをとり）、出力がハイの期間は第２クロック位相phi_bの間隔の６分の１であり；そして、
第３シフトレジスタ・チェーン６４ｃまたは６４ｃ’の出力は、第３ＡＮＤゲート６８ｃまたは６８ｃ’によって第２クロック位相phi_bと論理結合し（ＡＮＤをとり）、出力の高い周期は第３クロック位相phi_bの間隔の６分の１であり；
従って、すべてのシフトレジスタ・チェーン６４ａ、６４ｂ、６４ｃまたは６４ａ’、６４ｂ’、６４ｃ’を短くしてより高い周波数に達することができる。
【０２１１】
要約すれば、図１７の第１の場合には概ね、チェーン６４ａ、６４ｂ、６４ｃまたは６４ａ’、６４ｂ’、６４ｃ’の１クロック位相の出力は、先行するクロックエッジまたはクロック信号phi_c、phi_a、phi_bとの論理積（ＡＮＤ）をとられる。ＯＲゲート７２または７２’には、ＡＮＤゲート６８ａ、６８ｂ、６８ｃまたは６８ａ’、６８ｂ’、６８ｃ’のそれぞれの出力信号７０ａ、７０ｂ、７０ｃまたは７０ａ’、７０ｂ’、７０ｃ’が供給され、このＯＲゲート７２または７２’から、ディジタル−時間変換器６０、６２または６０’、６２’の出力信号clk_outが生じる。
【０２１２】
図１８に示すように、出力がハイの期間が図１７の第１の場合の２倍であることを意図した第２の場合には（図１９も参照）、各チェーン６４ａ、６４ｂ、６４ｃまたは６４ａ’、６４ｂ’、６４ｃ’の出力は、後続するクロックエッジまたはクロック信号phi_b、phi_c、phi_aの反転信号との論理積（ＡＮＤ）をとることができ、より詳細には：
第１シフトレジスタ・チェーン６４ａまたは６４ａ’の出力を、第１ＡＮＤゲート６８ａまたは６８ａ’によって、反転した第２クロック位相phi_bと論理結合し（ＡＮＤをとり）、出力がハイの期間は第１クロック位相phi_aの間隔の３分の１であり；
第２シフトレジスタ・チェーン６４ｂまたは６４ｂ’の出力を、第２ＡＮＤゲート６８ｂまたは６８ｂ’によって、反転した第３クロック位相phi_cと論理結合し（ＡＮＤをとり）、出力がハイの期間は第２クロック位相phi_bの間隔の３分の１であり；
第３シフトレジスタ・チェーン６４ｃまたは６４ｃ’の出力を、第３ＡＮＤゲート６８ｃまたは６８ｃ’によって、反転した第１クロック位相phi_aと論理結合し（ＡＮＤをとり）、出力がハイの期間は第３クロック位相phi_cの間隔の３分の１である。
従って、すべてのシフトレジスタ・チェーン６４ａ、６４ｂ、６４ｃまたは６４ａ’、６４ｂ’、６４ｃ’を短くしてより高い周波数に達することができる。
【０２１３】
要約すれば、図１８の第２の場合には概ね、チェーン６４ａ、６４ｂ、６４ｃまたは６４ａ’、６４ｂ’、６４ｃ’の１クロック位相の出力は、後続するクロックエッジまたはクロック信号phi_b、phi_c、phi_aの反転信号との論理積（ＡＮＤ）をとられる。ＯＲゲート７２または７２’には、ＡＮＤゲート６８ａ、６８ｂ、６８ｃまたは６８ａ’、６８ｂ’、６８ｃ’のそれぞれの出力信号７０ａ、７０ｂ、７０ｃまたは７０ａ’、７０ｂ’、７０ｃ’が供給され、このＯＲゲート７２または７２’から、ディジタル−時間変換器６０、６２または６０’、６２’の出力信号clk_outが生じる。
【０２１４】
結局、図１〜図２２に示す本発明のサブクロックまたはサブピクセルの正確な位相測定兼位相発生回路１００の利点は、ディジタル環境内に存在するアナログ回路がより少なく、即ち、ノイズ及び接地バウンスの影響をより受けにくいことにある。
【０２１５】
この種のクロック発生を用いて、入力基準信号に依存した、あるいは依存しない任意のクロック信号を発生することができる。出力周波数は式ｆDTO＝ｆxtal・inc／dto_maxによって決まる。従って、増分incと離散時間発振器またはオシロスコープ・ディジタル時間発振器５０の最大内容または最大値dto_maxとの任意の合理的な比率を実現することができる。
【０２１６】
増分incをクロック毎に変化させれば、高分解能にする「ディザ」も可能である。仮想クロックグリッドの周波数が可能な最小ジッタを決める。
【０２１７】
以上で例示したように、次のものの異なる実現を示してきた：
時間−ディジタル変換器２０（図８、９参照：サンプル−ホールド段なしの第１具体例）または２０’（図１０、１１、１２参照：サンプル−ホールド段ssありの第２具体例）；
フィルタ４０（図２参照：比例（Ｐ）制御を有する第１具体例）または４０’（比例積分（ＰＩ）制御を有する第２具体例）；
ディジタルランプ発振器または離散時間発振器５０（図４、５参照：フライバック値または最大内容または最大値dto_maxの制御なしの第１具体例；図２０も参照：パイプライン化なし、加算器ユニットの分割なしの具体例；図２１も参照：パイプライン化あり、加算器ユニットの分割なしの具体例；図２２も参照：パイプライン化なし、加算器ユニット５０２、５０４の分割ありの具体例；）または５０’（図６、７参照：フライバック値または最大内容または最大値dto_maxの制御ありの第２具体例）；及び／または、
ディジタル−時間変換器６０、６２（図１３、１４参照：サンプル−ホールド段なしの第１具体例）または６０’、６２’（図１５、１６参照：サンプル−ホールド段ありの第２具体例）；
の異なる実現を示してきた。このことは、回路ＴＤＣ２０または２０’、及びＤＴＣ６０、６２または６０’、６２’の原理は、異なるタイミング制約を有する異なる方法で実現することができることを示している。
【０２１８】
同じソース（信号源）から異なる出力信号を、アナログクロック乗算器位相ロックループを用いずに、より少ない追加的労力で導出する多くの自由度も存在する。
【０２１９】
１００ 回路装置、特にサブクロックまたはサブピクセルの正確な位相測定兼位相発生回路
１０ 位相測定ユニット
２０ 位相測定ユニット１０の時間−ディジタル変換器ユニット
２０’ サンプル−ホールド段を有する時間−ディジタル変換器ユニット
２２ａ 時間−ディジタル変換器ユニット２０の第１シフトレジスタユニット、特に第１シフトレジスタ・チェーン
２２ａ’ 時間−ディジタル変換器ユニット２０’の第１シフトレジスタユニット、特に第１シフトレジスタ・チェーン
２２ｂ 時間−ディジタル変換器ユニット２０の第２シフトレジスタユニット、特に第２シフトレジスタ・チェーン
２２ｂ’ 時間−ディジタル変換器ユニット２０’の第２シフトレジスタユニット、特に第２シフトレジスタ・チェーン
２２ｃ 時間−ディジタル変換器ユニット２０の第３シフトレジスタユニット、特に第１シフトレジスタ・チェーン
２２ｃ’ 時間−ディジタル変換器ユニット２０’の第３シフトレジスタユニット、特に第３シフトレジスタ・チェーン
２４ 時間−ディジタル変換器ユニット２０、２０’のデコーダユニット、特にタリーデコーダユニット
２６ 時間−ディジタル変換器ユニット２０の立上りエッジ検出器ユニット
３０ 位相測定ユニット１０の位相検出器ユニット
４０ 比例（Ｐ）制御を有するフィルタユニット、特にループフィルタユニット
４０’ 比例積分（ＰＩ）制御を有するフィルタユニット、特にループフィルタユニット
４０ｉ’ ループフィルタユニット４０’の積分経路
４０ｐ’ ループフィルタユニット４０’の比例経路
４２ ループフィルタユニット４０の比例要素
４２’ ループフィルタユニット４０’の比例要素
４２ｏ’ 比例経路４０ｐ’、特に比例要素４２’の出力信号
４４’ループフィルタユニット４０’の積分要素
４４ｏ’ 積分要素４４’の出力信号
４６ｏ’ 積分器モジュール４６’、４８ｂ’の遅延要素、特にフィードバック遅延要素
４８ａ’ 特に、比例経路４０ｐ’の出力信号４２ｏ’を積分経路４０ｉ’の出力信号４６ｏ’に加算するための第１加算器ユニット
４８ｂ’ 特に、積分要素４４’の出力信号４４ｏ’を積分経路４０ｉ’の出力信号４６ｏ’に加算するための第２加算器ユニット
５０ ディジタルランプ発振器または離散時間発振器、特にオシロスコープ・ディジタルランプ発振器ユニットまたはオシロスコープ離散時間発振器ユニット
５０’ フライバック値または最大内容（コンテント）または最大値dto_maxの制御を有する、ディジタルランプ発振器または離散時間発振器、特にオシロスコープ・ディジタルランプ発振器ユニットまたはオシロスコープ離散時間発振器ユニット
５０ｃ 通常のディジタルランプ発振器ユニットまたは通常の離散時間発振器ユニット
５２ ディジタルランプ発振器ユニットまたは離散時間発振器ユニット５０の加算器ユニット
５２’ ディジタルランプ発振器ユニットまたは離散時間発振器ユニット５０’の加算器ユニット
５４ ディジタルランプ発振器ユニットまたは離散時間発振器ユニット５０のレジスタユニット
５４’ ディジタルランプ発振器ユニットまたは離散時間発振器ユニット５０’のレジスタユニット
５６’ ディジタルランプ発振器ユニットまたは離散時間発振器ユニット５０’の比較器ユニット
５８’ ディジタルランプ発振器ユニットまたは離散時間発振器ユニット５０’の減算器ユニット
５０２ ディジタルランプ発振器ユニットまたは離散時間発振器ユニット５０または５０’の加算器のＬＳＢ（最下位ビット）部分
５０４ ディジタルランプ発振器ユニットまたは離散時間発振器ユニット５０または５０’の加算器のＭＳＢ（最上位ビット）部分
６０ 第１ディジタル−時間変換器ユニット
６０’ サンプル−ホールド段ssを有する第１ディジタル−時間変換器ユニット
６２ 第１ディジタル−時間変換器ユニット
６２’ サンプル−ホールド段ssを有する第１ディジタル−時間変換器ユニット
６４ａ ディジタル−時間変換器ユニット６０、６２の第１レジスタユニット、特に第１シフトレジスタ・チェーン
６４ａ’ ディジタル−時間変換器ユニット６０’、６２’の第１レジスタユニット、特に第１シフトレジスタ・チェーン
６４ｂ ディジタル−時間変換器ユニット６０、６２の第２レジスタユニット、特に第２シフトレジスタ・チェーン
６４ｂ’ ディジタル−時間変換器ユニット６０’、６２’の第２レジスタユニット、特に第２シフトレジスタ・チェーン
６４ｃ ディジタル−時間変換器ユニット６０、６２の第３レジスタユニット、特に第２シフトレジスタ・チェーン
６４ｃ’ ディジタル−時間変換器ユニット６０’、６２’の第３レジスタユニット、特に第３シフトレジスタ・チェーン
６６ ディジタル−時間変換器ユニット６０、６２の立上りエッジ検出器
６８ ディジタル−時間変換器ユニット６０、６２のＡＮＤゲート
６８’ ディジタル−時間変換器ユニット６０’、６２’のＮＡＮＤゲート
６８ａ ディジタル−時間変換器ユニット６０、６２の第１ＡＮＤゲート
６８ａ’ ディジタル−時間変換器ユニット６０’、６２’の第１ＡＮＤゲート
６８ｂ ディジタル−時間変換器ユニット６０、６２の第２ＡＮＤゲート
６８ｂ’ ディジタル−時間変換器ユニット６０’、６２’の第２ＡＮＤゲート
６８ｃ ディジタル−時間変換器ユニット６０、６２の第３ＡＮＤゲート
６８ｃ’ ディジタル−時間変換器ユニット６０’、６２’の第３ＡＮＤゲート
７０ａ 第１ＡＮＤゲート６８ａの出力信号
７０ａ’ 第１ＡＮＤゲート６８ａ’の出力信号
７０ｂ 第２ＡＮＤゲート６８ｂの出力信号
７０ｂ’ 第２ＡＮＤゲート６８ｂ’の出力信号
７０ｃ 第３ＡＮＤゲート６８ｃの出力信号
７０ｃ’ 第３ＡＮＤゲート６８ｃ’の出力信号
７２ ディジタル−時間変換器６０、６２のＯＲゲート
７２’ ディジタル−時間変換器６０’、６２’のＯＲゲート
bi サブクロック位相のビットイメージ
c1 第１の場合
c2 第２の場合
clk_out ディジタル−時間変換器６０、６２、６０’、６２’の出力信号
clk_sys 回路装置１００のシステムクロック
clk_sys_out システムクロック出力信号
delta_phi 位相検出器３０の出力
div 除算器ユニット
dto_co ディジタルランプ発振器ユニットまたは離散時間発振器ユニット５０、５０’のキャリー出力信号
dto_max ディジタルランプ発振器ユニットまたは離散時間発振器ユニット５０、５０’のフライバック値または最大内容または最大値
dto_reg レジスタユニット５４、５４’の内容または値
dto_status ディジタルランプ発振器ユニットまたは離散時間発振器ユニット５０、５０’の出力信号、特にレジスタユニット５４、５４’の状態信号
ｆ 周波数（＝１／周期Ｔ）
ｆclk クロック信号の周波数
ｆDTO ディジタルランプ発振器ユニットまたは離散時間発振器ユニット５０、５０’の周波数
fiFF 第１ラッチユニット、特に第１フリップフロップ
ha 位相測定ユニット１０、特に時間−ディジタル変換器２０の入力信号
ho1 第１出力信号、特に第１ディジタル−時間変換器６０、６０’の出力信号
ho2 第２出力信号、特に第２ディジタル−時間変換器６２、６２’の出力信号
i1 第１の実現
i2 第２の実現
inc 増分＝ループフィルタ４０、４０’の出力信号
is 入力段
Ｋi 積分要素４４’の積分係数または積分率
Ｋp 比例要素４２’の比例係数または比例率
laFF 最終ラッチユニット、特に最終フリップフロップ
lcpi ライン及びクロック位相情報
msb ディジタルランプ発振器ユニットまたは離散時間発振器ユニット５０、５０’の最上位ビット（ＭＳＢ）
ob ディジタルランプ発振器ユニットまたは離散時間発振器ユニット５０、５０’のオーバーフロービット
obLSB ディジタルランプ発振器ユニットまたは離散時間発振器ユニット５０、５０’の加算器ユニットの最下位ビット（ＬＳＢ）部分５０２のオーバーフロービット
obMSB ディジタルランプ発振器ユニットまたは離散時間発振器ユニット５０、５０’の加算器ユニットの最上位ビット（ＭＳＢ）部分５０２のオーバーフロービット
os 出力段
phase_word 位相ワード
phiclk クロック信号の位相
phi_a 第１クロックサイクルまたは第１クロック位相
phi_b 第２クロックサイクルまたは第２クロック位相
phi_c 第３クロックサイクルまたは第３クロック位相
re システムクロックclk_sysの立上りエッジ
rs1 第１リサンプル段または第１リサンプリング段
rs2 第２リサンプル段または第２リサンプリング段
rs3 第３リサンプル段または第３リサンプリング段
s1 第１段
s2 第２段
s3 第３段
s4 第４段
s5 第５段
s6 第６段
sample_a 第１サンプル信号
sample_b 第２サンプル信号
sample_c 第３サンプル信号
shs サンプル−ホールド段
sp サンプリング点
ss シフト段
t 時刻
Ｔ 周期（＝１／周波数ｆ）
tdc_out 時間−ディジタル変換器２０の出力信号または出力値
vad 非常に正確な設計
【図面の簡単な説明】
【０２２０】
【図１】本発明の方法により動作する、本発明によるディジタル位相ロックループ構造の実施例の概略図である。
【図２】図１のディジタル位相ロックループ構造に含まれるループフィルタユニットの第１具体例を示す概略図であり、比例（Ｐ）制御を具えている。
【図３】図１のディジタル位相ロックループ構造に含まれるループフィルタユニットの第２具体例を示す概略図であり、比例積分（ＰＩ）制御を具えている。
【図４】図１のディジタル位相ロックループ構造に含まれるディジタルランプ発振器ユニットまたは離散時間発振器ユニットの第１具体例の概略図である。
【図５】図４のディジタルランプ発振器ユニットまたは離散時間発振器ユニット機能的ＤＴＯ原理を二次元の図式表現（時刻ｔの関数としての、離散時間発振器ユニットのレジスタユニットの特性、特に増加）で概略的に示す図である。
【図６】図１のディジタル位相ロックループ構造に含まれるディジタルランプ発振器ユニットまたは離散時間発振器ユニットの第２具体例の概略図である。
【図７】図６のディジタルランプ発振器ユニットまたは離散時間発振器ユニット機能的ＤＴＯ原理を二次元グラフィック表現（時刻ｔの関数としての、離散時間発振器ユニットのレジスタユニットの特性、特に増加）で概略的に示す図である。
【図８】図１のディジタル位相ロックループ構造に含まれる時間−ディジタル変換器ユニットの第１具体例の概略図である。
【図９】図８の時間−ディジタル変換器ユニットの機能原理を二次元グラフィック表現で概略的に示す図である。
【図１０】図１のディジタル位相ロックループ構造に含まれる時間−ディジタル変換器ユニットの第２具体例の概略図である。
【図１１】図１０の時間−ディジタル変換器ユニットの機能原理を二次元グラフィック表現（時刻ｔの関数としてのタイミング図）で概略的に示す図である。
【図１２】図１０の時間−ディジタル変換器ユニットにおけるサンプル信号の発生の機能原理を二次元グラフィック表現（時刻ｔの関数としてのタイミング図）で概略的に示す図である。
【図１３】図１のディジタル位相ロックループ構造に含まれるディジタル−時間変換器ユニットの第１具体例の概略図である。
【図１４】図１３のディジタル−時間変換器ユニットの機能原理を二次元グラフィック表現（時刻ｔの関数としてのタイミング図）で概略的に示す図である。
【図１５】図１のディジタル位相ロックループ構造に含まれるディジタル−時間変換器ユニットの第２具体例の概略図である。
【図１６】図１５のディジタル−時間変換器ユニットの機能原理を二次元グラフィック表現（時刻ｔの関数としてのタイミング図）で概略的に示す図である。
【図１７】図１のディジタル位相ロックループ構造に含まれるディジタル−時間変換器ユニットの出力部第１具体例の概略図である。
【図１８】図１のディジタル位相ロックループ構造に含まれるディジタル−時間変換器ユニットの出力部第２具体例の概略図である。
【図１９】図１７、１８のディジタル−時間変換器ユニットの機能原理を二次元グラフィック表現（時刻ｔの関数としてのタイミング図）で概略的に示す図である。
【図２０】図１のディジタル位相ロックループ構造に含まれるオシロスコープ・ディジタルランプ発振器ユニットまたはオシロスコープ・離散時間発振器ユニットの第１具体例の概略図である。
【図２１】図１のディジタル位相ロックループ構造に含まれるオシロスコープ・ディジタルランプ発振器ユニットまたはオシロスコープ・離散時間発振器ユニットの第２具体例の概略図である。
【図２２】図１のディジタル位相ロックループ構造に含まれるオシロスコープ・ディジタルランプ発振器ユニットまたはオシロスコープ・離散時間発振器ユニットの一部の第３具体例の概略図である。
【特許請求の範囲】
【請求項１】
回路装置、特にサブクロックまたはサブピクセルの正確な位相測定及び位相発生用の位相ロックループにおいて、
特に、少なくとも１つの入力信号を供給される少なくとも１つの時間−ディジタル変換器ユニットと、前記時間−ディジタル変換器ユニットの少なくとも１つの出力信号を供給される少なくとも１つの位相検出器ユニットとを具えた少なくとも１つの位相測定ユニットと；
前記位相検出器ユニットの少なくとも１つの出力信号を供給される少なくとも１つのループフィルタユニットと；
前記ループフィルタユニットの少なくとも１つの出力信号、特に少なくとも１つの増分を供給される少なくとも１つのディジタルランプ発振器ユニットまたは離散時間発振器ユニットであって、前記ディジタルランプ発振器ユニットまたは離散時間発振器ユニットの少なくとも１つのレジスタユニットの状態信号が、前記位相検出器ユニットに入力としてフィードバックされるディジタルランプ発振器ユニットまたは離散時間発振器ユニットと；
前記ディジタルランプ発振器ユニットまたは離散時間発振器ユニットの少なくとも１つの出力信号を供給され、少なくとも１つの出力信号を発生する少なくとも１つのディジタル−時間変換器ユニットと
を具えていることを特徴とする回路装置。
【請求項２】
前記時間−ディジタル変換器ユニットが、少なくとも２つの、特に３つのシフトレジスタ・チェーンを具え、
前記シフトレジスタ・チェーンの入力に前記入力信号が供給され、
少なくとも２つ、特に３つのクロックサイクルまたはクロック位相が前記シフトレジスタ・チェーンに供給され、
少なくとも１つのラッチユニット、特に少なくとも１つのフリップフロップユニットが位相測定用に前記シフトレジスタ・チェーンに設けられ、前記ラッチユニットの数は、前記クロックサイクルまたはクロック位相と前記回路装置のシステムクロックとの周波数比に関係し、
前記シフトレジスタ・チェーンの少なくとも１つの出力が、前記クロックサイクルまたはクロック位相の少なくとも１つでリサンプリングされて、前記回路装置において余裕あるタイミングを有し、及び／または、
前記時間−ディジタル変換器ユニットの出力が、生成された温度計コードを例えば少なくとも１つのルックアップテーブルによってバイナリ数に変換するための少なくとも１つのデコーダユニット、特に少なくとも１つのタリーデコーダユニットを具えている
ことを特徴とする請求項１に記載の回路装置。
【請求項３】
前記時間−ディジタル変換器ユニットが追加的に、少なくとも１つのサンプル−ホールド段を具え、
前記サンプル−ホールド段は、少なくとも１つのシフト段と少なくとも１つの出力段との間に設けられ、すべてのクロック領域間の安全な区分を保証し、
前記サンプル−ホールド段の出力は、システムクロック出力信号の１周期中に一定のままである
ことを特徴とする請求項１または２に記載の回路装置。
【請求項４】
前記ディジタル−時間変換器ユニットが、少なくとも２つ、特に３つのシフトレジスタ・チェーンを具え、
少なくとも２つ、特に３つのクロックサイクルまたはクロック位相が前記シフトレジスタ・チェーンに供給され、
少なくとも１つのラッチユニット、特に少なくとも１つのフリップフロップユニットが前記シフトレジスタ・チェーンに設けられ、各前記シフトレジスタ・チェーン内の前記少なくとも１つのラッチユニットの第１ラッチユニットが異なるクロック領域によってトリガされて、前記ディジタル−時間変換器ユニットにも供給される少なくとも１つの位相ワードを前記システムクロックの領域から位相領域に変換し、
前記クロックサイクルまたは前記クロック位相が、前記システムクロックの間隔を副間隔に分割し、前記副間隔の数は、前記クロックサイクルまたはクロック位相の数、及び前記システムクロックと副相との周波数関係に依存し、
前記位相ワードは、少なくとも１つのルックアップテーブル、前記ディジタルランプ発振器または離散時間発振器、または少なくとも１つの特定パターンを計算及び／または記憶することのできる少なくとも１つのメモリーユニットから導出可能であり、
前記位相ワードは、前記システムクロックのクロックサイクル毎に生成され、１つの前記クロックサイクルまたはクロック位相において、関連する前記シフトレジスタ・チェーンにロードされ、及び／または、
前記システムクロックに少なくとも１つの立上りエッジ検出器ユニットを適用し、前記立上りエッジ検出器ユニットの出力信号は少なくとも１つのＡＮＤゲートユニットに供給され、前記ＡＮＤゲートユニットの出力信号が前記シフトレジスタ・チェーン内の第１レジスタユニットに供給される
ことを特徴とする請求項１〜３の少なくとも１つに記載の回路装置。
【請求項５】
前記ディジタル−時間変換器ユニットにおいてリサンプリングを行い、ワード、特に位相ワードが適正なサブクロック位相において利用可能であることを保証してタイミング違反を回避し、及び／または、
前記ディジタル−時間変換器ユニットが追加的に、少なくとも１つのサンプル−ホールド段を具え、
前記サンプル−ホールド段は、少なくとも１つの入力段と少なくとも１つの出力段との間に設けられ、
前記入力段は、前記ディジタルランプ発振器ユニットまたは離散時間発振器ユニットからデータを取得し、前記システムクロック出力信号の少なくとも１周期中に前記データを安定に保ち、前記システムクロック出力信号の前記少なくとも１周期中に、前記データを前記シフト段に安全にロードすることができる
ことを特徴とする請求項１〜４の少なくとも１つに記載の回路装置。
【請求項６】
前記ディジタルランプ発振器ユニットまたは離散時間発振器ユニットが、少なくとも１つの増分を、前記ループフィルタユニットまたは他のソースから受信し、例えばクロックシンセサイザの場合には、前記増分は仮想クロックの周波数レベルに関係し、
前記ディジタルランプ発振器ユニットまたは離散時間発振器ユニットは、前記サブクロック位相のビットイメージを、前記レジスタユニットの最終状態信号で、前記ディジタル−時間変換器ユニットの入力として計算するように設計され、前記ビットイメージは、前記ディジタル−時間変換器ユニット内の段の数の倍数、特に前記クロックサイクルまたはクロック位相の倍数、または前記システムクロックの倍数であるクロック周波数を有する仮想クロックグリッドに関係する出力信号のレベルを表現し、
少なくとも１つの第１の加算器ユニットの後の状態は、前記システムクロックの最終アクティブエッジ後の位相１の仮想クロックサイクルの状態を表現し、
少なくとも１つの第２の加算器ユニットの後の状態は、前記システムクロックの最終アクティブエッジ後の位相２の仮想クロックサイクルの状態を表現し、
少なくとも１つの最後から２番目の加算器ユニットの後の状態は、前記システムクロックの次のアクティブエッジ前の前記位相１の仮想クロックサイクルの状態を表現し、
前記加算器ユニットのオーバーフロービット及び／または最上位ビットは、
前記システムクロックの少なくとも１つのエッジにおける、仮想クロックグリッドレベル上の前記出力信号のレベルを表現し、
前記少なくとも１つのレジスタユニット上で収集され、
前記ディジタル−時間変換器ユニットに供給される
ことを特徴とする請求項１〜５の少なくとも１つに記載の回路装置。
【請求項７】
前記ディジタルランプ発振器ユニットまたは離散時間発振器ユニット内の、特に各段の間に、追加的なパイプライン化の段が導入され、
前記パイプライン化の段内のすべてのラッチユニットが前記システムクロックでクロック動作し、
前記増分は、各前記加算器ユニット間の少なくとも１つの追加的ラッチユニット、特に少なくとも１つの追加的フリップフロップユニットで遅延されて、前記ラッチユニットによる前記ビットイメージの計算が最終段において継続される間に、前記各段を通って伝搬する新たな増分が作成され、
前記オーバーフロービット及び／または前記最上位ビットは前記ラッチユニット内で収集され、生成されるオーバーフロービット及び／または生成される最上位ビットが段毎に増加することにより、前記収集されるオーバーフロービット及び／または最上位ビットの数も段毎に増加し、
前記追加的なパイプライン化の段による、前記位相ワードに対する前記出力信号の少なくとも１つの位相シフトは、前記出力信号の少なくとも１つの一定のレイテンシにより前記位相ワードを訂正し、前記ループフィルタユニットに供給される前記位相ワードに少なくとも１つの定数を加算するか、または前記位相ワードから前記少なくとも１つの定数を減算するか、あるいは、前記ディジタルランプ発振器ユニットまたは離散時間発振器ユニットのオシロスコープ部分に使用される前記レジスタユニットの状態信号から少なくとも１つの定数を減算するか、または前記レジスタユニットの状態信号に前記少なくとも１つの定数を加算することによって補償することができ、及び／または、
前記ディジタルランプ発振器ユニットまたは離散時間発振器ユニット、特に前記ディジタルランプ発振器ユニットまたは離散時間発振器ユニットのオシロスコープ部分を、２つの部分に、特に、異なるオーバーフローを有する少なくとも１つの最下位ビット部分と少なくとも１つの最上位ビット部分とに分割して、前記ディジタル−時間変換器の出力信号の周波数間に合理的な比率を与えることによって、少なくとも２つの異なるクロック信号が同じディジタルランプ発振器ユニットまたは離散時間発振器ユニットから導出可能である
ことを特徴とする請求項１〜７の少なくとも１つに記載の回路装置。
【請求項８】
サブクロックまたはサブピクセルの正確な位相測定及び位相発生のための方法、特に入力基準信号に依存するか、または依存しないクロック信号を発生する方法において、
少なくとも１つのループフィルタユニットの出力周波数を、前記ループフィルタユニットの少なくとも１つの出力信号、特に少なくとも１つの増分と、少なくとも１つのディジタルランプ発振器または離散時間発振器の最大内容または最大値との合理的な比率によって決定し、特に、ディジタル−時間変換器ユニットの出力信号が前記サブクロックの約１サブクロック間隔分の持続時間を有する場合には、前記サブクロックの周波数の半分のオーダーである最大出力周波数によって決定することを特徴とするサブクロックまたはサブピクセルの正確な位相測定及び位相発生方法。
【請求項９】
前記クロック信号を、少なくとも１つの入力信号から導出し、
前記時間−ディジタル変換器ユニットの後方にクロック乗算器位相ロックループを設けず、
前記ディジタルランプ発振器ユニットまたは離散時間発振器ユニットとディジタル−時間変換器ユニットとの間には、アナログ遅延線も信号除算器ユニットも設けず、ディジタル環境におけるノイズ及び接地バウンスの影響を受け易いアナログ回路をより少なくする
ことを特徴とする請求項８に記載の方法。
【請求項１０】
サブクロック及び／またはサブピクセルの正確な位相測定及び位相発生、特に、ディジタルのクロック合成及び／または完全にディジタルの基準信号の発生、例えば少なくとも１つのディジタルビデオプロセッサユニットの表示部用のライン同期信号のような基準信号の発生に使用される、請求項１〜７の少なくとも１つに記載の少なくとも１つの回路装置、及び／または請求項８または９に記載の方法。
【請求項１】
回路装置、特にサブクロックまたはサブピクセルの正確な位相測定及び位相発生用の位相ロックループにおいて、
特に、少なくとも１つの入力信号を供給される少なくとも１つの時間−ディジタル変換器ユニットと、前記時間−ディジタル変換器ユニットの少なくとも１つの出力信号を供給される少なくとも１つの位相検出器ユニットとを具えた少なくとも１つの位相測定ユニットと；
前記位相検出器ユニットの少なくとも１つの出力信号を供給される少なくとも１つのループフィルタユニットと；
前記ループフィルタユニットの少なくとも１つの出力信号、特に少なくとも１つの増分を供給される少なくとも１つのディジタルランプ発振器ユニットまたは離散時間発振器ユニットであって、前記ディジタルランプ発振器ユニットまたは離散時間発振器ユニットの少なくとも１つのレジスタユニットの状態信号が、前記位相検出器ユニットに入力としてフィードバックされるディジタルランプ発振器ユニットまたは離散時間発振器ユニットと；
前記ディジタルランプ発振器ユニットまたは離散時間発振器ユニットの少なくとも１つの出力信号を供給され、少なくとも１つの出力信号を発生する少なくとも１つのディジタル−時間変換器ユニットと
を具えていることを特徴とする回路装置。
【請求項２】
前記時間−ディジタル変換器ユニットが、少なくとも２つの、特に３つのシフトレジスタ・チェーンを具え、
前記シフトレジスタ・チェーンの入力に前記入力信号が供給され、
少なくとも２つ、特に３つのクロックサイクルまたはクロック位相が前記シフトレジスタ・チェーンに供給され、
少なくとも１つのラッチユニット、特に少なくとも１つのフリップフロップユニットが位相測定用に前記シフトレジスタ・チェーンに設けられ、前記ラッチユニットの数は、前記クロックサイクルまたはクロック位相と前記回路装置のシステムクロックとの周波数比に関係し、
前記シフトレジスタ・チェーンの少なくとも１つの出力が、前記クロックサイクルまたはクロック位相の少なくとも１つでリサンプリングされて、前記回路装置において余裕あるタイミングを有し、及び／または、
前記時間−ディジタル変換器ユニットの出力が、生成された温度計コードを例えば少なくとも１つのルックアップテーブルによってバイナリ数に変換するための少なくとも１つのデコーダユニット、特に少なくとも１つのタリーデコーダユニットを具えている
ことを特徴とする請求項１に記載の回路装置。
【請求項３】
前記時間−ディジタル変換器ユニットが追加的に、少なくとも１つのサンプル−ホールド段を具え、
前記サンプル−ホールド段は、少なくとも１つのシフト段と少なくとも１つの出力段との間に設けられ、すべてのクロック領域間の安全な区分を保証し、
前記サンプル−ホールド段の出力は、システムクロック出力信号の１周期中に一定のままである
ことを特徴とする請求項１または２に記載の回路装置。
【請求項４】
前記ディジタル−時間変換器ユニットが、少なくとも２つ、特に３つのシフトレジスタ・チェーンを具え、
少なくとも２つ、特に３つのクロックサイクルまたはクロック位相が前記シフトレジスタ・チェーンに供給され、
少なくとも１つのラッチユニット、特に少なくとも１つのフリップフロップユニットが前記シフトレジスタ・チェーンに設けられ、各前記シフトレジスタ・チェーン内の前記少なくとも１つのラッチユニットの第１ラッチユニットが異なるクロック領域によってトリガされて、前記ディジタル−時間変換器ユニットにも供給される少なくとも１つの位相ワードを前記システムクロックの領域から位相領域に変換し、
前記クロックサイクルまたは前記クロック位相が、前記システムクロックの間隔を副間隔に分割し、前記副間隔の数は、前記クロックサイクルまたはクロック位相の数、及び前記システムクロックと副相との周波数関係に依存し、
前記位相ワードは、少なくとも１つのルックアップテーブル、前記ディジタルランプ発振器または離散時間発振器、または少なくとも１つの特定パターンを計算及び／または記憶することのできる少なくとも１つのメモリーユニットから導出可能であり、
前記位相ワードは、前記システムクロックのクロックサイクル毎に生成され、１つの前記クロックサイクルまたはクロック位相において、関連する前記シフトレジスタ・チェーンにロードされ、及び／または、
前記システムクロックに少なくとも１つの立上りエッジ検出器ユニットを適用し、前記立上りエッジ検出器ユニットの出力信号は少なくとも１つのＡＮＤゲートユニットに供給され、前記ＡＮＤゲートユニットの出力信号が前記シフトレジスタ・チェーン内の第１レジスタユニットに供給される
ことを特徴とする請求項１〜３の少なくとも１つに記載の回路装置。
【請求項５】
前記ディジタル−時間変換器ユニットにおいてリサンプリングを行い、ワード、特に位相ワードが適正なサブクロック位相において利用可能であることを保証してタイミング違反を回避し、及び／または、
前記ディジタル−時間変換器ユニットが追加的に、少なくとも１つのサンプル−ホールド段を具え、
前記サンプル−ホールド段は、少なくとも１つの入力段と少なくとも１つの出力段との間に設けられ、
前記入力段は、前記ディジタルランプ発振器ユニットまたは離散時間発振器ユニットからデータを取得し、前記システムクロック出力信号の少なくとも１周期中に前記データを安定に保ち、前記システムクロック出力信号の前記少なくとも１周期中に、前記データを前記シフト段に安全にロードすることができる
ことを特徴とする請求項１〜４の少なくとも１つに記載の回路装置。
【請求項６】
前記ディジタルランプ発振器ユニットまたは離散時間発振器ユニットが、少なくとも１つの増分を、前記ループフィルタユニットまたは他のソースから受信し、例えばクロックシンセサイザの場合には、前記増分は仮想クロックの周波数レベルに関係し、
前記ディジタルランプ発振器ユニットまたは離散時間発振器ユニットは、前記サブクロック位相のビットイメージを、前記レジスタユニットの最終状態信号で、前記ディジタル−時間変換器ユニットの入力として計算するように設計され、前記ビットイメージは、前記ディジタル−時間変換器ユニット内の段の数の倍数、特に前記クロックサイクルまたはクロック位相の倍数、または前記システムクロックの倍数であるクロック周波数を有する仮想クロックグリッドに関係する出力信号のレベルを表現し、
少なくとも１つの第１の加算器ユニットの後の状態は、前記システムクロックの最終アクティブエッジ後の位相１の仮想クロックサイクルの状態を表現し、
少なくとも１つの第２の加算器ユニットの後の状態は、前記システムクロックの最終アクティブエッジ後の位相２の仮想クロックサイクルの状態を表現し、
少なくとも１つの最後から２番目の加算器ユニットの後の状態は、前記システムクロックの次のアクティブエッジ前の前記位相１の仮想クロックサイクルの状態を表現し、
前記加算器ユニットのオーバーフロービット及び／または最上位ビットは、
前記システムクロックの少なくとも１つのエッジにおける、仮想クロックグリッドレベル上の前記出力信号のレベルを表現し、
前記少なくとも１つのレジスタユニット上で収集され、
前記ディジタル−時間変換器ユニットに供給される
ことを特徴とする請求項１〜５の少なくとも１つに記載の回路装置。
【請求項７】
前記ディジタルランプ発振器ユニットまたは離散時間発振器ユニット内の、特に各段の間に、追加的なパイプライン化の段が導入され、
前記パイプライン化の段内のすべてのラッチユニットが前記システムクロックでクロック動作し、
前記増分は、各前記加算器ユニット間の少なくとも１つの追加的ラッチユニット、特に少なくとも１つの追加的フリップフロップユニットで遅延されて、前記ラッチユニットによる前記ビットイメージの計算が最終段において継続される間に、前記各段を通って伝搬する新たな増分が作成され、
前記オーバーフロービット及び／または前記最上位ビットは前記ラッチユニット内で収集され、生成されるオーバーフロービット及び／または生成される最上位ビットが段毎に増加することにより、前記収集されるオーバーフロービット及び／または最上位ビットの数も段毎に増加し、
前記追加的なパイプライン化の段による、前記位相ワードに対する前記出力信号の少なくとも１つの位相シフトは、前記出力信号の少なくとも１つの一定のレイテンシにより前記位相ワードを訂正し、前記ループフィルタユニットに供給される前記位相ワードに少なくとも１つの定数を加算するか、または前記位相ワードから前記少なくとも１つの定数を減算するか、あるいは、前記ディジタルランプ発振器ユニットまたは離散時間発振器ユニットのオシロスコープ部分に使用される前記レジスタユニットの状態信号から少なくとも１つの定数を減算するか、または前記レジスタユニットの状態信号に前記少なくとも１つの定数を加算することによって補償することができ、及び／または、
前記ディジタルランプ発振器ユニットまたは離散時間発振器ユニット、特に前記ディジタルランプ発振器ユニットまたは離散時間発振器ユニットのオシロスコープ部分を、２つの部分に、特に、異なるオーバーフローを有する少なくとも１つの最下位ビット部分と少なくとも１つの最上位ビット部分とに分割して、前記ディジタル−時間変換器の出力信号の周波数間に合理的な比率を与えることによって、少なくとも２つの異なるクロック信号が同じディジタルランプ発振器ユニットまたは離散時間発振器ユニットから導出可能である
ことを特徴とする請求項１〜７の少なくとも１つに記載の回路装置。
【請求項８】
サブクロックまたはサブピクセルの正確な位相測定及び位相発生のための方法、特に入力基準信号に依存するか、または依存しないクロック信号を発生する方法において、
少なくとも１つのループフィルタユニットの出力周波数を、前記ループフィルタユニットの少なくとも１つの出力信号、特に少なくとも１つの増分と、少なくとも１つのディジタルランプ発振器または離散時間発振器の最大内容または最大値との合理的な比率によって決定し、特に、ディジタル−時間変換器ユニットの出力信号が前記サブクロックの約１サブクロック間隔分の持続時間を有する場合には、前記サブクロックの周波数の半分のオーダーである最大出力周波数によって決定することを特徴とするサブクロックまたはサブピクセルの正確な位相測定及び位相発生方法。
【請求項９】
前記クロック信号を、少なくとも１つの入力信号から導出し、
前記時間−ディジタル変換器ユニットの後方にクロック乗算器位相ロックループを設けず、
前記ディジタルランプ発振器ユニットまたは離散時間発振器ユニットとディジタル−時間変換器ユニットとの間には、アナログ遅延線も信号除算器ユニットも設けず、ディジタル環境におけるノイズ及び接地バウンスの影響を受け易いアナログ回路をより少なくする
ことを特徴とする請求項８に記載の方法。
【請求項１０】
サブクロック及び／またはサブピクセルの正確な位相測定及び位相発生、特に、ディジタルのクロック合成及び／または完全にディジタルの基準信号の発生、例えば少なくとも１つのディジタルビデオプロセッサユニットの表示部用のライン同期信号のような基準信号の発生に使用される、請求項１〜７の少なくとも１つに記載の少なくとも１つの回路装置、及び／または請求項８または９に記載の方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公表番号】特表２００８−５３７４２５（Ｐ２００８−５３７４２５Ａ）
【公表日】平成２０年９月１１日（２００８．９．１１）
【国際特許分類】
【出願番号】特願２００８−５０７２２８（Ｐ２００８−５０７２２８）
【出願日】平成１８年４月１３日（２００６．４．１３）
【国際出願番号】ＰＣＴ／ＩＢ２００６／０５１１５６
【国際公開番号】ＷＯ２００６／１１１８９９
【国際公開日】平成１８年１０月２６日（２００６．１０．２６）
【出願人】（５０７２１９４９１）エヌエックスピー ビー ヴィ (657)
【Ｆターム（参考）】
【公表日】平成２０年９月１１日（２００８．９．１１）
【国際特許分類】
【出願日】平成１８年４月１３日（２００６．４．１３）
【国際出願番号】ＰＣＴ／ＩＢ２００６／０５１１５６
【国際公開番号】ＷＯ２００６／１１１８９９
【国際公開日】平成１８年１０月２６日（２００６．１０．２６）
【出願人】（５０７２１９４９１）エヌエックスピー ビー ヴィ (657)
【Ｆターム（参考）】
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