パルス位相差符号化回路
【課題】入力される電圧信号のレベルが回路の動作電源電圧より上昇した場合でも、正確な符号化動作を行うことができるパルス位相差符号化回路を提供する。
【解決手段】Ａ／Ｄ変換回路１１を構成するパルス位相差符号化回路１３において、カウンタ２のカウント値をデータラッチ回路４にラッチさせるタイミング信号を生成するため、符号化周期信号ＰＢに所定の遅延時間Ｔ12を付与する遅延回路１２を、電圧入力端子に与えられる電圧信号Ｖinのレベルが上昇するのに応じて遅延時間が短縮されるように構成する。具体的には、遅延回路１２を、リングディレイライン１を構成するＮＯＴゲートと同じＮＯＴゲートを、リングディレイライン１を構成する直列段数の１／２となる段数で直列接続して構成し、それらのＮＯＴゲートを、Ａ／Ｄ変換対象となる入力電圧Ｖinを電源として動作させる。
【解決手段】Ａ／Ｄ変換回路１１を構成するパルス位相差符号化回路１３において、カウンタ２のカウント値をデータラッチ回路４にラッチさせるタイミング信号を生成するため、符号化周期信号ＰＢに所定の遅延時間Ｔ12を付与する遅延回路１２を、電圧入力端子に与えられる電圧信号Ｖinのレベルが上昇するのに応じて遅延時間が短縮されるように構成する。具体的には、遅延回路１２を、リングディレイライン１を構成するＮＯＴゲートと同じＮＯＴゲートを、リングディレイライン１を構成する直列段数の１／２となる段数で直列接続して構成し、それらのＮＯＴゲートを、Ａ／Ｄ変換対象となる入力電圧Ｖinを電源として動作させる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の遅延ゲートをリング状に連結することでパルス信号を周回させるパルス周回回路を用いて構成されるパルス位相差符号化回路に関する。
【背景技術】
【０００２】
図８は、特許文献１に開示されているパルス位相差符号化回路の構成を示すものである。この回路は、パルスＰＡの立ち上がり（測定開始）時点からパルスＰＢ１の立ち上がり時点までの位相差（時間差）を２進数デジタル信号に符号化（数値化）して出力するもので、リングディレイライン（リング遅延パルス発生回路）１，カウンタ２，データラッチ回路３及び４，遅延回路５，パルスセレクタ６、エンコーダ７及びマルチプレクサ８により構成されている。
【０００３】
以上のように構成されるパルス位相差符号化回路９では、最初に、パルスＰＡを２n 段の遅延素子をリング状に連結したリングディレイライン１に入力し周回させる。リングディレイライン１は、パルスＰＡの周回数と周回位置とをカウンタ２及びパルスセレクタ６に出力する。そして、パルスＰＢ１が入力された時点で、パルスセレクタ６は、その時点での遅延素子からの入力信号をエンコーダ７に出力する。エンコーダ７により２進数信号に変換された信号は、パスルＰＡとパルスＰＢ１との位相差を表す下位ビット部ＬＢとなる。
【０００４】
カウンタ２は、リングディレイライン１より出力されるパルスエッジをカウントし、そのカウンタ出力データＣＯ（ｎビット：ｎ＝正の整数）を２つのデータラッチ回路３，４に出力する。データラッチ回路３には、パルスＰＢ１が直接ラッチタイミング信号として入力され、データラッチ回路４には、パルスＰＢ１に遅延回路５を介して遅延時間Ｔ12を付与したパルスＰＢ２がラッチタイミング信号として入力される。
パルスＰＢ１が入力されたときのデータラッチ回路３の出力データＣＯを周回数データＤ１とし、パルスＰＢ２が入力されたときのデータラッチ回路４の出力データを周回数データＤ２とする。そして、エンコーダ７より出力されるパルス位相差データ下位ビット部ＬＢのＭＳＢ（最上位ビット）が「０」であれば、マルチプレクサ８により、周回数データＤ２が選択され、上記ＭＳＢが「１」であればマルチプレクサ８により周回数データＤ１が選択されて、パルス位相差データの上位ビット部ＨＢとなる。
【０００５】
リングディレイライン１は、例えば、２入力のＮＡＮＤゲートが２個と（２n −２）個のＮＯＴゲート（ここでは３０個とする）とが直列に連結されており、合わせて２５（＝３２）段になっている。各インバータは、次段のインバータとパルスセレクタ６に出力するように連結され、最終段のインバータ出力は、上記ＮＡＮＤ素子に入力される。ＮＡＮＤ素子のもう１つの入力は、パルスＰＡである。
以上のように構成されるパルス位相差符号化回路９によれば、マルチプレクサ８により、周回数データＤ１，Ｄ２を選択することにより、カウンタ出力データＣＯが常に確定している期間にラッチされた周回数データを得ることが可能となる（図９参照）。
【０００６】
ここで、パルス位相差符号化回路９を所期通りに動作させるための条件として、遅延回路５により付与される遅延時間Ｔ12は、カウンタ出力データＣＯが不定状態である時間をＴF，周回数パルスがリングディレイライン１内を周回する際、ＮＡＮＤゲートから（２n-1 −１）段目のインバータ素子、即ち３１段目のＮＯＴゲートを通過するまでの時間をＴRGH とすると、
ＴF ＜Ｔ12＜ＴRGH ・・・（１）
となる。
【０００７】
そして、パルス位相差符号化回路９を利用することで、Ａ／Ｄ変換回路を構成することができる。即ち、リングディレイライン１を構成するインバータゲートやＮＡＮＤゲートは、供給される電源電圧Ｖinに応じてゲート遅延時間が変動する。従って、符号化周期信号であるパルスＰＢ１の出力間隔が一定である場合、上位データ部ＨＢ，下位データ部ＬＢの値は、リングディレイライン１に供給される電源電圧Ｖinに応じて変化するため、上記データ値は入力電圧ＶinのＡ／Ｄ変換値に応じたものとなる。
この場合、パルスＰＡをハイレベルにしてリングディレイライン１を連続的に動作させている間にパルスＰＢ１を一定周期Ｔで変化させるようにすると、連続する２回でラッチされたデータ値（ＨＢ＋ＬＢ）の差分が、入力電圧Ｖinを期間ＴにおいてＡ／Ｄ変換した結果を示すことになる。斯様な構成のＡ／Ｄ変換回路は、例えば特許文献２などに開示されている。
【特許文献１】特開平６−２８３９８４号公報
【特許文献２】特開２００５−２２９２６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、パルス位相差符号化回路９を用いたＡ／Ｄ変換回路には、以下のような問題が存在する。パルス位相差符号化回路９が、例えば制御用電源Ｖccが供給されることにより動作している場合、Ａ／Ｄ変換対象となる入力電圧Ｖinが電源電圧Ｖccを上回ったとすると、それに応じてリングディレイライン１におけるパルス周回時間が短くなる。すると、カウンタ２におけるカウント値の遷移時間も短くなるため、遅延回路５により付与される遅延時間Ｔ12が相対的に長くなる。その結果、（１）式の関係が成り立たなくなり、データラッチ回路４により不安定なカウント値がラッチされてしまう。
【０００９】
本発明は上記事情に鑑みてなされたものであり、その目的は、入力される電圧信号のレベルが回路の動作電源電圧より上昇した場合でも、正確な符号化動作を行うことができるパルス位相差符号化回路を提供することにある。
【課題を解決するための手段】
【００１０】
請求項１記載のパルス位相差符号化回路によれば、パルス信号の周回回数を計時するカウンタのカウント値を第２データラッチ回路にラッチさせるタイミング信号を生成するため、符号化周期信号に所定の遅延時間を付与する遅延回路を、電圧入力端子に与えられる電圧信号のレベルが上昇するのに応じて遅延時間が短縮されるように構成する。即ち、パルス周回回路を構成する遅延ゲートを信号が通過する際の遅延時間は、電源電圧が上昇するのに応じて短くなる。従って、それに応じて遅延回路により付与される遅延時間も短くなるようにすれば、カウント値が遷移する時間に対する遅延時間の割合が常に同等になるので、第２データラッチ回路に、常にカウントデータが安定している期間でラッチさせることができる。
【００１１】
請求項２記載のパルス位相差符号化回路によれば、遅延回路を、パルス周回回路を構成する遅延ゲートと同一の遅延ゲートを直列接続して構成し、それらの遅延ゲートを、電圧入力端子に与えられる電圧信号を電源として動作させる。斯様に構成すれば、遅延回路によって付与される遅延時間は、電圧入力端子に与えられる電圧信号のレベル変化に連動して変化するので、カウント値が遷移する時間に対する遅延時間の割合を常に一定とすることができる。
【００１２】
請求項３記載のパルス位相差符号化回路によれば、遅延回路において遅延ゲートを直列接続する段数を、パルス周回回路を構成する遅延ゲートの段数の１／２とする。斯様に構成すれば、遅延回路によって付与される遅延時間は、パルス周回回路におけるパルス周回周期の１／２に設定されるので、第２データラッチ回路に、カウントデータがより確実に安定している期間でラッチさせることができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明のパルス位相差符号化回路をＡ／Ｄ変換回路に適用した場合の一実施例について図１乃至図７を参照して説明する。尚、図８と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。本実施例のＡ／Ｄ変換回路１１は、図８に示すパルス位相差符号化回路９より、遅延回路５を遅延回路１２に置き換えたパルス位相差符号化回路１３を用いて構成されている。上記の遅延回路１２は、電圧入力端子に与えられるＡ／Ｄ変換対象電圧Ｖinが電源として供給され動作するようになっている。
そして、パルス位相差符号化回路１３の出力側には、２個のラッチ回路（Ｄ−ＦＦ）１４，１５が直列に接続されている。データラッチ回路１４，１５によってラッチされたデータＤ１，Ｄ２は減算回路１６に出力されており、減算（Ｄ２−Ｄ１）が行われる。そして、減算回路１６の減算結果ＴＤは、データラッチ回路（Ｄ−ＦＦ）１７によりラッチされるようになっている。
【００１４】
図２は、リングディレイライン１の具体的構成を示すものである。リングディレイライン１は、２個のＮＡＮＤゲート１ａと、３０個のＮＯＴゲート１ｂとをリング状に接続して構成されている。初段に配置されるＮＡＮＤゲート１ａ（１）の一方の入力端子には、最終段のＮＯＴゲート１ｂの出力端子が接続されており、他方の入力端子にはパルスＰＡが与えられている。
また、もう１つのＮＡＮＤゲート１ａ（２４）は、初段のＮＡＮＤゲート１ａから数えて２４段目に配置されており、その他方の入力端子は、１０段目のＮＯＴゲート１ｂ（１０）の出力端子に接続されている。ＮＡＮＤゲート１ａ（２４）は、リングディレイライン１により生成出力されるパルス波形のデューティを５０％に設定するために配置されている。
【００１５】
図３は、遅延回路１２の内部構成を示すものである。遅延回路１２は、リングディレイライン１を構成するＮＯＴゲート１ｂと同一の、即ちゲート遅延時間が等しいＮＯＴゲート１ｂを１６段直列に接続して構成されている。そして、図４は遅延回路１２によって付与される遅延時間を示すが、リングディレイライン１により生成出力されるパルスの周期をＴRGとすると、上記の遅延時間は、その１／２となるＴRG／２となる。
【００１６】
ここで、一例として、ＮＡＮＤゲート１ａ又はＮＯＴゲート１ｂを２個直列に接続した場合のゲート遅延時間を２００ｐｓ（但し、入力電圧Ｖinが所定値である場合の標準値）とすると、パルス周期ＴRGは、
ＴRG＝２００（ｐｓ）×１６＝３．２（ｎｓ）
となる（周波数は３１２．５ＭＨｚ）。従って、遅延回路１２によって付与される遅延時間Ｔ12は、１．６ｎｓとなる。また、符号化周期信号ＰＢ（図９のＰＢ１）の周波数は、例えば４０ＭＨｚ程度に設定される。
そして、例えばＡ／Ｄ変換回路１１の動作電源電圧Ｖccは、遅延回路１２を除いて３．３Ｖである場合に、入力電圧Ｖinについては５Ｖまでが変換対象として設定されているものとする。
【００１７】
次に、本実施例の作用について図５乃至図７も参照して説明する。図５は、Ｖin≦Ｖccの関係を満たす場合におけるデータラッチ回路３，４のラッチタイミングを示すチャートであり、従来構成について示した図９のタイミングチャートと同様のケースを示す。（ａ）はリングディレイライン１内におけるパルス位置であり、（ｂ）はカウンタ２のカウント値である。そして、（ｃ）〜（ｆ）は、（ａ）のパルス位置が夫々「０」、「７」、「８」、「Ｆ」となる場合における、データラッチ回路３，４のデータラッチタイミングを示している。
【００１８】
（ｃ）のパルス位置が「０」の場合は、エンコーダ７のＭＳＢは「０」であるから、（ｂ）のカウント値はデータラッチ回路４側でラッチされたものが選択される。この時、ラッチ回路１４に出力されるデータ値は「１０（ＨＥＸ）」となる。（ｄ）のパルス位置が「７」の場合も同様であり、（ｂ）のカウント値はデータラッチ回路４側でラッチされたものが選択されるので、ラッチ回路１４に出力されるデータ値は「１７（ＨＥＸ）」となる。
【００１９】
（ｅ）のパルス位置が「８」の場合は、エンコーダ７のＭＳＢは「１」であるから、（ｂ）のカウント値はデータラッチ回路３側でラッチされたものが選択され、ラッチ回路１４に出力されるデータ値は「１８（ＨＥＸ）」、（ｆ）のパルス位置が「Ｆ」の場合も同様に（ｂ）のカウント値はデータラッチ回路３側でラッチされたものが選択され、ラッチ回路１４に出力されるデータ値は「１Ｆ（ＨＥＸ）」となる。上記のケースは、従来構成のパルス位相差符号化回路９を用いたＡ／Ｄ変換回路においても、遅延回路５で付与される遅延時間は想定通りであって問題がないため、カウント値は何れも安定した状態でラッチされる。
【００２０】
これに対して、図７は、従来構成のＡ／Ｄ変換回路において、Ｖin＞＞Ｖccとなった場合を示す。これらのケースでは、入力電圧Ｖinが従来の想定範囲よりも高いため、リングディレイライン１において生成されるパルス周期が速くなる結果、遅延回路５により付与される遅延時間が相対的に遅くなってしまう。
従って、（ｃ），（ｄ）のケースでは、データラッチ回路４側のラッチタイミングが、カウンタ２におけるカウント値が次の値に遷移する期間内、若しくはカウント値の完全に次の値に変化した段階となる。そのため、（ｃ）のケースでラッチ回路１４に出力されるデータ値は「＊０（ＨＥＸ）」（但し、「＊」は不定を示す）、（ｄ）のケースでラッチ回路１４に出力されるデータ値は「２７（ＨＥＸ）」となり、Ａ／Ｄ変換値に誤りが生じる。
【００２１】
そして、図６は、本実施例のＡ／Ｄ変換回路１１における図７相当図である。Ａ／Ｄ変換回路１１では、入力電圧Ｖinが動作電源電圧Ｖccより高くなった場合でも、遅延回路１２によって付与される遅延時間Ｔ12は常にＴRG／２となる。従って、（ｃ），（ｄ）のケースにおいても、図５と同様に、カウント値を常に安定している期間でラッチさせることができる。
【００２２】
以上のように本実施例によれば、Ａ／Ｄ変換回路１１を構成するパルス位相差符号化回路１３において、カウンタ２のカウント値をデータラッチ回路４にラッチさせるタイミング信号を生成するため、符号化周期信号ＰＢに所定の遅延時間Ｔ12を付与する遅延回路１２を、電圧入力端子に与えられる電圧信号Ｖinのレベルが上昇するのに応じて遅延時間が短縮されるように構成した。
具体的には、遅延回路１２を、リングディレイライン１を構成するＮＯＴゲート１ｂと同じＮＯＴゲート１ｂを、リングディレイライン１を構成する直列段数の１／２となる段数で直列接続して構成し、それらのＮＯＴゲート１ｂを、Ａ／Ｄ変換対象となる入力電圧Ｖinを電源として動作させるように構成した。
【００２３】
従って、遅延時間Ｔ12は入力電圧Ｖinのレベル変化に連動して変化するので、カウント値が遷移する時間に対する遅延時間Ｔ12の割合を常に一定とすることができ、データラッチ回路４に、常にカウントデータが安定している期間で当該データをラッチさせることができる。そして、遅延時間Ｔ12は、リングディレイライン１により生成されるパルス周期ＴRGの１／２に設定されるので、データラッチ回路４に、カウントデータがより確実に安定している期間で当該データをラッチさせることができる。加えて、遅延回路１２を斯様に構成する場合には、従来構成における（１）式に基づいて行うような詳細な遅延時間設定が不要となる。従って、遅延回路１２を簡単に構成することができる。
【００２４】
本発明は上記し又は図面に記載した実施例にのみ限定されるものではなく、以下のような変形が可能である。
遅延回路を構成するＮＯＴゲート１ｂの直列接続段数は、必ずしもリングディレイライン１を構成する直列段数の１／２にする必要はない。パルス位相差符号化回路の動作電源電圧と、想定される入力電圧の最大値との関係に基づいて、最適となる段数を適宜設定すれば良い。
また、遅延回路は、必ずしも遅延回路１２のように構成する必要はなく、要は電圧信号Ｖinのレベルが上昇するのに応じて遅延時間が短縮されるように構成すれば良い。
パルス周回回路を構成する遅延ゲートのゲート遅延時間や直列段数、符号化周期信号の周期なども、個別の設計に応じて適宜変更すれば良い。
Ａ／Ｄ変換回路を構成するものに限ることなく、符号化周期信号の位相差に相当するデジタルデータを利用するものであれば適用が可能である。
【図面の簡単な説明】
【００２５】
【図１】本発明のパルス位相差符号化回路をＡ／Ｄ変換回路に適用した場合の一実施例であり、Ａ／Ｄ変換回路の構成を示す図
【図２】リングディレイラインの具体的構成を示す図
【図３】遅延回路の内部構成を示す図
【図４】遅延回路によって付与される遅延時間を示す図
【図５】Ｖin≦Ｖccの関係を満たす場合におけるデータラッチ回路のラッチタイミングを示す図
【図６】Ｖin＞＞Ｖccとなった場合の図５相当図
【図７】従来構成に対応する図６相当図
【図８】従来技術を示す図１相当図
【図９】回路動作を示すタイミングチャート
【符号の説明】
【００２６】
図面中、１はリングディレイライン（パルス周回回路）、１ａはＮＡＮＤゲート（遅延ゲート）、１ｂはＮＯＴゲート（遅延ゲート）、２はカウンタ、３，４はデータラッチ回路（第１，第２データラッチ回路）、６はパルスセレクタ（周回位置検出手段）、７はエンコーダ（周回位置検出手段）、１１はＡ／Ｄ変換回路、１２は遅延回路、１３はパルス位相差符号化回路を示す。
【技術分野】
【０００１】
本発明は、複数の遅延ゲートをリング状に連結することでパルス信号を周回させるパルス周回回路を用いて構成されるパルス位相差符号化回路に関する。
【背景技術】
【０００２】
図８は、特許文献１に開示されているパルス位相差符号化回路の構成を示すものである。この回路は、パルスＰＡの立ち上がり（測定開始）時点からパルスＰＢ１の立ち上がり時点までの位相差（時間差）を２進数デジタル信号に符号化（数値化）して出力するもので、リングディレイライン（リング遅延パルス発生回路）１，カウンタ２，データラッチ回路３及び４，遅延回路５，パルスセレクタ６、エンコーダ７及びマルチプレクサ８により構成されている。
【０００３】
以上のように構成されるパルス位相差符号化回路９では、最初に、パルスＰＡを２n 段の遅延素子をリング状に連結したリングディレイライン１に入力し周回させる。リングディレイライン１は、パルスＰＡの周回数と周回位置とをカウンタ２及びパルスセレクタ６に出力する。そして、パルスＰＢ１が入力された時点で、パルスセレクタ６は、その時点での遅延素子からの入力信号をエンコーダ７に出力する。エンコーダ７により２進数信号に変換された信号は、パスルＰＡとパルスＰＢ１との位相差を表す下位ビット部ＬＢとなる。
【０００４】
カウンタ２は、リングディレイライン１より出力されるパルスエッジをカウントし、そのカウンタ出力データＣＯ（ｎビット：ｎ＝正の整数）を２つのデータラッチ回路３，４に出力する。データラッチ回路３には、パルスＰＢ１が直接ラッチタイミング信号として入力され、データラッチ回路４には、パルスＰＢ１に遅延回路５を介して遅延時間Ｔ12を付与したパルスＰＢ２がラッチタイミング信号として入力される。
パルスＰＢ１が入力されたときのデータラッチ回路３の出力データＣＯを周回数データＤ１とし、パルスＰＢ２が入力されたときのデータラッチ回路４の出力データを周回数データＤ２とする。そして、エンコーダ７より出力されるパルス位相差データ下位ビット部ＬＢのＭＳＢ（最上位ビット）が「０」であれば、マルチプレクサ８により、周回数データＤ２が選択され、上記ＭＳＢが「１」であればマルチプレクサ８により周回数データＤ１が選択されて、パルス位相差データの上位ビット部ＨＢとなる。
【０００５】
リングディレイライン１は、例えば、２入力のＮＡＮＤゲートが２個と（２n −２）個のＮＯＴゲート（ここでは３０個とする）とが直列に連結されており、合わせて２５（＝３２）段になっている。各インバータは、次段のインバータとパルスセレクタ６に出力するように連結され、最終段のインバータ出力は、上記ＮＡＮＤ素子に入力される。ＮＡＮＤ素子のもう１つの入力は、パルスＰＡである。
以上のように構成されるパルス位相差符号化回路９によれば、マルチプレクサ８により、周回数データＤ１，Ｄ２を選択することにより、カウンタ出力データＣＯが常に確定している期間にラッチされた周回数データを得ることが可能となる（図９参照）。
【０００６】
ここで、パルス位相差符号化回路９を所期通りに動作させるための条件として、遅延回路５により付与される遅延時間Ｔ12は、カウンタ出力データＣＯが不定状態である時間をＴF，周回数パルスがリングディレイライン１内を周回する際、ＮＡＮＤゲートから（２n-1 −１）段目のインバータ素子、即ち３１段目のＮＯＴゲートを通過するまでの時間をＴRGH とすると、
ＴF ＜Ｔ12＜ＴRGH ・・・（１）
となる。
【０００７】
そして、パルス位相差符号化回路９を利用することで、Ａ／Ｄ変換回路を構成することができる。即ち、リングディレイライン１を構成するインバータゲートやＮＡＮＤゲートは、供給される電源電圧Ｖinに応じてゲート遅延時間が変動する。従って、符号化周期信号であるパルスＰＢ１の出力間隔が一定である場合、上位データ部ＨＢ，下位データ部ＬＢの値は、リングディレイライン１に供給される電源電圧Ｖinに応じて変化するため、上記データ値は入力電圧ＶinのＡ／Ｄ変換値に応じたものとなる。
この場合、パルスＰＡをハイレベルにしてリングディレイライン１を連続的に動作させている間にパルスＰＢ１を一定周期Ｔで変化させるようにすると、連続する２回でラッチされたデータ値（ＨＢ＋ＬＢ）の差分が、入力電圧Ｖinを期間ＴにおいてＡ／Ｄ変換した結果を示すことになる。斯様な構成のＡ／Ｄ変換回路は、例えば特許文献２などに開示されている。
【特許文献１】特開平６−２８３９８４号公報
【特許文献２】特開２００５−２２９２６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、パルス位相差符号化回路９を用いたＡ／Ｄ変換回路には、以下のような問題が存在する。パルス位相差符号化回路９が、例えば制御用電源Ｖccが供給されることにより動作している場合、Ａ／Ｄ変換対象となる入力電圧Ｖinが電源電圧Ｖccを上回ったとすると、それに応じてリングディレイライン１におけるパルス周回時間が短くなる。すると、カウンタ２におけるカウント値の遷移時間も短くなるため、遅延回路５により付与される遅延時間Ｔ12が相対的に長くなる。その結果、（１）式の関係が成り立たなくなり、データラッチ回路４により不安定なカウント値がラッチされてしまう。
【０００９】
本発明は上記事情に鑑みてなされたものであり、その目的は、入力される電圧信号のレベルが回路の動作電源電圧より上昇した場合でも、正確な符号化動作を行うことができるパルス位相差符号化回路を提供することにある。
【課題を解決するための手段】
【００１０】
請求項１記載のパルス位相差符号化回路によれば、パルス信号の周回回数を計時するカウンタのカウント値を第２データラッチ回路にラッチさせるタイミング信号を生成するため、符号化周期信号に所定の遅延時間を付与する遅延回路を、電圧入力端子に与えられる電圧信号のレベルが上昇するのに応じて遅延時間が短縮されるように構成する。即ち、パルス周回回路を構成する遅延ゲートを信号が通過する際の遅延時間は、電源電圧が上昇するのに応じて短くなる。従って、それに応じて遅延回路により付与される遅延時間も短くなるようにすれば、カウント値が遷移する時間に対する遅延時間の割合が常に同等になるので、第２データラッチ回路に、常にカウントデータが安定している期間でラッチさせることができる。
【００１１】
請求項２記載のパルス位相差符号化回路によれば、遅延回路を、パルス周回回路を構成する遅延ゲートと同一の遅延ゲートを直列接続して構成し、それらの遅延ゲートを、電圧入力端子に与えられる電圧信号を電源として動作させる。斯様に構成すれば、遅延回路によって付与される遅延時間は、電圧入力端子に与えられる電圧信号のレベル変化に連動して変化するので、カウント値が遷移する時間に対する遅延時間の割合を常に一定とすることができる。
【００１２】
請求項３記載のパルス位相差符号化回路によれば、遅延回路において遅延ゲートを直列接続する段数を、パルス周回回路を構成する遅延ゲートの段数の１／２とする。斯様に構成すれば、遅延回路によって付与される遅延時間は、パルス周回回路におけるパルス周回周期の１／２に設定されるので、第２データラッチ回路に、カウントデータがより確実に安定している期間でラッチさせることができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明のパルス位相差符号化回路をＡ／Ｄ変換回路に適用した場合の一実施例について図１乃至図７を参照して説明する。尚、図８と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。本実施例のＡ／Ｄ変換回路１１は、図８に示すパルス位相差符号化回路９より、遅延回路５を遅延回路１２に置き換えたパルス位相差符号化回路１３を用いて構成されている。上記の遅延回路１２は、電圧入力端子に与えられるＡ／Ｄ変換対象電圧Ｖinが電源として供給され動作するようになっている。
そして、パルス位相差符号化回路１３の出力側には、２個のラッチ回路（Ｄ−ＦＦ）１４，１５が直列に接続されている。データラッチ回路１４，１５によってラッチされたデータＤ１，Ｄ２は減算回路１６に出力されており、減算（Ｄ２−Ｄ１）が行われる。そして、減算回路１６の減算結果ＴＤは、データラッチ回路（Ｄ−ＦＦ）１７によりラッチされるようになっている。
【００１４】
図２は、リングディレイライン１の具体的構成を示すものである。リングディレイライン１は、２個のＮＡＮＤゲート１ａと、３０個のＮＯＴゲート１ｂとをリング状に接続して構成されている。初段に配置されるＮＡＮＤゲート１ａ（１）の一方の入力端子には、最終段のＮＯＴゲート１ｂの出力端子が接続されており、他方の入力端子にはパルスＰＡが与えられている。
また、もう１つのＮＡＮＤゲート１ａ（２４）は、初段のＮＡＮＤゲート１ａから数えて２４段目に配置されており、その他方の入力端子は、１０段目のＮＯＴゲート１ｂ（１０）の出力端子に接続されている。ＮＡＮＤゲート１ａ（２４）は、リングディレイライン１により生成出力されるパルス波形のデューティを５０％に設定するために配置されている。
【００１５】
図３は、遅延回路１２の内部構成を示すものである。遅延回路１２は、リングディレイライン１を構成するＮＯＴゲート１ｂと同一の、即ちゲート遅延時間が等しいＮＯＴゲート１ｂを１６段直列に接続して構成されている。そして、図４は遅延回路１２によって付与される遅延時間を示すが、リングディレイライン１により生成出力されるパルスの周期をＴRGとすると、上記の遅延時間は、その１／２となるＴRG／２となる。
【００１６】
ここで、一例として、ＮＡＮＤゲート１ａ又はＮＯＴゲート１ｂを２個直列に接続した場合のゲート遅延時間を２００ｐｓ（但し、入力電圧Ｖinが所定値である場合の標準値）とすると、パルス周期ＴRGは、
ＴRG＝２００（ｐｓ）×１６＝３．２（ｎｓ）
となる（周波数は３１２．５ＭＨｚ）。従って、遅延回路１２によって付与される遅延時間Ｔ12は、１．６ｎｓとなる。また、符号化周期信号ＰＢ（図９のＰＢ１）の周波数は、例えば４０ＭＨｚ程度に設定される。
そして、例えばＡ／Ｄ変換回路１１の動作電源電圧Ｖccは、遅延回路１２を除いて３．３Ｖである場合に、入力電圧Ｖinについては５Ｖまでが変換対象として設定されているものとする。
【００１７】
次に、本実施例の作用について図５乃至図７も参照して説明する。図５は、Ｖin≦Ｖccの関係を満たす場合におけるデータラッチ回路３，４のラッチタイミングを示すチャートであり、従来構成について示した図９のタイミングチャートと同様のケースを示す。（ａ）はリングディレイライン１内におけるパルス位置であり、（ｂ）はカウンタ２のカウント値である。そして、（ｃ）〜（ｆ）は、（ａ）のパルス位置が夫々「０」、「７」、「８」、「Ｆ」となる場合における、データラッチ回路３，４のデータラッチタイミングを示している。
【００１８】
（ｃ）のパルス位置が「０」の場合は、エンコーダ７のＭＳＢは「０」であるから、（ｂ）のカウント値はデータラッチ回路４側でラッチされたものが選択される。この時、ラッチ回路１４に出力されるデータ値は「１０（ＨＥＸ）」となる。（ｄ）のパルス位置が「７」の場合も同様であり、（ｂ）のカウント値はデータラッチ回路４側でラッチされたものが選択されるので、ラッチ回路１４に出力されるデータ値は「１７（ＨＥＸ）」となる。
【００１９】
（ｅ）のパルス位置が「８」の場合は、エンコーダ７のＭＳＢは「１」であるから、（ｂ）のカウント値はデータラッチ回路３側でラッチされたものが選択され、ラッチ回路１４に出力されるデータ値は「１８（ＨＥＸ）」、（ｆ）のパルス位置が「Ｆ」の場合も同様に（ｂ）のカウント値はデータラッチ回路３側でラッチされたものが選択され、ラッチ回路１４に出力されるデータ値は「１Ｆ（ＨＥＸ）」となる。上記のケースは、従来構成のパルス位相差符号化回路９を用いたＡ／Ｄ変換回路においても、遅延回路５で付与される遅延時間は想定通りであって問題がないため、カウント値は何れも安定した状態でラッチされる。
【００２０】
これに対して、図７は、従来構成のＡ／Ｄ変換回路において、Ｖin＞＞Ｖccとなった場合を示す。これらのケースでは、入力電圧Ｖinが従来の想定範囲よりも高いため、リングディレイライン１において生成されるパルス周期が速くなる結果、遅延回路５により付与される遅延時間が相対的に遅くなってしまう。
従って、（ｃ），（ｄ）のケースでは、データラッチ回路４側のラッチタイミングが、カウンタ２におけるカウント値が次の値に遷移する期間内、若しくはカウント値の完全に次の値に変化した段階となる。そのため、（ｃ）のケースでラッチ回路１４に出力されるデータ値は「＊０（ＨＥＸ）」（但し、「＊」は不定を示す）、（ｄ）のケースでラッチ回路１４に出力されるデータ値は「２７（ＨＥＸ）」となり、Ａ／Ｄ変換値に誤りが生じる。
【００２１】
そして、図６は、本実施例のＡ／Ｄ変換回路１１における図７相当図である。Ａ／Ｄ変換回路１１では、入力電圧Ｖinが動作電源電圧Ｖccより高くなった場合でも、遅延回路１２によって付与される遅延時間Ｔ12は常にＴRG／２となる。従って、（ｃ），（ｄ）のケースにおいても、図５と同様に、カウント値を常に安定している期間でラッチさせることができる。
【００２２】
以上のように本実施例によれば、Ａ／Ｄ変換回路１１を構成するパルス位相差符号化回路１３において、カウンタ２のカウント値をデータラッチ回路４にラッチさせるタイミング信号を生成するため、符号化周期信号ＰＢに所定の遅延時間Ｔ12を付与する遅延回路１２を、電圧入力端子に与えられる電圧信号Ｖinのレベルが上昇するのに応じて遅延時間が短縮されるように構成した。
具体的には、遅延回路１２を、リングディレイライン１を構成するＮＯＴゲート１ｂと同じＮＯＴゲート１ｂを、リングディレイライン１を構成する直列段数の１／２となる段数で直列接続して構成し、それらのＮＯＴゲート１ｂを、Ａ／Ｄ変換対象となる入力電圧Ｖinを電源として動作させるように構成した。
【００２３】
従って、遅延時間Ｔ12は入力電圧Ｖinのレベル変化に連動して変化するので、カウント値が遷移する時間に対する遅延時間Ｔ12の割合を常に一定とすることができ、データラッチ回路４に、常にカウントデータが安定している期間で当該データをラッチさせることができる。そして、遅延時間Ｔ12は、リングディレイライン１により生成されるパルス周期ＴRGの１／２に設定されるので、データラッチ回路４に、カウントデータがより確実に安定している期間で当該データをラッチさせることができる。加えて、遅延回路１２を斯様に構成する場合には、従来構成における（１）式に基づいて行うような詳細な遅延時間設定が不要となる。従って、遅延回路１２を簡単に構成することができる。
【００２４】
本発明は上記し又は図面に記載した実施例にのみ限定されるものではなく、以下のような変形が可能である。
遅延回路を構成するＮＯＴゲート１ｂの直列接続段数は、必ずしもリングディレイライン１を構成する直列段数の１／２にする必要はない。パルス位相差符号化回路の動作電源電圧と、想定される入力電圧の最大値との関係に基づいて、最適となる段数を適宜設定すれば良い。
また、遅延回路は、必ずしも遅延回路１２のように構成する必要はなく、要は電圧信号Ｖinのレベルが上昇するのに応じて遅延時間が短縮されるように構成すれば良い。
パルス周回回路を構成する遅延ゲートのゲート遅延時間や直列段数、符号化周期信号の周期なども、個別の設計に応じて適宜変更すれば良い。
Ａ／Ｄ変換回路を構成するものに限ることなく、符号化周期信号の位相差に相当するデジタルデータを利用するものであれば適用が可能である。
【図面の簡単な説明】
【００２５】
【図１】本発明のパルス位相差符号化回路をＡ／Ｄ変換回路に適用した場合の一実施例であり、Ａ／Ｄ変換回路の構成を示す図
【図２】リングディレイラインの具体的構成を示す図
【図３】遅延回路の内部構成を示す図
【図４】遅延回路によって付与される遅延時間を示す図
【図５】Ｖin≦Ｖccの関係を満たす場合におけるデータラッチ回路のラッチタイミングを示す図
【図６】Ｖin＞＞Ｖccとなった場合の図５相当図
【図７】従来構成に対応する図６相当図
【図８】従来技術を示す図１相当図
【図９】回路動作を示すタイミングチャート
【符号の説明】
【００２６】
図面中、１はリングディレイライン（パルス周回回路）、１ａはＮＡＮＤゲート（遅延ゲート）、１ｂはＮＯＴゲート（遅延ゲート）、２はカウンタ、３，４はデータラッチ回路（第１，第２データラッチ回路）、６はパルスセレクタ（周回位置検出手段）、７はエンコーダ（周回位置検出手段）、１１はＡ／Ｄ変換回路、１２は遅延回路、１３はパルス位相差符号化回路を示す。
【特許請求の範囲】
【請求項１】
複数の遅延ゲートをリング状に連結することでパルス信号を周回させるパルス周回回路と、
前記各遅延ゲートの電源ラインに接続され、前記電圧信号を各遅延ゲートの電源電圧として印加するための電圧信号入力端子と、
前記パルス周回回路におけるパルス信号の周回回数を、連続的にカウントするカウンタと、
符号化周期信号の出力タイミングに応じて前記カウンタによるカウント値をラッチする第１データラッチ回路と、
前記符号化周期信号に所定の遅延時間を付与する遅延回路と、
この遅延回路を介して出力される符号化周期信号の出力タイミングに応じて前記カウント値をラッチする第２データラッチ回路と、
前記符号化周期信号の出力タイミングで前記パルス周回回路内におけるパルス信号の周回位置を検出し、その周回位置に応じたデータを発生する周回位置検出手段と、
この周回位置検出手段によって得られる周回位置データに応じて、前記第１，第２データラッチ回路によりラッチされたデータの何れか一方を選択するマルチプレクサとを備え、
前記遅延回路は、前記電圧信号のレベルが上昇するのに応じて、前記符号化周期信号に付与する遅延時間が短縮されるように構成されていることを特徴とするパルス位相差符号化回路。
【請求項２】
前記遅延回路は、前記パルス周回回路を構成する遅延ゲートと同一の遅延ゲートを直列接続して構成されると共に、当該遅延ゲートを、前記電圧信号を電源として動作させることを特徴とする請求項１記載のパルス位相差符号化回路。
【請求項３】
前記遅延回路は、前記遅延ゲートを直列接続する段数を、前記パルス周回回路を構成する遅延ゲートの段数の１／２とすることを特徴とする請求項２記載のパルス位相差符号化回路。
【請求項１】
複数の遅延ゲートをリング状に連結することでパルス信号を周回させるパルス周回回路と、
前記各遅延ゲートの電源ラインに接続され、前記電圧信号を各遅延ゲートの電源電圧として印加するための電圧信号入力端子と、
前記パルス周回回路におけるパルス信号の周回回数を、連続的にカウントするカウンタと、
符号化周期信号の出力タイミングに応じて前記カウンタによるカウント値をラッチする第１データラッチ回路と、
前記符号化周期信号に所定の遅延時間を付与する遅延回路と、
この遅延回路を介して出力される符号化周期信号の出力タイミングに応じて前記カウント値をラッチする第２データラッチ回路と、
前記符号化周期信号の出力タイミングで前記パルス周回回路内におけるパルス信号の周回位置を検出し、その周回位置に応じたデータを発生する周回位置検出手段と、
この周回位置検出手段によって得られる周回位置データに応じて、前記第１，第２データラッチ回路によりラッチされたデータの何れか一方を選択するマルチプレクサとを備え、
前記遅延回路は、前記電圧信号のレベルが上昇するのに応じて、前記符号化周期信号に付与する遅延時間が短縮されるように構成されていることを特徴とするパルス位相差符号化回路。
【請求項２】
前記遅延回路は、前記パルス周回回路を構成する遅延ゲートと同一の遅延ゲートを直列接続して構成されると共に、当該遅延ゲートを、前記電圧信号を電源として動作させることを特徴とする請求項１記載のパルス位相差符号化回路。
【請求項３】
前記遅延回路は、前記遅延ゲートを直列接続する段数を、前記パルス周回回路を構成する遅延ゲートの段数の１／２とすることを特徴とする請求項２記載のパルス位相差符号化回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２００７−２１４６４４（Ｐ２００７−２１４６４４Ａ）
【公開日】平成１９年８月２３日（２００７．８．２３）
【国際特許分類】
【出願番号】特願２００６−２９６４６（Ｐ２００６−２９６４６）
【出願日】平成１８年２月７日（２００６．２．７）
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【Ｆターム（参考）】
【公開日】平成１９年８月２３日（２００７．８．２３）
【国際特許分類】
【出願日】平成１８年２月７日（２００６．２．７）
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【Ｆターム（参考）】
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